JPH05218312A - オープンドレイン型出力回路 - Google Patents
オープンドレイン型出力回路Info
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- JPH05218312A JPH05218312A JP1712392A JP1712392A JPH05218312A JP H05218312 A JPH05218312 A JP H05218312A JP 1712392 A JP1712392 A JP 1712392A JP 1712392 A JP1712392 A JP 1712392A JP H05218312 A JPH05218312 A JP H05218312A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 使用電源電圧よりも高い電圧の信号が出力端
子に印加されても信頼性が劣化しないオープンドレイン
型出力回路を提供することである。 【構成】 オープンドレイン型出力回路は、第１と第２
のＮＭＯＳトランジスタ６、７から構成される。第１の
ＮＭＯＳトランジスタ７のソース電極と基板電極は接地
され、ゲート電極に駆動回路５からの信号が供給され
る。第２のＮＭＯＳトランジスタ６のゲート電極は電源
端子３に接続され、基板電極は接地され、電流路の一端
が第１のＮＭＯＳトランジスタ７のドレイン電極に接続
され、他端が出力端子２に接続される。 【効果】 出力端子２に使用電源電圧よりも高い電圧の
信号が印加されても、第１と第２のＮＭＯＳトランジス
タの信頼性を劣化させることなく、信号の伝達が可能と
なる。
子に印加されても信頼性が劣化しないオープンドレイン
型出力回路を提供することである。 【構成】 オープンドレイン型出力回路は、第１と第２
のＮＭＯＳトランジスタ６、７から構成される。第１の
ＮＭＯＳトランジスタ７のソース電極と基板電極は接地
され、ゲート電極に駆動回路５からの信号が供給され
る。第２のＮＭＯＳトランジスタ６のゲート電極は電源
端子３に接続され、基板電極は接地され、電流路の一端
が第１のＮＭＯＳトランジスタ７のドレイン電極に接続
され、他端が出力端子２に接続される。 【効果】 出力端子２に使用電源電圧よりも高い電圧の
信号が印加されても、第１と第２のＮＭＯＳトランジス
タの信頼性を劣化させることなく、信号の伝達が可能と
なる。
Description
【０００１】
【産業上の利用分野】この発明はオープンドレイン型出
力回路に関し、特に、ＮチャネルＭＯＳトランジスタを
用いたオープンドレイン型出力回路に関する。
力回路に関し、特に、ＮチャネルＭＯＳトランジスタを
用いたオープンドレイン型出力回路に関する。
【０００２】
【従来の技術】従来のＮチャネルＭＯＳトランジスタを
用いた一般的なオープンドレイン型出力回路を図５に示
す。図５に示されるオープンドレイン型出力回路は、出
力端子２に接続されたドレイン電極と接地端子４に接続
されたソース電極及び基板電極を備えるＮチャネルＭＯ
Ｓトランジスタ７と、このＮチャネルＭＯＳトランジス
タ７のゲートに接続された駆動用インバータ回路５から
構成されている。
用いた一般的なオープンドレイン型出力回路を図５に示
す。図５に示されるオープンドレイン型出力回路は、出
力端子２に接続されたドレイン電極と接地端子４に接続
されたソース電極及び基板電極を備えるＮチャネルＭＯ
Ｓトランジスタ７と、このＮチャネルＭＯＳトランジス
タ７のゲートに接続された駆動用インバータ回路５から
構成されている。
【０００３】図５の出力回路では、入力端子１の信号状
態がローレベルの場合は、出力端子２がローレベル状態
になり、出力端子１の信号状態がハイレベルの場合に
は、出力端子２はハイインピーダンス状態になる。
態がローレベルの場合は、出力端子２がローレベル状態
になり、出力端子１の信号状態がハイレベルの場合に
は、出力端子２はハイインピーダンス状態になる。
【０００４】なお、図５の出力回路において、インバー
タ回路５をバッファ回路に変更すれば、入力端子１がハ
イレベルの時出力信号端子２がローレベルとなり、入力
端子１がローレベルの時出力端子２がハイインピーダン
ス状態になるという前述の動作とは逆の動作が可能であ
る。
タ回路５をバッファ回路に変更すれば、入力端子１がハ
イレベルの時出力信号端子２がローレベルとなり、入力
端子１がローレベルの時出力端子２がハイインピーダン
ス状態になるという前述の動作とは逆の動作が可能であ
る。
【０００５】また、出力端子２がハイインピーダンス状
態の時に、出力端子２を抵抗等で電源端子等に接続し、
ハイレベル状態にするということも行われている。
態の時に、出力端子２を抵抗等で電源端子等に接続し、
ハイレベル状態にするということも行われている。
【０００６】ＣＭＯＳなどの半導体集積回路では、ＭＯ
Ｓトランジスタの微細化が進み、ホットキャリア効果や
ゲート絶縁膜の薄膜化等によりチャネル長０．６μｍ以
下では電源電圧を３Ｖ程度に低下させなければならない
状態になってきた。
Ｓトランジスタの微細化が進み、ホットキャリア効果や
ゲート絶縁膜の薄膜化等によりチャネル長０．６μｍ以
下では電源電圧を３Ｖ程度に低下させなければならない
状態になってきた。
【０００７】このような１μｍ以下のプロセス技術で製
造されたＭＯＳ型半導体集積回路を使用した電子装置で
は、従来一般的に用いられていた５Ｖ電源の半導体集積
回路と３Ｖ電源の低電源電圧の半導体集積回路が混在
し、その間で、信号の伝達が行われる場合がある。特
に、オープンドレイン型出力回路（トライステート型出
力回路を含む）のように、ハイインピーダンス状態が設
定可能な回路では、出力端子同士をワイヤード接続して
信号を伝達させる場合があるが、この場合、３Ｖ電源を
使用した半導体集積回路の出力端子に５Ｖ電源を使用し
た半導体集積回路のハイレベル信号である５Ｖ電圧が印
加される場合も生ずる。
造されたＭＯＳ型半導体集積回路を使用した電子装置で
は、従来一般的に用いられていた５Ｖ電源の半導体集積
回路と３Ｖ電源の低電源電圧の半導体集積回路が混在
し、その間で、信号の伝達が行われる場合がある。特
に、オープンドレイン型出力回路（トライステート型出
力回路を含む）のように、ハイインピーダンス状態が設
定可能な回路では、出力端子同士をワイヤード接続して
信号を伝達させる場合があるが、この場合、３Ｖ電源を
使用した半導体集積回路の出力端子に５Ｖ電源を使用し
た半導体集積回路のハイレベル信号である５Ｖ電圧が印
加される場合も生ずる。
【０００８】
【発明が解決しようとする課題】前述のように、従来の
オープンドレイン出力回路では、負荷駆動用のＮチャネ
ルＭＯＳトランジスタのドレイン電極と出力端子が直接
接続されている。従って、ＭＯＳトランジスタの微細化
によるゲート絶縁膜の薄膜化やホットキャリア対策のた
め、回路全体の電源電圧を低電圧化しても、出力端子が
ハイインピーダンス状態の場合に使用電源電圧よりも高
い電圧の信号が印加され、信頼性が劣化する虞れがあ
る。
オープンドレイン出力回路では、負荷駆動用のＮチャネ
ルＭＯＳトランジスタのドレイン電極と出力端子が直接
接続されている。従って、ＭＯＳトランジスタの微細化
によるゲート絶縁膜の薄膜化やホットキャリア対策のた
め、回路全体の電源電圧を低電圧化しても、出力端子が
ハイインピーダンス状態の場合に使用電源電圧よりも高
い電圧の信号が印加され、信頼性が劣化する虞れがあ
る。
【０００９】また、サージ電圧や静電気による、出力ト
ランジスタの破壊を防止するため、オープンドレイン型
出力トランジスタのドレインに直列に抵抗を接続した構
造も提案されてはいるが、従来の提案においては、電源
電圧の異なる回路との接続等は一切考慮されておらず、
電源電圧の異なる回路に定常的に接続して使用する場合
には、依然として信頼性が低かった。
ランジスタの破壊を防止するため、オープンドレイン型
出力トランジスタのドレインに直列に抵抗を接続した構
造も提案されてはいるが、従来の提案においては、電源
電圧の異なる回路との接続等は一切考慮されておらず、
電源電圧の異なる回路に定常的に接続して使用する場合
には、依然として信頼性が低かった。
【００１０】本発明はかかる問題点に鑑みてなされたも
のであって、外部から使用電源電圧よりも高い電圧の信
号が印加された場合でも、ホットキャリア問題やゲート
絶縁膜の劣化の問題が発生しない信頼性の高いオープン
ドレイン型出力回路を提供することである。
のであって、外部から使用電源電圧よりも高い電圧の信
号が印加された場合でも、ホットキャリア問題やゲート
絶縁膜の劣化の問題が発生しない信頼性の高いオープン
ドレイン型出力回路を提供することである。
【００１１】この発明の他の目的は、使用電源電圧より
も高い電源で動作する回路に接続される出力回路であっ
て、信頼性が高いものを提供することである。
も高い電源で動作する回路に接続される出力回路であっ
て、信頼性が高いものを提供することである。
【００１２】
【課題を解決するための手段】本発明に係るオープンド
レイン型出力回路は、ソース電極と基板電極が接地端子
に接続された出力負荷駆動用の第１のＮチャネルＭＯＳ
トランジスタと、ゲート電極が電源端子、基板電極が接
地端子に接続され、かつ電流路の一端が前記第１のＮチ
ャネルＭＯＳトランジスタのドレイン電極に接続され、
他方が出力端子に接続された第２のＮチャネルＭＯＳト
ランジスタとを具備することを特徴とする。
レイン型出力回路は、ソース電極と基板電極が接地端子
に接続された出力負荷駆動用の第１のＮチャネルＭＯＳ
トランジスタと、ゲート電極が電源端子、基板電極が接
地端子に接続され、かつ電流路の一端が前記第１のＮチ
ャネルＭＯＳトランジスタのドレイン電極に接続され、
他方が出力端子に接続された第２のＮチャネルＭＯＳト
ランジスタとを具備することを特徴とする。
【００１３】また、オープンドレイン型出力回路は、前
記第１のＮチャネルＭＯＳトランジスタのゲート電極が
組み合わせゲート回路の出力端子に接続されてもよい。
記第１のＮチャネルＭＯＳトランジスタのゲート電極が
組み合わせゲート回路の出力端子に接続されてもよい。
【００１４】前記組み合わせゲート回路は、前記第１の
ＮチャネルＭＯＳトランジスタを常に遮断状態にするか
又は遮断状態と導通状態のどちらか一方に設定可能な制
御端子と、信号入力端子を具備するように構成してもよ
い。
ＮチャネルＭＯＳトランジスタを常に遮断状態にするか
又は遮断状態と導通状態のどちらか一方に設定可能な制
御端子と、信号入力端子を具備するように構成してもよ
い。
【００１５】前記第１のＮチャネルＭＯＳトランジスタ
のドレイン電極の信号を内部回路に伝達する回路を具備
してもよい。
のドレイン電極の信号を内部回路に伝達する回路を具備
してもよい。
【００１６】
【作用】上記構成においては、第１及び第２のＮチャネ
ルＭＯＳトランジスタには、出力端子に供給された電圧
が直接印加されず、低減された電圧が印加される。従っ
て、前記第１及び第２のＮチャネルＭＯＳトランジスタ
のゲート絶縁膜の劣化、ホットキャリアの発生等の問題
が低減される。
ルＭＯＳトランジスタには、出力端子に供給された電圧
が直接印加されず、低減された電圧が印加される。従っ
て、前記第１及び第２のＮチャネルＭＯＳトランジスタ
のゲート絶縁膜の劣化、ホットキャリアの発生等の問題
が低減される。
【００１７】
【実施例】以下、添付の図面を参照して、本発明の実施
例について説明する。
例について説明する。
【００１８】図１は本発明の第１実施例に係るオープン
ドレイン型出力回路を示す。図１のオープンドレイン型
出力回路は、ソース電極と基板電極が接地端子４に接続
された出力負荷駆動用ＮチャネルＭＯＳトランジスタ７
と、ゲート電極が電源端子３に接続され、基板電極が接
地端子４に接続され、ソース電極とドレイン電極の一方
がＮチャネルＭＯＳトランジスタ７のドレイン電極に接
続され、他方が出力端子２に接続されたＮチャネルＭＯ
Ｓトランジスタ６から構成される。ＮチャネルＭＯＳト
ランジスタ７のゲート電極はインバータ回路５により駆
動されており、信号は入力端子１より印加される。
ドレイン型出力回路を示す。図１のオープンドレイン型
出力回路は、ソース電極と基板電極が接地端子４に接続
された出力負荷駆動用ＮチャネルＭＯＳトランジスタ７
と、ゲート電極が電源端子３に接続され、基板電極が接
地端子４に接続され、ソース電極とドレイン電極の一方
がＮチャネルＭＯＳトランジスタ７のドレイン電極に接
続され、他方が出力端子２に接続されたＮチャネルＭＯ
Ｓトランジスタ６から構成される。ＮチャネルＭＯＳト
ランジスタ７のゲート電極はインバータ回路５により駆
動されており、信号は入力端子１より印加される。
【００１９】このような構成の出力回路においては、入
力端子１にローレベルの信号が印加されるとＮチャネル
ＭＯＳトランジスタ７がオンし、ＮチャネルＭＯＳトラ
ンジスタ６が常時オンしているため、出力端子２は接地
端子４と同一電位、即ち、ローレベルになる。一方、入
力端子１にハイレベル信号が印加された場合、Ｎチャネ
ルＭＯＳトランジスタ７がオフし、出力端子２はハイイ
ンピーダンス状態になる。
力端子１にローレベルの信号が印加されるとＮチャネル
ＭＯＳトランジスタ７がオンし、ＮチャネルＭＯＳトラ
ンジスタ６が常時オンしているため、出力端子２は接地
端子４と同一電位、即ち、ローレベルになる。一方、入
力端子１にハイレベル信号が印加された場合、Ｎチャネ
ルＭＯＳトランジスタ７がオフし、出力端子２はハイイ
ンピーダンス状態になる。
【００２０】この動作は、例えば、図５に示される従来
のオープンドレイン型出力回路の動作と基本的に同一で
あるが、出力端子２に外部からの高電源電圧ＬＳＩなど
の高電圧信号が印加された場合、ＮチャネルＭＯＳトラ
ンジスタ６、７の各電極に加わる電圧は、従来のオープ
ンドレイン型出力回路と異なる。
のオープンドレイン型出力回路の動作と基本的に同一で
あるが、出力端子２に外部からの高電源電圧ＬＳＩなど
の高電圧信号が印加された場合、ＮチャネルＭＯＳトラ
ンジスタ６、７の各電極に加わる電圧は、従来のオープ
ンドレイン型出力回路と異なる。
【００２１】例えば、ＮチャネルＭＯＳトランジスタ
６、７のしきい値電圧を０．７Ｖ、電源端子３の電圧を
３Ｖとし、入力端子１の信号状態がハイレベルの状態を
想定する。このとき、ＮチャネルＭＯＳトランジスタ７
はオフ状態であり、出力端子２はハイインピーダンス状
態となる。ここで、出力端子２に外部の５Ｖ電源電圧の
半導体集積回路からのハイレベル信号である５Ｖ電圧が
印加された場合、ＮチャンネルＭＯＳトランジスタ７の
ドレイン電極には電源電圧３ＶからＮチャンネッルＭＯ
Ｓトランジスタ６の基板バイアス効果分を含んだしきい
値電圧である約１Ｖを差し引いた電圧しか加わらず、た
とえ、ＮチャネルＭＯＳトランジスタ７が３Ｖ電源を考
慮したプロセス技術で製造された微細ＭＯＳトランジス
タであっても、信頼性を劣化させることはない。
６、７のしきい値電圧を０．７Ｖ、電源端子３の電圧を
３Ｖとし、入力端子１の信号状態がハイレベルの状態を
想定する。このとき、ＮチャネルＭＯＳトランジスタ７
はオフ状態であり、出力端子２はハイインピーダンス状
態となる。ここで、出力端子２に外部の５Ｖ電源電圧の
半導体集積回路からのハイレベル信号である５Ｖ電圧が
印加された場合、ＮチャンネルＭＯＳトランジスタ７の
ドレイン電極には電源電圧３ＶからＮチャンネッルＭＯ
Ｓトランジスタ６の基板バイアス効果分を含んだしきい
値電圧である約１Ｖを差し引いた電圧しか加わらず、た
とえ、ＮチャネルＭＯＳトランジスタ７が３Ｖ電源を考
慮したプロセス技術で製造された微細ＭＯＳトランジス
タであっても、信頼性を劣化させることはない。
【００２２】また、ＮチャンルＭＯＳトランジスタ６に
ついても、常時オン状態であるため、出力端子２に５Ｖ
の電圧が印加されても、ゲート、基板、ソース、ドレイ
ン各電極には、高々３Ｖの電圧しか加わらず、信頼性を
劣化させることがない。
ついても、常時オン状態であるため、出力端子２に５Ｖ
の電圧が印加されても、ゲート、基板、ソース、ドレイ
ン各電極には、高々３Ｖの電圧しか加わらず、信頼性を
劣化させることがない。
【００２３】図２は本発明の第２実施例を示す。この第
２実施例は、第１実施例の回路に制御端子８を設けた回
路であり、ＮチャンネルＭＯＳトランジスタ７はＮＯＲ
回路９により駆動される。制御端子８がローレベルの時
は第１の実施例と同様の動作をする。即ち、ＮＯＲ回路
９は入力端子１の信号レベルに応じてＮチャネルＭＯＳ
トランジスタ７を遮断状態と導通状態のどちらか一方に
設定可能する。一方、制御端子８がハイレベルの時はＮ
ＯＲ回路９は、入力端子１のレベルにかかわらず常にＮ
チャネルＭＯＳトランジスタ７をオフ状態に設定し、出
力端子２はハイインピーダンス状態となる。
２実施例は、第１実施例の回路に制御端子８を設けた回
路であり、ＮチャンネルＭＯＳトランジスタ７はＮＯＲ
回路９により駆動される。制御端子８がローレベルの時
は第１の実施例と同様の動作をする。即ち、ＮＯＲ回路
９は入力端子１の信号レベルに応じてＮチャネルＭＯＳ
トランジスタ７を遮断状態と導通状態のどちらか一方に
設定可能する。一方、制御端子８がハイレベルの時はＮ
ＯＲ回路９は、入力端子１のレベルにかかわらず常にＮ
チャネルＭＯＳトランジスタ７をオフ状態に設定し、出
力端子２はハイインピーダンス状態となる。
【００２４】この実施例においても、第１実施例と同様
に、出力端子２に、例えば、５Ｖの高電圧が外部から印
加されても、ＮチャネルＭＯＳトランジスタ６、７に
は、高々３Ｖ程度しか印加されず、出力回路の信頼性を
劣化させることがない。
に、出力端子２に、例えば、５Ｖの高電圧が外部から印
加されても、ＮチャネルＭＯＳトランジスタ６、７に
は、高々３Ｖ程度しか印加されず、出力回路の信頼性を
劣化させることがない。
【００２５】図３は本発明の第３実施例を示す。この実
施例の回路は、第２実施例の回路に入力バッファ１０を
追加したもので、制御端子８をハイレベル状態にして出
力端子２をハイインピーダンス状態にし、次に、外部か
ら出力端子２にハイレベル或いはローレベルの信号が印
加されるとその信号が出力端子１１に伝達されるという
機能を有する。
施例の回路は、第２実施例の回路に入力バッファ１０を
追加したもので、制御端子８をハイレベル状態にして出
力端子２をハイインピーダンス状態にし、次に、外部か
ら出力端子２にハイレベル或いはローレベルの信号が印
加されるとその信号が出力端子１１に伝達されるという
機能を有する。
【００２６】図４は本発明を応用した回路のブロック図
である。図４では、５Ｖ電源ＬＳＩ１２と３Ｖ電源ＬＳ
Ｉ１３とが本発明に係るオープンドレイン型出力回路を
有するインターフェース回路２０と通常のインターフェ
ース回路１９を介し外部のワイヤード接続部１６で信号
の伝達を行っている。ワイヤード接続部１６はプルアッ
プ抵抗１７を介して５Ｖ電源端子１８に接続されてい
る。このような接続構成をとると、インターフェース回
路２０には、ワイヤード接続部１６がハイレベルになっ
た時、５Ｖ電圧が印加される。
である。図４では、５Ｖ電源ＬＳＩ１２と３Ｖ電源ＬＳ
Ｉ１３とが本発明に係るオープンドレイン型出力回路を
有するインターフェース回路２０と通常のインターフェ
ース回路１９を介し外部のワイヤード接続部１６で信号
の伝達を行っている。ワイヤード接続部１６はプルアッ
プ抵抗１７を介して５Ｖ電源端子１８に接続されてい
る。このような接続構成をとると、インターフェース回
路２０には、ワイヤード接続部１６がハイレベルになっ
た時、５Ｖ電圧が印加される。
【００２７】しかし、インターフェース回路２０では、
図３に示すような、回路構成を取っているため、第１乃
至第３実施例同様、インターフェース回路２０を構成す
る出力回路の各ＮチャネルＭＯＳトランジスタ６、７に
は、３Ｖ程度しか加わらない。従って、ホットキャリア
問題やゲート絶縁膜の劣化の問題を発生させることな
く、５Ｖ電源ＬＳＩ１２と３Ｖ電源ＬＳＩ１３間で信号
の伝達が可能となる。
図３に示すような、回路構成を取っているため、第１乃
至第３実施例同様、インターフェース回路２０を構成す
る出力回路の各ＮチャネルＭＯＳトランジスタ６、７に
は、３Ｖ程度しか加わらない。従って、ホットキャリア
問題やゲート絶縁膜の劣化の問題を発生させることな
く、５Ｖ電源ＬＳＩ１２と３Ｖ電源ＬＳＩ１３間で信号
の伝達が可能となる。
【００２８】なお、本願発明は上記実施例に限定され
ず、種々の変形が可能である。例えば、上記実施例にお
いては、駆動回路として、インバータ回路、ＮＯＲ回路
を示したが、他の論理回路を使用してもよい。
ず、種々の変形が可能である。例えば、上記実施例にお
いては、駆動回路として、インバータ回路、ＮＯＲ回路
を示したが、他の論理回路を使用してもよい。
【００２９】
【発明の効果】以上説明したように、本願発明のオープ
ンドレイン型出力回路は、使用電源電圧よりも高電圧の
電源で動作する回路に接続された場合でも、ホットキャ
リア問題やゲート絶縁膜の劣化の問題を発生させること
なく、即ち、信頼性を劣化させることなく、信号の伝達
が可能である。
ンドレイン型出力回路は、使用電源電圧よりも高電圧の
電源で動作する回路に接続された場合でも、ホットキャ
リア問題やゲート絶縁膜の劣化の問題を発生させること
なく、即ち、信頼性を劣化させることなく、信号の伝達
が可能である。
【図１】この発明の第１実施例に係るオープンドレイン
型出力回路の構成を示す回路図である。
型出力回路の構成を示す回路図である。
【図２】この発明の第２実施例に係るオープンドレイン
型出力回路の構成を示す回路図である。
型出力回路の構成を示す回路図である。
【図３】この発明の第３実施例に係るオープンドレイン
型出力回路の構成を示す回路図である。
型出力回路の構成を示す回路図である。
【図４】この発明の実施例に係るオープンドレイン型出
力回路の利用例を示す回路図である。
力回路の利用例を示す回路図である。
【図５】従来のオープンドレイン型出力回路の回路図で
ある。
ある。
１；入力端子 ２；出力端子 ３；電源端子 ４；接地端子 ５；インバータ回路 ６、７；ＮチャネルＭＯＳトランジスタ ８；制御端子 ９；ＮＯＲ回路 １０；入力バッファ回路 １２；５Ｖ電源ＬＳＩ １３；３Ｖ電源ＬＳＩ １４、１５；内部回路 １６；ワイヤード接続部 １７；プルアップ抵抗 １８；５Ｖ電源端子 １９、２０；インターフェース回路
Claims (1)
- 【請求項１】 ソース電極と基板が接地端子に接続され
た出力負荷駆動用の第１のＮチャネルＭＯＳトランジス
タと、ゲート電極が電源端子、基板が接地端子に接続さ
れ、電流路の一端が前記第１のＮチャネルＭＯＳトラン
ジスタのドレイン電極に接続され、他端が出力端子に接
続された第２のＮチャネルＭＯＳトランジスタとを具備
することを特徴とするオープンドレイン型出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04017123A JP3093410B2 (ja) | 1992-01-31 | 1992-01-31 | オープンドレイン型出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04017123A JP3093410B2 (ja) | 1992-01-31 | 1992-01-31 | オープンドレイン型出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05218312A true JPH05218312A (ja) | 1993-08-27 |
| JP3093410B2 JP3093410B2 (ja) | 2000-10-03 |
Family
ID=11935259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04017123A Expired - Lifetime JP3093410B2 (ja) | 1992-01-31 | 1992-01-31 | オープンドレイン型出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3093410B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7248077B2 (en) | 2004-07-21 | 2007-07-24 | Samsung Electronics Co., Ltd | Current driver circuits for reducing substrate noise and methods of operating the same |
| WO2011004513A1 (ja) * | 2009-07-09 | 2011-01-13 | パナソニック株式会社 | データ通信回路、送信機器、受信機器、送受信システム |
-
1992
- 1992-01-31 JP JP04017123A patent/JP3093410B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2011019117A (ja) * | 2009-07-09 | 2011-01-27 | Panasonic Corp | データ通信回路、送信機器、受信機器、送受信システム |
| CN102132538A (zh) * | 2009-07-09 | 2011-07-20 | 松下电器产业株式会社 | 数据通信电路、发送设备、接收设备、收发系统 |
| US8228093B2 (en) | 2009-07-09 | 2012-07-24 | Panasonic Corporation | Data communication circuit, transmission apparatus, reception apparatus, and transmission/reception system |
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| Publication number | Publication date |
|---|---|
| JP3093410B2 (ja) | 2000-10-03 |
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| FPAY | Renewal fee payment (prs date is renewal date of database) |
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