JPH11353066A - 出力バッファ - Google Patents
出力バッファInfo
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- JPH11353066A JPH11353066A JP10155734A JP15573498A JPH11353066A JP H11353066 A JPH11353066 A JP H11353066A JP 10155734 A JP10155734 A JP 10155734A JP 15573498 A JP15573498 A JP 15573498A JP H11353066 A JPH11353066 A JP H11353066A
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- JP
- Japan
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- channel transistor
- input
- power supply
- output terminal
- output
- Prior art date
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Power Sources (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 活線挿抜時の装置破壊を簡単な構成で防止す
る。 【解決手段】 入出力バッファの入出力端子１０と出力
端９の間にＮチャネルトランジスタ７を追加する。これ
により、相手装置にボードを差し込む際に、ボードの入
出力端子１０に対応する相手装置側の端子が「Ｈ」レベ
ルであったとしても、大電流が相手装置から流れ込むこ
とがなくなる。
る。 【解決手段】 入出力バッファの入出力端子１０と出力
端９の間にＮチャネルトランジスタ７を追加する。これ
により、相手装置にボードを差し込む際に、ボードの入
出力端子１０に対応する相手装置側の端子が「Ｈ」レベ
ルであったとしても、大電流が相手装置から流れ込むこ
とがなくなる。
Description
【０００１】
【発明の属する技術分野】本発明は、出力バッファに関
するものである。
するものである。
【０００２】
【従来の技術】従来、コンピュータとその周辺機器の通
信インタフェースをとる場合、双方のバスラインに入出
力バッファを設けるのが一般的である。図５は従来の入
出力バッファの回路図である。Ｐチャネルトランジスタ
４とＮチャネルトランジスタ５は出力バッファを構成し
ており、ＮＡＮＤ回路１、インバータ２及びＮＯＲ回路
３は出力バッファを制御する回路を構成している。この
入出力バッファの通常時の動作を表１に示す。
信インタフェースをとる場合、双方のバスラインに入出
力バッファを設けるのが一般的である。図５は従来の入
出力バッファの回路図である。Ｐチャネルトランジスタ
４とＮチャネルトランジスタ５は出力バッファを構成し
ており、ＮＡＮＤ回路１、インバータ２及びＮＯＲ回路
３は出力バッファを制御する回路を構成している。この
入出力バッファの通常時の動作を表１に示す。
【０００３】
【表１】
【０００４】表１において、ＥＮは出力バッファをイネ
ーブル状態（入力バッファ６をディセーブル状態）にす
るイネーブル信号、ＯＵＴはコンピュータ等の相手装置
（不図示）へ送出すべき信号、ＩＯは入出力端子１０に
現れる信号、ＩＮは入力バッファ６の出力信号、ＡはＮ
ＡＮＤ回路１の出力信号、Ｂはインバータ２の出力信
号、ＣはＮＯＲ回路３の出力信号である。Ｔｒ４，Ｔｒ
５はそれぞれトランジスタ４，５の状態を表している。
また、「×」は信号の入出力がないことを示し、「Ｚ」
はハイインピーダンス状態を示している。こうして、図
５の入出力バッファは、イネーブル信号ＥＮが「０」
（表１の状態１〜３）のとき、入力バッファとして機能
し、イネーブル信号ＥＮが「１」（表１の状態４，５）
のとき、出力バッファとして機能する。
ーブル状態（入力バッファ６をディセーブル状態）にす
るイネーブル信号、ＯＵＴはコンピュータ等の相手装置
（不図示）へ送出すべき信号、ＩＯは入出力端子１０に
現れる信号、ＩＮは入力バッファ６の出力信号、ＡはＮ
ＡＮＤ回路１の出力信号、Ｂはインバータ２の出力信
号、ＣはＮＯＲ回路３の出力信号である。Ｔｒ４，Ｔｒ
５はそれぞれトランジスタ４，５の状態を表している。
また、「×」は信号の入出力がないことを示し、「Ｚ」
はハイインピーダンス状態を示している。こうして、図
５の入出力バッファは、イネーブル信号ＥＮが「０」
（表１の状態１〜３）のとき、入力バッファとして機能
し、イネーブル信号ＥＮが「１」（表１の状態４，５）
のとき、出力バッファとして機能する。
【０００５】次に、入出力バッファが搭載されたボード
５２を相手装置５１に差し込む場合の動作について説明
する。ここでは、相手装置５１をコンピュータ、入出力
バッファが搭載されたボード５２をコンピュータと周辺
機器を接続するためのインタフェースボードとし、ボー
ド５２の電源電圧ＶＤＤは、相手装置５１にボード５２
を挿着したときに、相手装置側から供給されるものとす
る。相手装置５１の電源が入っている状態で、相手装置
５１にボード５２を挿着した瞬間の入出力バッファの動
作を表２に示す。
５２を相手装置５１に差し込む場合の動作について説明
する。ここでは、相手装置５１をコンピュータ、入出力
バッファが搭載されたボード５２をコンピュータと周辺
機器を接続するためのインタフェースボードとし、ボー
ド５２の電源電圧ＶＤＤは、相手装置５１にボード５２
を挿着したときに、相手装置側から供給されるものとす
る。相手装置５１の電源が入っている状態で、相手装置
５１にボード５２を挿着した瞬間の入出力バッファの動
作を表２に示す。
【０００６】
【表２】
【０００７】表２は、電源電圧ＶＤＤが十分な値に立ち
上がる前の状態を示しており、ＮＡＮＤ回路１の出力信
号Ａ、インバータ２の出力信号Ｂ、ＮＯＲ回路３の出力
信号Ｃはいずれも「Ｌ」レベルである。これにより、Ｐ
チャネルトランジスタ４はオン状態、Ｎチャネルトラン
ジスタ５はオフ状態となる。したがって、ボード５２の
入出力端子１０に対応する相手装置側の端子が「Ｈ」レ
ベルであった場合には、相手装置５１から入出力端子１
０、Ｐチャネルトランジスタ４を介してボード５２の電
源に図５に示すような大電流Ｉが流れる。このような大
電流Ｉは、相手装置５１のドライバ（出力バッファ）５
３の破壊やボード５２の電源ラインに設けられたレギュ
レータ等の回路（不図示）の破壊を引き起こす。
上がる前の状態を示しており、ＮＡＮＤ回路１の出力信
号Ａ、インバータ２の出力信号Ｂ、ＮＯＲ回路３の出力
信号Ｃはいずれも「Ｌ」レベルである。これにより、Ｐ
チャネルトランジスタ４はオン状態、Ｎチャネルトラン
ジスタ５はオフ状態となる。したがって、ボード５２の
入出力端子１０に対応する相手装置側の端子が「Ｈ」レ
ベルであった場合には、相手装置５１から入出力端子１
０、Ｐチャネルトランジスタ４を介してボード５２の電
源に図５に示すような大電流Ｉが流れる。このような大
電流Ｉは、相手装置５１のドライバ（出力バッファ）５
３の破壊やボード５２の電源ラインに設けられたレギュ
レータ等の回路（不図示）の破壊を引き起こす。
【０００８】そこで、コンピュータ等の相手装置の電源
を切ることなくボードを相手装置より抜脱または挿入す
ることができる活線挿抜方式が提案されている（例え
ば、特開平５−３７１６９号公報）。図６は、特開平５
−３７１６９号公報に開示された活線挿抜方式のブロッ
ク図である。４４は交換しようとしている回路基盤（図
５のボード５２に相当）、４３は複数の回路基盤を接続
する信号線が通ったバックボード基盤（図５の相手装置
５１に相当）であり、１１，３８はそれぞれ回路基盤４
４，バックボード基盤４３上に取り付けられたコネクタ
である。コネクタ１１内の１２はグランドピン、１４は
電源ピンで、それぞれ長ピンであり、１３は信号ピン、
１５は電源ピンで、それぞれ短ピンである。これによ
り、回路基盤４４をバックボード基盤４３に差し込むと
き、グランドピン１２，電源ピン１４はその他の信号ピ
ン１３，電源ピン１５より早く対応するピン３９，４１
と接続され、逆に抜脱時は遅くまで接続されている。
を切ることなくボードを相手装置より抜脱または挿入す
ることができる活線挿抜方式が提案されている（例え
ば、特開平５−３７１６９号公報）。図６は、特開平５
−３７１６９号公報に開示された活線挿抜方式のブロッ
ク図である。４４は交換しようとしている回路基盤（図
５のボード５２に相当）、４３は複数の回路基盤を接続
する信号線が通ったバックボード基盤（図５の相手装置
５１に相当）であり、１１，３８はそれぞれ回路基盤４
４，バックボード基盤４３上に取り付けられたコネクタ
である。コネクタ１１内の１２はグランドピン、１４は
電源ピンで、それぞれ長ピンであり、１３は信号ピン、
１５は電源ピンで、それぞれ短ピンである。これによ
り、回路基盤４４をバックボード基盤４３に差し込むと
き、グランドピン１２，電源ピン１４はその他の信号ピ
ン１３，電源ピン１５より早く対応するピン３９，４１
と接続され、逆に抜脱時は遅くまで接続されている。
【０００９】ここで、まず回路基盤４４が抜脱されてお
り、バックボード基盤４３側に電源が供給されている状
態で回路基盤４４を差し込む場合について説明する。回
路基盤４４をバックボード基盤４３に差し込むと、回路
基盤４４のグランドピン１２，電源ピン１４が先にバッ
クボード基盤４３の対応するピン３９，４１に接続され
る。電源ピン１４が接続されて電源が供給されると、パ
ワーオンクリア（ＰＣＬＲ）回路２０が動作し、一定時
間の初期化信号をＡＮＤ回路２８に送出する。ＡＮＤ回
路２８の出力はフリップフロップ回路２９のリセット端
子３１に接続されており、リセット端子３１の信号がイ
ネーブルになるとフリップフロップ２９の反転出力端子
３０の出力が「１」になる。この反転出力端子３０の出
力はＯＲ回路２３を介して出力バッファ１６のイネーブ
ル端子１８と入力バッファ１７のイネーブル端子１９に
接続されており、これらの信号が「１」のため、出力バ
ッファ１６及び入力バッファ１７の出力はハイインピー
ダンスとなり、バックボード基盤４３より切り離された
状態となる。この時、フリップフロップ２９の反転出力
はＮＯＴ回路３６に入力されているので、発光ダイオー
ド３７が点灯し、切り離し状態であることを示す。
り、バックボード基盤４３側に電源が供給されている状
態で回路基盤４４を差し込む場合について説明する。回
路基盤４４をバックボード基盤４３に差し込むと、回路
基盤４４のグランドピン１２，電源ピン１４が先にバッ
クボード基盤４３の対応するピン３９，４１に接続され
る。電源ピン１４が接続されて電源が供給されると、パ
ワーオンクリア（ＰＣＬＲ）回路２０が動作し、一定時
間の初期化信号をＡＮＤ回路２８に送出する。ＡＮＤ回
路２８の出力はフリップフロップ回路２９のリセット端
子３１に接続されており、リセット端子３１の信号がイ
ネーブルになるとフリップフロップ２９の反転出力端子
３０の出力が「１」になる。この反転出力端子３０の出
力はＯＲ回路２３を介して出力バッファ１６のイネーブ
ル端子１８と入力バッファ１７のイネーブル端子１９に
接続されており、これらの信号が「１」のため、出力バ
ッファ１６及び入力バッファ１７の出力はハイインピー
ダンスとなり、バックボード基盤４３より切り離された
状態となる。この時、フリップフロップ２９の反転出力
はＮＯＴ回路３６に入力されているので、発光ダイオー
ド３７が点灯し、切り離し状態であることを示す。
【００１０】回路基盤４４を更に押し込むと、信号ピン
１３，電源ピン１５がバックボード基盤４３の対応する
ピン４０，４２と接続される。電源ピン１５に電源が供
給されるとパワーオンクリア（ＰＣＬＲ）回路２１が動
作し、一定時間初期化信号をＡＮＤ回路２８に出力し、
その結果パワーオンクリア回路２１からの初期化信号が
出力されなくなるまでフリップフロップ２９のリセット
端子３１がイネーブルとなり、スイッチ３５からの信号
を禁止する。回路基盤４４の挿入が完全に終了した時点
で操作者はノンロック式スイッチ３５を押下げると押下
信号がスイッチのチャタリング防止（ＣＨＴ）回路３４
を経てフリップフロップ２９のクロック端子３３に入力
される。クロック端子３３に押下信号が入力される前ま
で反転出力端子３０の出力は「１」であり、本信号はデ
ータ入力端子３２に接続されているため、クロック端子
３３に押下信号が入力されると、反転出力端子３０の出
力は「０」になる。その結果、出力バッファ１６及び入
力バッファ１７のイネーブル信号端子１８，１９がイネ
ーブルとなり、バックボード基盤４３と接続される。フ
リップフロップ２９の反転出力端子３０の出力は「０」
のため、発光ダイオード３７は消灯し、接続状態である
ことを示す。
１３，電源ピン１５がバックボード基盤４３の対応する
ピン４０，４２と接続される。電源ピン１５に電源が供
給されるとパワーオンクリア（ＰＣＬＲ）回路２１が動
作し、一定時間初期化信号をＡＮＤ回路２８に出力し、
その結果パワーオンクリア回路２１からの初期化信号が
出力されなくなるまでフリップフロップ２９のリセット
端子３１がイネーブルとなり、スイッチ３５からの信号
を禁止する。回路基盤４４の挿入が完全に終了した時点
で操作者はノンロック式スイッチ３５を押下げると押下
信号がスイッチのチャタリング防止（ＣＨＴ）回路３４
を経てフリップフロップ２９のクロック端子３３に入力
される。クロック端子３３に押下信号が入力される前ま
で反転出力端子３０の出力は「１」であり、本信号はデ
ータ入力端子３２に接続されているため、クロック端子
３３に押下信号が入力されると、反転出力端子３０の出
力は「０」になる。その結果、出力バッファ１６及び入
力バッファ１７のイネーブル信号端子１８，１９がイネ
ーブルとなり、バックボード基盤４３と接続される。フ
リップフロップ２９の反転出力端子３０の出力は「０」
のため、発光ダイオード３７は消灯し、接続状態である
ことを示す。
【００１１】
【発明が解決しようとする課題】以上のように従来の入
出力バッファでは、活線挿着時に相手装置の回路やボー
ドの回路にダメージを与えることがあるという問題点が
あった。電源を切ってからボードを差し込むことが可能
な相手装置であれば、このような問題は発生しないが、
相手装置によっては電源を切ることが困難な場合があ
る。また、特開平５−３７１６９号公報に開示された活
線挿抜方式によれば、このような問題点を解消すること
ができるが、回路が複雑となり、コストアップになって
しまうという問題点があった。本発明は、上記課題を解
決するためになされたもので、活線挿抜時の装置破壊を
簡単な構成で防止することができるバッファ回路を提供
することを目的とする。
出力バッファでは、活線挿着時に相手装置の回路やボー
ドの回路にダメージを与えることがあるという問題点が
あった。電源を切ってからボードを差し込むことが可能
な相手装置であれば、このような問題は発生しないが、
相手装置によっては電源を切ることが困難な場合があ
る。また、特開平５−３７１６９号公報に開示された活
線挿抜方式によれば、このような問題点を解消すること
ができるが、回路が複雑となり、コストアップになって
しまうという問題点があった。本発明は、上記課題を解
決するためになされたもので、活線挿抜時の装置破壊を
簡単な構成で防止することができるバッファ回路を提供
することを目的とする。
【００１２】
【課題を解決するための手段】本発明は、請求項１に記
載のように、ソース又はドレインの一方が電源と接続さ
れ他方が出力端子につながる出力端と接続されたＰチャ
ネルトランジスタ、及びソース又はドレインの一方が接
地され他方が上記出力端と接続された第１のＮチャネル
トランジスタからなる出力バッファにおいて、上記電源
と出力端子の間で上記Ｐチャネルトランジスタと直列に
接続され、上記電源の投入時に電源とほぼ同時に立ち上
がる電源電位レベルをゲート入力する第２のＮチャネル
トランジスタを有するものである。また、請求項２に記
載のように、上記電源と出力端子の間で上記Ｐチャネル
トランジスタと直列に接続され、出力バッファを活性化
する制御信号をゲート入力する第２のＮチャネルトラン
ジスタを有するものである。また、請求項３に記載のよ
うに、上記第２のＮチャネルトランジスタは、出力端子
と出力端の間に配設され、ゲートが電源と接続されるも
のである。また、請求項４に記載のように、上記第２の
Ｎチャネルトランジスタは、電源とＰチャネルトランジ
スタの間に配設され、上記Ｐチャネルトランジスタのゲ
ート入力を反転して第２のＮチャネルトランジスタのゲ
ートに与えるインバータを有するものである。また、請
求項５に記載のように、上記第２のＮチャネルトランジ
スタは、Ｐチャネルトランジスタと出力端の間に配設さ
れ、上記Ｐチャネルトランジスタのゲート入力を反転し
て第２のＮチャネルトランジスタのゲートに与えるイン
バータを有するものである。また、請求項６に記載のよ
うに、上記第２のＮチャネルトランジスタは、デプレッ
ション型のトランジスタである。
載のように、ソース又はドレインの一方が電源と接続さ
れ他方が出力端子につながる出力端と接続されたＰチャ
ネルトランジスタ、及びソース又はドレインの一方が接
地され他方が上記出力端と接続された第１のＮチャネル
トランジスタからなる出力バッファにおいて、上記電源
と出力端子の間で上記Ｐチャネルトランジスタと直列に
接続され、上記電源の投入時に電源とほぼ同時に立ち上
がる電源電位レベルをゲート入力する第２のＮチャネル
トランジスタを有するものである。また、請求項２に記
載のように、上記電源と出力端子の間で上記Ｐチャネル
トランジスタと直列に接続され、出力バッファを活性化
する制御信号をゲート入力する第２のＮチャネルトラン
ジスタを有するものである。また、請求項３に記載のよ
うに、上記第２のＮチャネルトランジスタは、出力端子
と出力端の間に配設され、ゲートが電源と接続されるも
のである。また、請求項４に記載のように、上記第２の
Ｎチャネルトランジスタは、電源とＰチャネルトランジ
スタの間に配設され、上記Ｐチャネルトランジスタのゲ
ート入力を反転して第２のＮチャネルトランジスタのゲ
ートに与えるインバータを有するものである。また、請
求項５に記載のように、上記第２のＮチャネルトランジ
スタは、Ｐチャネルトランジスタと出力端の間に配設さ
れ、上記Ｐチャネルトランジスタのゲート入力を反転し
て第２のＮチャネルトランジスタのゲートに与えるイン
バータを有するものである。また、請求項６に記載のよ
うに、上記第２のＮチャネルトランジスタは、デプレッ
ション型のトランジスタである。
【００１３】
【発明の実施の形態】［実施の形態の１］次に、本発明
の実施の形態について図面を参照して詳細に説明する。
図１は本発明の第１の実施の形態を示す入出力バッファ
の回路図であり、図５と同一の構成には同一の符号を付
してある。この入出力バッファは、コンピュータ等の相
手装置（不図示）へ送出すべき信号ＯＵＴとイネーブル
信号ＥＮの否定論理積をとるＮＡＮＤ回路１と、イネー
ブル信号ＥＮを論理反転するインバータ２と、信号ＯＵ
Ｔとインバータ２の出力信号Ｂの否定論理和をとるＮＯ
Ｒ回路３と、ソース又はドレインの一方が電源と接続さ
れ他方が出力端９と接続され、ゲートにＮＡＮＤ回路１
の出力信号Ａが入力されるＰチャネルトランジスタ４
と、ソース又はドレインの一方が接地され他方が出力端
９と接続され、ゲートにＮＯＲ回路３の出力信号Ｃが入
力される第１のＮチャネルトランジスタ５と、入力が入
出力端子１０と接続された入力バッファ６と、ソース又
はドレインの一方が入出力端子１０と接続され他方が出
力端９と接続され、ゲートに電源電圧ＶＤＤが入力され
る第２のＮチャネルトランジスタ７とを有している。
の実施の形態について図面を参照して詳細に説明する。
図１は本発明の第１の実施の形態を示す入出力バッファ
の回路図であり、図５と同一の構成には同一の符号を付
してある。この入出力バッファは、コンピュータ等の相
手装置（不図示）へ送出すべき信号ＯＵＴとイネーブル
信号ＥＮの否定論理積をとるＮＡＮＤ回路１と、イネー
ブル信号ＥＮを論理反転するインバータ２と、信号ＯＵ
Ｔとインバータ２の出力信号Ｂの否定論理和をとるＮＯ
Ｒ回路３と、ソース又はドレインの一方が電源と接続さ
れ他方が出力端９と接続され、ゲートにＮＡＮＤ回路１
の出力信号Ａが入力されるＰチャネルトランジスタ４
と、ソース又はドレインの一方が接地され他方が出力端
９と接続され、ゲートにＮＯＲ回路３の出力信号Ｃが入
力される第１のＮチャネルトランジスタ５と、入力が入
出力端子１０と接続された入力バッファ６と、ソース又
はドレインの一方が入出力端子１０と接続され他方が出
力端９と接続され、ゲートに電源電圧ＶＤＤが入力され
る第２のＮチャネルトランジスタ７とを有している。
【００１４】本実施の形態の入出力バッファは、図５の
入出力バッファの入出力端子１０と出力端９の間にＮチ
ャネルトランジスタ７を追加したものである。この入出
力バッファの通常時の動作を表３に示す。
入出力バッファの入出力端子１０と出力端９の間にＮチ
ャネルトランジスタ７を追加したものである。この入出
力バッファの通常時の動作を表３に示す。
【００１５】
【表３】
【００１６】表３において、Ｔｒ７はトランジスタ７の
状態を表している。その他の符号の意味は表１と全く同
じである。Ｎチャネルトランジスタ７のゲートは電源に
接続されているため、電源電圧ＶＤＤが正常に供給され
る通常時、トランジスタ７は常にオン状態となる。これ
により、図５の入出力バッファと同じ機能を実現してい
る。
状態を表している。その他の符号の意味は表１と全く同
じである。Ｎチャネルトランジスタ７のゲートは電源に
接続されているため、電源電圧ＶＤＤが正常に供給され
る通常時、トランジスタ７は常にオン状態となる。これ
により、図５の入出力バッファと同じ機能を実現してい
る。
【００１７】次に、図１の入出力バッファが搭載された
ボードを相手装置（不図示）に差し込む場合の動作につ
いて説明する。ここでは、相手装置をコンピュータ、入
出力バッファが搭載されたボードをコンピュータと周辺
機器を接続するためのインタフェースボードとし、ボー
ドの電源電圧ＶＤＤは、相手装置にボードを挿着したと
きに、相手装置側から供給されるものとする。相手装置
の電源が入っている状態で、相手装置にボードを挿着し
た瞬間の入出力バッファの動作を表４に示す。
ボードを相手装置（不図示）に差し込む場合の動作につ
いて説明する。ここでは、相手装置をコンピュータ、入
出力バッファが搭載されたボードをコンピュータと周辺
機器を接続するためのインタフェースボードとし、ボー
ドの電源電圧ＶＤＤは、相手装置にボードを挿着したと
きに、相手装置側から供給されるものとする。相手装置
の電源が入っている状態で、相手装置にボードを挿着し
た瞬間の入出力バッファの動作を表４に示す。
【００１８】
【表４】
【００１９】表４は、電源電圧ＶＤＤが十分な値に立ち
上がる前の状態を示しており、ＮＡＮＤ回路１の出力信
号Ａ、インバータ２の出力信号Ｂ、ＮＯＲ回路３の出力
信号Ｃはいずれも「Ｌ」レベルである。これにより、Ｐ
チャネルトランジスタ４はオン状態、Ｎチャネルトラン
ジスタ５はオフ状態となる。
上がる前の状態を示しており、ＮＡＮＤ回路１の出力信
号Ａ、インバータ２の出力信号Ｂ、ＮＯＲ回路３の出力
信号Ｃはいずれも「Ｌ」レベルである。これにより、Ｐ
チャネルトランジスタ４はオン状態、Ｎチャネルトラン
ジスタ５はオフ状態となる。
【００２０】ところで、相手装置にボードを挿着してか
ら電源電圧ＶＤＤが正規の値になるまでには、僅かでは
あるが遅延時間が存在する。これは、ボードの電源ライ
ンにレギュレータ（不図示）が設けられていることと、
電源ラインにインダクタンス成分が存在するためであ
る。よって、電源電圧ＶＤＤがしきい値電圧に達するま
で、Ｎチャネルトランジスタ７は、表４に示すようにオ
フ状態となっている。
ら電源電圧ＶＤＤが正規の値になるまでには、僅かでは
あるが遅延時間が存在する。これは、ボードの電源ライ
ンにレギュレータ（不図示）が設けられていることと、
電源ラインにインダクタンス成分が存在するためであ
る。よって、電源電圧ＶＤＤがしきい値電圧に達するま
で、Ｎチャネルトランジスタ７は、表４に示すようにオ
フ状態となっている。
【００２１】したがって、相手装置にボードを差し込む
際に、ボードの入出力端子１０に対応する相手装置側の
端子が「Ｈ」レベルであったとしても、図５のような大
電流Ｉが相手装置から流れ込むことはない。また、Ｎチ
ャネルトランジスタ７がオンする時点では電源電圧ＶＤ
Ｄが十分な値に立ち上がっているので、大電流Ｉが相手
装置から流れ込むことはない。なお、入力バッファ６の
入力はハイインピーダンスなので、入力バッファ６に大
電流が流れ込むことはない。以上のようにして、相手装
置の回路やボードの回路にダメージを与えることなく、
相手装置にボードを挿着することができる。
際に、ボードの入出力端子１０に対応する相手装置側の
端子が「Ｈ」レベルであったとしても、図５のような大
電流Ｉが相手装置から流れ込むことはない。また、Ｎチ
ャネルトランジスタ７がオンする時点では電源電圧ＶＤ
Ｄが十分な値に立ち上がっているので、大電流Ｉが相手
装置から流れ込むことはない。なお、入力バッファ６の
入力はハイインピーダンスなので、入力バッファ６に大
電流が流れ込むことはない。以上のようにして、相手装
置の回路やボードの回路にダメージを与えることなく、
相手装置にボードを挿着することができる。
【００２２】［実施の形態の２］図２は本発明の第２の
実施の形態を示す入出力バッファの回路図である。本実
施の形態では、Ｎチャネルトランジスタ７の代わりに、
ソース又はドレインの一方が電源と接続され他方がＰチ
ャネルトランジスタ４のソース又はドレインの一方と接
続されたＮチャネルトランジスタ７ａと、ＮＡＮＤ回路
１の出力信号Ａを論理反転した信号をトランジスタ７ａ
のゲートに与えるインバータ８とを設けている。この入
出力バッファの通常時の動作を表５に示す。
実施の形態を示す入出力バッファの回路図である。本実
施の形態では、Ｎチャネルトランジスタ７の代わりに、
ソース又はドレインの一方が電源と接続され他方がＰチ
ャネルトランジスタ４のソース又はドレインの一方と接
続されたＮチャネルトランジスタ７ａと、ＮＡＮＤ回路
１の出力信号Ａを論理反転した信号をトランジスタ７ａ
のゲートに与えるインバータ８とを設けている。この入
出力バッファの通常時の動作を表５に示す。
【００２３】
【表５】
【００２４】表５において、Ｄはインバータ８の出力信
号である。また、Ｔｒ７ａはトランジスタ７ａの状態を
表している。その他の符号の意味は表１と全く同じであ
る。Ｎチャネルトランジスタ７ａのゲートはインバータ
８を介してＰチャネルトランジスタ４のゲート入力（Ｎ
ＡＮＤ回路１の出力信号Ａ）に接続されている。このた
め、トランジスタ７ａは、イネーブル信号ＥＮが「０」
となる入力モード（表５の状態１〜３）においてオフ状
態となり、イネーブル信号ＥＮが「１」となる出力モー
ド（表５の状態４，５）において、信号ＯＵＴが「１」
のときオン状態となり、信号ＯＵＴが「０」のときオフ
状態となる。これにより、図５の入出力バッファと同じ
機能を実現している。
号である。また、Ｔｒ７ａはトランジスタ７ａの状態を
表している。その他の符号の意味は表１と全く同じであ
る。Ｎチャネルトランジスタ７ａのゲートはインバータ
８を介してＰチャネルトランジスタ４のゲート入力（Ｎ
ＡＮＤ回路１の出力信号Ａ）に接続されている。このた
め、トランジスタ７ａは、イネーブル信号ＥＮが「０」
となる入力モード（表５の状態１〜３）においてオフ状
態となり、イネーブル信号ＥＮが「１」となる出力モー
ド（表５の状態４，５）において、信号ＯＵＴが「１」
のときオン状態となり、信号ＯＵＴが「０」のときオフ
状態となる。これにより、図５の入出力バッファと同じ
機能を実現している。
【００２５】次に、図２の入出力バッファが搭載された
ボードを相手装置（不図示）に差し込む場合の動作を実
施の形態の１と同様に説明する。相手装置の電源が入っ
ている状態で、相手装置にボードを挿着した瞬間の入出
力バッファの動作を表６に示す。
ボードを相手装置（不図示）に差し込む場合の動作を実
施の形態の１と同様に説明する。相手装置の電源が入っ
ている状態で、相手装置にボードを挿着した瞬間の入出
力バッファの動作を表６に示す。
【００２６】
【表６】
【００２７】表６は、電源電圧ＶＤＤが十分な値に立ち
上がる前の状態を示しており、実施の形態の１と同様
に、Ｐチャネルトランジスタ４はオン状態、Ｎチャネル
トランジスタ５はオフ状態となる。このとき、電源電圧
ＶＤＤが一定の値に達するまで、インバータ８の出力信
号Ｄが「Ｌ」レベルなので、Ｎチャネルトランジスタ７
ａはオフ状態となる。こうして、実施の形態の１と同様
の効果を得ることができる。
上がる前の状態を示しており、実施の形態の１と同様
に、Ｐチャネルトランジスタ４はオン状態、Ｎチャネル
トランジスタ５はオフ状態となる。このとき、電源電圧
ＶＤＤが一定の値に達するまで、インバータ８の出力信
号Ｄが「Ｌ」レベルなので、Ｎチャネルトランジスタ７
ａはオフ状態となる。こうして、実施の形態の１と同様
の効果を得ることができる。
【００２８】［実施の形態の３］図３は本発明の第３の
実施の形態を示す入出力バッファの回路図である。本実
施の形態では、Ｎチャネルトランジスタ７の代わりに、
ソース又はドレインの一方がＰチャネルトランジスタ４
のソース又はドレインの他方と接続され、ソース又はド
レインの他方が出力端９と接続されたＮチャネルトラン
ジスタ７ｂと、ＮＡＮＤ回路１の出力信号Ａを論理反転
した信号をトランジスタ７ｂのゲートに与えるインバー
タ８とを設けている。
実施の形態を示す入出力バッファの回路図である。本実
施の形態では、Ｎチャネルトランジスタ７の代わりに、
ソース又はドレインの一方がＰチャネルトランジスタ４
のソース又はドレインの他方と接続され、ソース又はド
レインの他方が出力端９と接続されたＮチャネルトラン
ジスタ７ｂと、ＮＡＮＤ回路１の出力信号Ａを論理反転
した信号をトランジスタ７ｂのゲートに与えるインバー
タ８とを設けている。
【００２９】この入出力バッファの動作は、通常時、活
線挿着時の何れも表５、表６に示した実施の形態の２の
入出力バッファの動作と同じである。こうして、実施の
形態の１と同様の効果を得ることができる。また、本実
施の形態の入出力バッファによれば、活線挿着時にＰチ
ャネルトランジスタ４の半導体基板に流れるリーク電流
の発生を防止することができる。
線挿着時の何れも表５、表６に示した実施の形態の２の
入出力バッファの動作と同じである。こうして、実施の
形態の１と同様の効果を得ることができる。また、本実
施の形態の入出力バッファによれば、活線挿着時にＰチ
ャネルトランジスタ４の半導体基板に流れるリーク電流
の発生を防止することができる。
【００３０】つまり、Ｐチャネルトランジスタ４は、図
４（ａ）に示すように、Ｎ型Ｓｉ基板６１、Ｐ+ 型Ｓｉ
からなるソース領域６２、Ｐ+ 型Ｓｉからなるドレイン
領域６３、ゲート絶縁膜となる酸化膜６４、ポリＳｉか
らなるゲート電極６５から構成されている。したがっ
て、活線挿着時に基板６１にリーク電流が流れる。これ
に対して、Ｎチャネルトランジスタ７ｂは、図４（ｂ）
に示すように、Ｐ型Ｓｉ基板７１、Ｎ+ 型Ｓｉからなる
ソース領域７２、Ｎ+ 型Ｓｉからなるドレイン領域７
３、ゲート絶縁膜となる酸化膜７４、ポリＳｉからなる
ゲート電極７５から構成されるので、このようなトラン
ジスタ７ｂをＰチャネルトランジスタ４と出力端９の間
に設けることにより、リーク電流の発生を防止すること
ができる。
４（ａ）に示すように、Ｎ型Ｓｉ基板６１、Ｐ+ 型Ｓｉ
からなるソース領域６２、Ｐ+ 型Ｓｉからなるドレイン
領域６３、ゲート絶縁膜となる酸化膜６４、ポリＳｉか
らなるゲート電極６５から構成されている。したがっ
て、活線挿着時に基板６１にリーク電流が流れる。これ
に対して、Ｎチャネルトランジスタ７ｂは、図４（ｂ）
に示すように、Ｐ型Ｓｉ基板７１、Ｎ+ 型Ｓｉからなる
ソース領域７２、Ｎ+ 型Ｓｉからなるドレイン領域７
３、ゲート絶縁膜となる酸化膜７４、ポリＳｉからなる
ゲート電極７５から構成されるので、このようなトラン
ジスタ７ｂをＰチャネルトランジスタ４と出力端９の間
に設けることにより、リーク電流の発生を防止すること
ができる。
【００３１】［実施の形態の４］実施の形態の１〜３で
は、Ｎチャネルトランジスタ７，７ａ，７ｂにエンハン
スメント型のトランジスタを使用したが、デプレッショ
ン（ノンドープ）型のトランジスタを使用してもよい。
このようにＮチャネルトランジスタ７，７ａ，７ｂにデ
プレッション型を使用すれば、オン時のドレイン−ソー
ス間電圧をエンハンスメント型よりも低くすることがで
きるので、入出力バッファの通常動作に与える影響を小
さくすることができる。なお、デプレッション型のトラ
ンジスタは、ノーマリーオン（normally on ）型の特性
を有するが、１００ｋΩ程度のオン抵抗が存在するの
で、活線挿着時に大電流が流れることはない。
は、Ｎチャネルトランジスタ７，７ａ，７ｂにエンハン
スメント型のトランジスタを使用したが、デプレッショ
ン（ノンドープ）型のトランジスタを使用してもよい。
このようにＮチャネルトランジスタ７，７ａ，７ｂにデ
プレッション型を使用すれば、オン時のドレイン−ソー
ス間電圧をエンハンスメント型よりも低くすることがで
きるので、入出力バッファの通常動作に与える影響を小
さくすることができる。なお、デプレッション型のトラ
ンジスタは、ノーマリーオン（normally on ）型の特性
を有するが、１００ｋΩ程度のオン抵抗が存在するの
で、活線挿着時に大電流が流れることはない。
【００３２】なお、実施の形態の２，３では、ＮＡＮＤ
回路１とインバータ８を介してイネーブル信号ＥＮをＮ
チャネルトランジスタ７ａ，７ｂにゲート入力している
が、イネーブル信号を直接ゲート入力してもよい。ま
た、以上の実施の形態では、相手装置の電源が入ってい
る状態で、相手装置にボードを挿着する活線挿着の場合
で説明したが、これに限るものではなく、例えば同じ回
路基板内で異なる電源電圧を使用し、かつ入出力バッフ
ァの電源電圧ＶＤＤよりも高い電圧が先に立ち上がって
入出力端子１０に印加されるような場合にも同様の問題
が起こり得る。したがって、このような場合にも本発明
を適用することができる。
回路１とインバータ８を介してイネーブル信号ＥＮをＮ
チャネルトランジスタ７ａ，７ｂにゲート入力している
が、イネーブル信号を直接ゲート入力してもよい。ま
た、以上の実施の形態では、相手装置の電源が入ってい
る状態で、相手装置にボードを挿着する活線挿着の場合
で説明したが、これに限るものではなく、例えば同じ回
路基板内で異なる電源電圧を使用し、かつ入出力バッフ
ァの電源電圧ＶＤＤよりも高い電圧が先に立ち上がって
入出力端子１０に印加されるような場合にも同様の問題
が起こり得る。したがって、このような場合にも本発明
を適用することができる。
【００３３】
【発明の効果】本発明によれば、電源と入出力端子の間
に第２のＮチャネルトランジスタを設けることにより、
活線挿抜時の装置破壊を簡単な構成で防止することがで
き、入出力バッファの電源電圧よりも高い電圧が先に立
ち上がるような場合にも装置破壊を防止することができ
る。
に第２のＮチャネルトランジスタを設けることにより、
活線挿抜時の装置破壊を簡単な構成で防止することがで
き、入出力バッファの電源電圧よりも高い電圧が先に立
ち上がるような場合にも装置破壊を防止することができ
る。
【００３４】また、第２のＮチャネルトランジスタをデ
プレッション型のトランジスタとすることにより、入出
力バッファの通常動作に与える影響を小さくすることが
できる。
プレッション型のトランジスタとすることにより、入出
力バッファの通常動作に与える影響を小さくすることが
できる。
【図１】 本発明の第１の実施の形態を示す入出力バッ
ファの回路図である。
ファの回路図である。
【図２】 本発明の第２の実施の形態を示す入出力バッ
ファの回路図である。
ファの回路図である。
【図３】 本発明の第３の実施の形態を示す入出力バッ
ファの回路図である。
ファの回路図である。
【図４】 図１、図２のＰチャネルトランジスタ及び図
３の第２のＮチャネルトランジスタの断面図である。
３の第２のＮチャネルトランジスタの断面図である。
【図５】 従来の入出力バッファの回路図である。
【図６】 従来の活線挿抜方式のブロック図である。
１…ＮＡＮＤ回路、２…インバータ、３…ＮＯＲ回路、
４…Ｐチャネルトランジスタ、５…Ｎチャネルトランジ
スタ、６…入力バッファ、７、７ａ、７ｂ…Ｎチャネル
トランジスタ、８…インバータ、９…出力端、１０…入
出力端子。
４…Ｐチャネルトランジスタ、５…Ｎチャネルトランジ
スタ、６…入力バッファ、７、７ａ、７ｂ…Ｎチャネル
トランジスタ、８…インバータ、９…出力端、１０…入
出力端子。
Claims (6)
- 【請求項１】 ソース又はドレインの一方が電源と接続
され他方が出力端子につながる出力端と接続されたＰチ
ャネルトランジスタ、及びソース又はドレインの一方が
接地され他方が前記出力端と接続された第１のＮチャネ
ルトランジスタからなる出力バッファにおいて、 前記電源と出力端子の間で前記Ｐチャネルトランジスタ
と直列に接続され、前記電源の投入時に電源とほぼ同時
に立ち上がる電源電位レベルをゲート入力する第２のＮ
チャネルトランジスタを有することを特徴とする出力バ
ッファ。 - 【請求項２】 ソース又はドレインの一方が電源と接続
され他方が出力端子につながる出力端と接続されたＰチ
ャネルトランジスタ、及びソース又はドレインの一方が
接地され他方が前記出力端と接続された第１のＮチャネ
ルトランジスタからなる出力バッファにおいて、 前記電源と出力端子の間で前記Ｐチャネルトランジスタ
と直列に接続され、出力バッファを活性化する制御信号
をゲート入力する第２のＮチャネルトランジスタを有す
ることを特徴とする出力バッファ。 - 【請求項３】 請求項１記載の出力バッファにおいて、 前記第２のＮチャネルトランジスタは、出力端子と出力
端の間に配設され、ゲートが電源と接続されることを特
徴とする出力バッファ。 - 【請求項４】 請求項１記載の出力バッファにおいて、 前記第２のＮチャネルトランジスタは、電源とＰチャネ
ルトランジスタの間に配設され、 前記Ｐチャネルトランジスタのゲート入力を反転して第
２のＮチャネルトランジスタのゲートに与えるインバー
タを有することを特徴とする出力バッファ。 - 【請求項５】 請求項１記載の出力バッファにおいて、 前記第２のＮチャネルトランジスタは、Ｐチャネルトラ
ンジスタと出力端の間に配設され、 前記Ｐチャネルトランジスタのゲート入力を反転して第
２のＮチャネルトランジスタのゲートに与えるインバー
タを有することを特徴とする出力バッファ。 - 【請求項６】 請求項１又は２記載の出力バッファにお
いて、 前記第２のＮチャネルトランジスタは、デプレッション
型のトランジスタであることを特徴とする出力バッフ
ァ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15573498A JP3262070B2 (ja) | 1998-06-04 | 1998-06-04 | 出力バッファ |
| US09/324,327 US6154058A (en) | 1998-04-06 | 1999-06-02 | Output buffer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15573498A JP3262070B2 (ja) | 1998-06-04 | 1998-06-04 | 出力バッファ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11353066A true JPH11353066A (ja) | 1999-12-24 |
| JP3262070B2 JP3262070B2 (ja) | 2002-03-04 |
Family
ID=15612293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15573498A Expired - Fee Related JP3262070B2 (ja) | 1998-04-06 | 1998-06-04 | 出力バッファ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6154058A (ja) |
| JP (1) | JP3262070B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6933750B2 (en) | 2002-07-19 | 2005-08-23 | Nec Electronics Corporation | Buffer circuit, buffer tree, and semiconductor device |
| JP2008148101A (ja) * | 2006-12-12 | 2008-06-26 | Sony Corp | バス用出力回路 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6930517B2 (en) * | 2003-09-26 | 2005-08-16 | Semiconductor Components Industries, L.L.C. | Differential transistor and method therefor |
| US8405424B2 (en) | 2011-06-08 | 2013-03-26 | Fairchild Semiconductor Corporation | Output buffer with adjustable feedback |
| TWI686786B (zh) * | 2017-04-17 | 2020-03-01 | 世界先進積體電路股份有限公司 | 顯示系統 |
| US20190019472A1 (en) | 2017-07-13 | 2019-01-17 | Vanguard International Semiconductor Corporation | Display system and method for forming an output buffer of a source driver |
| US11264989B1 (en) * | 2020-08-07 | 2022-03-01 | Kabushiki Kaisha Toshiba | Semiconductor device |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62161215A (ja) * | 1986-01-10 | 1987-07-17 | Nec Corp | トライステ−ト出力バツフア |
| JPH02119427A (ja) * | 1988-10-28 | 1990-05-07 | Nec Ic Microcomput Syst Ltd | 出力バッファ回路 |
| JPH03169065A (ja) * | 1989-11-28 | 1991-07-22 | Mitsubishi Electric Corp | 集積回路 |
| JPH03259615A (ja) * | 1990-03-09 | 1991-11-19 | Mitsubishi Electric Corp | 出力バッファ回路 |
| JP2710488B2 (ja) * | 1991-07-31 | 1998-02-10 | 日本電気株式会社 | 活線挿抜方式 |
| JPH05102405A (ja) * | 1991-10-07 | 1993-04-23 | Mitsubishi Electric Corp | 半導体回路 |
| US5396128A (en) * | 1993-09-13 | 1995-03-07 | Motorola, Inc. | Output circuit for interfacing integrated circuits having different power supply potentials |
| US5438278A (en) * | 1993-09-28 | 1995-08-01 | Advanced Micro Devices, Inc. | High speed CMOS output buffer circuit minimizes propagation delay and crowbar current |
| US5500610A (en) * | 1993-10-08 | 1996-03-19 | Standard Microsystems Corp. | Very high current integrated circuit output buffer with short circuit protection and reduced power bus spikes |
| DE69521598T2 (de) * | 1995-03-31 | 2002-07-11 | Cons Ric Microelettronica | CMOS Ausgangspuffer mit drei Zuständen |
| US6040711A (en) * | 1995-03-31 | 2000-03-21 | Sgs-Thomson Microelectronics S.R.L. | CMOS output buffer having a switchable bulk line |
| JP3262481B2 (ja) * | 1995-07-21 | 2002-03-04 | 東芝マイクロエレクトロニクス株式会社 | 半導体集積回路 |
| US5959481A (en) * | 1997-02-18 | 1999-09-28 | Rambus Inc. | Bus driver circuit including a slew rate indicator circuit having a one shot circuit |
| US6005413A (en) * | 1997-09-09 | 1999-12-21 | Lsi Logic Corporation | 5V tolerant PCI I/O buffer on 2.5V technology |
-
1998
- 1998-06-04 JP JP15573498A patent/JP3262070B2/ja not_active Expired - Fee Related
-
1999
- 1999-06-02 US US09/324,327 patent/US6154058A/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6933750B2 (en) | 2002-07-19 | 2005-08-23 | Nec Electronics Corporation | Buffer circuit, buffer tree, and semiconductor device |
| US7764085B2 (en) | 2002-07-19 | 2010-07-27 | Nec Electronics Corporation | Buffer circuit, buffer tree, and semiconductor device |
| JP2008148101A (ja) * | 2006-12-12 | 2008-06-26 | Sony Corp | バス用出力回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6154058A (en) | 2000-11-28 |
| JP3262070B2 (ja) | 2002-03-04 |
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