JPWO2004066499A1 - 半導体集積回路 - Google Patents
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Abstract
信号を取り込むための入力回路と、信号を出力するための出力回路とを含む半導体集積回路において、上記入力回路は、入力信号遷移時の入力インピーダンスが、入力信号遷移時以外の入力インピーダンスよりも小さくなるように設定され、上記出力回路は、信号遷移の後半での駆動力が遷移の前半での駆動力よりも低めに設定される。入力信号遷移時の入力インピーダンスが、入力信号遷移時以外の入力インピーダンスよりも小さくなるように設定することは、入力信号遷移時における反射波を低減する。また、信号遷移の後半での駆動力が遷移の前半での駆動力よりも低めに設定することは、信号遷移の後半での反射波の発生を抑える。これにより、インピーダンス整合のためのダンピング抵抗や終端抵抗などの外付け部品を不要とする。
Description
本発明は、半導体集積回路、さらにはそれに含まれる入力回路や出力回路の改良技術に関する。
一般に１００ＭＨｚを越えるような信号伝送路では、出力バッファと配線インピーダンスとの不整合による反射があるため、単に出力バッファの駆動力を強くするだけでは、反射によるリンギングが発生し、論理値を反転させるなどの誤動作が発生する。このため、基板上で出力バッファ及び配線のインピーダンス整合をとれるようにダンピング抵抗の個数や配置方法についての検討が行われている。
半導体集積回路において、外部信号をチップ内に取り込むための入力バッファ回路や、信号をチップ外に出力するための出力バッファ回路が設けられる。バッファ回路について記載された文献として、特開平５−１４１６９号公報、特開平３−６２７２３号公報、及び特開平３−２４２０２０号公報を挙げることができる。
特開平５−１４１６９号公報によれば、電流駆動能力が異なる複数の駆動用ＰＭＯＳトランジスタと、電流駆動能力が異なる複数の駆動用ＰＭＯＳトランジスタと電流駆動能力が異なる複数のＮＭＯＳトランジスタとをＣＭＯＳインバータ構成に接続してなる駆動回路部の出力電位を、論理しきい値電圧の異なる二つのセンス用インバータでセンスし、それぞれのセンス用インバータから出力信号と外部からの入力信号とによって、駆動用ＭＯＳトランジスタを選択し、駆動回路部の出力電位がスイッチングする時に、そのスイッチングの前期においては、電流駆動能力が大きいＭＯＳトランジスタで負荷を駆動し、スイッチングの後期においては、電流駆動能力が小さいＭＯＳトランジスタで負荷を駆動するようにすることで、バッファ回路の動作に伴って発生する電源線やグランド線の電位変動を起こり難くするための技術が記載されている。
また、特開平３−６２７２３号公報によれば、入力信号に従って信号伝送路の特性インピーダンスを駆動すると共に、上記信号伝送路の特性インピーダンスに等しい出力インピーダンスを有する相補対接続された第１及び第２トランジスタからなる第１の出力回路と、出力端が上記信号伝送路に接続され、相補対接続された第３及び第４のトランジスタからなる第２の出力回路と、上記入力信号の変化時のみ上記第２の出力回路を動作状態にする制御回路とを設けることにより、オーバーシュートやアンダーシュートの発生を抑えるための技術が記載されている。
さらに、特開平３−２４２０２０号公報によれば、互いに電圧レベルの異なる二つの電圧源の間に直列に接続され信号伝送路の特性インピーダンスに等しい出力インピーダンスを有する第１トランジスタ及び第２トランジスタと、入力信号に基づいて上記第１トランジスタと上記第２トランジスタとを相対的に切り換える制御信号を発生させる制御部と、上記第１トランジスタと上記第２トランジスタとの間に設けられた出力ノードとを備える出力バッファにおいて、前記第１トランジスタ及び上記第２トランジスタとそれぞれ並列に接続された第３トランジスタと、前記第１トランジスタと同時に上記第３トランジスタをオンさせ、上記第３トランジスタのオンからオフまでの時間を規定する第１経時手段と第１電圧検出手段とにより出力ノード電圧が高電圧レベルに達する直前に上記第３トランジスタをオフさせる第１補助制御部と、助雪第２トランジスタと同時に上記第４トランジスタをオンさせ上記第４トランジスタのオンからオフまでの時間を規定する第２経時手段と第２電圧検出手段により出力ノード電圧が定電圧レベルに達する直前に上記第４トランジスタをオフさせる第２補助制御部とを設けることにより、出力点におけるオーバーシュートやアンダーシュートの低減を図るための技術が記載されている。
高速信号伝送のためには出力バッファの駆動力上げ、配線負荷を早くする必要があるが、出力バッファの駆動力を上げて配線とのインピーダンス不整合が起きると、信号反射による誤動作発生する。このため、出力バッファの駆動力を上げても、基板上では、ダンピング抵抗を挿入してインピーダンス整合をとるための基板設計が必要とされる。
また、入力側においても、インピーダンス整合をとるためにダンピング抵抗付加や終端抵抗の付加などが必要とされる。基板設計では、ダンピング抵抗の個数や配置について、個々の基板毎に検討が必要であり、基板設計に要する時間を増大させるとともに、基板上の部品点数の増大や、部品点数の増大を招くことが、本願発明者によって見いだされた。また、上記従来技術においては、信号の入力回路の構成については考慮されていない。
本発明の目的は、簡単な構成により伝送路の反射を低減するための技術を提供することにある。
本発明の上記並びにその他の目的と新規な特徴は本明細書の以下の記述と添付図面から明らかにされるであろう。
半導体集積回路において、外部信号をチップ内に取り込むための入力バッファ回路や、信号をチップ外に出力するための出力バッファ回路が設けられる。バッファ回路について記載された文献として、特開平５−１４１６９号公報、特開平３−６２７２３号公報、及び特開平３−２４２０２０号公報を挙げることができる。
特開平５−１４１６９号公報によれば、電流駆動能力が異なる複数の駆動用ＰＭＯＳトランジスタと、電流駆動能力が異なる複数の駆動用ＰＭＯＳトランジスタと電流駆動能力が異なる複数のＮＭＯＳトランジスタとをＣＭＯＳインバータ構成に接続してなる駆動回路部の出力電位を、論理しきい値電圧の異なる二つのセンス用インバータでセンスし、それぞれのセンス用インバータから出力信号と外部からの入力信号とによって、駆動用ＭＯＳトランジスタを選択し、駆動回路部の出力電位がスイッチングする時に、そのスイッチングの前期においては、電流駆動能力が大きいＭＯＳトランジスタで負荷を駆動し、スイッチングの後期においては、電流駆動能力が小さいＭＯＳトランジスタで負荷を駆動するようにすることで、バッファ回路の動作に伴って発生する電源線やグランド線の電位変動を起こり難くするための技術が記載されている。
また、特開平３−６２７２３号公報によれば、入力信号に従って信号伝送路の特性インピーダンスを駆動すると共に、上記信号伝送路の特性インピーダンスに等しい出力インピーダンスを有する相補対接続された第１及び第２トランジスタからなる第１の出力回路と、出力端が上記信号伝送路に接続され、相補対接続された第３及び第４のトランジスタからなる第２の出力回路と、上記入力信号の変化時のみ上記第２の出力回路を動作状態にする制御回路とを設けることにより、オーバーシュートやアンダーシュートの発生を抑えるための技術が記載されている。
さらに、特開平３−２４２０２０号公報によれば、互いに電圧レベルの異なる二つの電圧源の間に直列に接続され信号伝送路の特性インピーダンスに等しい出力インピーダンスを有する第１トランジスタ及び第２トランジスタと、入力信号に基づいて上記第１トランジスタと上記第２トランジスタとを相対的に切り換える制御信号を発生させる制御部と、上記第１トランジスタと上記第２トランジスタとの間に設けられた出力ノードとを備える出力バッファにおいて、前記第１トランジスタ及び上記第２トランジスタとそれぞれ並列に接続された第３トランジスタと、前記第１トランジスタと同時に上記第３トランジスタをオンさせ、上記第３トランジスタのオンからオフまでの時間を規定する第１経時手段と第１電圧検出手段とにより出力ノード電圧が高電圧レベルに達する直前に上記第３トランジスタをオフさせる第１補助制御部と、助雪第２トランジスタと同時に上記第４トランジスタをオンさせ上記第４トランジスタのオンからオフまでの時間を規定する第２経時手段と第２電圧検出手段により出力ノード電圧が定電圧レベルに達する直前に上記第４トランジスタをオフさせる第２補助制御部とを設けることにより、出力点におけるオーバーシュートやアンダーシュートの低減を図るための技術が記載されている。
高速信号伝送のためには出力バッファの駆動力上げ、配線負荷を早くする必要があるが、出力バッファの駆動力を上げて配線とのインピーダンス不整合が起きると、信号反射による誤動作発生する。このため、出力バッファの駆動力を上げても、基板上では、ダンピング抵抗を挿入してインピーダンス整合をとるための基板設計が必要とされる。
また、入力側においても、インピーダンス整合をとるためにダンピング抵抗付加や終端抵抗の付加などが必要とされる。基板設計では、ダンピング抵抗の個数や配置について、個々の基板毎に検討が必要であり、基板設計に要する時間を増大させるとともに、基板上の部品点数の増大や、部品点数の増大を招くことが、本願発明者によって見いだされた。また、上記従来技術においては、信号の入力回路の構成については考慮されていない。
本発明の目的は、簡単な構成により伝送路の反射を低減するための技術を提供することにある。
本発明の上記並びにその他の目的と新規な特徴は本明細書の以下の記述と添付図面から明らかにされるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、信号を取り込むための入力回路と、信号を出力するための出力回路と、を含む半導体集積回路であって、上記入力回路は、入力信号遷移時の入力インピーダンスが、入力信号遷移時以外の入力インピーダンスよりも小さくなるように設定され、上記出力回路は、信号遷移の前半での駆動力が遷移の後半での駆動力よりも高めに設定されて成る。
上記の手段によれば、上記入力回路は、入力信号遷移時の入力インピーダンスが、入力信号遷移時以外の入力インピーダンスよりも小さくなるように設定されることにより、入力信号遷移時における反射波を低減する。また、上記出力回路において、信号遷移の後半での駆動力が遷移の前半の駆動力よりも低めに設定されることで、反射波の発生を抑えることができる。このように反射波が低減されることにより、インピーダンス整合のためのダンピング抵抗や終端抵抗などの外付け部品が不要とされる。
上記入力回路と上記出力回路とは、信号の入出力を可能とするパッドに共通接続することができる。
入力パッドと、上記入力パッドを介して外部からの信号を取り込むための入力回路とを含んで半導体集積回路が構成されるとき、上記入力回路は、入力信号遷移時の入力インピーダンスが、入力信号遷移時以外の入力インピーダンスよりも小さくなるように調整可能な動的終端抵抗回路を設ける。
上記動的終端抵抗回路は、上記入力パッドを介して伝達された信号の論理を反転するための第１論理回路と、上記第１論理回路の出力信号の論理を反転するための第２論理回路と、上記第１論理回路の入力端子と上記第２論理回路の出力端子とを結合可能な抵抗と、を含んで構成することができる。
上記動的終端抵抗回路は、上記入力パッドを介して伝達された信号の論理を反転するための第１論理回路と、上記第１論理回路の出力信号の論理を反転するための第２論理回路と、上記第１論理回路の入力端子と上記第２論理回路の出力端子とを結合可能な抵抗と、上記第１論理回路の出力信号を内部回路へ伝達するための第３論理回路と、を含んで構成することができる。
上記抵抗の回路動作への関与を制御可能なスイッチ回路を設けることができるる。
上記動的終端抵抗回路は、上記入力パッドを介して伝達された信号の論理を反転するための第１論理回路と、上記第１論理回路の出力信号の論理を反転するための第２論理回路と、上記第１論理回路の入力端子と上記第２論理回路の出力端子とを結合可能な複数の抵抗と、上記複数の抵抗を選択的に回路動作に関与させるためのスイッチ回路と、を含んで構成することができる。
内部回路と、上記内部回路の出力信号を外部出力可能な出力回路とを含んで半導体集積回路が構成されるとき、上記出力回路は、出力すべき信号の遷移の前半に、上記内部回路の出力信号に基づいて外部負荷を駆動可能な第１出力回路と、上記第１出力回路に比べて駆動力が小さく設定され、上記外部負荷を駆動可能な第２出力回路とを設けることができる。
上記外部負荷の電圧レベルに応じて、上記第１出力制御回路と上記第２出力回路とを選択的に回路動作に関与させるためのレベルモニタ回路を含めることができる。
上記第２出力回路は、高電位側電源側に配置されたｎチャネル型トランジスタと、低電位側電源側に配置されたｐチャネル型トランジスタとの直列接続回路を含むとき、ｎチャネル型トランジスタとｐチャネル型トランジスタとの直列接続ノードを上記第１出力回路の出力ノードに結合する。
入力信号遷移時の入力インピーダンスが、入力信号遷移時以外の入力インピーダンスよりも小さくなるように設定された入力部と、信号遷移の後半での駆動力が遷移の前半での駆動力よりも低めに設定されて成る出力部とを含んで半導体集積回路が形成されるとき、上記出力部は、出力すべき信号の遷移の前半に、上記内部回路の出力信号に基づいて外部負荷を駆動可能な第１出力回路と、上記第１出力回路に比べて駆動力が小さく設定され、上記外部負荷を駆動可能な第２出力回路とを含み、上記第２出力回路は、高電位側電源側に配置されたｎチャネル型トランジスタと、低電位側電源側に配置されたｐチャネル型トランジスタとの直列接続回路とを含み、上記ｎチャネル型トランジスタとｐチャネル型トランジスタとの直列接続ノードが上記第１出力回路の出力ノードとともに上記入出力パッドに共通接続し、上記直列接続回路は上記入力部の一部として共用する。
すなわち、信号を取り込むための入力回路と、信号を出力するための出力回路と、を含む半導体集積回路であって、上記入力回路は、入力信号遷移時の入力インピーダンスが、入力信号遷移時以外の入力インピーダンスよりも小さくなるように設定され、上記出力回路は、信号遷移の前半での駆動力が遷移の後半での駆動力よりも高めに設定されて成る。
上記の手段によれば、上記入力回路は、入力信号遷移時の入力インピーダンスが、入力信号遷移時以外の入力インピーダンスよりも小さくなるように設定されることにより、入力信号遷移時における反射波を低減する。また、上記出力回路において、信号遷移の後半での駆動力が遷移の前半の駆動力よりも低めに設定されることで、反射波の発生を抑えることができる。このように反射波が低減されることにより、インピーダンス整合のためのダンピング抵抗や終端抵抗などの外付け部品が不要とされる。
上記入力回路と上記出力回路とは、信号の入出力を可能とするパッドに共通接続することができる。
入力パッドと、上記入力パッドを介して外部からの信号を取り込むための入力回路とを含んで半導体集積回路が構成されるとき、上記入力回路は、入力信号遷移時の入力インピーダンスが、入力信号遷移時以外の入力インピーダンスよりも小さくなるように調整可能な動的終端抵抗回路を設ける。
上記動的終端抵抗回路は、上記入力パッドを介して伝達された信号の論理を反転するための第１論理回路と、上記第１論理回路の出力信号の論理を反転するための第２論理回路と、上記第１論理回路の入力端子と上記第２論理回路の出力端子とを結合可能な抵抗と、を含んで構成することができる。
上記動的終端抵抗回路は、上記入力パッドを介して伝達された信号の論理を反転するための第１論理回路と、上記第１論理回路の出力信号の論理を反転するための第２論理回路と、上記第１論理回路の入力端子と上記第２論理回路の出力端子とを結合可能な抵抗と、上記第１論理回路の出力信号を内部回路へ伝達するための第３論理回路と、を含んで構成することができる。
上記抵抗の回路動作への関与を制御可能なスイッチ回路を設けることができるる。
上記動的終端抵抗回路は、上記入力パッドを介して伝達された信号の論理を反転するための第１論理回路と、上記第１論理回路の出力信号の論理を反転するための第２論理回路と、上記第１論理回路の入力端子と上記第２論理回路の出力端子とを結合可能な複数の抵抗と、上記複数の抵抗を選択的に回路動作に関与させるためのスイッチ回路と、を含んで構成することができる。
内部回路と、上記内部回路の出力信号を外部出力可能な出力回路とを含んで半導体集積回路が構成されるとき、上記出力回路は、出力すべき信号の遷移の前半に、上記内部回路の出力信号に基づいて外部負荷を駆動可能な第１出力回路と、上記第１出力回路に比べて駆動力が小さく設定され、上記外部負荷を駆動可能な第２出力回路とを設けることができる。
上記外部負荷の電圧レベルに応じて、上記第１出力制御回路と上記第２出力回路とを選択的に回路動作に関与させるためのレベルモニタ回路を含めることができる。
上記第２出力回路は、高電位側電源側に配置されたｎチャネル型トランジスタと、低電位側電源側に配置されたｐチャネル型トランジスタとの直列接続回路を含むとき、ｎチャネル型トランジスタとｐチャネル型トランジスタとの直列接続ノードを上記第１出力回路の出力ノードに結合する。
入力信号遷移時の入力インピーダンスが、入力信号遷移時以外の入力インピーダンスよりも小さくなるように設定された入力部と、信号遷移の後半での駆動力が遷移の前半での駆動力よりも低めに設定されて成る出力部とを含んで半導体集積回路が形成されるとき、上記出力部は、出力すべき信号の遷移の前半に、上記内部回路の出力信号に基づいて外部負荷を駆動可能な第１出力回路と、上記第１出力回路に比べて駆動力が小さく設定され、上記外部負荷を駆動可能な第２出力回路とを含み、上記第２出力回路は、高電位側電源側に配置されたｎチャネル型トランジスタと、低電位側電源側に配置されたｐチャネル型トランジスタとの直列接続回路とを含み、上記ｎチャネル型トランジスタとｐチャネル型トランジスタとの直列接続ノードが上記第１出力回路の出力ノードとともに上記入出力パッドに共通接続し、上記直列接続回路は上記入力部の一部として共用する。
第１図は、本発明にかかる半導体集積回路に含まれる入力回路の構成例回路図である。
第２図は、上記入力回路の別の構成例回路図である。
第３図は、上記入力回路の別の構成例回路図である。
第４図は、上記入力回路の別の構成例回路図である。
第５図は、上記半導体集積回路に含まれる出力回路の構成例回路図である。
第６図は、上記出力回路における主要部の構成例回路図である。
第７図は、上記出力回路における主要部の構成例回路図である。
第８図は、上記出力回路の別の構成例回路図である。
第９図は、上記半導体集積回路に含まれる入出力回路の構成例回路図である。
第１０図は、上記半導体集積回路に含まれる入出力回路の別の構成例回路図である。
第１１図は、上記半導体集積回路に含まれる入出力回路の別の構成例回路図である。
第１２図は、上記半導体集積回路が搭載されたボードシステムの構成例説明図である。
第１３図は、第５図に示される回路の特性図である。
第１４図は、第８図に示される回路の特性図である。
第１５図は、上記半導体集積回路を従来例と比較するための特性図である。
第１６図は、上記半導体集積回路を従来例と比較するための特性図である。
第２図は、上記入力回路の別の構成例回路図である。
第３図は、上記入力回路の別の構成例回路図である。
第４図は、上記入力回路の別の構成例回路図である。
第５図は、上記半導体集積回路に含まれる出力回路の構成例回路図である。
第６図は、上記出力回路における主要部の構成例回路図である。
第７図は、上記出力回路における主要部の構成例回路図である。
第８図は、上記出力回路の別の構成例回路図である。
第９図は、上記半導体集積回路に含まれる入出力回路の構成例回路図である。
第１０図は、上記半導体集積回路に含まれる入出力回路の別の構成例回路図である。
第１１図は、上記半導体集積回路に含まれる入出力回路の別の構成例回路図である。
第１２図は、上記半導体集積回路が搭載されたボードシステムの構成例説明図である。
第１３図は、第５図に示される回路の特性図である。
第１４図は、第８図に示される回路の特性図である。
第１５図は、上記半導体集積回路を従来例と比較するための特性図である。
第１６図は、上記半導体集積回路を従来例と比較するための特性図である。
第１２図には、本発明に係る半導体集積回路が搭載されたボードシステムが示される。
第１２図に示されるボードシステム１２は、特に制限されないが、３個の半導体集積回路１２１，１２２，１２３が単一のボードに搭載されて成る。半導体集積回路１２１，１２２，１２３は、それぞれ公知の半導体集積回路製造技術により単結晶シリコン基板などの一つの半導体基板に形成され、ボード上に形成されたプリント配線を介して信号のやり取りが可能に結合されている。
半導体集積回路１２１は、特に制限されないが、外部から信号を取り込むための入力回路１２１１、信号を外部に出力するための出力回路１２１２、外部との間で信号のやり取りを可能とする入出力回路１２１３を含む。
半導体集積回路１２２は、特に制限されないが、信号を外部に出力するための出力回路１２２１、外部から信号を取り込むための入力回路１２２２、外部との間で信号のやり取りを可能とする入出力回路１２２３を含む。
半導体集積回路１２３は、特に制限されないが、信号を外部に出力するための出力回路１２３１、外部から信号を取り込むための入力回路１２３２、外部との間で信号のやり取りを可能とする入出力回路１２３３を含む。
半導体集積回路１２１，１２２，１２３は、伝送路の反射を抑えるための工夫がなされており、そのために、ダンピング抵抗や終端抵抗の外付けは不要とされている。
次に、半導体集積回路１２１，１２２，１２３に含まれる入力回路１２１１，１２２２，１２３２の構成例について説明する。
第１図には、上記入力回路１２１１，１２２２，１２３２の構成例が示される。
第１図に示されるように、上記入力回路１２１１，１２２２，１２３２は、入力パッド１０を介して取り込まれた信号の論理を反転する第１インバータ１１と、この第１インバータ１１から出力された信号の論理を反転する第２インバータ１２と、上記第１インバータ１１の入力端子と上記第２インバータ１２の出力端子とを結合する抵抗１３とを含む。上記第２インバータ１２の出力信号は、図示しない内部回路へ伝達される。上記抵抗１３の値は、第１２図に示されるボードシステム１２におけるプリント配線の抵抗値にほぼ等しくされる。
入力パッド１０を介して取り込まれた入力信号が遷移される直前までは、第１インバータ１１の入力端子における論理と、第２インバータ１２の出力端子における論理とが等しい。ここで、第１インバータ１１の入力端子における論理と、第２インバータ１２の出力端子の論理をローレベルとする。この状態で、入力パッド１０を介して取り込まれた入力信号がローレベルからハイレベルに遷移される場合を考える。入力パッド１０を介して取り込まれた入力信号がローレベルからハイレベルに遷移されるとき、第１，第２インバータ１１，１２での信号遅延により、第２インバータ１２の出力端子がローレベルからハイレベルに遷移されるタイミングが遅れる。この遅延により、入力パッド１０での入力信号がローレベルからハイレベルに遷移されるときには、第２インバータ１２の出力端子がローレベルのままとされており、この場合、入力パッド１０から見たインピーダンスは、第１インバータ１１の入力インピーダンスと抵抗１３との並列合成抵抗値にほぼ等しくなる。従って、このとき、入力パッド１０から見たインピーダンスは、第１２図に示されるボードシステム１２におけるプリント配線の抵抗値にほぼ等しくなり、インピーダンスが整合される。そして、第２インバータ１２の出力端子がローレベルからハイレベルに遷移されると、第１インバータ１１の入力端子と第２インバータ１２の出力端子との論理が互いに等しくなるため、入力パッド１０から見たインピーダンスは、第１インバータ１１の入力インピーダンスにほぼ等しくなり、高インピーダンス状態とされる。尚、入力パッドを介して取り込まれた入力信号が、ハイレベルからローレベルに遷移される場合にも、その遷移の途中では、抵抗１３が機能されることから、入力パッドを介して取り込まれた入力信号がローレベルからハイレベルに遷移される場合と同様の作用効果が得られる。
このように、入力信号遷移の過渡期には、入力インピーダンスが、第１２図に示されるボードシステム１２におけるプリント配線の抵抗値にほぼ等しくされることでインピーダンスが整合されることから、伝送路に出力された信号が入力回路で反射されることに起因する反射波が低減される。また、入力信号の遷移時以外においては、入力インピーダンスが高くされることにより、そこでの直流電流の消費が低く抑えられる。上記反射波が抑えられることにより、ダンピング抵抗や終端抵抗は不要とされる。
第２図には、上記入力回路１２１１，１２２２，１２３２の別の構成例が示される。第２図に示される構成が第１図に示されるのと大きく相違するのは、インバータ１１の出力信号の論理を反転するためのインバータ１５を設け、このインバータ１５を介して内部回路へ信号ＣＩＮを伝達するようにした点である。かかる構成によれば、インバータ１２の出力端子側に寄生容量１４が存在しても、インバータ１２，１５の存在によって隔絶されるため、寄生容量１４によって内部回路が影響されないで済む。
第３図には、上記入力回路１２１１，１２２２，１２３２の別の構成例が示される。
第３図に示される構成が第１図に示されるのと大きく相違するのは、抵抗１３と、第２インバータ１２の出力端子との間に、ｐチャネル型ＭＯＳトランジスタ３１とｎチャネル型ＭＯＳトランジスタ３２とが並列接続されて成るＣＭＯＳトランスファゲートが介在される点である。上記ｎチャネル型ＭＯＳトランジスタ３２のゲート電極には動的終端制御端子ＲＥからの制御信号が伝達される。また、ｐチャネル型ＭＯＳトランジスタ３１のゲート電極には、上記動的終端制御端子ＲＥからの制御信号がインバータ３３を介して伝達される。上記動的終端制御端子ＲＥからの動的終端制御信号がハイレベルとされる場合に、ｐチャネル型ＭＯＳトランジスタ３１とｎチャネル型ＭＯＳトランジスタ３２とが導通され、抵抗１３の一端が第２インバータ１２の出力端子に結合される。上記動的終端制御端子ＲＥからの動的終端制御信号がローレベルとされる場合には、ｐチャネル型ＭＯＳトランジスタ３１とｎチャネル型ＭＯＳトランジスタ３２とが非導通状態とされ、抵抗１３の回路動作への関与が排除される。動的終端制御端子ＲＥは外部端子とした場合には、動的終端制御信号をチップ外から供給することができる。
このように第３図に示される構成では、動的終端制御端子ＲＥからの制御信号によって、抵抗１３を回路動作に関与させるか否かを切り換えることができるので、必要に応じて抵抗１３を回路動作へ関与させることができる。
第４図には、上記入力回路１２１１，１２２２，１２３２の別の構成例が示される。
第４図に示される構成が第１図に示されるのと大きく相違するのは、抵抗１３−１，１３−２が設けられ、抵抗１３−１と、第２インバータ１２の出力端子との間に、ｐチャネル型ＭＯＳトランジスタ３１−１とｎチャネル型ＭＯＳトランジスタ３２−１とが並列接続されて成るＣＭＯＳトランスファゲートが介在され、抵抗１３−２と、第２インバータ１２の出力端子との間に、ｐチャネル型ＭＯＳトランジスタ３１−２とｎチャネル型ＭＯＳトランジスタ３２−２とが並列接続されて成るＣＭＯＳトランスファゲートが介在される点である。
上記ｎチャネル型ＭＯＳトランジスタ３２−１のゲート電極には動的終端制御端子ＲＥ１からの制御信号が伝達される。また、ｐチャネル型ＭＯＳトランジスタ３１−１のゲート電極には、上記動的終端制御端子ＲＥからの制御信号がインバータ３３−１を介して伝達される。上記ｎチャネル型ＭＯＳトランジスタ３２−２のゲート電極には動的終端制御端子ＲＥ２からの制御信号が伝達される。また、ｐチャネル型ＭＯＳトランジスタ３１−２のゲート電極には、上記動的終端制御端子ＲＥ２からの制御信号がインバータ３３−２を介して伝達される。抵抗１３−１と抵抗１３−２とは、ボードシステム１２におけるボード上の配線抵抗に近い値とされる。例えばボード上の配線抵抗が１５０Ωとされるとき、抵抗３１−１は１００Ωとされ、抵抗３１−２は２００Ωとされる。動的終端抵抗制御端子ＲＥ１，ＲＥ２から与えられる動的終端抵抗制御信号によって、抵抗１３−１と抵抗１３−２と選択的に回路動作に関与させることができるため、ボードシステムでの環境に応じて抵抗１３−１と抵抗１３−２と選択的に回路動作に関与させることができる。
尚、動的終端抵抗制御端子ＲＥ１，ＲＥ２に供給される動的終端抵抗制御信号は、ボードシステム１２上のディップスイッチやマイクロコンピュータにより設定可能なレジスタによって形成することができる。
第５図には、上記出力回路１２１２，１２２１，１２３１の構成例が示される。
ｐチャネル型ＭＯＳトランジスタ５６と、ｎチャネル型ＭＯＳトランジスタ５７とが直列接続されて第１出力回路が形成され、ｐチャネル型ＭＯＳトランジスタ５８とｎチャネル型ＭＯＳトランジスタ５９とが直列接続されて第２出力回路が形成される。上記第１出力回路（５６，５７）は、駆動力が比較的大きく設定される。上記第２出力回路（５８，５９）は、上記第１出力回路（５６，５７）に比べて駆動力が小さく設定される。駆動力の設定は、ＭＯＳトランジスタのゲート幅とゲート長の比によって調整することができる。上記ｐチャネル型ＭＯＳトランジスタ５６，５８のソース電極は高電位側電源ＶＣＣに結合され、ｎチャネル型ＭＯＳトランジスタ５７，５９のソース電極は低電位側電源ＶＳＳに結合される。ｐチャネル型ＭＯＳトランジスタ５６とｎチャネル型ＭＯＳトランジスタ５７とのドレイン電極、及びｐチャネル型ＭＯＳトランジスタ５８とｎチャネル型ＭＯＳトランジスタ５９とのドレイン電極が、出力パッド６２に共通接続されることによって、出力ノード５０が形成される。出力ノード５０は、図示しない外部端子に結合される。
出力ノード５０が不所望な電圧レベルになるのを防止するため、出力ノード５０と高電位側電源ＶＣＣとの間に、ダイオード接続されたｐチャネル型ＭＯＳトランジスタ６０が設けられ、出力ノード５０と低電位側電源ＶＳＳとの間に、ダイオード接続されたｎチャネル型ＭＯＳトランジスタ６１が設けられる。
上記出力ノード５０の信号レベルは、レベルモニタ回路５４，５５に伝達される。レベルモニタ回路５４は、出力ノード５０の信号レベルに基づいてｐチャネル型ＭＯＳトランジスタ５６，５８の動作を制御する。レベルモニタ回路５５は、出力ノード５０の信号レベルに基づいてｐチャネル型ＭＯＳトランジスタ５７，５９の動作を制御する。特に制限されないが、レベルモニタ回路５４，５５は、出力ノード５０の電圧レベルがＶＣＣ／２になるまでは、駆動力の大きなＭＯＳトランジスタ５６，５７を負荷駆動のための回路動作に関与させ、出力ノード５０の電圧レベルがＶＣＣ／２を越えた後は、駆動力の小さなＭＯＳトランジスタ５８，５９を負荷駆動のための回路動作に関与させる。
上記レベルモニタ回路５４，５５の前段には、ノア回路５１、インバータ５２、ナンド回路５３が設けられる。ノア回路５１では、内部回路から出力された信号Ｉと、アウトプットイネーブル信号ＯＥ＊（＊はローアクティブを意味する）とのノア論理が得られる。ノア回路５１の出力信号Ａ２は、後段のレベルモニタ回路５５に伝達される。また、アウトプットイネーブル信号ＯＥ＊がインバータ５２で反転され、この反転出力信号と、内部回路から出力された信号Ｉとのナンド論理がナンド回路５３で得られる。このナンド回路５３の出力信号Ａ１は、後段のレベルモニタ回路５４に伝達される。これにより、アウトプットイネーブル信号ＯＥ＊がローレベルにアサートされた状態で、信号Ｉの論理に応じた信号出力が可能とされる。
第６図には、上記レベルモニタ回路５４の構成例が示される。
レベルモニタ回路５４は、特に制限されないが、第６図に示されるように、インバータ５４１，５４２、オア回路５４３，５４４が結合されて成る。出力ノード５０の信号の論理がインバータ５４１で反転され、このインバータ５４１の出力信号の論理が、後段のインバータ５４２で反転される。そして、第５図に示されるナンド回路５３の出力信号Ａ１と、上記インバータ５４１の出力信号とのオア論理がオア回路５４３で得られ、このオア回路５４３の出力信号によってｐチャネル型ＭＯＳトランジスタ５８が動作制御される。また、上記ナンド回路５３の出力信号Ａ１と、インバータ５５２の出力信号とのオア論理がオア回路５５４で得られ、このノア回路５５４の出力信号によってｐチャネル型ＭＯＳトランジスタ５６が動作制御される。ＶＣＣ＝３．３Ｖとするとき、上記インバータ５４１，５４２の論理しきい値は、（ＶＣＣ／２）〜２．０Ｖに設定される。かかる構成において、出力ノード５０がローレベルからハイレベルに遷移される場合には、その遷移の前半では、駆動力の大きなｐチャネル型ＭＯＳトランジスタ５６が導通されるため、外部負荷は大電流駆動される。それに対して、上記遷移の後半では、ｐチャネル型ＭＯＳトランジスタ５６に代えて、駆動力の小さなｐチャネル型ＭＯＳトランジスタ５８が導通されるため、外部負荷は小電流駆動される。
第７図には、上記レベルモニタ回路５５の構成例が示される。
レベルモニタ回路５５は、特に制限されないが、第７図に示されるように、インバータ５５１，５５２、及びアンド回路５５３，５５４が結合されて成る。出力ノード５０の信号の論理がインバータ５５１で反転され、このインバータ５５１の出力信号の論理が、後段のインバータ５５２で反転される。そして、第５図に示されるノア回路５１の出力信号Ａ２と、上記インバータ５５２の出力信号とのアンド論理がアンド回路５５３で得られ、このアンド回路５５３の出力信号によってｐチャネル型ＭＯＳトランジスタ５７が動作制御される。また、上記ナンド回路５３の出力信号Ａ１と、インバータ５５１の出力信号とのアンド論理がアンド回路５５４で得られ、このアンド回路５５４の出力信号によってｐチャネル型ＭＯＳトランジスタ５９が動作制御される。ＶＣＣ＝３．３Ｖとするとき、上記インバータ５５１，５５２の論理しきい値は、０．８〜（ＶＣＣ／２）Ｖに設定される。かかる構成において、出力ノード５０がハイレベルからローレベルに遷移される場合には、その遷移の前半では、駆動力の大きなｐチャネル型ＭＯＳトランジスタ５７が導通されるため、外部負荷は大電流駆動される。それに対して、上記遷移の後半では、ｐチャネル型ＭＯＳトランジスタ５７に代えて、駆動力の小さなｐチャネル型ＭＯＳトランジスタ５９が導通されるため、外部負荷は小電流駆動されることで反射波の低減が図られる。
第１３図には、第５図に示される回路における出力ノード５０の電圧と、出力インピーダンスとの関係が示される。出力ノード５０の電圧が０Ｖから０．８Ｖ付近まで出力インピーダンスが上昇され、出力ノード５０の電圧が０．８Ｖ付近で急激に低下されてから再び出力ノード５０の電圧の上昇に伴って出力インピーダンスが上昇される。出力ノード５０の電圧が０Ｖ（＝ＶＳＳ）の場合と、３．３Ｖ（＝ＶＣＣ）の場合に出力インピーダンスがほぼ５０Ωとされる。上記出力インピーダンスの急激な低下は、ＭＯＳトランジスタ５６，５７とＭＯＳトランジスタ５８，５９との切り換えに起因する。
第８図には、上記出力回路１２１２，１２２１，１２３１の別の構成例が示される。
第８図に示される構成が、第５図に示されるのと大きく相違するのは、駆動力が大きなｎチャネル型ＭＯＳトランジスタ５７を高電位側電源ＶＣＣ側に配置し、駆動力が大きなｐチャネル型ＭＯＳトランジスタ５６低電位側電源ＶＳＳ側に配置した点、及びレベルモニタ回路５４，５５に代えてインバータ６３，６４を設けた点である。インバータ６３は、ナンド回路５３の出力信号の論理を反転する。このインバータ６３の出力信号によってｎチャネル型ＭＯＳトランジスタ５７が動作制御される。インバータ６４は、ノア回路５１の出力信号の論理を反転する。このインバータ６４の出力信号によってｐチャネル型ＭＯＳトランジスタ５６が動作制御される。
上記の構成において、出力ノード５０の電圧レベルがローレベル（ＶＳＳレベル）からハイレベル（ＶＣＣ）レベルに駆動される場合を考える。この場合、出力ノード５０の電圧レベルがＶＳＳレベルからＶＣＣ−Ｖｔｈ（ＶｔｈはＭＯＳトランジスタ５７のしきい値）になるまでは、駆動力が大きなｎチャネル型ＭＯＳトランジスタ５７と、駆動力の小さなｐチャネル型ＭＯＳトランジスタ５８との双方が導通されることで負荷駆動が行われる。そして、出力ノード５０の電圧レベルがＶＣＣレベルからＶＣＣ−Ｖｔｈになった時点で、ｎチャネル型ＭＯＳトランジスタ５７がそれまでの導通状態から非導通状態に遷移され、それ以降は、駆動力が小さなｐチャネル型ＭＯＳトランジスタ５８によって負荷駆動が行われる。
次に、出力ノード５０の電圧レベルがハイレベル（ＶＣＣレベル）からローレベル（ＶＳＳ）レベルに駆動される場合を考える。この場合、出力ノード５０の電圧レベルがＶＣＣレベルからＶＳＳ＋Ｖｔｈ（ＶｔｈはＭＯＳトランジスタ５６のしきい値）になるまでは、駆動力が大きなｐチャネル型ＭＯＳトランジスタ５６と、駆動力の小さなｎチャネル型ＭＯＳトランジスタ５９との双方が導通されることで負荷駆動が行われる。そして、出力ノード５０の電圧レベルがＶＣＣレベルからＶＳＳ＋Ｖｔｈになった時点で、ｐチャネル型ＭＯＳトランジスタ５６がそれまでの導通状態から非導通状態に遷移され、それ以降は、駆動力が小さなｎチャネル型ＭＯＳトランジスタ５９によって負荷駆動が行われる。
このように出力ノード５０の遷移期間の前半においては、駆動力の大きなＭＯＳトランジスタ５７，５６による負荷駆動が行われ、出力ノード５０の遷移期間の後半においては、駆動力の小さなＭＯＳトランジスタ５８，５９によって負荷駆動が行われるため、第５図に示される構成と同様の効果を得ることができる。さらに、第８図に示される構成では、レベルモニタ回路５４，５５が不要とされることから、第５図に示される構成の場合よりも素子数の低減を図ることができる。
第１４図には、第８図に示される回路における出力ノード５０の電位と出力インピーダンスとの関係が示される。第１４図において、特性曲線１４１は、第８図に示される回路に対応し、特性曲線１４２は、負荷駆動において、駆動力の異なるＭＯＳトランジスタの切り換えを行わない回路に対応する。駆動力の異なるＭＯＳトランジスタの切り換えを行わない場合には、特性曲線１４２に示されるように、出力ノード５０の電圧上昇に対して出力インピーダンスが徐々に上昇されるのに対して、駆動力の異なるＭＯＳトランジスタの切り換えを行う場合には、このＭＯＳトランジスタの切り換えをピークとして出力インピーダンスがなだらかに変化する特性を示す。
第９図には、上記入出力回路１２１３，１２２３，１２３３の別の構成例が示される。入出力バッファ１２１３，１２２３，１２３３は、それぞれ入出力パッド９０及び入出力ノード１１００を介して外部から信号を取り込むための入力部９１と、入出力ノード１００及び入出力パッド９０を介して信号を外部出力するための出力部９２とを含む。入力部９１と出力部９２とで入出力端子９０が共有される。アウトプットイネーブル信号ＯＥ＊がローレベルにアサートされた期間では、入出力パッド９０を介して信号の外部出力が可能とされる。アウトプットイネーブル信号ＯＥ＊がハイレベルにネゲートされた期間では、出力部９２は高インピーダンス状態とされ、入出力パッド９０を介して信号の取り込みが可能とされる。入力部９１には、第１図示されるのと同一構成のものが適用され、出力部９２には、第８図に示されるのと同一構成のものが適用される。従って、入力部９１においては、第１図に示される入力回路と同様の作用効果を得ることができ、出力部９２は、第８図に示される出力回路と同様の作用効果を得ることができる。
第１０図には、上記入出力回路１２１３，１２２３，１２３３の別の構成例が示される。第１０図に示される入出力回路１２１３，１２２３，１２３３が、第９図に示されるのと大きく相違するのは、入力部９１における動的終端抵抗機能を、出力部９２に持たせた点である。すなわち、ｐチャネル型ＭＯＳトランジスタ９５とｎチャネル型ＭＯＳトランジスタ９６とが直列接続されて成るインバータが設けられ、このインバータの前段にマルチプレクサ９３が設けられ、このマルチプレクサ９３により信号伝達経路の切り換えが行われることにより、上記インバータ（９５，９６）を入力部９１と出力部９２とで共有するようにしている。上記マルチプレクサ９３は、アウトプットイネーブル信号ＯＥ＊によって動作制御される。
アウトプットイネーブル信号ＯＥ＊がローレベルの場合に、インバータ９４の出力信号がマルチプレクサ９３を介して選択的にＭＯＳトランジスタ９５，９６のゲート電極に伝達される。上記インバータ９４は、内部回路から出力された信号Ｉの論理を反転するために設けられる。この状態で、出力部９２からの信号出力が可能とされる。
これに対して、アウトプットイネーブル信号ＯＥ＊がハイレベルの場合には、インバータ１１の出力信号ＣＩＮがマルチプレクサ９３を介して選択的にＭＯＳトランジスタ９５，９６に伝達される。ＭＯＳトランジスタ９５，９６の出力信号は、入出力ノード１００を介してインバータ１１に伝達される。このとき、第９図における抵抗１３の機能は、インバータ（９５，９６）の出力抵抗及び入出力ノード１００の配線抵抗によって実現される。このとき、ＭＯＳトランジスタ９５，９６のオン抵抗と、入出力ノード１００の配線抵抗との合成値は、ボードシステム１２におけるプリント配線の抵抗値にほぼ等しくなるように設定される。
上記の構成において、アウトプットイネーブル信号ＯＥ＊がハイレベルにネゲートされている期間において、入出力パッド９０を介して取り込まれた入力信号が遷移される直前までは、インバータ１１の入力端子における論理と、インバータ（９５，９６）の出力端子における論理とが等しい。ここで、インバータ１１の入力端子における論理と、インバータの出力端子の論理をハイレベルとする。この状態で、入出力パッド９０を介して取り込まれた入力信号がローレベルからハイレベルに遷移される場合を考える。入出力パッド９０を介して取り込まれた入力信号がローレベルからハイレベルに遷移されるとき、インバータ１１やインバータ（９５，９６）での信号遅延により、インバータ（９５，９６）の出力ノードがローレベルからハイレベルに遷移されるタイミングが遅れる。この信号遅延により、入力出力パッド９０での入力信号がローレベルからハイレベルに遷移されるときには、インバータ（９５，９６）の出力端子がローレベルのままとされており、この場合、入出力パッド９０から見たインピーダンスは、ｎチャネル型ＭＯＳトランジスタ９６のオン抵抗や入出力ノード１００の配線抵抗値の合成値によって決定される。ｎチャネル型ＭＯＳトランジスタ９６のオン抵抗や入出力ノード１００の配線抵抗値の合成値は、ボードシステム１２におけるプリント配線の抵抗値にほぼ等しくなるように設定されているから、このとき、入出力パッド９０から見たインピーダンスは、第１２図に示されるボードシステム１２におけるプリント配線の抵抗値にほぼ等しくなり、インピーダンスが整合される。そして、インバータ（９５，９６）の出力ノードがローレベルからハイレベルに遷移されると、インバータ１１の入力端子とインバータ（９５，９６）の出力端子との論理が互いに等しくなるため、入出力パッド９０から見たインピーダンスは、インバータ１１の入力インピーダンスにほぼ等しくなる。
このように、入力信号遷移の過渡期には、入力インピーダンスが、第１２図に示されるボードシステム１２におけるプリント配線の抵抗値にほぼ等しくされることでインピーダンスが整合されることから、伝送路に出力された信号が入力回路で反射されることに起因する反射波が低減される。また、入力信号の遷移時以外においては、入力インピーダンスが高くされることにより、そこでの直流電流の消費が低く抑えられる。
また、ｐチャネル型ＭＯＳトランジスタ９５とｎチャネル型ＭＯＳトランジスタ９６とが直列接続されて成るインバータが設けられ、このインバータの前段にマルチプレクサ９３が設けられ、このマルチプレクサ９３により信号伝達経路の切り換えが行われることにより、上記インバータ（９５，９６）を入力部９１と出力部９２とで共有するようにしているため、第９図に示される構成に比べて、入力部９１の占有面積の低減を図ることができる。
第１１図には、上記入出力回路１２１３，１２２３，１２３３の別の構成例が示される。第１１図に示される入出力回路１２１３，１２２３，１２３３が、第１０図に示されるのと大きく相違するのは、ｐチャネル型ＭＯＳトランジスタ５８とｎチャネル型ＭＯＳトランジスタ５９とが直列接続されて成る出力回路が設けられている点である。このｐチャネル型ＭＯＳトランジスタ５８とｎチャネル型ＭＯＳトランジスタ５９とが直列接続されて成る出力回路は、第８図や第９図に示されるのと同一機能を有する。
ｐチャネル型ＭＯＳトランジスタ６８のソース電極は高電位側電源ＶＣＣに結合され、ｎチャネル型ＭＯＳトランジスタ５９のソース電極は低電位側電源ＶＳＳに結合される。ｐチャネル型ＭＯＳトランジスタ５８とｎチャネル型ＭＯＳトランジスタ５９とが直列接続箇所は、入出力ノード１００に結合される。ｐチャネル型ＭＯＳトランジスタ５８は、ナンド回路５３の出力信号によって動作制御される。ｎチャネル型ＭＯＳトランジスタ５９は、ノア回路５１の出力信号によって動作制御される。
次に、第１５図及び第１６図を参照しながら、本願発明者によって行われたシミュレーションの結果について説明する。第１５図はハイレベルからローレベルに遷移された場合の特性図、第１６図はローレベルからハイレベルに遷移させた場合の特性図である。第１５図及び第１６図において、特性曲線１５１，１６１は、第５図に示される出力回路から第１図に示される入力回路に信号を伝達した場合、特性曲線１５２，１６２は、第５図に示される出力回路から単なるインバータによる入力回路（第１図において抵抗１３を省略したものに相当）に信号を伝達した場合、特性曲線１５３，１６３は、駆動力切り換えを行わない従来回路から、第１図に示される入力回路に信号を伝達した場合、特性曲線１５４，１６４は、駆動力の切り換えを行わない従来回路から単なるインバータによる入力回路（第１図において抵抗１３を省略したものに相当）に信号を伝達した場合である。第１５図及び第１６図から明らかなように、第１図に示される入力回路又は第５図に示される出力回路を使うことにより、リンギングが低下される。第１図に示される入力回路及び第５図に示される出力回路の双方を使うことにより、リンギングが更に低下される。
上記実施例によれば以下の作用効果が得られる。
（１）入力回路１２１１，１２２２，１２３２において、入力信号遷移時の入力インピーダンスが入力信号遷移時以外の入力インピーダンスよりも小さくなるように設定されることにより、入力信号遷移時における反射波を低減する。
（２）第２図に示されるように、インバータ１１の出力信号の論理を反転するためのインバータ１５を設け、このインバータ１５を介して内部回路へ信号ＣＩＮを伝達することにより、インバータ１２の出力端子側に寄生容量１４が存在しても、インバータ１２，１５の存在によって隔絶されるため、寄生容量１４によって内部回路が影響されないで済む。
（３）第３図に示されるように、抵抗１３と、第２インバータ１２の出力端子との間に、ｐチャネル型ＭＯＳトランジスタ３１とｎチャネル型ＭＯＳトランジスタ３２とが並列接続されて成るＣＭＯＳトランスファゲートが介在されることにより、抵抗１３の回路動作への関与を動的終端制御端子から制御することができる。
（４）第４図に示されるように、抵抗１３−１，１３−２が設けられ、抵抗１３−１と、第２インバータ１２の出力端子との間に、ｐチャネル型ＭＯＳトランジスタ３１−１とｎチャネル型ＭＯＳトランジスタ３２−１とが並列接続されて成るＣＭＯＳトランスファゲートが介在され、抵抗１３−２と、第２インバータ１２の出力端子との間に、ｐチャネル型ＭＯＳトランジスタ３１−２とｎチャネル型ＭＯＳトランジスタ３２−２とが並列接続されて成るＣＭＯＳトランスファゲートが介在されることにより、動的終端抵抗制御端子ＲＥ１，ＲＥ２から与えられる動的終端抵抗制御信号によって、抵抗１３−１と抵抗１３−２と選択的に回路動作に関与させることができるため、ボードシステムでの環境に応じて抵抗１３−１と抵抗１３−２と選択的に回路動作に関与させることができる。
（５）出力回路において、信号遷移の後半での駆動力が遷移の前半での駆動力よりも低めに設定されることで、反射波の発生を抑えることができる。このように反射波が低減されることにより、インピーダンス整合のためのダンピング抵抗や終端抵抗などの外付け部品が不要とされる。
（６）第８図に示されるように、駆動力が大きなｎチャネル型ＭＯＳトランジスタ５７を高電位側電源ＶＣＣ側に配置し、駆動力が大きなｐチャネル型ＭＯＳトランジスタ５６低電位側電源ＶＳＳ側に配置した点、及びレベルモニタ回路５４，５５に代えてインバータ６３，６４を設けることにより、遷移期間の前半においては、駆動力の大きなＭＯＳトランジスタ５７，５６による負荷駆動が行われ、出力ノード５０の遷移期間の後半においては、駆動力の小さなＭＯＳトランジスタ５８，５９によって負荷駆動が行われる。この回路構成では、レベルモニタ回路５４，５５が不要とされることから、第５図に示される構成の場合よりも素子数の低減を図ることができる。
（７）第１０図に示されるように、ｐチャネル型ＭＯＳトランジスタ９５とｎチャネル型ＭＯＳトランジスタ９６とが直列接続されて成るインバータが設けられ、このインバータの前段にマルチプレクサ９３が設けられ、このマルチプレクサ９３により信号伝達経路の切り換えが行われることにより、上記インバータ（９５，９６）を入力部９１と出力部９２とで共有することにより、入力部９１の占有面積の低減化を図ることができる。
以上本発明者によってなされた発明を実施例に基づいて具体的に説明したが本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。
第１２図に示されるボードシステム１２は、特に制限されないが、３個の半導体集積回路１２１，１２２，１２３が単一のボードに搭載されて成る。半導体集積回路１２１，１２２，１２３は、それぞれ公知の半導体集積回路製造技術により単結晶シリコン基板などの一つの半導体基板に形成され、ボード上に形成されたプリント配線を介して信号のやり取りが可能に結合されている。
半導体集積回路１２１は、特に制限されないが、外部から信号を取り込むための入力回路１２１１、信号を外部に出力するための出力回路１２１２、外部との間で信号のやり取りを可能とする入出力回路１２１３を含む。
半導体集積回路１２２は、特に制限されないが、信号を外部に出力するための出力回路１２２１、外部から信号を取り込むための入力回路１２２２、外部との間で信号のやり取りを可能とする入出力回路１２２３を含む。
半導体集積回路１２３は、特に制限されないが、信号を外部に出力するための出力回路１２３１、外部から信号を取り込むための入力回路１２３２、外部との間で信号のやり取りを可能とする入出力回路１２３３を含む。
半導体集積回路１２１，１２２，１２３は、伝送路の反射を抑えるための工夫がなされており、そのために、ダンピング抵抗や終端抵抗の外付けは不要とされている。
次に、半導体集積回路１２１，１２２，１２３に含まれる入力回路１２１１，１２２２，１２３２の構成例について説明する。
第１図には、上記入力回路１２１１，１２２２，１２３２の構成例が示される。
第１図に示されるように、上記入力回路１２１１，１２２２，１２３２は、入力パッド１０を介して取り込まれた信号の論理を反転する第１インバータ１１と、この第１インバータ１１から出力された信号の論理を反転する第２インバータ１２と、上記第１インバータ１１の入力端子と上記第２インバータ１２の出力端子とを結合する抵抗１３とを含む。上記第２インバータ１２の出力信号は、図示しない内部回路へ伝達される。上記抵抗１３の値は、第１２図に示されるボードシステム１２におけるプリント配線の抵抗値にほぼ等しくされる。
入力パッド１０を介して取り込まれた入力信号が遷移される直前までは、第１インバータ１１の入力端子における論理と、第２インバータ１２の出力端子における論理とが等しい。ここで、第１インバータ１１の入力端子における論理と、第２インバータ１２の出力端子の論理をローレベルとする。この状態で、入力パッド１０を介して取り込まれた入力信号がローレベルからハイレベルに遷移される場合を考える。入力パッド１０を介して取り込まれた入力信号がローレベルからハイレベルに遷移されるとき、第１，第２インバータ１１，１２での信号遅延により、第２インバータ１２の出力端子がローレベルからハイレベルに遷移されるタイミングが遅れる。この遅延により、入力パッド１０での入力信号がローレベルからハイレベルに遷移されるときには、第２インバータ１２の出力端子がローレベルのままとされており、この場合、入力パッド１０から見たインピーダンスは、第１インバータ１１の入力インピーダンスと抵抗１３との並列合成抵抗値にほぼ等しくなる。従って、このとき、入力パッド１０から見たインピーダンスは、第１２図に示されるボードシステム１２におけるプリント配線の抵抗値にほぼ等しくなり、インピーダンスが整合される。そして、第２インバータ１２の出力端子がローレベルからハイレベルに遷移されると、第１インバータ１１の入力端子と第２インバータ１２の出力端子との論理が互いに等しくなるため、入力パッド１０から見たインピーダンスは、第１インバータ１１の入力インピーダンスにほぼ等しくなり、高インピーダンス状態とされる。尚、入力パッドを介して取り込まれた入力信号が、ハイレベルからローレベルに遷移される場合にも、その遷移の途中では、抵抗１３が機能されることから、入力パッドを介して取り込まれた入力信号がローレベルからハイレベルに遷移される場合と同様の作用効果が得られる。
このように、入力信号遷移の過渡期には、入力インピーダンスが、第１２図に示されるボードシステム１２におけるプリント配線の抵抗値にほぼ等しくされることでインピーダンスが整合されることから、伝送路に出力された信号が入力回路で反射されることに起因する反射波が低減される。また、入力信号の遷移時以外においては、入力インピーダンスが高くされることにより、そこでの直流電流の消費が低く抑えられる。上記反射波が抑えられることにより、ダンピング抵抗や終端抵抗は不要とされる。
第２図には、上記入力回路１２１１，１２２２，１２３２の別の構成例が示される。第２図に示される構成が第１図に示されるのと大きく相違するのは、インバータ１１の出力信号の論理を反転するためのインバータ１５を設け、このインバータ１５を介して内部回路へ信号ＣＩＮを伝達するようにした点である。かかる構成によれば、インバータ１２の出力端子側に寄生容量１４が存在しても、インバータ１２，１５の存在によって隔絶されるため、寄生容量１４によって内部回路が影響されないで済む。
第３図には、上記入力回路１２１１，１２２２，１２３２の別の構成例が示される。
第３図に示される構成が第１図に示されるのと大きく相違するのは、抵抗１３と、第２インバータ１２の出力端子との間に、ｐチャネル型ＭＯＳトランジスタ３１とｎチャネル型ＭＯＳトランジスタ３２とが並列接続されて成るＣＭＯＳトランスファゲートが介在される点である。上記ｎチャネル型ＭＯＳトランジスタ３２のゲート電極には動的終端制御端子ＲＥからの制御信号が伝達される。また、ｐチャネル型ＭＯＳトランジスタ３１のゲート電極には、上記動的終端制御端子ＲＥからの制御信号がインバータ３３を介して伝達される。上記動的終端制御端子ＲＥからの動的終端制御信号がハイレベルとされる場合に、ｐチャネル型ＭＯＳトランジスタ３１とｎチャネル型ＭＯＳトランジスタ３２とが導通され、抵抗１３の一端が第２インバータ１２の出力端子に結合される。上記動的終端制御端子ＲＥからの動的終端制御信号がローレベルとされる場合には、ｐチャネル型ＭＯＳトランジスタ３１とｎチャネル型ＭＯＳトランジスタ３２とが非導通状態とされ、抵抗１３の回路動作への関与が排除される。動的終端制御端子ＲＥは外部端子とした場合には、動的終端制御信号をチップ外から供給することができる。
このように第３図に示される構成では、動的終端制御端子ＲＥからの制御信号によって、抵抗１３を回路動作に関与させるか否かを切り換えることができるので、必要に応じて抵抗１３を回路動作へ関与させることができる。
第４図には、上記入力回路１２１１，１２２２，１２３２の別の構成例が示される。
第４図に示される構成が第１図に示されるのと大きく相違するのは、抵抗１３−１，１３−２が設けられ、抵抗１３−１と、第２インバータ１２の出力端子との間に、ｐチャネル型ＭＯＳトランジスタ３１−１とｎチャネル型ＭＯＳトランジスタ３２−１とが並列接続されて成るＣＭＯＳトランスファゲートが介在され、抵抗１３−２と、第２インバータ１２の出力端子との間に、ｐチャネル型ＭＯＳトランジスタ３１−２とｎチャネル型ＭＯＳトランジスタ３２−２とが並列接続されて成るＣＭＯＳトランスファゲートが介在される点である。
上記ｎチャネル型ＭＯＳトランジスタ３２−１のゲート電極には動的終端制御端子ＲＥ１からの制御信号が伝達される。また、ｐチャネル型ＭＯＳトランジスタ３１−１のゲート電極には、上記動的終端制御端子ＲＥからの制御信号がインバータ３３−１を介して伝達される。上記ｎチャネル型ＭＯＳトランジスタ３２−２のゲート電極には動的終端制御端子ＲＥ２からの制御信号が伝達される。また、ｐチャネル型ＭＯＳトランジスタ３１−２のゲート電極には、上記動的終端制御端子ＲＥ２からの制御信号がインバータ３３−２を介して伝達される。抵抗１３−１と抵抗１３−２とは、ボードシステム１２におけるボード上の配線抵抗に近い値とされる。例えばボード上の配線抵抗が１５０Ωとされるとき、抵抗３１−１は１００Ωとされ、抵抗３１−２は２００Ωとされる。動的終端抵抗制御端子ＲＥ１，ＲＥ２から与えられる動的終端抵抗制御信号によって、抵抗１３−１と抵抗１３−２と選択的に回路動作に関与させることができるため、ボードシステムでの環境に応じて抵抗１３−１と抵抗１３−２と選択的に回路動作に関与させることができる。
尚、動的終端抵抗制御端子ＲＥ１，ＲＥ２に供給される動的終端抵抗制御信号は、ボードシステム１２上のディップスイッチやマイクロコンピュータにより設定可能なレジスタによって形成することができる。
第５図には、上記出力回路１２１２，１２２１，１２３１の構成例が示される。
ｐチャネル型ＭＯＳトランジスタ５６と、ｎチャネル型ＭＯＳトランジスタ５７とが直列接続されて第１出力回路が形成され、ｐチャネル型ＭＯＳトランジスタ５８とｎチャネル型ＭＯＳトランジスタ５９とが直列接続されて第２出力回路が形成される。上記第１出力回路（５６，５７）は、駆動力が比較的大きく設定される。上記第２出力回路（５８，５９）は、上記第１出力回路（５６，５７）に比べて駆動力が小さく設定される。駆動力の設定は、ＭＯＳトランジスタのゲート幅とゲート長の比によって調整することができる。上記ｐチャネル型ＭＯＳトランジスタ５６，５８のソース電極は高電位側電源ＶＣＣに結合され、ｎチャネル型ＭＯＳトランジスタ５７，５９のソース電極は低電位側電源ＶＳＳに結合される。ｐチャネル型ＭＯＳトランジスタ５６とｎチャネル型ＭＯＳトランジスタ５７とのドレイン電極、及びｐチャネル型ＭＯＳトランジスタ５８とｎチャネル型ＭＯＳトランジスタ５９とのドレイン電極が、出力パッド６２に共通接続されることによって、出力ノード５０が形成される。出力ノード５０は、図示しない外部端子に結合される。
出力ノード５０が不所望な電圧レベルになるのを防止するため、出力ノード５０と高電位側電源ＶＣＣとの間に、ダイオード接続されたｐチャネル型ＭＯＳトランジスタ６０が設けられ、出力ノード５０と低電位側電源ＶＳＳとの間に、ダイオード接続されたｎチャネル型ＭＯＳトランジスタ６１が設けられる。
上記出力ノード５０の信号レベルは、レベルモニタ回路５４，５５に伝達される。レベルモニタ回路５４は、出力ノード５０の信号レベルに基づいてｐチャネル型ＭＯＳトランジスタ５６，５８の動作を制御する。レベルモニタ回路５５は、出力ノード５０の信号レベルに基づいてｐチャネル型ＭＯＳトランジスタ５７，５９の動作を制御する。特に制限されないが、レベルモニタ回路５４，５５は、出力ノード５０の電圧レベルがＶＣＣ／２になるまでは、駆動力の大きなＭＯＳトランジスタ５６，５７を負荷駆動のための回路動作に関与させ、出力ノード５０の電圧レベルがＶＣＣ／２を越えた後は、駆動力の小さなＭＯＳトランジスタ５８，５９を負荷駆動のための回路動作に関与させる。
上記レベルモニタ回路５４，５５の前段には、ノア回路５１、インバータ５２、ナンド回路５３が設けられる。ノア回路５１では、内部回路から出力された信号Ｉと、アウトプットイネーブル信号ＯＥ＊（＊はローアクティブを意味する）とのノア論理が得られる。ノア回路５１の出力信号Ａ２は、後段のレベルモニタ回路５５に伝達される。また、アウトプットイネーブル信号ＯＥ＊がインバータ５２で反転され、この反転出力信号と、内部回路から出力された信号Ｉとのナンド論理がナンド回路５３で得られる。このナンド回路５３の出力信号Ａ１は、後段のレベルモニタ回路５４に伝達される。これにより、アウトプットイネーブル信号ＯＥ＊がローレベルにアサートされた状態で、信号Ｉの論理に応じた信号出力が可能とされる。
第６図には、上記レベルモニタ回路５４の構成例が示される。
レベルモニタ回路５４は、特に制限されないが、第６図に示されるように、インバータ５４１，５４２、オア回路５４３，５４４が結合されて成る。出力ノード５０の信号の論理がインバータ５４１で反転され、このインバータ５４１の出力信号の論理が、後段のインバータ５４２で反転される。そして、第５図に示されるナンド回路５３の出力信号Ａ１と、上記インバータ５４１の出力信号とのオア論理がオア回路５４３で得られ、このオア回路５４３の出力信号によってｐチャネル型ＭＯＳトランジスタ５８が動作制御される。また、上記ナンド回路５３の出力信号Ａ１と、インバータ５５２の出力信号とのオア論理がオア回路５５４で得られ、このノア回路５５４の出力信号によってｐチャネル型ＭＯＳトランジスタ５６が動作制御される。ＶＣＣ＝３．３Ｖとするとき、上記インバータ５４１，５４２の論理しきい値は、（ＶＣＣ／２）〜２．０Ｖに設定される。かかる構成において、出力ノード５０がローレベルからハイレベルに遷移される場合には、その遷移の前半では、駆動力の大きなｐチャネル型ＭＯＳトランジスタ５６が導通されるため、外部負荷は大電流駆動される。それに対して、上記遷移の後半では、ｐチャネル型ＭＯＳトランジスタ５６に代えて、駆動力の小さなｐチャネル型ＭＯＳトランジスタ５８が導通されるため、外部負荷は小電流駆動される。
第７図には、上記レベルモニタ回路５５の構成例が示される。
レベルモニタ回路５５は、特に制限されないが、第７図に示されるように、インバータ５５１，５５２、及びアンド回路５５３，５５４が結合されて成る。出力ノード５０の信号の論理がインバータ５５１で反転され、このインバータ５５１の出力信号の論理が、後段のインバータ５５２で反転される。そして、第５図に示されるノア回路５１の出力信号Ａ２と、上記インバータ５５２の出力信号とのアンド論理がアンド回路５５３で得られ、このアンド回路５５３の出力信号によってｐチャネル型ＭＯＳトランジスタ５７が動作制御される。また、上記ナンド回路５３の出力信号Ａ１と、インバータ５５１の出力信号とのアンド論理がアンド回路５５４で得られ、このアンド回路５５４の出力信号によってｐチャネル型ＭＯＳトランジスタ５９が動作制御される。ＶＣＣ＝３．３Ｖとするとき、上記インバータ５５１，５５２の論理しきい値は、０．８〜（ＶＣＣ／２）Ｖに設定される。かかる構成において、出力ノード５０がハイレベルからローレベルに遷移される場合には、その遷移の前半では、駆動力の大きなｐチャネル型ＭＯＳトランジスタ５７が導通されるため、外部負荷は大電流駆動される。それに対して、上記遷移の後半では、ｐチャネル型ＭＯＳトランジスタ５７に代えて、駆動力の小さなｐチャネル型ＭＯＳトランジスタ５９が導通されるため、外部負荷は小電流駆動されることで反射波の低減が図られる。
第１３図には、第５図に示される回路における出力ノード５０の電圧と、出力インピーダンスとの関係が示される。出力ノード５０の電圧が０Ｖから０．８Ｖ付近まで出力インピーダンスが上昇され、出力ノード５０の電圧が０．８Ｖ付近で急激に低下されてから再び出力ノード５０の電圧の上昇に伴って出力インピーダンスが上昇される。出力ノード５０の電圧が０Ｖ（＝ＶＳＳ）の場合と、３．３Ｖ（＝ＶＣＣ）の場合に出力インピーダンスがほぼ５０Ωとされる。上記出力インピーダンスの急激な低下は、ＭＯＳトランジスタ５６，５７とＭＯＳトランジスタ５８，５９との切り換えに起因する。
第８図には、上記出力回路１２１２，１２２１，１２３１の別の構成例が示される。
第８図に示される構成が、第５図に示されるのと大きく相違するのは、駆動力が大きなｎチャネル型ＭＯＳトランジスタ５７を高電位側電源ＶＣＣ側に配置し、駆動力が大きなｐチャネル型ＭＯＳトランジスタ５６低電位側電源ＶＳＳ側に配置した点、及びレベルモニタ回路５４，５５に代えてインバータ６３，６４を設けた点である。インバータ６３は、ナンド回路５３の出力信号の論理を反転する。このインバータ６３の出力信号によってｎチャネル型ＭＯＳトランジスタ５７が動作制御される。インバータ６４は、ノア回路５１の出力信号の論理を反転する。このインバータ６４の出力信号によってｐチャネル型ＭＯＳトランジスタ５６が動作制御される。
上記の構成において、出力ノード５０の電圧レベルがローレベル（ＶＳＳレベル）からハイレベル（ＶＣＣ）レベルに駆動される場合を考える。この場合、出力ノード５０の電圧レベルがＶＳＳレベルからＶＣＣ−Ｖｔｈ（ＶｔｈはＭＯＳトランジスタ５７のしきい値）になるまでは、駆動力が大きなｎチャネル型ＭＯＳトランジスタ５７と、駆動力の小さなｐチャネル型ＭＯＳトランジスタ５８との双方が導通されることで負荷駆動が行われる。そして、出力ノード５０の電圧レベルがＶＣＣレベルからＶＣＣ−Ｖｔｈになった時点で、ｎチャネル型ＭＯＳトランジスタ５７がそれまでの導通状態から非導通状態に遷移され、それ以降は、駆動力が小さなｐチャネル型ＭＯＳトランジスタ５８によって負荷駆動が行われる。
次に、出力ノード５０の電圧レベルがハイレベル（ＶＣＣレベル）からローレベル（ＶＳＳ）レベルに駆動される場合を考える。この場合、出力ノード５０の電圧レベルがＶＣＣレベルからＶＳＳ＋Ｖｔｈ（ＶｔｈはＭＯＳトランジスタ５６のしきい値）になるまでは、駆動力が大きなｐチャネル型ＭＯＳトランジスタ５６と、駆動力の小さなｎチャネル型ＭＯＳトランジスタ５９との双方が導通されることで負荷駆動が行われる。そして、出力ノード５０の電圧レベルがＶＣＣレベルからＶＳＳ＋Ｖｔｈになった時点で、ｐチャネル型ＭＯＳトランジスタ５６がそれまでの導通状態から非導通状態に遷移され、それ以降は、駆動力が小さなｎチャネル型ＭＯＳトランジスタ５９によって負荷駆動が行われる。
このように出力ノード５０の遷移期間の前半においては、駆動力の大きなＭＯＳトランジスタ５７，５６による負荷駆動が行われ、出力ノード５０の遷移期間の後半においては、駆動力の小さなＭＯＳトランジスタ５８，５９によって負荷駆動が行われるため、第５図に示される構成と同様の効果を得ることができる。さらに、第８図に示される構成では、レベルモニタ回路５４，５５が不要とされることから、第５図に示される構成の場合よりも素子数の低減を図ることができる。
第１４図には、第８図に示される回路における出力ノード５０の電位と出力インピーダンスとの関係が示される。第１４図において、特性曲線１４１は、第８図に示される回路に対応し、特性曲線１４２は、負荷駆動において、駆動力の異なるＭＯＳトランジスタの切り換えを行わない回路に対応する。駆動力の異なるＭＯＳトランジスタの切り換えを行わない場合には、特性曲線１４２に示されるように、出力ノード５０の電圧上昇に対して出力インピーダンスが徐々に上昇されるのに対して、駆動力の異なるＭＯＳトランジスタの切り換えを行う場合には、このＭＯＳトランジスタの切り換えをピークとして出力インピーダンスがなだらかに変化する特性を示す。
第９図には、上記入出力回路１２１３，１２２３，１２３３の別の構成例が示される。入出力バッファ１２１３，１２２３，１２３３は、それぞれ入出力パッド９０及び入出力ノード１１００を介して外部から信号を取り込むための入力部９１と、入出力ノード１００及び入出力パッド９０を介して信号を外部出力するための出力部９２とを含む。入力部９１と出力部９２とで入出力端子９０が共有される。アウトプットイネーブル信号ＯＥ＊がローレベルにアサートされた期間では、入出力パッド９０を介して信号の外部出力が可能とされる。アウトプットイネーブル信号ＯＥ＊がハイレベルにネゲートされた期間では、出力部９２は高インピーダンス状態とされ、入出力パッド９０を介して信号の取り込みが可能とされる。入力部９１には、第１図示されるのと同一構成のものが適用され、出力部９２には、第８図に示されるのと同一構成のものが適用される。従って、入力部９１においては、第１図に示される入力回路と同様の作用効果を得ることができ、出力部９２は、第８図に示される出力回路と同様の作用効果を得ることができる。
第１０図には、上記入出力回路１２１３，１２２３，１２３３の別の構成例が示される。第１０図に示される入出力回路１２１３，１２２３，１２３３が、第９図に示されるのと大きく相違するのは、入力部９１における動的終端抵抗機能を、出力部９２に持たせた点である。すなわち、ｐチャネル型ＭＯＳトランジスタ９５とｎチャネル型ＭＯＳトランジスタ９６とが直列接続されて成るインバータが設けられ、このインバータの前段にマルチプレクサ９３が設けられ、このマルチプレクサ９３により信号伝達経路の切り換えが行われることにより、上記インバータ（９５，９６）を入力部９１と出力部９２とで共有するようにしている。上記マルチプレクサ９３は、アウトプットイネーブル信号ＯＥ＊によって動作制御される。
アウトプットイネーブル信号ＯＥ＊がローレベルの場合に、インバータ９４の出力信号がマルチプレクサ９３を介して選択的にＭＯＳトランジスタ９５，９６のゲート電極に伝達される。上記インバータ９４は、内部回路から出力された信号Ｉの論理を反転するために設けられる。この状態で、出力部９２からの信号出力が可能とされる。
これに対して、アウトプットイネーブル信号ＯＥ＊がハイレベルの場合には、インバータ１１の出力信号ＣＩＮがマルチプレクサ９３を介して選択的にＭＯＳトランジスタ９５，９６に伝達される。ＭＯＳトランジスタ９５，９６の出力信号は、入出力ノード１００を介してインバータ１１に伝達される。このとき、第９図における抵抗１３の機能は、インバータ（９５，９６）の出力抵抗及び入出力ノード１００の配線抵抗によって実現される。このとき、ＭＯＳトランジスタ９５，９６のオン抵抗と、入出力ノード１００の配線抵抗との合成値は、ボードシステム１２におけるプリント配線の抵抗値にほぼ等しくなるように設定される。
上記の構成において、アウトプットイネーブル信号ＯＥ＊がハイレベルにネゲートされている期間において、入出力パッド９０を介して取り込まれた入力信号が遷移される直前までは、インバータ１１の入力端子における論理と、インバータ（９５，９６）の出力端子における論理とが等しい。ここで、インバータ１１の入力端子における論理と、インバータの出力端子の論理をハイレベルとする。この状態で、入出力パッド９０を介して取り込まれた入力信号がローレベルからハイレベルに遷移される場合を考える。入出力パッド９０を介して取り込まれた入力信号がローレベルからハイレベルに遷移されるとき、インバータ１１やインバータ（９５，９６）での信号遅延により、インバータ（９５，９６）の出力ノードがローレベルからハイレベルに遷移されるタイミングが遅れる。この信号遅延により、入力出力パッド９０での入力信号がローレベルからハイレベルに遷移されるときには、インバータ（９５，９６）の出力端子がローレベルのままとされており、この場合、入出力パッド９０から見たインピーダンスは、ｎチャネル型ＭＯＳトランジスタ９６のオン抵抗や入出力ノード１００の配線抵抗値の合成値によって決定される。ｎチャネル型ＭＯＳトランジスタ９６のオン抵抗や入出力ノード１００の配線抵抗値の合成値は、ボードシステム１２におけるプリント配線の抵抗値にほぼ等しくなるように設定されているから、このとき、入出力パッド９０から見たインピーダンスは、第１２図に示されるボードシステム１２におけるプリント配線の抵抗値にほぼ等しくなり、インピーダンスが整合される。そして、インバータ（９５，９６）の出力ノードがローレベルからハイレベルに遷移されると、インバータ１１の入力端子とインバータ（９５，９６）の出力端子との論理が互いに等しくなるため、入出力パッド９０から見たインピーダンスは、インバータ１１の入力インピーダンスにほぼ等しくなる。
このように、入力信号遷移の過渡期には、入力インピーダンスが、第１２図に示されるボードシステム１２におけるプリント配線の抵抗値にほぼ等しくされることでインピーダンスが整合されることから、伝送路に出力された信号が入力回路で反射されることに起因する反射波が低減される。また、入力信号の遷移時以外においては、入力インピーダンスが高くされることにより、そこでの直流電流の消費が低く抑えられる。
また、ｐチャネル型ＭＯＳトランジスタ９５とｎチャネル型ＭＯＳトランジスタ９６とが直列接続されて成るインバータが設けられ、このインバータの前段にマルチプレクサ９３が設けられ、このマルチプレクサ９３により信号伝達経路の切り換えが行われることにより、上記インバータ（９５，９６）を入力部９１と出力部９２とで共有するようにしているため、第９図に示される構成に比べて、入力部９１の占有面積の低減を図ることができる。
第１１図には、上記入出力回路１２１３，１２２３，１２３３の別の構成例が示される。第１１図に示される入出力回路１２１３，１２２３，１２３３が、第１０図に示されるのと大きく相違するのは、ｐチャネル型ＭＯＳトランジスタ５８とｎチャネル型ＭＯＳトランジスタ５９とが直列接続されて成る出力回路が設けられている点である。このｐチャネル型ＭＯＳトランジスタ５８とｎチャネル型ＭＯＳトランジスタ５９とが直列接続されて成る出力回路は、第８図や第９図に示されるのと同一機能を有する。
ｐチャネル型ＭＯＳトランジスタ６８のソース電極は高電位側電源ＶＣＣに結合され、ｎチャネル型ＭＯＳトランジスタ５９のソース電極は低電位側電源ＶＳＳに結合される。ｐチャネル型ＭＯＳトランジスタ５８とｎチャネル型ＭＯＳトランジスタ５９とが直列接続箇所は、入出力ノード１００に結合される。ｐチャネル型ＭＯＳトランジスタ５８は、ナンド回路５３の出力信号によって動作制御される。ｎチャネル型ＭＯＳトランジスタ５９は、ノア回路５１の出力信号によって動作制御される。
次に、第１５図及び第１６図を参照しながら、本願発明者によって行われたシミュレーションの結果について説明する。第１５図はハイレベルからローレベルに遷移された場合の特性図、第１６図はローレベルからハイレベルに遷移させた場合の特性図である。第１５図及び第１６図において、特性曲線１５１，１６１は、第５図に示される出力回路から第１図に示される入力回路に信号を伝達した場合、特性曲線１５２，１６２は、第５図に示される出力回路から単なるインバータによる入力回路（第１図において抵抗１３を省略したものに相当）に信号を伝達した場合、特性曲線１５３，１６３は、駆動力切り換えを行わない従来回路から、第１図に示される入力回路に信号を伝達した場合、特性曲線１５４，１６４は、駆動力の切り換えを行わない従来回路から単なるインバータによる入力回路（第１図において抵抗１３を省略したものに相当）に信号を伝達した場合である。第１５図及び第１６図から明らかなように、第１図に示される入力回路又は第５図に示される出力回路を使うことにより、リンギングが低下される。第１図に示される入力回路及び第５図に示される出力回路の双方を使うことにより、リンギングが更に低下される。
上記実施例によれば以下の作用効果が得られる。
（１）入力回路１２１１，１２２２，１２３２において、入力信号遷移時の入力インピーダンスが入力信号遷移時以外の入力インピーダンスよりも小さくなるように設定されることにより、入力信号遷移時における反射波を低減する。
（２）第２図に示されるように、インバータ１１の出力信号の論理を反転するためのインバータ１５を設け、このインバータ１５を介して内部回路へ信号ＣＩＮを伝達することにより、インバータ１２の出力端子側に寄生容量１４が存在しても、インバータ１２，１５の存在によって隔絶されるため、寄生容量１４によって内部回路が影響されないで済む。
（３）第３図に示されるように、抵抗１３と、第２インバータ１２の出力端子との間に、ｐチャネル型ＭＯＳトランジスタ３１とｎチャネル型ＭＯＳトランジスタ３２とが並列接続されて成るＣＭＯＳトランスファゲートが介在されることにより、抵抗１３の回路動作への関与を動的終端制御端子から制御することができる。
（４）第４図に示されるように、抵抗１３−１，１３−２が設けられ、抵抗１３−１と、第２インバータ１２の出力端子との間に、ｐチャネル型ＭＯＳトランジスタ３１−１とｎチャネル型ＭＯＳトランジスタ３２−１とが並列接続されて成るＣＭＯＳトランスファゲートが介在され、抵抗１３−２と、第２インバータ１２の出力端子との間に、ｐチャネル型ＭＯＳトランジスタ３１−２とｎチャネル型ＭＯＳトランジスタ３２−２とが並列接続されて成るＣＭＯＳトランスファゲートが介在されることにより、動的終端抵抗制御端子ＲＥ１，ＲＥ２から与えられる動的終端抵抗制御信号によって、抵抗１３−１と抵抗１３−２と選択的に回路動作に関与させることができるため、ボードシステムでの環境に応じて抵抗１３−１と抵抗１３−２と選択的に回路動作に関与させることができる。
（５）出力回路において、信号遷移の後半での駆動力が遷移の前半での駆動力よりも低めに設定されることで、反射波の発生を抑えることができる。このように反射波が低減されることにより、インピーダンス整合のためのダンピング抵抗や終端抵抗などの外付け部品が不要とされる。
（６）第８図に示されるように、駆動力が大きなｎチャネル型ＭＯＳトランジスタ５７を高電位側電源ＶＣＣ側に配置し、駆動力が大きなｐチャネル型ＭＯＳトランジスタ５６低電位側電源ＶＳＳ側に配置した点、及びレベルモニタ回路５４，５５に代えてインバータ６３，６４を設けることにより、遷移期間の前半においては、駆動力の大きなＭＯＳトランジスタ５７，５６による負荷駆動が行われ、出力ノード５０の遷移期間の後半においては、駆動力の小さなＭＯＳトランジスタ５８，５９によって負荷駆動が行われる。この回路構成では、レベルモニタ回路５４，５５が不要とされることから、第５図に示される構成の場合よりも素子数の低減を図ることができる。
（７）第１０図に示されるように、ｐチャネル型ＭＯＳトランジスタ９５とｎチャネル型ＭＯＳトランジスタ９６とが直列接続されて成るインバータが設けられ、このインバータの前段にマルチプレクサ９３が設けられ、このマルチプレクサ９３により信号伝達経路の切り換えが行われることにより、上記インバータ（９５，９６）を入力部９１と出力部９２とで共有することにより、入力部９１の占有面積の低減化を図ることができる。
以上本発明者によってなされた発明を実施例に基づいて具体的に説明したが本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。
本発明は、半導体集積回路に広く適用することができる。
Claims (11)
- 信号を取り込むための入力回路と、信号を出力するための出力回路と、を含む半導体集積回路であって、
上記入力回路は、入力信号遷移時の入力インピーダンスが、入力信号遷移時以外の入力インピーダンスよりも小さくなるように設定され、
上記出力回路は、信号遷移の後半での駆動力が遷移の前半の駆動力よりも低め設定されて成ることを特徴とする半導体集積回路。 - 上記入力回路と上記出力回路とは、信号の入出力を可能とするパッドに共通接続されて成る請求の範囲第１項に記載の半導体集積回路。
- 入力パッドと、上記入力パッドを介して外部からの信号を取り込むための入力回路とを含む半導体集積回路であって、
上記入力回路は、入力信号遷移時の入力インピーダンスが、入力信号遷移時以外の入力インピーダンスよりも小さくなるように調整可能な動的終端抵抗回路を含むことを特徴とする半導体集積回路。 - 上記動的終端抵抗回路は、上記入力パッドを介して伝達された信号の論理を反転するための第１論理回路と、
上記第１論理回路の出力信号の論理を反転するための第２論理回路と、
上記第１論理回路の入力端子と上記第２論理回路の出力端子とを結合可能な抵抗と、を含んで成る請求の範囲第３項に記載の半導体集積回路。 - 上記動的終端抵抗回路は、上記入力パッドを介して伝達された信号の論理を反転するための第１論理回路と、
上記第１論理回路の出力信号の論理を反転するための第２論理回路と、
上記第１論理回路の入力端子と上記第２論理回路の出力端子とを結合可能な抵抗と、
上記第１論理回路の出力信号を内部回路へ伝達するための第３論理回路と、を含んで成る請求の範囲第３項に記載の半導体集積回路。 - 上記抵抗の回路動作への関与を制御可能なスイッチ回路を含む請求の範囲第４項又は第５項に記載の半導体集積回路。
- 上記動的終端抵抗回路は、上記入力パッドを介して伝達された信号の論理を反転するための第１論理回路と、
上記第１論理回路の出力信号の論理を反転するための第２論理回路と、
上記第１論理回路の入力端子と上記第２論理回路の出力端子とを結合可能な複数の抵抗と、
上記複数の抵抗を選択的に回路動作に関与させるためのスイッチ回路と、を含んで成る請求の範囲第４項又は第５項に記載の半導体集積回路。 - 内部回路と、上記内部回路の出力信号を外部出力可能な出力回路とを含む半導体集積回路であって、
上記出力回路は、出力すべき信号の遷移の前半に、上記内部回路の出力信号に基づいて外部負荷を駆動可能な第１出力回路と、
上記第１出力回路に比べて駆動力が小さく設定され、上記外部負荷を駆動可能な第２出力回路と、
を含むことを特徴とする半導体集積回路。 - 上記外部負荷の電圧レベルに応じて、上記第１出力制御回路と上記第２出力回路とを選択的に回路動作に関与させるためのレベルモニタ回路を含む請求の範囲第８項に記載の半導体集積回路。
- 上記第２出力回路は、高電位側電源側に配置されたｎチャネル型トランジスタと、低電位側電源側に配置されたｐチャネル型トランジスタとの直列接続回路を含み、ｎチャネル型トランジスタとｐチャネル型トランジスタとの直列接続ノードが上記第１出力回路の出力ノードに結合されて成る請求の範囲第８項に記載の半導体集積回路。
- 入力信号遷移時の入力インピーダンスが、入力信号遷移時以外の入力インピーダンスよりも小さくなるように設定された入力部と、
信号遷移の後半での駆動力が遷移の前半での駆動力よりも低めに設定されて成る出力部と、を含み、
上記出力部は、出力すべき信号の遷移の前半に、上記内部回路の出力信号に基づいて外部負荷を駆動可能な第１出力回路と、
上記第１出力回路に比べて駆動力が小さく設定され、上記外部負荷を駆動可能な第２出力回路と、を含み、
上記第２出力回路は、高電位側電源側に配置されたｎチャネル型トランジスタと、低電位側電源側に配置されたｐチャネル型トランジスタとの直列接続回路と、を含み、
上記ｎチャネル型トランジスタとｐチャネル型トランジスタとの直列接続ノードが上記第１出力回路の出力ノードとともに上記入出力パッドに共通接続され、上記直列接続回路は上記入力部の一部として共用されることを特徴とする半導体集積回路。
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