TWI466445B - 輸出入電路 - Google Patents

Description

輸出入電路

本發明是有關於一種輸出入電路，且特別是有關於一種可在傳送、接收切換後增進響應速度的輸出入電路。

以積體電路/晶片為基礎的各種電子裝置是現代資訊社會最重要的硬體基礎。電子裝置由不同晶片組合而成；為了整合不同晶片的功能，各晶片內會設有輸出入電路，以和其他晶片交換資料與訊號。

在一種通訊應用中，不同晶片的輸出入電路會利用同一線路進行資料的往來交換。請參考第1圖，其所繪示的即是兩輸出入電路100與102在此種應用中進行資料往來的示意圖。輸出入電路100中設有傳輸模組TX1與接收模組RX1，經由接墊PAD1耦接於一走線12(例如說是一電路板上的佈線)；輸出入電路102則設有傳輸模組TX2與接收模組RX2，經由接墊PAD2耦接於走線12。傳輸模組TX1受控於一致能訊號OEN1；當致能訊號OEN1為邏輯0時，傳輸模組TX1被致能，以依據訊號I1驅動接墊PAD1的訊號。當致能訊號OEN1為邏輯1時，傳輸模組TX1失能，不再主控接墊PAD1的訊號，以將接墊PAD1維持於可被驅動的狀態；而接收模組RX1就可將接墊PAD1的訊號接收為訊號C1。同理，傳輸模組TX2受控於致能訊號OEN2。

輸出入電路100與102可分別設置於兩不同的晶片。當輸出入電路100要傳送資料至輸出入電路102時，致能訊號OEN1與OEN2分別為邏輯0與邏輯1；在輸出入電路100中，傳輸模組TX1致能，依據訊號I1驅動接墊PAD1的訊號，並經由走線12驅動接墊PAD2的訊號。在輸出入電路102中，傳輸模組TX2失能，使接墊PAD2的訊號能被傳輸模組TX1驅動；而接收模組RX2則將接墊PAD2的訊號接收為訊號C2。換言之，輸出入電路100與102可分別作為傳送端與接收端；訊號I1中的資料可經由傳輸模組TX1與接墊PAD1發出，經由接墊PAD2與接收模組RX2而被接收至訊號C2。

相對地，輸出入電路100與102的功能可交換，分別作為接收端與傳送端。當輸出入電路102要傳送資料至輸出入電路100時，致能訊號OEN1與OEN2分別為邏輯1與邏輯0；在輸出入電路102中，傳輸模組TX2致能，依據訊號I2驅動接墊PAD2的訊號，並經由走線12驅動接墊PAD1的訊號。在此同時，輸出入電路100中的傳輸模組TX1失能，使接墊PAD1的訊號能被傳輸模組TX2驅動；而接收模組RX1則將接墊PAD1的訊號接收為訊號C1。

請參考第2圖，其所示意的是一習知輸出入電路10；舉例而言，輸出入電路10可實現第1圖中的輸出入電路100，在訊號OEN1為邏輯0時依據訊號I1驅動接墊PAD1，並在訊號OEN1為邏輯1時將接墊PAD1的訊號接收為訊號C1。輸出入電路10運作於工作電壓VD33與Vss之間，設有電晶體Tp0至Tp9(例如p通道金氧半場效電晶體)、Tn0至Tn7(例如n通道金氧半場效電晶體)、Dp1至Dp3(例如p通道金氧半場效電晶體)、Dn1至Dn3(例如n通道金氧半場效電晶體)，電阻R0、反及閘ND0、反或閘NR0以及反相器Iva與Ivb。電晶體Tp0至Tp9、Tn0至Tn7耦接於節點a0至a9之間。

在輸出入電路10中，當訊號OEN1為邏輯0時，節點a8與節點a6的訊號均為訊號I1的反相訊號；節點a6與節點a8的訊號會分別傳輸至電晶體Tp1與Tn1的閘極，而電晶體Tp1與Tn1就可據此而在節點a0與接墊PAD1上驅動訊號。舉例而言，當訊號I1為邏輯0，電晶體Tp1不導通，但電晶體Tn1導通，將節點a0的電壓拉低至工作電壓Vss，如此便可在接墊PAD1上驅動邏輯0的訊號。相對地，當訊號I1為邏輯1，電晶體Tn1不導通，改由電晶體Tp1導通，將節點a0的訊號拉高至工作電壓VD33，如此便可在接墊PAD1上驅動邏輯1的訊號。

當訊號OEN1為邏輯1時，節點a8的訊號為邏輯0，節點a6的訊號為邏輯1，分別使電晶體Tp1與Tn1關閉不導通，不再主導節點a0的訊號；如此，接墊PAD1的訊號就可被其他電路(如輸出入電路102)所驅動。接墊PAD1的訊號會經由節點a0、a1傳輸至節點a2，以經由電晶體Tp0與Tn0、電晶體Dp1與Dn1、電晶體Dp2與Dn2以及電晶體Dp3與Dn3這四對互補電晶體所形成的四個反相器而被接收為訊號C。

在某些應用中，當訊號OEN1為邏輯1而使接墊PAD1被驅動時，接墊PAD1的訊號電壓會超過輸出入電路10的工作電壓VD33。舉例而言，工作電壓VD33可以等於3.3伏(volt)，但接墊PAD1的電壓可以達到5伏。當接墊PAD1的電壓高於工作電壓VD33時，此高接墊電壓會對輸出入電路10的電晶體(如電晶體Tp0至Tp9)造成有害的電性壓力(stress)，也會在電晶體Tp1的汲極與源極間導通，形成由接墊PAD1至工作電壓VD33的漏電。為了減抑高接墊電壓所導致的負面效應，電晶體Tp0至Tp9的體極(即n型井的井極)均耦接於同一節點w。

當訊號OEN1為邏輯1時，若接墊PAD1接收的訊號電壓未高於工作電壓VD33，電晶體Tp8與Tn5不導通，電晶體Tp7導通而將節點w耦接至工作電壓VD33，使節點w的電壓等於工作電壓VD33。由於接墊PAD1的電壓未高於工作電壓VD33，將節點w的電壓維持於工作電壓VD33即可確保電晶體Tp1會完全關閉，且其閘極、體極、源極與汲極間的電壓差可維持在電晶體耐受範圍內。

相對地，當訊號OEN1為邏輯1但接墊PAD1接收的訊號電壓高於工作電壓VD33時，電晶體Tp8導通而使電晶體Tp7關閉，故節點w的電壓不再受控於工作電壓VD33。節點w的電壓會浮動(floating)，隨接墊PAD1的電壓上升而超過工作電壓VD33；電晶體Tp2亦會使節點a7的電壓追隨接墊PAD1的電壓而超過工作電壓VD33。如此，電晶體Tp1便可完全關閉不漏電，且其閘極、體極、源極與汲極間的相互電壓差仍可維持在電晶體耐受範圍內。高接墊電壓亦會由節點a0、a1而傳輸至節點a4，以使電晶體Tp3完全關閉，保護反及閘ND0；同時，電晶體Tp5也可被完全關閉。

換言之，習知輸出入電路10中的電晶體Tn6、Tp6、Tp4與Tp5可在高接墊電壓時發揮保護的功能。不過，當訊號OEN1由邏輯0轉變為邏輯1後，習知輸出入電路10將無法快速地由訊號傳送切換為訊號接收。請參考第3圖，其所示意的即是習知輸出入電路10在傳送與接收間切換時各相關訊號的波形時序。輸出入電路10可作為第1圖中的輸出入電路100，以和輸出入電路102相互搭配而交換資料。在時點t0至t1之間，訊號OEN1為邏輯0，輸出入電路10將接墊PAD1驅動至邏輯1(例如工作電壓VD33)，以將邏輯1傳送至接墊PAD2。

在時點t1之後，訊號OEN1為邏輯1，訊號OEN2為邏輯0，改由輸出入電路102將接墊PAD2驅動至邏輯0(例如工作電壓Vss)，而輸出入電路10的接墊PAD1應該要能在時點t1之後被快速驅動至邏輯0，以順利接收輸出入電路102傳出的訊號。不過，就如第3圖所示，接墊PAD1的電壓無法在時點t1之後快速地由邏輯1轉變至邏輯0，要延遲至時點t2才能轉變至邏輯0。顯然，此一延遲已經影響資料交換的響應速度與效率；而此延遲係導因於習知輸出入電路10的電路架構。

在時點t1之前，當習知輸出入電路10傳輸邏輯1時，因訊號OEN1為邏輯0，電晶體Tn5導通，節點a5的電壓為工作電壓Vss，而節點a6也是以工作電壓Vss使電晶體Tp1導通。在時點t1之後，當訊號OEN1轉變至邏輯1，節點a6的電壓應該要上升至工作電壓VD33，以將電晶體Tp1完全關閉，使電晶體Tp1不再控制節點a0的電壓。不過，在時點t1之後，節點a5的電壓會經由電晶體Tp4與Tp5而影響節點a6的電壓；要等節點a5的電壓亦上升至工作電壓VD33，節點a6的電壓才能完全關閉電晶體Tp1。在電晶體Tp1關閉前，由於導通的電晶體Tp1傾向將節點a0的電壓拉高至工作電壓VD33，故節點a0的電壓會因為電晶體Tp1的競爭而難以下降至工作電壓Vss的邏輯0。然而，由於節點a5的電壓要經由電晶體Tp7的源極、汲極間電荷分享(charge sharing)才能緩慢地由工作電壓Vss上升至工作電壓VD33，故習知輸出入電路10要延遲至時點t2才能使接墊PAD1被驅動至邏輯0，不能在時點t1之後快速順利地由接墊PAD1接收邏輯0。

為了克服習知技術的缺點，本發明提供一種具有較佳電路架構的輸出入電路，以在傳送、接收交替後快速響應資料的接收。

本發明的目的是提供一種輸出入電路，包括一閘通電路、一傳輸電路、一第一開關、一第二開關、一偏壓電路與一接收電路。閘通電路具有一第一閘通端、一第二閘通端與一閘通控制端，依據閘通控制端的訊號選擇性地在第一閘通端與第二閘通端間導通；第一閘通端的訊號係關聯於一輸入訊號與一致能訊號。傳輸電路具有一第一訊號端、一第二訊號端與一輸出端，第一訊號端與輸出端分別耦接第二閘通端與一接墊；傳輸電路使輸出端的訊號關聯於第一訊號端的訊號與第二訊號端的訊號。第一開關具有一第一耦接端與一第二耦接端，分別耦接一內部端與閘通控制端，並依據致能訊號選擇性地在第一耦接端與第二耦接端間導通；內部端係耦接於接墊。第二開關耦接於第二耦接端與一第二工作電壓之間，依據致能訊號選擇性地將第二耦接端導通至第二工作電壓。偏壓電路耦接於第二耦接端、內部端與一井極端之間，使井極端的訊號關聯於內部端與第二耦接端的訊號。接收電路耦接於第一耦接端，依據第一耦接端的訊號提供一接收訊號。

一實施例中，第一開關內包括一第一電晶體與一第二電晶體。第一電晶體具有一第一閘極與兩個第一通道端，分別耦接致能訊號、第一耦接端與第二耦接端。第二電晶體具有一第二閘極與兩個第二通道端，分別耦接致能訊號的反相訊號、第一耦接端與第二耦接端。第一電晶體與第二電晶體係一對互補(complementary)電晶體。

一實施例中，第二開關中包括一第三電晶體與一第四電晶體。第三電晶體具有一第三閘極與兩個第三通道端；該第三閘極耦接第一工作電壓。第四電晶體具有一第四閘極與兩個第四通道端；第四閘極耦接致能訊號的反相訊號。第三通道端的兩者其中之一耦接於第二耦接端，兩第三通道端的另一個則耦接兩第四通道端的其中之一，且兩第四通道端的另一個耦接於第二工作電壓。

一實施例中，傳輸電路包括一第一驅動電晶體，具有一第一閘極、兩第一通道端與一第一體極(bulk)，分別耦接第一訊號端、第一工作電壓、輸出端與井極端。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

請參考第4圖，其所示意的是依據本發明一實施例的輸出入電路20。舉例而言，輸出入電路20可用以實現第1圖中的輸出入電路100；輸出入電路20中的接墊PAD以及訊號OEN、I與C可分別作為輸出入電路100中的接墊PAD1以及訊號OEN1、I1與C1。當訊號OEN(致能訊號)為邏輯0時，輸出入電路20依據訊號I(可視為一輸入訊號)驅動接墊PAD的訊號；當訊號OEN為邏輯1時，輸出入電路使接墊PAD可被其他電路(如另一晶片的輸出入電路)驅動，並將接墊PAD的訊號接收為訊號C(即一接收訊號)。

如第4圖所示，輸出入電路20運作於工作電壓VD33(如3.3伏)與Vss(如0伏)之間，搭配一傳輸前側電路22與一接收前側電路36，並設有一閘通電路24、一傳輸電路26、開關30與32(分別為第一開關與第二開關)、一偏壓電路28與一接收電路34，並包括電晶體P2、N7與一電阻R。

傳輸前側電路22中設有反相器Iv1、Iv2、一反及閘ND與一反或閘NR。訊號OEN耦接於節點e9，反相器Iv1耦接於節點e9與反及閘ND之間，將訊號OEN反相。反及閘ND則對訊號I與訊號OEN的反相訊號作反及運算，並將運算結果提供至節點e6。反相器Iv2將訊號OEN反相為訊號OENb，並將訊號OENb提供至節點e8。反或閘NR對訊號I與訊號OEN作反或運算，將運算結果輸出至節點e5。在傳輸前側電路22的運作下，節點e6與e5的訊號皆關聯於訊號I與訊號OEN；當訊號OEN為邏輯0時，節點e5與e6的訊號皆等於訊號I的反相訊號。當訊號OEN為邏輯1時，節點e5維持於工作電壓Vss，節點e6則為工作電壓VD33。

閘通電路24於節點e6與e7的兩端可分別視為一第一閘通端與一第二閘通端；節點e4則為一閘通控制端。閘通電路24中包括一電晶體N3(如一n通道金氧半場效電晶體)與一電晶P3(如一p通道金氧半場效電晶體)；電晶體N3的閘極、源極與汲極分別耦接工作電壓VD33、節點e6與e7，電晶體P3的閘極、源極、汲極與體極則分別耦接節點e4、e7、e6與w。電晶體P3可依據節點e4的訊號選擇性地在節點e6與e7間導通。舉例而言，當節點e7的電壓比節點e4的電壓高出一預設值(即電晶體P3的臨限電壓的絕對值)時，電晶體P3導通。

傳輸電路26於節點e7與e5的兩端可分別視為一第一訊號端與一第二訊號端，節點e0則為一輸出端。傳輸電路26中包括一個(或多個)電晶體P1以及一組(或多組)串聯的電晶體N1與N2。電晶體P1(例如說是一p通道金氧半場效電晶體)的閘極、源極、汲極與體極分別耦接節點e7、工作電壓VD33、節點e0與w；接墊PAD即耦接於節點e0。電晶體N1與N2(例如說是n通道金氧半場效電晶體)的閘極分別耦接節點e5與工作電壓VD33，電晶體N2的汲極耦接節點e0，源極則耦接電晶體N1的汲極；電晶體N1的源極則耦接工作電壓Vss。電晶體N2可作為一保護暨降壓電路，以適當地箝制電晶體N1的汲極電壓，使電晶體N1的汲極與源極間、閘極與源極間不會承受過大的電性壓力。電晶體P1與N1為驅動電晶體，分別依據節點e7與e5的訊號而運作，使節點e0的訊號關聯於節點e5與e7的訊號。

電阻R耦接於節點e0與e1之間，可作為一保護電路，例如一靜電放電保護電路；節點e1可視為一內部端。電晶體P2(例如一p通道金氧半場效電晶體)的閘極、汲極、源極與體極分別耦接於工作電壓VD33、節點e1、e7與W。電晶體N7(例如一n通道金氧半場效電晶體)的閘極、汲極與源極分別耦接於工作電壓VD33、節點e1與節點e2，可作為一降壓電路；當節點e1的電壓相當於工作電壓VD33時，電晶體N7可使節點e2的電壓低於工作電壓VD33。

開關30於節點e2與e4的兩端分別為一第一耦接端與一第二耦接端，節點e2經由電晶體N7耦接於節點e1；節點e8與e9則為兩開關控制端。開關30內包括兩電晶體P6(例如一p通道金氧半場效電晶體)與電晶體N6(例如一n通道金氧半場效電晶體)。電晶體N6的閘極、汲極與源極(即兩個通道端)分別耦節點e9的致能訊號OEN、節點e2與e4。電晶體P6的閘極、汲極與源極(二通道端)則分別耦接訊號OEN的反相訊號OENb、節點e4與e2；電晶體P6的體極則耦接節點w。電晶體P6與電晶體N6可以是一對互補(complementary)電晶體。開關30可依據訊號OEN選擇性地在節點e2與e4間導通。當訊號OEN為邏輯1時，開關30將節點e2導通至節點e4；當訊號OEN為邏輯0時，節點e2則不導通至節點e4。

開關32耦接於節點e4與工作電壓Vss之間，包括電晶體N4與N5(例如說是兩n通道金氧半場效電晶體)。電晶體N4的閘極、汲極與源極(兩通道端)分別耦接工作電壓VD33、節點e4與電晶體N5的汲極。電晶體N5的閘極與源極則分別耦接訊號OENb與工作電壓Vss。類似電晶體N2，電晶體N4可以限制電晶體N5的汲極電壓；電晶體N5則使開關32得以依據訊號OEN選擇性地將節點e4導通至工作電壓Vss。當訊號OEN為邏輯0時，電晶體N5導通，使節點e4的電壓相當於工作電壓Vss。當訊號OEN為邏輯1時，電晶體N5不導通，節點e4的電壓就不會取決於工作電壓Vss。

偏壓電路28耦接於節點e4、e1與w之間，包括有電晶體P7與P8(例如兩p通道金氧半場效電晶體)，節點w為一井極端。電晶體P8的閘極、源極、汲極與體極分別耦接工作電壓VD33、節點e1、e4與w；電晶體P7的閘極與源極分別耦接節點e4與工作電壓VD33，體極與汲極則共同耦接於節點w。偏壓電路28可以使節點w的訊號(電壓大小)關聯於節點e1與e4的訊號。

接收電路34耦接於節點e2與e3之間，包括兩電晶體P9、P0(例如一對p通道金氧半場效電晶體)與一電晶體N0(如一n通道金氧半場效電晶體)。電晶體P9的閘極耦接至節點e1，體極與源極耦接於工作電壓VD33，汲極則耦接於電晶體P0的源極。電晶體P0的閘極、汲極與體極分別耦接於節點e2、e3與工作電壓VD33。電晶體N0的閘極、汲極與源極分別耦接節點e2、e3與工作電壓Vss。

接收前側電路36中可包括有三電晶體U1p、U2p與U3p(例如三個p通道金氧半場效電晶體)，和另三個電晶體U1n、U2n與U3n(例如三個n通道金氧半場效電晶體)形成三個串聯的反相器。電晶體U1p至U3p的源極與體極均耦接至工作電壓VD33；電晶體U1n至U3n的源極均耦接至工作電壓Vss。接收電路34可將節點e2的訊號接收為節點e3的訊號，接收前側電路36則進一步將節點e3的訊號接收為訊號C。

在第4圖中，電晶體N0至N7、U1n至U3n的體極(未繪示)均共同耦接至工作電壓Vss。

本發明輸出入電路20的運作情形可描述如下。當訊號OEN為邏輯0時，訊號OENb為邏輯1，節點e5與e6的訊號皆為訊號I的反相訊號，開關30的電晶體N6與P6皆關閉不導通。開關32中的電晶體N4與N5則皆導通，故由開關32主控節點e4的電壓，使節點e4的電壓相當於工作電壓Vss。節點e4的低電壓使電晶體P7導通，將節點w的電壓維持為工作電壓VD33；電晶體P8則不導通。節點e4的低電壓亦使電晶體P3導通，使節點e6的訊號可傳輸至節點e7。如此，傳輸電路26中的電晶體P1與N1就可依據訊號I驅動接墊PAD的訊號，將訊號I傳送出去。舉例而言，若訊號I為邏輯0，電晶體P1關閉，電晶體N1則會導通，將節點e0的訊號拉低至工作電壓Vss，以傳送邏輯0。相對地，若訊號I為邏輯1，電晶體N1關閉，電晶體P1則導通，將節點e0的訊號拉高至工作電壓VD33，以傳送邏輯1。再者，電晶體P2亦不導通。

當訊號OEN為邏輯1時，輸出入電路20會使接墊PAD的訊號可由其他電路(如另一晶片的另一輸出入電路，未繪示)驅動。由於訊號OEN為邏輯1，開關32的電晶體N5不導通，開關32不再控制節點e4的電壓；開關30的電晶體P6與N6則都導通，將節點e2導通至節點e4，電晶體N7則將節點e1導通至節點e2。若接墊PAD的訊號不高於工作電壓VD33，電晶體N7會使節點e2的電壓小於工作電壓VD33，經由節點e4使電晶體P7維持導通，以將節點W的電壓維持於工作電壓VD33；電晶體P8則關閉。而接收電路34則依據節點e2的電壓控制節點e3的電壓，使接墊PAD的訊號可經由節點e0、e1、e2與e3而被接收為前側接收電路36的訊號C。舉例而言，若接墊PAD被驅動至邏輯0，接收電路34中的電晶體N0關閉，電晶體P9與P0則皆導通，將節點e3的電壓反相地拉昇至工作電壓VD33。若接墊PAD的電壓被驅動至工作電壓VD33，電晶體N0會導通，將節點e3的電壓反相拉低至工作電壓Vss。

若接墊PAD的電壓被驅動至超過工作電壓VD33，電晶體P8會在節點e1與e4間導通，電晶體P7則關閉，使節點w的電壓不再受控於工作電壓VD33；節點w的電壓將可隨接墊PAD的電壓浮動，以超過工作電壓VD33。電晶體P2會將節點e1導通至節點e7，故電晶體P1可以被完全的關閉；電晶體P1的閘極與汲極電壓均會超過工作電壓VD33，但由於節點w的電壓也會超過工作電壓VD33，故電晶體P1的閘極、源極、汲極與體極間電壓差可維持在電晶體耐受範圍內。電晶體P3也會因節點e4的電壓而完全關閉，以保護反及閘ND不受高接墊電壓影響。換言之，當接墊PAD的電壓超過工作電壓VD33，本發明輸出入電路20可減抑高接墊電壓的影響，使各電晶體受到保護，不會承受過高的電性壓力。

在第2圖的習知輸出入電路10中，控制電晶體Tp1的節點a6會經由電晶體Tp4與Tp5而耦接於節點a5，且節點a5會因電晶體Tp8的關閉而絕緣於接墊PAD1。因此，當習知輸出入電路10在傳輸邏輯1後要切換接收邏輯0時，節點a5的電壓只能依賴電荷分享緩慢地改變，並影響節點a6的電壓轉變速度，使習知輸出入電路10無法快速地接收邏輯0，就如第3圖所示。

相較之下，當本發明於第4圖中的輸出入電路20在傳送邏輯1後要切換接收邏輯0時，由於控制電晶體P1的節點e6係絕緣於偏壓電路28的節點e4，故節點e6的電壓可獨立地快速響應訊號OEN的變化。再者，在由接墊PAD接收邏輯0時，接墊PAD的電壓可經由節點e0、e1、e2與開關30而傳輸至節點e4，快速地使電晶體P3導通，而節點e6的電壓就可迅速地傳輸至節點e7，以使電晶體P1關閉，讓接墊PAD能被快速地驅動至低位準的邏輯0。

請參考第5圖，其所示意的即是本發明輸出入電路20在傳送、接收切換時相關訊號的波形時序。輸出入電路20用以實現第1圖中的輸出入電路100，以和輸出入電路102交換資料；輸出入電路20的訊號OEN、I、C與接墊PAD即分別為輸出入電路100的訊號OEN1、I1、C1與接墊PAD1。

如第5圖所示，在時點t0至t1之間，訊號OEN為邏輯0，輸出入電路20將接墊PAD驅動至邏輯1，以將邏輯1傳輸至接墊PAD2的輸出入電路102。在時點t1之後，訊號OEN為邏輯1，訊號OEN2為邏輯0，改由輸出入電路102將接墊PAD2驅動至邏輯0，而本發明輸出入電路20的接墊PAD可快速地響應而被驅動至邏輯0，迅速地由輸出入電路102接收邏輯0。

總結來說，相較於習知技術，本發明不僅能保護輸出入電路中的各電晶體耐受高接墊電壓，還能在傳送、接收切換時增進接墊訊號的響應速度，進而改善資料交換的效能。

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10、20、100-102．．．輸出入電路

12．．．走線

22．．．傳輸前側電路

24．．．閘通電路

26．．．傳輸電路

28．．．偏壓電路

30、32．．．開關

34．．．接收電路

36．．．接收前側電路

Tx1-Tx2．．．傳輸模組

Rx1-Rx2．．．接收模組

Tp0-Tp9、Tn0-Tn7、P0-P3、P6-P9、N0-N7、Dp1-Dp3、Dn1-Dn3、U1p-U3p、U1n-U3n．．．電晶體

R0、R．．．電阻

a0-a9、e0-e9、w．．．節點

VD33、Vss．．．工作電壓

I、OEN、C、I1-I2、OEN1-OEN2、C1-C2、OENb．．．訊號

PAD1-PAD2、PAD．．．接墊

ND0、ND．．．反及閘

NR0、NR．．．反或閘

Iva-Ivb、Iv1-Iv2．．．反相器

t0-t2．．．時點

第1圖繪示的是不同輸出入電路進行資料交換的示意圖。

第2圖示意的是一習知輸出入電路。

第3圖以相關訊號的波形時序示意第2圖輸出入電路在傳送、接收切換時的響應。

第4圖示意的是依據本發明一實施例的輸出入電路。

第5圖以相關訊號的波形時序示意第4圖輸出入電路在傳送、接收切換時的響應。

20．．．輸出入電路

22．．．傳輸前側電路

24．．．閘通電路

26．．．傳輸電路

28．．．偏壓電路

30、32．．．開關

34．．．接收電路

36．．．接收前側電路

P0-P3、P6-P9、N0-N7、U1p-U3p、U1n-U3n．．．電晶體

R．．．電阻

e0-e9、w．．．節點

VD33、Vss．．．工作電壓

I、OEN、C、OENb．．．訊號

PAD．．．接墊

ND．．．反及閘

NR．．．反或閘

Iv1-Iv2．．．反相器

Claims (8)

1. 一種輸出入電路，包含：一閘通電路，具有一第一閘通端、一第二閘通端與一閘通控制端，依據該閘通控制端的訊號選擇性地在該第一閘通端與該第二閘通端間導通；該第一閘通端的訊號係關聯於一輸入訊號與一致能訊號；一傳輸電路，具有一第一訊號端與一輸出端，分別耦接該第二閘通端與一接墊，並使該輸出端的訊號關聯於該第一訊號端的訊號；以及一第一開關，具有一第一耦接端與一第二耦接端，分別耦接一內部端與該閘通控制端，並依據該致能訊號選擇性地在該第一耦接端與該第二耦接端間導通；其中該內部端係耦接於該接墊。
2. 如申請專利範圍第1項所述的輸出入電路，其中該第一開關包含：一第一電晶體，具有一第一閘極與兩個第一通道端，分別耦接該致能訊號、該第一耦接端與該第二耦接端；以及一第二電晶體，具有一第二閘極與兩個第二通道端，分別耦接該致能訊號的反相訊號、該第一耦接端與該第二耦接端；其中，該第一電晶體與該第二電晶體係一對互補電晶體。
3. 如申請專利範圍第1項所述的輸出入電路，更包含：一第二開關，耦接於該第二耦接端與一第二工作電壓之間，依據該致能訊號選擇性地將該第二耦接端導通至該第二工作電壓。
4. 如申請專利範圍第3項所述的輸出入電路，其中該第二開關包含：一第一電晶體，具有一第一閘極與兩個第一通道端；該第一閘極耦接一第一工作電壓；以及一第二電晶體，具有一第二閘極與兩個第二通道端；該第二閘極耦接該致能訊號的反相訊號；其中，該兩第一通道端的其中之一耦接於該第二耦接端，該兩第一通道端的另一個則耦接於該兩第二通道端的其中之一，且該兩第二通道端的另一個耦接於該第二工作電壓。
5. 如申請專利範圍第1項所述的輸出入電路，更包含一偏壓電路，耦接於該第二耦接端、該內部端與一井極端之間，使該井極端的訊號關聯於該內部端與該第二耦接端的訊號；而該傳輸電路包含：一第一驅動電晶體，具有一第一閘極、兩第一通道端與一第一體極，分別耦接該第一訊號端、一第一工作電壓、該輸出端與該井極端。
6. 如申請專利範圍第1項所述的輸出入電路，其中，該傳輸電路更具有一第二訊號端，並使該輸出端的訊號關聯於該第一訊號端與該第二訊號端的訊號。
7. 如申請專利範圍第1項所述的輸出入電路，更包含：一接收電路，耦接於該第一耦接端，依據該第一耦接端的訊號提供一接收訊號。
8. 如申請專利範圍第1項所述的輸出入電路，其中該第一開關包含一開關控制端，耦接於該致能訊號或該致能訊號的反相訊號。