KR0156826B1 - 자기 3 상태를 갖는 3상 구동기 - Google Patents
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Abstract
본 발명은 소정의 데이타를 전송한 다음 스스로 '하이 임피던스 상태'로 됨으로써 제어신호를 필요로 하지 않는 3상 구동기를 제공하기 위한 것으로, 본 발명의 3상 구동기는 Vcc와 Vss 사이에 직렬로 연결되는 PMOS 및 NMOS 트랜지스터들(MP1,MP2,MN1,MN2)을 포함하고, 입력 데이타 신호의 반전신호가 MP1와 MP2중 하나와 MN1과 MN2 중 하나에 제공되도록 하고 나머지 트랜지스터들에는 지연신호가 제공되도록 함으로써, 지연 시간동안에는 데이타 신호를 구동되고 데이타 신호의 레벨 천이가 없이 일정한 레벨이 유지되는 구간에서는 별도의 제어신호 없이도 구동기가 스스로 하이 임피던스 상태로 된다.
Description
제1도는 종래의 3상 구동기의 회로도.
제2도는 본 발명에 따른 3상 구동기의 바람직한 실시예의 회로도.
제3도는 본 발명에 따른 3상 구동기의 바람직한 실시예의 타이밍도 및 각 타이밍에서의 동작 상태를 나타낸 표.
* 도면의 주요부분에 대한 부호의 설명
10 : 인버터 11 : 지연회로
18,19 : 래치 회로
본 발명은 반도체 소자 메모리 장치에 관한 것으로, 더 구체적으로는 소정의 데이타를 전송한 다음 스스로 '하이 임피던스(high impedance) 상태'로 되는 3상 구동기에 관한 것이다.
이미 잘 알려진 바와 같이, 반도체 소자 메모리 장치에는, 서로 상이한 정보를 공급하는 구성부품들이 소정의 데이타 라인을 공유하도록 하기 위해 3상 구동기가 사용되고 있다. 3상 구동기의 수는 소정의 데이타 라인을 사용하는 해당 구성부품들이 수에 대응되며, 3상 구동기는 소정의 제어신호에 의해 제어되어 소정의 데이타 라인과 전기적으로 연결되거나 절연됨으로써, 다수의 구성부품들이 하나의 데이타 라인을 공유할 수 있게 한다. 즉, 이떤 3상 구동기는 소정의 시간동안 자신과 연결된 구성부품으로부터의 한 정보만을 해당 데이타 라인으로 전달한 다음 제어신호에 의해 하이 임피던스 상태(OFF 상태)로 됨으로써 다른 구동기에 의한 정보의 전달이 가능하도록 한다.
제1도에는, 종래의 3상 구동기가 도시되어 있다. 제1도를 참조하여, 종래의 3상 구동기는 데이타 입력 단자(1)를 통하여 제공되는 데이타 신호(VIN)를 반전시키는 제 1 인버터(21)와, 두 입력으로서 데이타 신호와 제어단자(2)로부터의 제어신호(CLK)를 받아들이는 제 1 낸드 게이트(22)와, 두 입력으로서 제 1 인버터(21)의 출력신호와 상기 제어신호(CLK)를 받아들이는 제 2 낸드 게이트(23)와, 제 1 및 제 2 낸드 게이트(22, 23)의 출력신호들을 각각 반전시키는 제 2 인버터(24) 및 제 3 인버터(25)와, 제 1 낸드 게이트(22)의 출력 단자에 게이트 단자가 연결되고 소오스 단자가 제 1 전원(Vcc)에 연결되며 드레인 단자가 데이타 신호의 출력(VOUT)의 출력을 위한 제 1 데이타 출력 단자(3)에 연결되는 제 1 PMOS 트랜지스터(26)와, 제 2 낸드 게이트(23)의 출력 단자에 게이트 단자가 연결되고 소오스 단자가 제 1 전원(Vcc)에 연결되며 드레인 단자가 반전된 출력 데이타 신호()를 위한 제 2 데이타 출력 단자(4)에 연결되는 제 2 PMOS 트랜지스터(27)와, 제 3 인버터(25)의 출력 단자에 게이트 단자가 연결되고 제 1 데이타 출력 단자(3)에 드레인 단자가 연결되며 제 2 전원(Vss)에 소오스 단자가 연결되는 제 1 NMOS 트랜지스터(28)와, 제 2 인버터(24)의 출력 단자에 게이트 단자가 연결되고 제 2 데이타 출력 단자(4)에 드레인 단자가 연결되며 제 2 전원(Vss)에 소오스 단자가 연결되는 제 2 NMOS 트랜지스터(29)와, 상기 제 1 및 제 2 데이타 출력 단자들(3, 4)에 각각 연결되는 제 1 및 제 2 래치 회로(30a,30b;30c,30d)로 구성된다.
이상과 같은 구성을 갖는 종래의 3상 구동기에서는, 전달하고자 하는 데이타 신호(VIN)와 구동기의 제어를 위한 제어신호(CLK) 사이에 레이스마진(race margin)이 존재하며, 또한 구동기를 '하이 임피던스 상태'로 만들기 위한 외부로부터의 제어신호(CLK)가 필요하다.
본 발명은 위의 문제들을 개선하기 위한 것으로, 소정의 데이타를 전송한 다음 스스로 '하이 임피던스 상태'로 됨으로써 제어신호를 필요로 하지않는 3상 구동기를 제공하는 것이다.
이와 같은 목적을 달성하기 위한 본 발명에 따른 3상 구동기의 일 특징은 데이타 입력 단자로부터의 데이타 신호를 반전시키는 반전 수단과; 상기 데이타 입력 단자로부터의 상기 데이타 신호를 소정의 지연 시간 동안 지연시키는 지연 수단과; 상기 반전 수단의 출력과 상기 지연 수단의 출력에 응답하여, 상기 소정의 지연 시간 동안에만 상기 데이타 신호를 구동하는 데이타 구동 수단과; 상기 데이타 구동 수단에 연결되는 입력 단자와 상기 데이타 출력 단자에 연결되는 출력 단자를 갖고, 상기 데이타 구동수단의 출력을 래치하여 데이타 출력 단자로 전달하는 래치 수단을 포함하는 것이다.
이 특징의 바람직한 실시예에 있어서, 상기 데이타 구동 수단은 제 1 전원 전압의 공급을 위한 제 1 전원과; 제 2 전원 전압의 공급을 위한 제 2 전원과; 두 개의 단자 중 한 단자는 상기 제 1 전원에 연결되고, 상기 반전 수단의 출력에 응답하여 온(ON)/오프(OFF)되는 제 1 스위치 수단과; 두개의 단자 중 한 단자가 상기 제 1 스위치 수단의 다른 단자에 연결되고, 다른 한 단자가 상기 래치 수단의 상기 입력 단자에 연결되며, 상기 지연 수단의 출력에 응답하여 온/오프되는 제 2 스위치 수단과; 두개의 단자 중 한 단자가 상기 래치 수단의 상기 입력 단자에 연결되고, 상기 지연 수단의 출력에 응답하여 온/오프되는 제 3 스위치 수단과; 두개의 단자 중 한 단자가 상기 제 3 스위치 수단의 다른 단자에 연결되고, 다른 한 단자가 상기 제 2 전원에 연결되며, 상기 반전 수단의 출력에 응답하여 온/오프되는 제 4 스위치 수단을 포함한다.
바람직한 실시예에 있어서, 상기 제 1 내지 제 4 스위치 수단은 MOS 트랜지스터들로 구성된다.
본 발명에 따른 3상 구동기의 다른 특징은 제 1 전원 전압의 공급을 위한 제 1 전원 공급 수단과; 제 2 전원 전압의 공급을 위한 제 2 전원 공급 수단과; 데이타 입력 단자로부터의 데이타 신호를 반전시키는 반전 수단과; 상기 데이타 입력 단자로부터의 상기 데이타 신호를 소정의 지연 시간 동안 지연시키는 지연 수단과; 제 1 및 제 2 단자들을 갖되, 상기 제 1 단자는 상기 제 1 전원 공급 수단에 연결되고, 상기 제 2 단자는 상기 데이타 신호의 출력을 위한 데이타 출력 단자에 연결되며, 상기 반전 수단의 출력 및 상기 지연 수단의 출력에 응답하여 상기 제 1 전원 공급 수단과 상기 데이타 출력 단자가 전기적으로 연결되거나 연결되지 않도록 하는 제 1 스위치 수단과; 제 3 및 제 4 단자들을 갖되, 상기 제 3 단자는 상기 제 2 전원 공급 수단에 연결되고, 상기 제 4 단자는 상기 데이타 출력 단자에 연결되며, 상기 반전 수단의 상기 출력 및 상기 지연 수단의 상기 출력에 응답하여 상기 제 2 전원 공급 수단과 상기 데이타 출력 단자가 전기적으로 연결되거나 연결되지 않도록 하는 제 2 스위치 수단 및; 입력 단자가 상기 제 1 스위치 수단의 상기 제 2 단자 및 상기 제 2 스위치 수단의 상기 제 4 단자에 연결되고, 출력 단자가 상기 데이타 출력 단자에 연결되며, 상기 제 1 스위치 수단 또는 상기 제 2 스위치 수단으로부터 제공되는 신호를 래치하는 래치 수단을 포함하는 것이다.
이 특징의 바람직한 실시예에 있어서, 상기 제 1 스위치 수단은 다수의 PMOS 트랜지스터들로 구성되고, 상기 제 2 스위치 수단은 다수의 NMOS 트랜지스터들로 구성된다.
데이타 입력 단자로 제공되는 소정의 데이타 신호를 구동하여 데이타 출력 단자로 제공하는 본 발명에 따른 반도체 메모리 장치용 3상 구동기의 또 다른 특징은 제 1 전원 공급을 위한 제 1 전원 공급 수단과; 제 2 전원 전압의 공급을 위한 제 2 전원 공급 수단과; 상기 데이타 입력 단자로부터의 상기 데이타 신호를 반전시키는 반전 수단과; 상기 데이타 입력 단자로부터의 상기 데이타 신호를 소정의 지연 시간 동안 지연시키는 지연 수단과; 출력 단자가 상기 데이타 출력 단자에 연결되는 래치 수단과; 제 1 제어 전극과 제 1 및 제 2 전극들을 갖되, 상기 제 1 제어 전극은 상기 반전 수단의 출력 단자에 연결되고, 상기 제 1 전극은 상기 제 1 전원 공급 수단에 연결되는 제 1 도전형의 제 1 MOS 트랜지스터와; 제 2 제어 전극과 제 3 및 제 4 전극들을 갖되, 상기 제 2 제어 전극은 상기 제연 수단의 출력 단자에 연결되고, 상기 제 3 전극은 상기 제 1 MOS 트랜지스터의 상기 제 2 전극과 연결되며, 상기 제 4 전극은 상기 래치 수단의 입력 단자와 연결되는 상기 제 1 도전형의 제 2 MOS 트랜지스터와; 제 3 제어 전극과 제 5 및 제 6 전극들을 갖되, 상기 제 3 제어 전극은 상기 지연 수단의 상기 출력 단자에 연결되고, 상기 제 5 전극은 상기 래치 수단의 상기 입력 단자와 연결되는 제 2 도전형의 제 3 MOS 트랜지스터와; 제 4 제어 전극과 제 7 및 제 8 전극들을 갖되, 상기 제 4 제어 전극은 상기 반전 수단의 상기 출력 단자에 연결되고, 상기 제 7 전극은 상기 제 3 트랜지스터의 상기 제 6 전극에 연결되고, 상기 제 8 전극은 상기 제 2 전원 공급 수단에 연결되는 상기 제 2 도전형의 제 4 MOS 트랜지스터를 포함하는 것이다.
이제부터는 첨부된 도면을 참조하여 본 발명에 대해 상세히 설명하겠다.
제2도는 본 발명의 바람직한 실시예가 도시되어 있고, 제3도에는 바람직한 실시예의 타이밍과 각 타이밍에서의 동작 상태 표가 도시되어 있다.
제1도를 참조하여, 본 실시예의 3상 구동기는 데이타 입력 단자(1)를 통하여 입력되는 데이타 신호(VIN)를 반전시키는 인버터(10)와, 상기 데이타 신호를 소정의 지연 시간동안 지연시키는 지연회로(11)와, 데이타 신호의 구동을 위한 신호 구동 회로(MP1,MN1,MP2,MN2,Vcc,Vss) 및, 래치 회로(18,19)를 포함한다. 상기 지연회로(11)는 다수개의 짝수의 인버터들(12-17)로 구성되고, 상기 신호 구동 회로는 인버터(10)의 출력 단자에 게이트 단자가 연결되고 소오스 단자가 제 1 전원(Vcc)에 연결되는 제 1 PMOS 트랜지스터(MP1)와, 지연회로(11)의 출력 단자에 게이트 단자가 연결되고 제 1 PMOS 트랜지스터(MP1)의 드레인 단자에 소오스 단자가 연결되며 데이타 출력 단자(3)에 드레인 단자가 연결되는 제 2 PMOS 트랜지스터(MP2), 지연회로(10)의 출력 단자에 게이트 단자가 연결되고 드레인 단자가 데이타 출력 단자(3)에 연결되는 제 1 NMOS 트랜지스터(MN1)와, 인버터(10)의 출력 단자에 게이트 단자가 연결되고 제 1 NMOS 트랜지스터의 소오스 단자에 드레인 단자가 연결되며 소오스 단자가 제 2 전원(Vss)에 연결되는 제 2 NMOS 트랜지스터(MN2)로 구성한다. 래치 회로(18,19)는 데이타 출력 단자(3)에 연결된다.
이제부터는 제3도에 도시된 타이밍도 및 동작 상태 표를 참조하여 본 실시예의 동작에 대해 상세히 설명하겠다.
먼저, 데이타 신호(VIN)가 '로우 레벨'에서 '하이 레멜'로 천이될 때의 데이타 지연 구간(A)에서는, 제 1 및 제 2 PMOS 트랜지스터들(MP1, MP2)은 도통(ON)되고, 제 1 및 제 2 NMOS 트랜지스터들(MN1, MN2)은 부도통(OFF)된다. 따라서, 제 1 및 제 2 PMOS 트랜지스터들(MP1, MP2)은 '하이 레벨'의 데이타 신호(VOUT)를 구동한다. 이때, 구동기의 출력 데이타 신호(VOUT)는 래치 회로(18, 19)에 의해 래치된다.
데이타 신호(VIN)의 레벨이 변하지 않는 구간(B)에서는, 제 1 PMOS 및 제 1 NMOS 트랜지스터들(MP1, MP2)이 도통되고, 제 2 PMOS 및 제 2 NMOS 트랜지스터들(MP2,MN2)이 부도통되므로, 구동기는 '하이 임피던스 상태'를 유지하게 된다. 이때, 출력 단자(3)는 래치 회로(18,19)에 의해 여전히 '하이 레벨'로 유지된다.
다음, 데이타 신호(VIN)가 '하이 레벨'에서 '로우 레벨'로 천이할 때의 데이타 지연 구간(C)에서는, 제 1 및 제 2 PMOS 트랜지스터들(MP1,MP2)은 부도통되고, 제 1 및 제 2 NMOS 트랜지스터들(MN1,MN2)은 도통된다. 따라서, 제 1및 제 2 NMOS 트랜지스터들(MN1, MN2)은 '로우 레벨'의 데이타 신호(VOUT)를 구동한다. 이때, 구동기의 출력 데이타 신호(VOUT)는 다시 래치 회로(18, 19)에 의해 래치된다.
이후, 데이타 신호(VIN)의 레벨이 변하지 않는 구간(D)에서는, 제 1 PMOS 및 제 1 NMOS 트랜지스터들(MP1,MN1)이 부도통되고, 제 2 PMOS 및 제 2 NMOS 트랜지스터들(MP2, MN2)이 도통되므로, 구동기는 '하이 임피던스 상태'를 유지하게 된다. 이때, 출력 단자(3)는 래치 회로(18,19)에 의해 여전히 '로우 레벨'로 유지된다.
이상과 같이, 본 발명에 따르면, 별도의 제어신호없이 3상 구동기를 실현할 수 있게 된다.
Claims (6)
- 데이타 입력 단자로부터의 데이타 신호를 반전시키는 반전 수단과; 상기 데이타 입력 단자로부터의 상기 데이타 신호를 소정의 지연 시간 동안 지연시키는 지연 수단과; 상기 반전 수단의 출력과 상기 지연 수단의 출력에 응답하여, 상기 소정의 지연 시간 동안에만 상기 데이타 신호를 구동하는 데이타 구동 수단과; 상기 데이타 구동 수단에 연결되는 입력 단자와 상기 데이타 출력 단자에 연결되는 출력 단자를 갖고, 상기 데이타 구동 수단의 출력을 래치하여 데이타 출력 단자로 전달하는 래치 수단을 포함하는 반도체 메모리 장치용 3상 구동기.
- 제1항에 있어서, 상기 데이타 구동 수단은 제 1 전원 전압의 공급을 위한 제 1 전원과; 제 2 전원 전압의 공급을 위한 제 2 전원과; 두개의 단자 중 한 단자는 상기 제 1 전원에 연결되고, 상기 반전 수단의 출력에 응답하여 온/오프되는 제 1 스위치 수단과; 두 개의 단자 중 한 단자가 상기 제 1 스위치 수단의 다른 단자에 연결되고, 다른 한 단자가 상기 래치 수단의 상기 입력 단자에 연결되며, 상기 지연 수단의 출력에 응답하여 온/오프되는 제 2 스위치 수단과; 두 개의 단자 중 한 단자가 상기 래치 수단의 상기 입력 단자에 연결되고, 상기 지연 수단의 출력에 응답하여 온/오프되는 제 3 스위치 수단과; 두 개의 단자 중 한 단자가 상기 제 3 스위치 수단의 다른 단자에 연결되고, 다른 한 단자가 상기 제 2 전원에 연결되며, 상기 반전 수단의 출력에 응답하여 온/오프되는 제 4 스위치 수단을 포함하는 반도체 메모리 장치용 3상 구동기.
- 제2항에 있어서, 상기 제 1 내지 제 4 스위치 수단은 MOS 트랜지스터들로 구성되는 반도체 메모리 장치용 3상 구동기.
- 제 1 전원 전압의 공급을 위한 제 1 전원 공급 수단과; 제 2 전원 전압의 공급을 위한 제 2 전원 공급 수단과; 데이타 입력 단자로부터의 데이타 신호를 반전시키는 반전 수단과; 상기 데이타 입력 단자로부터의 상기 데이타 신호를 소정의 지연 시간 동안 지연시키는 지연 수단과; 제 1 및 제 2 단자들을 갖되, 상기 제 1 단자는 상기 제 1 전원 공급 수단에 연결되고, 상기 제 2 단자는 상기 데이타 신호의 출력을 위한 데이타 출력 단자에 연결되며, 상기 반전 수단의 출력 및 상기 지연 수단의 출력에 응답하여 상기 제 1 전원 공급 수단과 상기 데이타 출력 단자가 전기적으로 연결되거나 연결되지 않도록 하는 제 1 스위치 수단과; 제 3 및 제 4 단자들을 갖되, 상기 제 3 단자는 상기 제 2 전원 공급 수단에 연결되고, 상기 제 4 단자는 상기 데이타 출력 단자에 연결되며, 상기 반전 수단의 상기 출력 및 상기 지연 수단의 상기 출력에 응답하여 상기 제 2 전원 공급 수단과 상기 데이타 출력 단자가 전기적으로 연결되거나 연결되지 않도록 하는 제 2 스위치 수단 및; 입력 단자가 상기 제 1 스위치 수단의 상기 제 2 단자 및 상기 제 2 스위치 수단의 상기 제 4 단자에 연결되고, 출력 단자가 상기 데이타 출력 단자에 연결되며, 상기 제 1 스위치 수단 또는 상기 제 2 스위치 수단으로부터 신호를 래치하는 래치 수단을 포함하는 반도체 메모리 장치용 3상 구동기.
- 제4항에 있어서, 상기 제 1 스위치 수단은 PMOS 트랜지스터들로 구성되고, 상기 제 2 스위치 수단은 NMOS 트랜지스터들로 구성되는 반도체 메모리 장치용 3상 구동기.
- 데이타 입력 단자로 제공되는 소정의 데이타 신호를 구동하여 데이타 출력 단자로 제공하는 반도체 메모리 장치용 3상 구동기에 있어서; 제 1 전원 전압의 공급을 위한 제 1 전원 공급 수단과; 제 2 전원 전압의 공급을 위한 제 2 전원 공급 수단과; 상기 데이타 입력 단자로부터의 상기 데이타 신호를 반전시키는 반전 수단과; 상기 데이타 입력 단자로부터의 상기 데이타 신호를 소정의 지연 시간 동안 지연시키는 지연 수단과; 출력 단자가 상기 데이타 출력 단자에 연결되는 래치 수단과; 제 1 제어 전극과 제 1 및 제 2 전극들을 갖되, 상기 제 1 제어 전극은 상기 반전 수단의 출력 단자에 연결되고, 상기 제 1 전극은 상기 제 1 전원 공급 수단에 연결되는 제 1 도전형의 제 1 MOS 트랜지스터와; 제 2 제어 전극과 제 3 및 제 4 전극들을 갖되, 상기 제 2 제어 전극은 상기 지연 수단의 출력 단자에 연결되고, 상기 제 3 전극은 상기 제 1 MOS 트랜지스터의 상기 제 2 전극과 연결되며, 상기 제 4 전극은 상기 래치 수단의 입력 단자와 연결되는 상기 제 1 도전형의 제 2 MOS 트랜지스터와; 제 3 제어 전극과 제 5 및 제 6 전극들을 갖되, 상기 제 3 제어 전극은 상기 지연 수단의 상기 출력 단자에 연결되고, 상기 제 5 전극은 상기 래치 수단의 상기 입력 단자와 연결되는 제 2 도전형의 제 3 MOS 트랜지스터와; 제 4 제어 전극과 제 7 및 제 8 전극들을 갖되, 상기 제 4 제어 전극은 상기 반전 수단의 상기 출력 단자에 연결되고, 상기 제 7 전극은 상기 제 3 트랜지스터의 상기 제 6 전극에 연결되고, 상기 제 8 전극은 상기 제 2 전원 공급 수단에 연결되는 상기 제 2 도전형의 제 4 MOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치용 3상 구동기.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950041175A KR0156826B1 (ko) | 1995-11-14 | 1995-11-14 | 자기 3 상태를 갖는 3상 구동기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950041175A KR0156826B1 (ko) | 1995-11-14 | 1995-11-14 | 자기 3 상태를 갖는 3상 구동기 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970029797A KR970029797A (ko) | 1997-06-26 |
| KR0156826B1 true KR0156826B1 (ko) | 1998-12-01 |
Family
ID=19433987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950041175A KR0156826B1 (ko) | 1995-11-14 | 1995-11-14 | 자기 3 상태를 갖는 3상 구동기 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0156826B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11798632B2 (en) * | 2018-06-28 | 2023-10-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Floating data line circuit and method |
-
1995
- 1995-11-14 KR KR1019950041175A patent/KR0156826B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11798632B2 (en) * | 2018-06-28 | 2023-10-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Floating data line circuit and method |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970029797A (ko) | 1997-06-26 |
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