KR100300052B1 - 출력버퍼회로 - Google Patents

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    • H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element

Abstract

본 발명은 메모리 디바이스의 출력 버퍼에 관한 것으로, 종래의 기술에 있어서 다수의 데이터가 고전위에서 저전위로 또는 저전위에서 고전위로 동시에 천이하는 경우, 복수의 출력버퍼와 입출력패드간의 배선저항과 저장용량, 인덕턴스등으로 인해 상기 출력 버퍼에 공급되는 구동 전원의 레벨이 변동됨에 따라 상기 출력 버퍼내 구동 트랜지스터의 전류 구동 능력이 떨어짐으로써, 상기 출력 버퍼의 데이터 출력 속도가 저하되어 메모리 디바이스의 효율이 떨어지는 문제점이 있었다. 따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 다수의 출력데이터가 동시에 천이시 출력 버퍼에 공급되는 전원 레벨의 변동에 대응하여 풀업노드와 풀다운노드의 레벨을 조절하여 구동 트랜지스터의 전류 구동 능력을 보상함으로써, 상기 출력 버퍼의 데이터 출력 속도의 저하를 방지하고 메모리 디바이스의 효율을 향상시키는 효과가 있다.

Description

출력 버퍼 회로{OUTPUT BUFFER CIRCUIT}
본 발명은 출력 버퍼 회로에 관한 것으로, 특히 다수의 입출력장치를 구동하는 메모리 디바이스의 출력버퍼에 있어서 다수의 출력데이터가 동시에 천이시 출력 버퍼에 공급되는 전원 레벨의 변동에 대응하여 풀업노드와 풀다운노드의 레벨을 조절하여 구동 트랜지스터의 전류 구동 능력을 보상하도록 한 출력 버퍼 회로에 관한 것이다.
도 1은 일반적인 출력 버퍼 회로의 일실시 구성을 보인 블록도로서, 이에 도시된 바와 같이 각기 복수의 입력데이터(Di∼Dl)를 입력받아 이를 구동 전원 레벨(VCCQ), (VSSQ)로 출력하는 복수의 출력버퍼(1i∼1l)와; 상기 복수의 출력버퍼(1i∼1l)의 출력데이터를 외부로 입출력하는 복수의 입출력패드(2i∼2l)로 구성된다.
도 2는 종래 출력 버퍼의 구성을 보인 블록도로서, 이에 도시된 바와 같이 입력데이터(DI)를 입력받아 이를 반전하여 출력하는 풀업 구동부(10)와; 상기 입력데이터(DI)를 입력받아 이를 반전하여 출력하는 풀다운 구동부(20)와; 상기 풀업 구동부(10)의 출력신호를 게이트에 인가받아 소오스의 구동전원전압(VCCQ)을 드레인의 최종출력신호(DO)로 출력하는 피모스 트랜지스터(PM1)와; 상기 풀다운 구동부(20)의 출력신호를 게이트에 인가받아 소오스의 구동접지전압(VSSQ)을 드레인의 최종출력신호(DO)로 출력하는 엔모스 트랜지스터(NM1)로 구성되며, 이와 같이 구성된 종래 기술에 따른 일실시예의 동작과정을 첨부한 도 3의 입출력 파형도를 참조하여 상세히 설명하면 다음과 같다.
우선, 입력단의 입력데이터(DI)가 저전위이고 구동전원(VCCQ)(VSSQ)에 리플이 없는 경우(도 3의 구간(가) 및 구간(마)), 풀업 노드(NPU)는 풀업 구동부(10)에 의해 상기 입력데이터(DI)를 반전한 전원전압(VCC)이 되고, 또한, 풀다운 노드(NPD)는 풀다운 구동부(20)에 의해 상기 입력데이터(DI)를 반전한 전원전압(VCC)이 된다.
이에 따라 상기 풀다운 노드(NPD)의 전원전압(VCC)을 게이트에 인가받은 엔모스 트랜지스터(NM1)는 턴온되나 상기 풀업 노드(NPU)의 전원전압(VCC)을 게이트에 인가받은 피모스 트랜지스터(PM1)는 턴오프된다.
따라서, 최종출력신호(DO)는 상기 엔모스 트랜지스터(NM1)를 통해 구동접지전압(VSSQ)이 출력된다.
그리고, 상기 입력데이터(DI)가 저전위에서 고전위로 전환시 상기 구동전원전압(VCCQ)에 리플이 발생하는 경우(도 3의 구간(나)), 상기 풀업 노드(NPU) 및 풀다운 노드(NPD)는 각각 상기 입력데이터(DI)를 반전하여 접지전압(VSS)이 된다.
이에 따라 상기 풀다운 노드(NPD)의 접지전압(VSS)을 게이트에 인가받은 엔모스 트랜지스터(NM1)는 턴오프된다.
또한, 소오스에 인가되는 구동전원전압(VCCQ)이 리플에 의해 낮아지므로, 상기 풀업 노드(NPU)의 접지전압(VSS)을 게이트에 인가받은 상기 피모스 트랜지스터(PM1)는 게이트와 소오스간의 전압차가 감소함에 따라 턴온되지 못함에 따라 상기 최종출력신호(DO)는 저전위가 출력된다.
그리고, 상기 입력데이터(DI)가 고전위이고 상기 구동전원(VCCQ)(VSSQ)에 리플이 없는 경우(도 3의 구간(다)), 상기 풀업 노드(NPU) 및 풀다운 노드(NPD)는 각각 상기 입력데이터(DI)를 반전한 접지전압(VSS)이 된다.
이에 따라 상기 풀다운 노드(NPD)의 접지전압(VSS)을 게이트에 인가받은 상기 엔모스 트랜지스터(NM1)는 턴오프되나 상기 풀업 노드(NPU)의 접지전압(VSS)을 게이트에 인가받은 상기 피모스 트랜지스터(PM1)는 턴온된다.
따라서, 상기 최종출력신호(DO)는 상기 피모스 트랜지스터(PM1)를 통해 구동전원전압(VCCQ)이 출력된다.
그리고, 상기 입력데이터(DI)가 고전위에서 저전위로 전환시 상기 구동접지전압(VSSQ)에 리플이 발생되는 경우(도 3의 구간(라)), 상기 풀업 노드(NPU) 및 풀다운 노드(NPD)는 각각 전원전압(VCC)이 된다.
이에 따라 상기 풀업 노드(NPU)의 전원전압(VCC)을 게이트에 인가받은 상기 피모스 트랜지스터(PM1)는 턴오프된다.
또한, 소오스에 인가되는 구동접지전압(VSSQ)이 리플에 의해 높아지므로, 상기 풀다운 노드(NPD)의 전원전압(VCC)을 게이트에 인가받은 상기 엔모스 트랜지스터(NM1)는 게이트와 소오스간의 전압차가 감소함에 따라 턴온되지 못하여 상기 최종출력신호(DO)는 저전위가 출력된다.
상기와 같이 종래의 기술에 있어서 다수의 데이터가 고전위에서 저전위로 또는 저전위에서 고전위로 동시에 천이하는 경우, 복수의 출력버퍼와 입출력패드간의 배선저항과 저장용량, 인덕턴스등으로 인해 상기 출력 버퍼에 공급되는 구동 전원의 레벨이 변동됨에 따라 상기 출력 버퍼내 구동 트랜지스터의 전류 구동 능력이 떨어짐으로써, 상기 출력 버퍼의데이터 출력 속도가 저하되어 메모리 디바이스의 효율이 떨어지는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 다수의 출력데이터가 동시에 천이시 출력 버퍼에 공급되는 전원 레벨의 변동에 대응하여 풀업노드와 풀다운노드의 레벨을 조절하여 구동 트랜지스터의 전류 구동 능력을 보상하도록 한 출력 버퍼 회로를 제공함에 그 목적이 있다.
도 1은 일반적인 출력 버퍼 회로의 일실시 구성을 보인 블록도.
도 2는 종래 출력 버퍼의 구성을 보인 블록도.
도 3은 도 2의 입출력 파형도.
도 4는 본 발명 출력 버퍼의 구성을 보인 블록도.
도 5는 본 발명 출력 버퍼의 일실시예를 보인 회로도.
도 6은 도 5의 입출력 파형도.
***도면의 주요 부분에 대한 부호의 설명***
100 : 풀업 구동부 110,210 : 인버터부
111∼113,121,131,134,211∼213,221,231,234 : 인버터
120,220 : 레벨전환부 122,123,233 : 부정곱게이트
130,230 : 선택부 133,222,223 : 부정합게이트
132,232 : 지연소자 135,136,235,236 : 전송게이트
PM1 : 피모스 트랜지스터 NM1 : 엔모스 트랜지스터
상기와 같은 목적을 달성하기 위한 본 발명의 구성은 입력데이터를 입력받아 이를 반전하여 구동전원전압에 따라 서로 다른 레벨의 복수의 접지전압을 선택하여 출력하는 풀업 구동부와; 상기 입력데이터를 입력받아 이를 반전하여 구동접지전압에 따라 서로 다른 레벨의 복수의 전원전압을 선택하여 출력하는 풀다운 구동부와; 상기 풀업 구동부의 출력신호를 게이트에 인가받아 소오스의 상기 구동전원전압을 드레인의 최종출력신호로 출력하는 피모스 트랜지스터와; 상기 풀다운 구동부의 출력신호를 게이트에 인가받아 소오스의 상기 구동접지전압을 드레인의 최종출력신호로 출력하는 엔모스 트랜지스터로 구성하여 된 것을 특징으로 한다.
상기 풀업 구동부는 구동전원전압에 리플이 없으면 접지전압을 출력하고 상기 구동접지전압에 리플이 있으면 상기 접지전압보다 더 낮은 접지전압을 피모스 트랜지스터의 게이트에 출력하도록 한 것을 특징으로 한다.
상기 풀다운 구동부는 구동접지전압에 리플이 없으면 전원전압을 출력하고 상기 구동전원전압에 리플이 있으면 상기 전원전압보다 더 높은 전원전압을 엔모스 트랜지스터의 게이트에 출력하도록 한 것을 특징으로 한다.
이하, 본 발명에 따른 일실시예에 대한 동작과 작용효과를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도 4 및 도 5는 본 발명 출력 버퍼의 구성을 보인 블록도 및 회로도로서, 이에 도시한 바와 같이 입력데이터(DI)를 입력받아 이를 반전하여 구동전원전압(VCCQ)에 따라 서로 다른 레벨의 복수의 접지전압(VSS)(VL)을 선택하여 출력하는 풀업 구동부(100)와; 상기 입력데이터(DI)를 입력받아 이를 반전하여 구동접지전압(VSSQ)에 따라 서로 다른 레벨의 복수의 전원전압(VCC)(VH)을 선택하여 출력하는 풀다운 구동부(200)와; 상기 풀업 구동부(100)의 출력신호를 게이트에 인가받아 소오스의 상기 구동전원전압(VCCQ)을 드레인의 최종출력신호(DO)로 출력하는 피모스 트랜지스터(PM1)와; 상기 풀다운 구동부(200)의 출력신호를 게이트에 인가받아 소오스의 상기 구동접지전압(VSSQ)을 드레인의 상기 최종출력신호(DO)로 출력하는 엔모스 트랜지스터(NM1)로 구성한다.
상기 풀업 구동부(100)는 상기 입력데이터(DI)를 입력받아 이를 전원전압(VCC)레벨이나 접지전압(VSS)레벨로 반전하여 출력하는 복수의 인버터(111∼113)로 구성한 인버터부(110)와; 상기 입력데이터(DI)를 입력받아 이를 상기 전원전압(VCC)레벨이나 접지전압(VSS)레벨보다 낮은 저접지전압(VL)레벨로 반전하여 출력하는 레벨전환부(120)와; 상기 인버터부(110)의 출력신호와 레벨전환부(120)의 출력신호를 선택하여 풀업 노드(NPU)로 출력하는 선택부(130)로 구성하며, 상기 레벨전환부(120)는 상기 입력데이터(DI)를 반전하여 출력하는 인버터(121)와; 상기 입력데이터(DI)와인버터(121)의 출력신호를 각각 입력받아 이를 래치하여 출력하는 제1,제2 부정곱게이트(122)(123)로 구성하며, 상기 선택부(130)는 상기 입력데이터(DI)를 입력받아 이를 반전하여 출력하는 인버터(131)와; 상기 입력데이터(DI)를 소정시간 지연시켜 출력하는 지연소자(132)와; 상기 지연소자(132)와 인버터(131)의 출력신호를 입력받아 이를 부정합연산하여 출력하는 부정합게이트(133)와; 상기 부정합게이트(133)의 출력신호를 입력받아 이를 반전하여 출력하는 인버터(134)와; 상기 부정합게이트(133)의 출력신호를 비반전단자에 입력받고 상기 인버터(134)의 출력신호를 반전단자에 입력받아 상기 레벨전환부(120)의 출력신호를 출력하는 제1 전송게이트(135)와; 상기 부정합게이트(133)의 출력신호를 반전단자에 입력받고 상기 인버터(134)의 출력신호를 비반전단자에 입력받아 상기 인버터부(110)의 출력신호를 출력하는 제2 전송게이트(136)로 구성한다.
또한, 상기 풀다운 구동부(200)는 입력데이터(DI)를 입력받아 이를 전원전압(VCC)레벨이나 접지전압(VSS)레벨로 반전하여 출력하는 복수의 인버터(211∼213)로 구성한 인버터부(210)와; 상기 입력데이터(DI)를 입력받아 이를 상기 전원전압(VCC)레벨보다 높은 고전원전압(VH)레벨이나 접지전압(VSS)레벨로 반전하여 출력하는 레벨전환부(220)와; 상기 인버터부(210)의 출력신호와 레벨전환부(220)의 출력신호를 선택하여 풀다운노드(NPD)로 출력하는 선택부(230)로 구성하며, 상기 레벨전환부(220)는 상기 입력데이터(DI)를 반전하여 출력하는 인버터(221)와; 상기 입력데이터(DI)와 인버터(221)의 출력신호를 각각 입력받아 이를 래치하여 출력하는 제1,제2 부정합게이트(222)(223)로 구성하며, 상기 선택부(230)는 입력데이터(DI)를 반전하여 출력하는 인버터(231)와; 상기 입력데이터(DI)를 소정시간 지연시켜 출력하는 지연소자(232)와; 상기 지연소자(232)와 인버터(231)의 출력신호를 입력받아 이를 부정곱연산하여 출력하는 부정곱게이트(233)와; 상기 부정곱게이트(233)의 출력신호를 반전하여 출력하는 인버터(234)와; 상기 부정곱게이트(233)의 출력신호를 반전단자에 입력받고 상기 인버터(234)의 출력신호를 비반전단자에 입력받아 상기 레벨전환부(220)의 출력신호를 출력하는 제1 전송게이트(235)와; 상기 부정곱게이트(233)의 출력신호를 비반전단자에 입력받고 상기 인버터(234)의 출력신호를 반전단자에 입력받아 상기 인버터부(210)의 출력신호를 출력하는 제2 전송게이트(236)로 구성하며, 이와 같이 구성한 본 발명에 따른 일실시예의 동작과정을 첨부한 도 6의 입출력 파형도를 참조하여 상세히 설명하면 다음과 같다.
우선, 입력단의 입력데이터(DI)가 저전위이고 구동전원(VCCQ)(VSSQ)에 리플이 없는 경우(도 6의 구간(가)), 풀업 구동부(100)의 인버터부(110)는 상기 저전위를 복수의 인버터(111∼113)를 통해 반전하여 전원전압(VCC)으로 출력하고, 레벨전환부(120)는 상기 저전위 입력데이터(DI)와 이를 반전한 인버터(121)의 고전위를 각각 입력받은 복수의 논리곱게이트(122)(123)를 통해 상기 입력데이터(DI)를 반전래치하여 전원전압(VCC)을 출력한다.
여기서, 상기 입력데이터(DI)를 반전한 인버터(131)의 고전위 출력신호를 입력받은 부정합게이트(133)는 지연소자(132)의 입력에 상관없이 저전위를 출력하므로, 상기 부정합게이트(133)의 저전위 출력신호와 이를 반전한 인버터(134)의 고전위 출력신호를 반전단자와 비반전단자에 인가받은 전송게이트(136)는 도통되어 상기 인버터부(110)의 출력신호를 풀업 노드(NPU)로 출력한다.
반면에, 풀다운 구동부(200)의 인버터부(210)는 상기 저전위를 복수의 인버터(211∼213)를 통해 반전하여 전원전압(VCC)으로 출력하고, 레벨전환부(220)는 상기 저전위의 입력데이터(DI)와 이를 반전한 인버터(221)의 출력신호를 각각 입력받은 복수의 부정합게이트(222)(223)를 통해 반전래치하여 고전원전압(VH)을 출력한다.
여기서, 상기 입력데이터(DI)를 반전한 인버터(231)의 고전위 출력신호와 상기 입력데이터(DI)를 소정시간 지연시켜 출력하는 지연소자(232)의 저전위 출력신호를 입력받은 부정곱게이트(233)는 이를 부정곱연산하여 고전위를 출력한다.
따라서, 상기 부정곱게이트(233)의 고전위 출력신호와 이를 반전한 인버터(234)의 출력신호를 비반전단자와 반전단자에 인가받은 전송게이트(236)는 도통되어 상기 인버터부(210)의 고전위 출력신호를 풀다운노드(NPD)로 출력한다.
이에 따라, 상기 풀다운노드(NPD)의 전원전압(VCC)을 게이트에 인가받은 엔모스 트랜지스터(NM1)는 턴온되나 상기 풀업 노드(NPU)의 전원전압(VCC)을 게이트에 인가받은 피모스 트랜지스터(PM1)는 턴오프되므로, 출력버퍼는 최종출력신호(DO)로 상기 엔모스 트랜지스터(NM1)를 통해 구동접지전압(VSSQ)을 출력한다.
그리고, 상기 입력데이터(DI)가 저전위에서 고전위로 됨에 따라 상기 구동전원전압(VCCQ)에 리플이 발생되는 경우(도 6의 구간(나)), 상기 풀업 구동부(100)의 인버터부(110)는 상기 고전위를 복수의 인버터를 통해 반전하여 접지전압(VSS)으로 출력하고, 상기 레벨전환부(120)는 상기 저전위를 반전래치하여 저접지전압(VL)을 출력한다.
여기서, 상기 입력데이터(DI)를 반전한 인버터(131)의 저전위 출력신호와 상기 지연소자(132)의 이전 입력데이터(DI)의 저전위 출력신호를 입력받은 상기 부정합게이트(133)는 고전위를 출력하므로, 상기 부정합게이트(133)의 고전위 출력신호와 이를 반전한 인버터(134)의 저전위 출력신호를 각각 비반전단자와 반전단자에 인가받은 전송게이트(135)는 도통되어 상기 레벨전환부(120)의 저접지전압(VL)을 상기 풀업 노드(NPU)로 출력한다.
반면에, 상기 풀다운 구동부(200)의 인버터부(210)와 레벨전환부(220)는 각각 상기 고전위를 반전하여 접지전압(VSS)으로 출력하고, 상기 입력데이터(DI)를 반전한 인버터(231)의 저전위 출력신호와 지연소자(232)의 저전위 출력신호를 입력받은 상기 부정곱게이트(233)는 이를 부정곱연산하여 고전위를 출력한다.
따라서, 상기 부정곱게이트(233)의 고전위 출력신호와 이를 반전한 인버터(234)의 저전위 출력신호를 비반전단자와 반전단자에 인가받은 상기 전송게이트(236)는 상기 인버터부(210)의 접지전압(VSS)을 상기 풀다운노드(NPD)로 출력한다.
이에 따라 상기 풀다운노드(NPD)의 접지전압(VSS)을 게이트에 인가받은 상기 엔모스 트랜지스터(NM1)는 턴오프되나, 소오스에 리플에 의한 낮은 구동전원전압(VCCQ)을 인가받은 상기 피모스 트랜지스터(PM1)의 게이트에 상기 풀업 노드(NPU)의 저접지전압(VL)을 인가하여 상기 게이트와 소오스간의 턴온전압을 유지함으로써, 상기 피모스 트랜지스터(PM1)를 턴온시킨다.
따라서, 상기 출력버퍼는 최종출력신호(DO)로 상기 피모스 트랜지스터(PM1)를 통해 구동전원전압(VCCQ)을 출력한다.
그리고, 상기 입력데이터(DI)가 고전위이고 상기 구동전원(VCCQ)(VSSQ)에 리플이 없는 경우(도 6의 구간(다)), 상기 풀업 구동부(100)의 인버터부(110) 및 레벨전환부(120)는 각각 접지전압(VSS)을 출력하고, 상기 풀다운 구동부(200)의 인버터부(210) 및 레벨전환부(220)는 각각 접지전압(VSS)을 출력한다.
여기서, 상기 입력데이터(DI)를 각각 반전한 인버터(131),(231)의 저전위 출력신호와 상기 지연소자(132)(232)의 고전위 출력신호를 입력받은 부정합게이트(133) 및 부정곱게이트(233)는 각각 이를 부정합 연산 및 부정곱 연산하여 저전위 및 고전위를 출력한다.
따라서, 상기 부정합게이트(133)의 저전위 출력신호와 이를 반전한 인버터(134)의 고전위 출력신호를 반전단자와 비반전단자에 인가받은 전송게이트(136)는 상기 인버터부(110)의 접지전압(VSS)을 풀업 노드(NPU)로 출력한다.
또한, 상기 부정곱게이트(233)의 고전위 출력신호와 이를 반전한 인버터(234)의 저전위 출력신호를 비반전단자와 반전단자에 인가 받은 상기 전송게이트(236)를 통해 상기 인버터부(210)의 접지전압(VSS)을 상기 풀다운노드(NPD)로 출력한다.
그러므로, 상기 풀다운노드(NPD)의 접지전압(VSS)을 게이트에 인가받은 상기 엔모스 트랜지스터(NM1)는 턴오프되나 상기 풀업 노드(NPU)의 접지전압(VSS)을 게이트에 인가 받은 상기 피모스 트랜지스터(PM1)는 턴온되므로, 상기 출력버퍼는 최종출력신호(DO)로 상기 피모스 트랜지스터(PM1)를 통해 구동전원전압(VCCQ)을 출력한다.
그리고, 상기 입력데이터(DI)가 고전위에서 저전위로 됨에 따라 상기 구동접지전압(VSSQ)에 리플이 발생한 경우(도 6의 구간(라)), 상기 풀업 구동부(100)의 인버터부(110) 및 레벨전환부(120)는 각각 전원전압(VCC)을 출력한다.
반면에, 상기 풀다운 구동부(200)의 인버터부(210)는 상기 저전위를 복수의 인버터(211∼213)를 통해 반전하여 전원전압(VCC)으로 출력하고, 상기 레벨전환부(220)는 상기 저전위 입력데이터(DI)와 이를 반전한 인버터(221)의 고전위를 입력받은 복수의 부정합게이트(222)(223)를 통해 반전래치하여 고전원전압(VH)을 출력한다.
여기서, 상기 입력데이터(DI)를 각각 반전한 인버터(131),(231)의 고전위 출력신호와 상기 지연소자(132)(232)의 고전위 출력신호를 입력받은 부정합게이트(133) 및 부정곱게이트(233)는 각각 이를 부정합 연산 및 부정곱 연산하여 저전위를 출력한다.
따라서, 상기 부정합게이트(133)의 저전위 출력신호와 이를 반전한 인버터(134)의 고전위 출력신호를 반전단자와 비반전단자에 인가받은 전송게이트(136)는 상기 인버터부(110)의 전원전압(VCC)을 풀업 노드(NPU)로 출력한다.
또한, 상기 부정곱게이트(233)의 저전위 출력신호와 이를 반전한 인버터(234)의 고전위 출력신호를 반전단자와 비반전단자에 인가받은 전송게이트(235)를 통해 상기 레벨변환부(220)의 고전원전압(VH)을 상기 풀다운노드(NPD)로 출력한다.
이에 따라 상기 풀업 노드(NPU)의 전원전압(VCC)을 게이트에 인가받은 피모스 트랜지스터(PM1)는 턴오프되나, 소오스에리플에 의한 높은 구동접지전압(VSSQ)을 인가받은 상기 엔모스 트랜지스터(NM1)의 게이트에 상기 풀다운노드(NPD)의 고전원전압(VH)을 인가하여 상기 게이트와 소오스간의 턴온전압을 유지함으로써, 상기 엔모스 트랜지스터(NM1)를 턴온시킨다.
따라서, 상기 출력버퍼는 최종출력신호(DO)로 상기 엔모스 트랜지스터(NM1)를 통해 구동접지전압(VSSQ)을 출력한다.
그리고, 상기 입력데이터(DI)가 저전위이고 구동전원에 리플이 없는 경우(도 6의 구간(마)), 상기 풀업 구동부(100)의 인버터부(110) 및 레벨전환부(120)는 각기 전원전압(VCC)을 출력하고, 상기 풀다운 구동부(200)의 인버터부(210) 및 레벨전환부(220)는 각기 전원전압(VCC) 및 고전원전압(VH)을 출력한다.
여기서, 상기 입력데이터(DI)를 각각 반전한 인버터(131),(231)의 고전위 출력신호와 상기 지연소자(132)(232)의 저전위 출력신호를 입력받은 부정합게이트(133) 및 부정곱게이트(233)는 각각 이를 부정합 연산 및 부정곱 연산하여 저전위 및 고전위를 출력한다.
따라서, 상기 풀업 구동부(100)의 선택부(130) 및 풀다운 구동부(200)의 선택부(230)는 각각 전송게이트(136)(236)를 인에이블시킨다.
그러므로, 각각 전원전압(VCC)이 상기 풀업 노드(NPU) 및 풀다운노드(NPD)를 통해 상기 엔모스 및 피모스 트랜지스터(NM1)(PM2)의 게이트에 인가되므로, 상기 엔모스 트랜지스터(NM1)가 턴온되어 최종출력신호(DO)로 상기 구동접지전압(VSSQ)을 출력한다.
상기에서 상세히 설명한 바와 같이, 본 발명은 다수의 출력데이터가 동시에 천이시 출력 버퍼에 공급되는 전원 레벨의 변동에 대응하여 풀업 노드와 풀다운노드의 레벨을 조절하여 구동 트랜지스터의 전류 구동 능력을 보상함으로써, 상기 출력 버퍼의 데이터 출력 속도의 저하를 방지하고 메모리 디바이스의 효율을 향상시키는 효과가 있다.

Claims (7)

  1. 입력데이터를 입력받아 반전하여 출력하되, 구동전원전압에 리플이 없는 경우 접지전압을 선택하여 출력하고, 상기 구동전원전압에 리플이 있는 경우 상기 접지전압보다 더 낮은 접지전압을 선택하여 출력하는 풀업 구동부와; 상기 입력데이터를 입력받아 반전하여 출력하되, 구동접지전압에 리플이 없는 경우 전원전압을 선택하여 출력하고, 상기 구동접지전압에 리플이 있는 경우 상기 전원전압보다 더 높은 전원전압을 선택하여 출력하는 풀다운 구동부와; 상기 풀업 구동부의 출력신호를 게이트에 인가받아 소오스의 상기 구동전원전압을 드레인의 최종출력신호로 출력하는 피모스 트랜지스터와; 상기 풀다운 구동부의 출력신호를 게이트에 인가받아 소오스의 상기 구동접지전압을 드레인의 최종출력신호로 출력하는 엔모스 트랜지스터로 구성하여 된 것을 특징으로 하는 출력 버퍼 회로.
  2. 제1항에 있어서, 상기 풀업구동부는 입력데이터를 입력받아 이를 전원전압레벨이나 접지전압레벨로 반전하여 출력하는 복수의 인버터로 구성한 인버터부와; 상기 입력데이터를 입력받아 이를 상기 전원전압레벨이나 접지전압레벨보다 낮은 저접지전압레벨로 출력하는 레벨전환부와; 상기 인버터부의 출력신호와 레벨전환부의 출력신호를 선택하여 출력하는 선택부로 구성하여 된 것을 특징으로 하는 출력 버퍼 회로.
  3. 제2항에 있어서, 상기 레벨전환부는 입력데이터를 입력받아 이를 반전하여 출력하는 인버터와; 상기 입력데이터와 인버터의 출력신호를 각각 입력받아 이를 래치하여 출력하는 제1,제2 부정곱게이트로 구성하여 된 것을 특징으로 하는 출력 버퍼 회로.
  4. 제2항에 있어서, 상기 선택부는 입력데이터를 반전하여 출력하는 제1 인버터와; 상기 입력데이터를 소정시간 지연시켜 출력하는 지연소자와; 상기 지연소자와 제1 인버터의 출력신호를 입력받아 이를 부정합연산하여 출력하는 부정합게이트와; 상기 부정합게이트의 출력신호를 반전하여 출력하는 제2 인버터와; 상기 부정합게이트의 출력신호를 비반전단자에 입력받고 상기 제2 인버터의 출력신호를 반전단자에 입력받아 레벨전환부의 출력신호를 출력하는 제1 전송게이트와; 상기 부정합게이트의 출력신호를 반전단자에 입력받고 상기 제2 인버터의 출력신호를 비반전단자에 입력받아 인버터부의 출력신호를 출력하는 제2 전송게이트로 구성하여 된 것을 특징으로 하는 출력 버퍼 회로.
  5. 제1항에 있어서, 상기 풀다운 구동부는 입력데이터를 입력받아 이를 전원전압레벨 이나 접지전압레벨로 반전하여 출력하는 복수의 인버터로 구성한 인버터부와; 상기 입력데이터를 입력받아 이를 상기 전원전압레벨보다 높은 고전원전압레벨이나 접지전압레벨로 출력하는 레벨전환부와; 상기 인버터부의 출력신호와 레벨전환부의 출력신호를 선택하여 출력하는 선택부로 구성하여 된 것을 특징으로 하는 출력 버퍼 회로.
  6. 제5항에 있어서, 상기 레벨전환부는 입력데이터를 입력받아 이를 반전하여 출력하는 인버터와; 상기 입력데이터와 인버터의 출력신호를 각각 입력받아 이를 래치하여 출력하는 제1,제2 부정합게이트로 구성하여 된 것을 특징으로 하는 출력 버퍼 회로.
  7. 제5항에 있어서, 상기 선택부는 입력데이터를 반전하여 출력하는 제1 인버터와; 상기 입력데이터를 소정시간 지연시켜 출력하는 지연소자와; 상기 지연소자와 제1 인버터의 출력신호를 입력받아 이를 부정곱연산하여 출력하는 부정곱게이트와; 상기 부정곱게이트의 출력신호를 반전하여 출력하는 제2 인버터와; 상기 부정곱게이트의 출력신호를 반전단자에 입력받고 상기 제2 인버터의 출력신호를 비반전단자에 입력받아 레벨전환부의 출력신호를 출력하는 제1 전송게이트와; 상기 부정곱게이트의 출력신호를 비반전단자에 입력받고 상기 제2 인버터의 출력신호를 반전단자에 입력받아 인버터부의 출력신호를 출력하는 제2 전송게이트로 구성하여 된 것을 특징으로 하는 출력 버퍼 회로.
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