KR100500927B1 - 반도체소자의 출력버퍼 - Google Patents

Abstract

본 발명은 피크 커런트를 줄여 노이즈 억제하면서도 고속 동작이 가능한 반도체소자의 출력버퍼를 제공하고자 하는 것으로, 이를 위한 본 발명의 출력버퍼는, 출력단을 풀업 및 풀다운 구동하기 위한 제1풀업및풀다운트랜지스터부; 상기 제1풀업및풀다운트랜지스터부가 인에이블된 후 지연시간을 가지고 상기 출력단을 풀업 및 풀다운 구동하기 위한 제2풀업및풀다운트랜지스터부; 외부로부터 입력되는 제1 및 제2 입력신호와 인에이블신호를 조합하여 상기 제1 및 제2 풀업및풀다운트랜지스터부의 게이트신호를 생성하는 신호제어부; 상기 신호제어부로부터 출력된 신호의 전압레벨을 낮추어 그 낮추어진 신호를 상기 제1풀업및풀다운트랜지스터부의 게이트로 출력하는 전압제어부; 및 상기 출력단으로부터 궤환된 신호와 상기 신호제어부의 출력신호를 조합하여 상기 제2풀업및풀다운트랜지스터부의 게이트신호를 생성하는 궤환부를 포함하여 이루어진다.

Description

반도체소자의 출력버퍼

본 발명은 반도체소자의 출력버퍼에 관한 것으로, 특히 피크 커런트(peak current)를 줄여 노이즈를 억제하면서도 고속 동작이 가능한 출력버퍼에 관한 것이다.

최근에 반도체 기술의 급속한 발전과 더불어 고집적, 멀티 비트 구성의 메모리 소자가 크게 증가하고 있다. 따라서 비트수의 증가와 함께 동시에 동작되는 출력버퍼의 수가 증가함으로써, 메모리 소자의 내부 배선을 통해 큰 전류가 흐르게 된다. 이러한 큰 전류의 흐름은 내부 배선의 경로를 통한 인덕턴스(inductance) 성분에 의해 기전력을 크게 발생시키며 동시에 이러한 인덕턴스 성분과 캐패시턴스(capacitance) 성분과의 결합으로 인해 출력 파형이 발진하면서 감쇄를 일으키게 된다. 이러한 점들은 메모리 소자의 고속 동작을 저해하며 또한 노이즈의 원인을 제공하게 된다.

도 1은 종래기술에 따른 반도체메모리소자의 출력버퍼를 나타내는 단면도로서, 도면부호 IN1~IN4는 인버터를, NOR은 부정논리합게이트를, NAND는 부정논리곱게이트를, PM은 P채널 모스트랜지스터인 풀업트랜지스터를, NM은 N채널 모스트랜지스터인 풀다운트랜지스터를 각각 나타낸 것이다.

도1을 참조하면, 종래의 출력버퍼는 출력단(out)을 풀업구동하는 풀업트랜지스터(PM)와, 출력단(out)을 풀다운 구동하는 풀다운트랜지스터(NM)를 구비하고, 메모리소자에 구비된 감지증폭기(sense amplifier)(도면에 도시되지 않음)로부터의 정입력신호(sin)와 그와 상보적인 신호인 부입력신호(sinb) 그리고 출력버퍼 인에이블신호(poe)를 논리조합하여 상기 풀업트랜지스터(PM)와 풀다운트랜지스터(NM)의 온/오프를 제어하는 신호제어부(10)를 구비한다.

이에 의해 인에이블신호(poe)가 논리 '하이' 레벨일 때에 출력버퍼는 인에이블되며, 이때 정입력신호(sin)가 '하이'이면(부입력신호(sinb)는 '로우') 풀업트랜지스터(PM)가 턴온되어 출력단(out)으로 '하이'가 출력되고, 정입력신호(sin)가 '로우'이면(부입력신호(sinb)는 '하이') 풀다운트랜지스터(NM)가 턴온되어 출력단(out)으로 '로우'가 출력된다.

한편, 출력버퍼를 구성하는 풀업트랜지스터 및 풀다운트랜지스터는 출력단(out)측에 연결된 외부의 큰 로드(보통 100pF의 캐패시턴스를 갖음)를 고속으로 드라이빙하기 위해서 큰 사이즈(size)를 가져야 한다. 따라서, 풀업 및 풀다운트랜지스터를 통해 순간적으로 큰 전류가 흐르게 되는데, 이러한 피크커런트(peak current)는 그라운드 바운싱 에러(ground bouncing error)의 원인이 되고, 이로 인해 트리거 에러, 로직 레벨 시프팅, 혹은 해저드 에러 등을 동반하게 된다. 특히, 메모리 소자의 고속화, 와이드(wide) 비트화가 진전될수록, 메모리 칩은 많은 출력버퍼를 필요로하고 동시에 턴온되는 출력버퍼의 수는 증가하는바, 이로 인해 각 출력버퍼에서 야기되는 피크커런트를 합할 경우 그 값은 매우 크기 때문에 심한 그라운드 바운싱을 일으키게 된다.

본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로써, 피크 커런트를 줄여 노이즈 억제와 동시에 고속 동작이 가능한 반도체소자의 출력버퍼를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명은, 반도체소자의 출력버퍼에 있어서, 출력단을 풀업 및 풀다운 구동하기 위한 제1풀업및풀다운트랜지스터부; 상기 제1풀업및풀트랜지스터부가 인에이블된 후 지연시간을 가지고 상기 출력단을 풀업 및 풀다운 구동하기 위한 제2풀업및풀다운트랜지스터부; 외부로부터 입력되는 제1 및 제2 입력신호와 인에이블신호를 조합하여 상기 제1 및 제2 풀업및풀다운트랜지스터부의 게이트신호를 생성하는 신호제어부; 상기 신호제어부로부터 출력된 신호의 전압레벨을 낮추어 그 낮추어진 신호를 상기 제1풀업및풀다운트랜지스터부의 게이트로 출력하는 전압제어부; 및 상기 출력단으로부터 궤환된 신호와 상기 신호제어부의 출력신호를 조합하여 상기 제2풀업및풀다운트랜지스터부의 게이트신호를 생성하는 궤환부를 포함하여 이루어진다.

이와 같은 구성을 갖는 본 발명의 출력버퍼에서, 제1풀업및풀다운트랜지스터부와 제2풀업및풀다운트랜지스터부가 2단계로 턴온되어 피크커런트가 분산되도록 하고, 큰 사이즈를 갖는 제1풀업및풀다운트랜지스터부의 피크커런트를 줄이기 위해 제1풀업및풀다운트랜지스터부의 게이트신호를 전압제어부를 통해 낮추는데 그 특징적 구성을 갖는다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도2는 본 발명의 일실시예에 따른 출력 버퍼의 블록도를 도시한 것으로, 도면 부호 10은 신호제어부를, 20은 전압제어부를, 30은 제1풀업및풀다운구동부를, 40은 궤환부를, 50은 지연부를, 60은 제2풀업및풀다운구동부를 각각 나타낸 것이다.

먼저, 신호제어부(10)는 감지증폭기(미도시)로부터 출력되는 정입력신호(sin)와 부입력신호(sinb, 정입력신호의 반전된 신호) 및 인에이블신호(poe)를 입력받아 풀업드라이버와 풀다운드라이버의 온/오프를 제어하기 위한 제어신호를 출력한다. 전압제어부(20)는 신호제어부(10)로부터 마스킹된 신호들을 각각 A노드와 B노드를 통해 각각 입력받아, 전압 레벨을 낮추어 제1풀업및풀다운구동부(30)로 C노드와 D노드를 통해 각각 출력한다. 결과적으로 제1풀업및풀다운구동부(30)에 입력되는 입력전압 레벨을 낮추게 되므로, 제1풀업및풀다운구동부(30)를 통해 야기되는 노이즈의 원인이 되는 피크 커런트를 줄인다. 제1풀업및풀다운구동부(30)는 전압제어부(20)의 출력 신호에 따라 풀업 혹은 풀다운 신호('하이' 또는 '로우')를 출력한다. 따라서, E노드 신호는 풀업 혹은 풀다운 전압 레벨을 가지며, 그 이외의 상태에서는 하이 임피이던스 상태를 가지게 된다. 궤환부(40)는 제2풀업및풀다운구동부(60)의 출력신호(out)를 피드백 받아 신호제어부(10)의 출력신호와 조합하여 제2풀업및풀다운구동부(60)를 제어하는 역할을 수행한다. 이때, E노드는 제1 및 제2 풀업및풀다운구동부(30)(60)의 공통 출력노드가 된다. 지연부(50)는 궤환부(40)의 출력을 F노드 및 G노드를 통해 입력받아, 소정 시간 지연 출력하게 된다. 제2풀업및풀다운구동부(60)는 제1풀업및풀다운구동부(30)와 마찬가지로, H 및 I 노드를 통해 입력된 신호에 따라 풀업 또는 풀다운 신호를 출력하게 된다.

도 3은 본 발명의 일실시예에 따른 출력버퍼에 대한 상세 회로도를 도시한 것이다.

도3을 참조하면, 신호제어부(10)는, 인에이블신호(poe)를 인버팅하는 제1 인버터(IN3)와, 부입력신호(sinb)와 제1 인버터(IN3)의 출력신호를 부정논리합하는 제1 부정논리합게이트(NOR1)와, 정입력신호(sin)를 인버팅하는 제2 인버터(IN4)와, 제2 인버터(IN4)의 출력신호와 인에이블신호(poe)를 부정논리곱하는 제1 부정논리곱게이트(NAND1), 제1 부정논리합게이트(NOR1)의 출력신호를 각각 인버팅하는 제3 및 제4 인버터(IN5, IN6), 및 제1 부정논리곱게이트(NAND1)의 출력신호를 각각 인버팅하는 제5 및 제6 인버터(IN7, IN8)로 실시 구성되어 있다. 전압제어부(20)는 상기 제4 및 제5 인버터(IN6)(IN7)와 함께 상기 제4 및 제5 인버터(IN6)(IN7)의 출력신호를 각각 입력받는 제1 및 제2 저항(R1, R2)으로 실시 구성되어 있다. 그리고, 제1 및 제2 저항(R1, R2)에 의한 속도지연보상을 위한 제1 및 제2 콘덴서(C1, C2)가 제3 및 제6 인버터(IN5, IN8)와 함께 제1 및 제2 저항(R1, R2)에 대해 병렬 접속되어 있다. 제1풀업및풀다운구동부(30)는 제1 콘덴서(C1)와 상기 제1 저항(R1)의 출력신호들을 게이트 입력으로 하는 제1 피모스트랜지스터(PM1)와, 상기 제2콘덴서(C2)와 상기 제2저항(R2)의 출력신호들을 게이트 입력으로 하고 드레인이 상기 제1피모스트랜지스터의 드레인과 연결되는 제1엔모스트랜지스터(NM1)로 실시 구성되어 있다. 궤환부(40)는 출력단(out) 신호와 제1부정논리합게이트(NOR1)의 출력신호를 부정논리곱하는 제2 부정논리곱게이트(NAND2)와, 출력단(out) 신호와 상기 제1부정논리곱게이트(NAND1)의 출력신호를 부정논리합하는 제2 부정논리합게이트(NOR2)로 실시 구성되어 있다. 그리고, 제2풀업및풀다운구동부(60)는 제1 지연부(52)에 의해 지연된 제2 부정논리곱게이트(NAND2)의 출력신호를 게이트입력으로 하는 제2 피모스트랜지스터(PM2)와, 제2 지연부(54)에 의해 지연된 제2 부정논리합게이트(NOR2)의 출력신호를 게이트입력으로 하는 제2 엔모스트랜지스터(NM2)로 실시 구성되어 있다.

도 4는 도 3에 도시된 제1 및 제2지연부(52)(54)에 대한 상세 회로도를 도시한 것으로, PM3~PM8은 피모스트랜지스터를, NM3~NM8은 엔모스트랜지스터를 각각 도시한 것이다. 도4에 도시된 지연회로는 통상의 CMOS 지연회로소서 이에 대한 구체적인 설명은 생략하기로 한다.

도 2 내지 도 4를 참조하여 본 발명에 따른 출력 버퍼의 동작을 살펴보면 다음과 같다.

신호제어부(10)는 감지 증폭기(미도시)로부터의 증폭된 데이터신호인 정입력신호(sin) 및 부입력신호(sinb)와 인에이블신호(poe)를 입력받으며, 본 실시예에서는 종래와 동일하게 인버터(IN3, IN4, IN6, IN7)와 부논리곱게이트(NOR1) 및 부논리곱게이트(NAND1)로 실시 구성되어, 인에이블신호(poe)가 논리 '하이' 레벨일 때에 출력버퍼는 인에이블되며, 이때 정입력신호(sin)가 '하이'이면(부입력신호(sinb)는 '로우') 풀업트랜지스터(PM)가 턴온되어 출력단(out)으로 '하이'가 출력되고, 정입력신호(sin)가 '로우'이면(부입력신호(sinb)는 '하이') 풀다운트랜지스터(NM)가 턴온되어 출력단(out)으로 '로우'가 출력된다.

신호제어부(10)에 의해 출력되는 신호들은 저항(R3)(R4)을 통해 흐르는 동안 전압이 드롭된다. 즉, 제1풀업및풀다운구동부(30)의 피모스트랜지스터(PM1)와 엔모스트랜지스터(NM1)에 입력되는 게이트 전압을 드롭시키게 되고, 이는 피모스트랜지스터(PM1)와 엔모스트랜지스터(NM1)에 흐르는 피크커런트를 낮추는 역할을 하게 된다. 그런데, 게이트전압이 낮아짐으로써, 출력 버퍼의 동작 속도의 저하를 가져오게 된다. 그러므로, 신호제어부(10)와 제1풀업및풀다운구동부(30) 사이에 콘덴서(C2)(C3)를 삽입함으로써, 이를 해결하는 것이 바람직하다. 콘덴서(C2)(C3)로 인해 상승 에지(rising edge)에서 A 노드의 신호가 그대로 C 노드로 전달되고, 반대로 하강 에지(falling edge)에서 순간적으로 네거티브 전압을 가해짐으로써, 제1풀업및풀다운구동부(30)의 스위칭 속도를 향상시킬 수 있다. 제1풀업및풀다운구동부(30)는 공급전원단과 접지전원단 간에 피모스트랜지스터(PM1)와 엔모스트랜지스터(NM1)가 피모스트랜지스터(PM1)와 엔모스트랜지스터(NM1) 사이에 출력노도(E)가 접속된 일반적인 CMOS 인버터 타입으로 실시 구성되며, C노드와 D노드를 통해 각각 입력되는 게이트 전압에 따라 풀업 또는 풀다운 구동을 구현한다. 따라서, C노드 신호가 로우레벨일 때, 제1풀업및풀다운구동부(30)의 출력노드(E)를 피모스트랜지스터(PM1)가 턴온(turn-on)되어 풀업 전압 상태를, 반대로 D노드 신호가 '하이' 레벨일 때, 엔모스트랜지스터(NM1)가 턴온되어 풀다운 전압 상태를 가지게 된다. 이어서, 궤환부(40)와 지연부(50)는 2차적으로 피크 커런트를 줄이는 역할을 수행한다. 궤환부(40)의 부정논리곱게이트(NAND2)는 A노드와 E노드의 신호들을 부정논리곱 연산을 수행하고, 부정논리합게이트(NOR2)는 B노드와 E노드의 신호들을 부정논리합 연산을 수행한다. 이때, E노드는 제1 및 제2 풀업및풀다운구동부(30)(60)의 출력노드이므로, 궤환부(40)는 제2풀업및풀다운구동부(60)의 출력을 피드백 받아 신호제어부(10)의 출력과 조합하게 된다. 지연부(50)는 적절한 시간 지연을 얻기 위해 도 4에 도시된 바와 같이 통상적인 인버터 타입으로 제1지연부(52)와 제2지연부(54)로 구성된다. 제2풀업및풀다운구동부(60)는 제1풀업및풀다운구동부(30)와 동일한 구성을 가진다.

도 5A와 도 5B는 각각 풀업트랜지스터와 풀다운트랜지스터에 대한 시뮬레이션 결과를 나타낸 것으로, 실선은 도 1에 도시된 종래의 출력 버퍼의 피모스트랜지스터(PM)와 엔모스트랜지스터(NM)에 대한 출력 파형을, 파선은 도 3에 도시된 본 발명에 따른 출력 버퍼의 피모스트랜지스터(PM1, PM2)와 엔모스트랜지스터(NM1, NM2)에 대한 출력 파형을 각각 나타낸 것이다. 이때, 세로축은 전류(i)를, 가로축은 시간(t)을 각각 나타낸다. 도 5A와 도 5B에 도시된 바와 같이, 제1풀업및풀다운구동부(30)와 제2풀업및풀다운구동부(60)를 통과하면서 전류가 종래의 출력버퍼(PM, NM)에 비해 현격히 줄어듬을 알 수 있다.

상술한 바와 같이, 본 발명은 전압제어부(20)를 통해 제1풀업및풀다운구동부(30)의 입력게이트 전압을 낮추어 1차적으로 피크 커런트를 줄여주고, 콘덴서(C1)(C2)를 삽입하여 동작 속도의 저하를 억제하고 있다. 또한, 제2풀업및풀다운구동부(50)와 궤환부(40)와 지연부(50)를 통해 피크커런트를 시간적으로 분산시킴으로써, 2차적으로 피크 커런트를 낮추고 있다. 따라서, 출력 에러와 노이즈의 원인인 피크커런트를 낮춤과 동시에 고속의 동작이 가능함을 알 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상기와 같이 이루어지는 본 발명은 종래에 고속 동작과 와이드 비트화에 장애 요인이 되었던 피크 커런트를 줄임으로써, 고속 동작이 가능하면서도 에러 발생을 최소화하고, 노이즈를 억제할 수 있다.

도 1은 종래의 출력버퍼 회로도.

도 2는 본 발명의 일실시예에 따른 출력버퍼 블록도.

도 3은 본 발명의 일실시예에 따른 출력버퍼 회로도.

도 4는 도 3에 도시된 지연부의 상세 회로도.

도 5A 및 도 5B는 도1과 도3에서 각 풀업 및 풀다운트랜지스터에 흐르는 피크커런트를 보여주는 출력 파형도.

* 도면의 주요 부분에 대한 설명

10 : 신호제어부 20 : 전압제어부

30 : 제1풀업및풀다운구동부 40 : 궤환부

50 : 지연부 60 : 제2풀업및풀다운구동부

Claims (5)

1. 반도체소자의 출력버퍼에 있어서,

   출력단을 풀업 및 풀다운 구동하기 위한 제1풀업 및 풀다운트랜지스터부;

   상기 제1 풀업 및 풀다운트랜지스터부가 인에이블된 후 지연시간을 가지고 상기 출력단을 풀업 및 풀다운 구동하기 위한 제2 풀업 및 풀다운트랜지스터부;

   입력되는 제1 및 제2 입력신호와 인에이블신호를 조합하여 상기 제1 풀업트랜지스터부 또는 상기 제2 풀다운트랜지스터부를 턴온시키기 위한 제1 신호를 생성하는 신호제어부;

   상기 제1 풀업트랜지스터부 또는 상기 풀다운트랜지스터부를 턴온시키기 위해, 상기 신호제어부로부터 출력된 제1 신호의 전압레벨을 낮춘 제2 신호를 출력하기 위한 전압제어부; 및

   상기 출력단으로부터 궤환된 신호와 상기 제1 신호를 조합하여 상기 제2 풀업트랜지스터 또는 및 제2 풀다운트랜지스터부를 턴온시키기 위한 제3 신호를 생성하여 출력하는 궤환부

   를 구비하는 반도체소자의 출력버퍼.
2. 제1항에 있어서,

   상기 궤환부의 출력되는 상기 제3 신호를 입력받아 소정시간 지연시킨 다음 상기 제2 풀업트랜지스터부 또는 상기 제2 풀다운트랜지스터부로 출력하는 지연부를 더 구비하는 것을 특징으로 하는 반도체소자의 출력버퍼.
3. 제 1 항 또는 제 2 항에 있어서,

   상기 전압제어부는

   상기 신호제어부와 상기 제1 풀업트랜지스터부 및 제1 풀다운트랜지스터부 사이에 각각 접속된 저항을 구비함을 특징으로 하는 반도체소자의 출력버퍼.
4. 제 3 항에 있어서,

   상기 전압제어부에 구비된 상기 저항으로 인해 발생되는 속도지연을 보상하기 위하여, 상기 신호제어부와 상기 제1 풀업트랜지스터부 및 풀다운트랜지스터부 사이에서 상기 저항과 병렬 접속된 캐패시터를 각각 더 구비하는 것을 특징으로 하는 반도체소자의 출력버퍼.
5. 인에이블신호를 인버팅하는 제1 인버터;

   제1 입력신호와 제1 인버터의 출력신호를 부정논리합하는 제1 부정논리합게이트;

   제2 입력신호를 인버팅하는 제2 인버터;

   상기 제2 인버터의 출력신호와 상기 인에이블신호를 부정논리곱하는 제1 부정논리곱게이트;

   상기 제1 부정논리합게이트의 출력신호를 각각 인버팅하는 제3 및 제4 인버터;

   상기 제1 부정논리곱게이트의 출력신호를 각각 인버팅하는 제5 및 제6 인버터;

   상기 제4 및 제5 인버터의 출력신호를 각각 입력받는 제1 및 제2 저항;

   상기 제3 및 제6 인버터의 출력신호를 각각 입력받는 제1 및 제2 캐패시터;

   소스에 공급전압단이 접속되고 상기 제1 저항 및 상기 제1 캐패시터의 출력신호들을 게이트 입력으로 하며, 출력단에 드레인이 접속된 드라이빙용 제1 피모스트랜지스터;

   상기 제2 저항 및 제2 콘덴서의 출력신호들을 게이트 입력으로 하고 드레인이 상기 출력단에 연결되며 소스에 접지전압단이 연결된 드라이빙용 제1 엔모스트랜지스터;

   상기 출력단 신호와 상기 제1 부정논리합게이트의 출력신호를 부정논리곱하는 제2 부정논리곱게이트;

   상기 출력단 신호와 상기 제1부정논리곱게이트의 출력신호를 부정논리합하는 제2 부정논리합게이트;

   제2 부정논리곱게이트 및 상기 제2 부정논리합게이트의 출력을 각각 소정시간 지연시키는 제1 및 제2지연부;

   소스에 공급전압단이 접속되고 상기 제1지연부의 출력신호를 게이트 입력으로 하며, 출력단에 드레인이 접속된 드라이빙용 제2 피모스트랜지스터; 및

   상기 제2 지연부의 출력신호를 게이트 입력으로 하고 드레인이 상기 출력단에 연결되며 소스에 접지전압단이 연결된 드라이빙용 제2 엔모스트랜지스터

   를 구비하는 반도체소자의 출력버퍼.