KR970024592A

KR970024592A - 출력 버퍼

Info

Publication number: KR970024592A
Application number: KR1019950035408A
Authority: KR
Inventors: 문대영
Original assignee: 김주용; 현대전자산업 주식회사
Priority date: 1995-10-13
Filing date: 1995-10-13
Publication date: 1997-05-30

Abstract

본 발명은 잡음을 억제시키는 출력버퍼에 관한 것으로, 특히 피크 전류(Peak Current)와 시간에 대해 흐르는 전류량(di/dt)을 억제시켜 높은 전원(Vdd)에서의 동작을 개선시켜 주는 출력 버퍼에 관한 것이다. 본 발명은 출력 버퍼의 풀업 PMOS트랜지스터를 구동시키는 신호 레벨을 0V에서 ｜vtp｜로 만들고 풀다운 NMOS 트랜지스터를 구동시키는 신호 레벨을 Vdd에서 Vdd-Vtn으로 만들어 주므로써 출력 버퍼의 피크 전류 및 시간에 대해 흐르는 전류량을 감소시켜 주어 잡음을 감소시키며 고속 SRAM에 적용할 수 있다.

Description

출력 버퍼

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제2도는 본 발명에 의한 출력 버퍼의 구성도,

제3도(가)는 제1도의 풀업 및 풀 다운 트랜지스터의 전류량을 나타낸 도면.

Claims

입력되는 출력 인에이블 신호(OE)와 출력 버퍼를 통해 출력하려는 신호(SA)를 부정 논리곱하는 제1 낸드 게이트(12), 상기 제1 낸드 게이트(12)의 출력신호를 이용하여 풀업 레벨을 조절하는 풀업 조절부(13), 전원에 소오스가 연결되고 상기 풀업 조절부(13)의 출력신호를 게이트 입력으로 하고 최종 출력단에 드레인이 연결된 제1PMOS 트랜지스터(P11), 입력되는 출력 인에이블 신호(OE)를 반전시키는 제1 인버터(11), 상기 제1 인버터(11)의 출력신호와 출력 버퍼를 통해 출력하려는 신호(SA)를 부정 논리합하는 제1 노아 게이트(14), 상기 제1 노아 게이트(14)의 출력신호를 이용하여 풀 다운 레벨을 조절하는 풀 다운 조절부(15), 및 상기 제1 PMOS 트랜지스터(P11)의 드레인에 드레인이 연결되고 상기 풀 다운 조절부(13)의 출력신호를 게이트 입력으로 하고 접지에 소오스가 연결된 제1 NMOS 트랜지스터(N11)를 포함하여 구성되는 것을 특징으로 하는 출력 버퍼.
제1항에 있어서, 상기 풀업 조절부(13)는 상기 제1 낸드 게이트(12)의 출력신호를 지연시키는 제1 지연부(16), 상기 제1 낸드 게이트(12)의 출력신호와 제1 지연부(16)의 출력신호를 부정 논리합하는 제2 노아 게이트(18), 상기 제2 노아 게이트(18)의 출력신호를 반전시키는 제2 인버터(19), 상기 제2 인버터(19)의 출력신호를 게이트 입력으로 하고 전원에 소오스가 연결되고 상기 제1 PMOS 트랜지스터(P11)의 게이트에 드레인이 연결된 제2 PMOS 트랜지스터(P12), 상기 제1낸드 게이트(12)의 출력신호를 지연시키는 제2 지연부(17), 상기 제2 지연부(17)의 출력신호를 반전시키는 제3 인버터(20), 상기 제3인버터(20)의 출력신호를 반전시키는 제4인버터(21), 및 상기 제2지연부(17)와 제3 인버터(20)의 출력신호에 따라 상기 제4 인버터(21)의 출력신호를 입력으로 상기 제1PM0S 트랜지스터(P11)의 게이트로 출력시키는 패스부(pass1)를 포함하여 구성되는 것을 특징으로 하는 출력 버퍼.
제1항에 있어서, 상기 풀 다운 조절부(15)는 상기 제1 노아 게이트(14)의 출력신호를 지연시키는 제1 지연부(22), 상기 제1 지연부(22)의 출력신호를 반전시키는 제2 인버터(24), 상기 제2 인버터(24)의 출력신호를 반전시키는 제3 인버터(25), 상기 제1 지연부(22)와 제2 인버터(24)의 출력신호에 따라 상기 제3 인버터(25)의 출력신호를 입력으로 상기 제1 NMOS 트랜지스터(N11)의 게이드로 출력시키는 패스부(pass2), 상기 제1 노아 게이트(14)의 출력신호를 지연시키는 제2 지연부(23), 상기 제2 지연부(23)와 제1 노아 게이트(14)의 출력신호를 부정 논리곱하는 제2 낸드 게이트(26), 상기 제2 낸드 게이트(26)의 출력신호를 반전시키는 제4 인버터(27), 및 상기 제4 인버터(27)의 출력신호를 게이트 입력으로 하고 상기 제1 MOS 트랜지스터(N11)의 게이트에 드레인이 연결되고 접지에 소오스가 연결된 제2 NMOS 트랜지스터(N12)를 포함하여 구성되는 것을 특징으로 하는 출력 버퍼.

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.