KR970055474A - 프리차지회로를 내장한 씨모스(cmos) 출력회로 - Google Patents

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Abstract

본 발명은 반도체 메모리의 출력회로에 관한 것으로서, 출력 인에이블신호(OE)와 입력데이타(Din)를 논리연산하여 출력하는 출력회로부와, 외부 프리차지신호(PS)에 따라 출력회로부의 출력을 전송하는 전송게이트부와, 그 전송게이트부의 출력에 따라 출력단자와 전위를 중간레벨로 유지시켜, 그 중간레벨에서 입력 데이타(Din)를 출력하는 프리차지회로부로 구성되어, 출력단자(Dout)를 중간레벨의 전위로 프리차지시킬 때 RC지연율에 따라 I/O버퍼의 트랜지스터를 순차구동함으로써, I/O버퍼의 트랜지스터간에 발생되는 관통전류 또는 직류전류의 발생을 방지하여 커런트 노이즈 및 출력천이 시간을 감소시킬 수 있는 프리차지회로를 내장한 씨모스(CMOS) 출력회로이다.

Description

프리차지회로를 내장한 씨모스(CMOS)출력회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명인 프리차지회로를 내장한 씨모스(CMOS) 출력회로의 블럭도.

Claims (6)

  1. 출력 인에이블신호(OE)와 입력데이타(Din)를 연산하여 출력하는 출력회로부와; 내부에서 입력되는 프리차지신호(PS)에 따라 상기 출력회로부의 출력을 전송하는 전송게이트부와; 그 전송게이트부의 출력에 따라 출력단자의 전위를 중간레벨로 유지시켜, 그 중간레벨에서 입력 데이타(Din)를 출력하는 프리차지회로부로 구성된 것을 특징으로 하는 프리차지회로를 내장한 씨모스(CMOS) 출력회로.
  2. 제1항에 있어서, 상기 전송게이트부는 프리차지신호(PS)를 반전시키는 제1인버터와, 피모스게이트는 프리 차지신호단자(PS)와 접속되고, 엔모스게이트는 상기 제1인버터의 출력단자와 공통 연결된 제1, 제2전송게이트와, 그 제1,제2전송게이트의 출력을 반전시켜 출력하는 제2,제3인버터와, 제1,제2전송게이트에 병렬로 연결되어 피모스게이트는 상기 제1인버터의 출력단자와 공통 연결되고 엔모스게이트는 프리 차지신호단자(PS)와 공통 연결된 제3,제4전송게이트 구성된 것을 특징으로 하는 프리차지회로를 내장한 씨모스(CMOS) 출력회로.
  3. 제1항에 있어서, 상기 프리치지회로부는 전원전압(Vcc)단자와 접지사이에 피모스트랜지스터(Q1), 엔모스트랜지스터(Q2), (Q3), (Q4)가 직렬로 연결되어, 상기 제2인버터의 출력을 반전시키는 제1인버터부와, 엔모스트랜지스터(Q2)의 출력단자와 연결된 제1폴리저항과, 게이트는 상기 제2인버터의 출력단자와 연결되고 소오스는 전원전압(Vcc)단자와 연결되며 드레인은 엔모스트랜지스터(Q4)의 출력단자와 연결된 피모스트랜지스터와, 전원전압(Vcc)단자와 접지사이에 피모스트랜지스터(Q5), (Q6), (Q7), 엔모스트랜지스터(Q8)가 직렬로 연결되어, 상기 제3인버터의 출력을 반전시키는 제2인버터부와, 엔모스트랜지스터(Q8)의 출력단자와 연결된 제2폴리저항과, 게이트는 상기 제3인버터의 출력단자와 연결되고 소오스는 접지되고 드레인은 상기 피모스트랜지스터(Q6)의 출력단자와 연결된 엔모스트랜지스터와, 상기 제1폴리저항과 엔모스트랜지스터(Q4)의 출력단자 및 제2폴리저항과 피모스트랜지스터(Q6)의 출력에 따라 데이타를 출력하는 I/O버퍼로 구성된 것을 특징으로 하는 프리차지회로를 내장한 씨모스(CMOS) 출력회로.
  4. 제3항에 있어서, 상기 I/O버퍼는 엔모스트랜지스터(Q3),(Q2)의 턴온저항 및 제1폴리저항 또는 피모스트랜지스터(Q6), (Q7)의 턴온저항 및 제2폴리저항의 지연율에 따라 순차적으로 구동되어 관통전류를 방지하는 것을 특징으로 하는 프리차지회로를 내장한 씨모스(CMOS) 출력회로.
  5. 제3항에 있어서, 상기 I/O버퍼는 소오스는 전원전압(Vcc)단자와 연결되고 게이트는 제1폴리저항과 연결되며 드레인은 출력단자(Dout)와 연결된 피모스트랜지스터(Q9)와, 소오스는 피모스트랜지스터(Q9)의 소오스와 연결되고 게이트는 상기 엔모스트랜지스터(Q4)의 출력단자와 연결되며 드레인은 출력단자(Dout)와 연결된 피모스트랜지스터(Q10)와, 드레인은 출력단자(Dout)와 연결되고 게이트는 제2폴리저항과 연결되며 소오스는 접지돈 엔모스트랜지스터(Q11)와, 드레인은 출력단자(Dout)와 연결되고 게이트는 피모스트랜지스터(Q6)의 출력단자와 연결되며 소오스는 접지된 엔모스트랜지스터(Q12)로 구성된 것을 특징으로 하는 프리차지회로를 내장한 씨모스(CMOS) 출력회로.
  6. 제5항에 있어서, 상기 피모스트랜지스터(Q9)는 RC지연율에 따라 피모스트랜지스터(Q10)보다 나중에 턴온되며, 엔모스트랜지스터(Q11)는 RC지연율에 따라 엔모스트랜지스터(Q12)보다 나중에 턴온되는 것을 특징으로 하는 프리차지회로를 내장한 씨모스(CMOS) 출력회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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