KR970022759A - 메모리의 어드레스 천이 검출회로 - Google Patents

메모리의 어드레스 천이 검출회로 Download PDF

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    • G06F12/02—Addressing or allocation; Relocation
    • G—PHYSICS
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    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Abstract

본 발명의 목적은 메모리에 입력되는 어드레스신호의 펄스폭의 길이에 상관없이 메모리 내부에서 필요로 하는 펄스폭이 갖는 어드레스 천이 검출신호를 출력하여 메모리의 오동작을 방지하도록 하는 메모리의 어드레스 천이 검출회로에 관한 것으로, 이와 같은 본 발명의 목적을 달성하기 위한 하나의 수단은 입력되는 어드레스신호 및 칩 선택신호를 노아링하는 노아 게이트와, 상기 노아 게이트로부터 출력된 신호를 입력되는 제1 내지 제3지연신호에 의해 래치시켜 제1, 제2래치신호를 각각 출력하는 래치수단과, 상기 래치수단으로부터 각각 출력된 제1, 제2래치신호를 소정시간 지연시켜 제1, 제2지연신호로 각각 출력하는 제1, 제2지연수단과, 상기 래치수단으로부터 각각 출력된 제1, 제2래치신호 및 상기 제1, 제2지연수단으로부터 각각 출력된 제1, 제2지연신호에 의해 어드레스 천이 검출신호를 출력하는 신호 출력수단과, 상기 신호 출력수단에 입력되는 제1, 제2래치신호 및 제1, 제2지연신호를 논리 연산하여 상기 신호 출력수단으로부터 출력되는 어드레스 천이 검출신호를 지연시켜 출력하기 위한 제3지연신호를 출력하는 제3신호 지연수단으로 구성된다.

Description

메모리의 어드레스 천이 검출회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 의한 메모리의 어드레스 천이 검출회로의 제1실시예도.
제3도의 (A) 내지 (C)는 제2도의 각부 입출력 파형도.

Claims (26)

  1. 입력되는 어드레스신호 및 칩 선택신호를 노아링하는 노아 게이트와, 상기 노아 게이트로부터 출력된 신호를 입력되는 제1 내지 제3지연신호에 의해 래치시켜 제1, 제2래치신호를 각각 출력하는 래치수단과, 상기 래치수단으로부터 각각 출력된 제1, 제2래치신호를 소정시간 지연시켜 제1, 제2지연신호로 각각 출력하는 제1, 제2지연수단과, 상기 래치수단으로부터 각각 출력된 제1, 제2래치신호 및 상기 제1, 제2지연수단으로부터 각각 출력된 제1, 제2지연신호에 의해 어드레스 천이 검출신호를 출력하는 신호 출력수단과, 상기 신호 출력수단에 입력되는 제1, 제2래치신호 및 제1, 제2지연신호를 논리 연산하여 상기 신호 출력수단으로부터 출력되는 어드레스 천이 검출신호를 지연시켜 출력하기 위한 제3지연신호를 상기 래치수단으로 출력하는 제3신호 지연수단을 포함하여 구성되는 것을 특징으로 하는 메모리의 어드레스 천이 검출회로.
  2. 제1항에 있어서, 상기 래치수단은 인버터를 거쳐 반전된 상기 노아 게이트의 출력신호와 상기 제2, 제3신호 지연수단으로부터 각각 출력된 제2, 제3지연신호를 논리 연산하는 제1논리 연산수단과, 상기 노아 게이트의 출력신호와 상기 제1, 제3지연수단으로터 각각 출력된 제1, 제3지연신호를 논리 연산하는 제2논리 연산수단을 포함하여 구성되는 것을 특징으로 하는 메모리의 어드레스 천이 검출회로.
  3. 제2항에 있어서, 상기 제1논리 연산수단은 낸드 게이트로 구성되는 것을 특징으로 하는 메모리의 어드레스 천이 검출회로.
  4. 제2항에 있어서, 상기 제1논리 연산수단은 노아 게이트로 구성되는 것을 특징으로 하는 메모리의 어드레스 천이 검출회로.
  5. 제2항에 있어서, 상기 제2논리 연산수단은 각각 낸드 게이트로 구성되는 것을 특징으로 하는 메모리의 어드레스 천이 검출회로.
  6. 제2항에 있어서, 상기 제2논리 연산수단은 노아 게이트로 구성되는 것을 특징으로 하는 메모리의 어드레스 천이 검출회로.
  7. 제1항에 있어서, 상기 신호 출력수단은 소스단자에 전원전압단자가 연결되고, 게이트단자에 상기 제1신호지연수단의 제1지연신호라인이 연결되는 제1피모스 트랜지스터와, 소스단자에 상기 제1피모스 트랜지스터의 드레인단자가 연결되며, 게이트단자에 상기 래치수단의 제1래치신호라인이 연결되는 제2피모스 트랜지스터와, 드레인단자에 상기 제2피모스 트랜지스터의 드레인단자가 연결되어 어드레스 천이검출신호라인과 연결되고, 게이트단지에 상기 래치수단의 제2래치신호라인이 연결되는 제1엔모스 트랜지스터와, 드레인단자에 상기 제1엔모스 트랜지스터의 소스 단자가 연결되고, 게이트단자에 상기 제2피모스 트랜지스터의 게이트단자가 연결되며, 소스 단자에 접지 단자가 연결되는 제2엔모스 트랜지스터와, 소스단자에 전원전압단자가 연결되고, 게이트 단자에 상기 제2신호 지연수단의 제2지연신호라인이 연결되는 제3피모스 트랜지스터와, 소스단자에 상기 제3피모스 트랜지스터의 드레인단자가 연결되고, 게이트단자에 상기 제1엔모스 트랜지스터의 게이트단자가 연결되는 제4피모스 트랜지스터와, 드레인단자에 상기 제4피모스 트랜지스터의 드레인단자가 연결되어 상기 어드레스 천이 검출신호라인과 연결되고, 게이트단자에 상기 제3피모스 트랜지스터의 게이트단자가 연결되는 제3앤모스 트랜지스터와, 드레인단자에 상기 제3엔모스 트랜지스터의 소스단자가 연결되고, 게이트단자에 상기 제1피모스 트랜지스터의 게이트단자가 연결되며, 소스단자에 접지단자가 연결되는 제4엔모스 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 메모리의 어드레스 천이 검출회로.
  8. 제1항에 있엇, 상기 신호 출력수단은 소스단자에 전원전압단자가 연결되고, 게이트단자에 상기 래치수단의 제1래치신호라인이 연결되는 제1피모스 트랜지스터와, 소스단자에 상기 제1피모스 트랜지스터의 드레인 단자가 연결되고, 게이트단자에 상기 래치수단의 제2래치신호라인이 연결되는 제2피모스 트랜지스터와, 드레인단자에 상기 제2피모스 트랜지스터의 드레인단자가 연결되어 어드레스 천이 검출신호라인과 연결되고, 게이트단자에 상기 제1피모스 트랜지스터의 게이트단자가 연결되는 제1엔모스 트랜지스터와, 드레인단자에 상기 제1엔모스 트랜지스터의 소스단자가 연결되고, 게이트단자에 상기 제2신호 지연수단의 제2지연신호라인이 연결되며, 소스단자에 접지단자가 연결되는 제2엔모스 트랜지스터와, 소스단자에 전원전압단자가 연결되고, 게이트단자에 상기 제1신호 지연수단의 제1지연신호라인이 연결되는 제3피모스 트랜지스터와, 소스단자에 상기 제3피모스 트랜지스터의 드레인단자가 연결되고, 게이트단자에 상기 제2엔모스 트랜지스터의 게이트단자가 연결되는 제4피모스 트랜지스터와, 드레인단자에 상기 제4피모스 트랜지스터의 드레인단자가 연결되어 상기 어드레스 천이 검출신호라인이 연결되고, 게이트단자에 상기 제3피모스 트랜지스터의 게이트단자가 연결되는 제3엔모스 트랜지스터와, 드레인단자에 상기 제3엔모스 트랜지스터의 소스단자가 연결되고, 게이트단자에 상기 제2피모스 트랜지스터의 게이트단자가 연결되며, 소스단자에 접지단자가 연결되는 제4엔모스 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 메모리의 어드레스 천이 검출회로.
  9. 제1항에 있어서, 상기 제3신호 지연수단은 제1, 제2신호 지연수단으로부터 각각 출력된 제1, 제2지연신호를 논리 연산하는 제1논리 연산수단과, 상기 제1논리 연산수단으로부터 출력된 신호와 상기 래치수단으로부터 각각 출력된 제1, 제2래치신호를 논리 연산하는 제2논리 연산수단을 포함하여 구성되는 것을 특징으로 하는 메모리의 어드레스 천이 검출회로.
  10. 제9항에 있어서, 상기 제1논리 연산수단은 낸드 게이트로 구성되는 것을 특징으로 하는 메모리의 어드레스 천이 검출회로.
  11. 제9항에 있어서, 상기 제1논리 연산수단은 노아 게이트로 구성되는 것을 특징으로 하는 메모리의 어드레스 천이 검출회로.
  12. 제9항에 있어서, 상기 제2논리 연산수단은 낸드 게이트로 구성되는 것을 특징으로 하는 메모리의 어드레스 천이 검출회로.
  13. 제9항에 있어서, 상기 제2논리 연산수단은 노아 게이트로 구성되는 것을 특징으로 하는 메모리의 어드레스 천이 검출회로.
  14. 입력되는 어드레스신호 및 칩 선택신호를 노아링하는 노아 게이트와, 상기 노아 게이트로부터 출력된 신호를 입력되는 제1 내지 제3지연신호에 의해 래치시켜 제1, 제2래치신호를 각각 출력하는 래치수단과, 상기 래치수단으로부터 각각 출력된 제1, 제2래치신호를 소정시간 지연시켜 제1, 제2지연신호로 각각 출력하는 제1, 제2지연수단과, 상기 래치수단으로부터 각각 출력된 제1, 제2래치신호를 논리 연산하여 어드레스 천이 검출신호를 출력하는 논리 연산수단과, 상기 논리 연산수단에 입력되는 제1, 제2래치신호 및 상기 제1, 제2신호 지연수단으로부터 각각 출력되는 제1, 제2지연신호를 논리 연산하여 상기 논리 연산수단으로부터 출력되는 어드레스 천이 검출신호를 지연시키기 위해 제3지연신호를 출력하는 제3신호 지연수단을 포함하여 구성되는 것을 특징으로 하는 메모리의 어드레스 천이 검출회로.
  15. 제14항에 있어서, 상기 래치수단은 인버터를 거쳐 반전된 상기 노아 게이트의 출력신호와 상기 제2, 제3신호 지연수단으로부터 각각 출력된 제2, 제3지연신호를 논리 연산하는 제1논리 연산수단과, 상기 노아 게이트의 출력신호와 상기 제1, 제3지연수단으로부터 각각 출력된 제1, 제3지연신호를 논리 연산하는 제2논리 연산수단을 포함하여 구성되는 것을 특징으로 하는 메모리의 어드레스 천이 검출회로.
  16. 제15항에 있어서, 상기 제1논리 연산수단은 낸드 게이트로 구성되는 것을 특징으로 하는 메모리의 어드레스 천이 검출회로.
  17. 제15항에 있어서, 상기 제1논리 연산수단은 노아 게이트로 구성되는 것을 특징으로 하는 메모리의 어드레스 천이 검출회로.
  18. 제15항에 있어서, 상기 제2논리 연산수단은 낸드 게이트로 구성되는 것을 특징으로 하는 메모리의 어드레스 천이 검출회로.
  19. 제15항에 있어서, 상기 제2논리 연산수단은 노아 게이트로 구성되는 것을 특징으로 하는 메모리의 어드레스 천이 검출회로.
  20. 제14항에 있어서, 상기 논리 연산수단은 낸드 게이트로 구성되는 것을 특징으로 하는 메모리의 어드레스 천이 검출회로.
  21. 제14항에 있어서, 상기 논리 연산수단은 노아 게이트로 구성되는 것을 특징으로 하는 메모리의 어드레스 천이 검출회로.
  22. 제14항에 있어서, 상기 제3신호 지연수단은 제1, 제2신호 지연수단으로부터 각각 출력된 제1, 제2지연신호를 논리 연산하는 제1논리 연산수단과, 상기 제1논리 연산수단으로부터 출력된 신호와 상기 래치수단으로부터 각각 출력된 제1, 제2래치신호를 논리 연산하는 제2논리 연산수단을 포함하여 구성되는 것을 특징으로 하는 메모리의 어드레스 천이 검출회로.
  23. 제22항에 있어서, 상기 제1논리 연산수단은 낸드 게이트로 구성되는 것을 특징으로 하는 메모리의 어드레스 천이 검출회로.
  24. 제22항에 있어서, 상기 제1논리 연산수단은 노아 게이트로 구성되는 것을 특징으로 하는 메모리의 어드레스 천이 검출회로.
  25. 제22항에 있어서, 상기 제2논리 연산수단은 각각 낸드 게이트로 구성되는 것을 특징으로 하는 메모리의 어드레스 천이 검출회로.
  26. 제22항에 있어서, 상기 제2논리 연산수단은 노아 게이트로 구성되는 것을 특징으로 하는 메모리의 어드레스 천이 검출회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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