JPH0969291A - アドレス信号遷移検出回路 - Google Patents
アドレス信号遷移検出回路Info
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- JPH0969291A JPH0969291A JP8149358A JP14935896A JPH0969291A JP H0969291 A JPH0969291 A JP H0969291A JP 8149358 A JP8149358 A JP 8149358A JP 14935896 A JP14935896 A JP 14935896A JP H0969291 A JPH0969291 A JP H0969291A
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- H03—ELECTRONIC CIRCUITRY
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- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
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- G—PHYSICS
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Abstract
(57)【要約】
【目的】 本発明は、安定なＡＴＤパルスを発生させる
ＡＴＤ回路を提供する。 【構成】 外部アドレス信号（ＡＩＮ）の変化に対応し
て第１のパルス幅を有する第１の出力信号（ＡＴＤｉ
Ｂ、図４Ｆ）を出力し、外部アドレス信号（ＡＩＮ）が
鋸歯状の第１の信号となった場合、この第１の信号のピ
ーク値より小さいピーク値を有する鋸歯状の第２の出力
信号を出力する（ＡＴＤｉＢ、図３Ｆ）第１の回路手段
（図２、１５）と、前記パルス幅増幅回路（２１）の出
力信号が入力されこの出力信号を波形整形し、ＡＴＤ信
号を出力する第２の回路手段（１７）との間に、前記第
１の回路手段の出力信号のパルス幅を増幅させるパルス
幅増幅回路（２１、図３）であって、前記第１の出力信
号が入力された場合（ＡＴＤｉＢ，図１０Ｆ）、第１の
パルス幅に対応する第２のパルス幅を有する第３の出力
信号（ＡＴＤｉＢ１，図１０Ｇ）を出力し、前記第２の
出力信号が入力された場合（ＡＴＤｉＢ，図９Ｆ）、第
３のパルス幅を有する第４の出力信号（ＡＴＤｉＢ１，
図９Ｊ）を出力するパルス幅増幅回路を設けた。
ＡＴＤ回路を提供する。 【構成】 外部アドレス信号（ＡＩＮ）の変化に対応し
て第１のパルス幅を有する第１の出力信号（ＡＴＤｉ
Ｂ、図４Ｆ）を出力し、外部アドレス信号（ＡＩＮ）が
鋸歯状の第１の信号となった場合、この第１の信号のピ
ーク値より小さいピーク値を有する鋸歯状の第２の出力
信号を出力する（ＡＴＤｉＢ、図３Ｆ）第１の回路手段
（図２、１５）と、前記パルス幅増幅回路（２１）の出
力信号が入力されこの出力信号を波形整形し、ＡＴＤ信
号を出力する第２の回路手段（１７）との間に、前記第
１の回路手段の出力信号のパルス幅を増幅させるパルス
幅増幅回路（２１、図３）であって、前記第１の出力信
号が入力された場合（ＡＴＤｉＢ，図１０Ｆ）、第１の
パルス幅に対応する第２のパルス幅を有する第３の出力
信号（ＡＴＤｉＢ１，図１０Ｇ）を出力し、前記第２の
出力信号が入力された場合（ＡＴＤｉＢ，図９Ｆ）、第
３のパルス幅を有する第４の出力信号（ＡＴＤｉＢ１，
図９Ｊ）を出力するパルス幅増幅回路を設けた。
Description
【０００１】
【発明の属する技術分野】本発明は、アドレス信号遷移
検出回路（以下ＡＴＤ回路という） に関するものであ
る。
検出回路（以下ＡＴＤ回路という） に関するものであ
る。
【０００２】
【従来の技術】従来のＡＴＤ回路は、アドレスバッファ
回路およびＯＲ回路が用いられ、アドレス信号の変化に
応じて第１のレベルから第２のレベルに変化し、この第
２のレベルを所望の期間維持した後第１のレベルに復帰
する信号を出力する。
回路およびＯＲ回路が用いられ、アドレス信号の変化に
応じて第１のレベルから第２のレベルに変化し、この第
２のレベルを所望の期間維持した後第１のレベルに復帰
する信号を出力する。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
ＡＴＤ回路では、後で詳細に説明するように、一定のパ
ルス幅を確保することが困難であった。
ＡＴＤ回路では、後で詳細に説明するように、一定のパ
ルス幅を確保することが困難であった。
【０００４】
【課題を解決するための手段】本発明は、安定なＡＴＤ
パルスを発生できるＡＴＤ回路を提供することを目的と
する。
パルスを発生できるＡＴＤ回路を提供することを目的と
する。
【０００５】本発明のＡＴＤ回路は、（ａ）外部アドレ
ス信号の変化に対応して第１のパルス幅を有する第１の
出力信号を出力し、外部アドレス信号が鋸歯状の第１の
信号となった場合、この第１の信号のピーク値より小さ
いピーク値を有する鋸歯状の第２の出力信号を出力する
第１の回路手段と、（ｂ）前記第１の回路手段の出力信
号のパルス幅を増幅させるパルス幅増幅回路であって、
前記第１の出力信号が入力された場合、第１のパルス幅
に対応する第２のパルス幅を有する第３の出力信号を出
力し、前記第２の出力信号が入力された場合、第３のパ
ルス幅を有する第４の出力信号を出力するパルス幅増幅
回路と（ｃ）前記パルス幅増幅回路の出力信号が入力さ
れこの出力信号を波形整形し、ＡＴＤ信号を出力する第
２の回路手段とを有する。
ス信号の変化に対応して第１のパルス幅を有する第１の
出力信号を出力し、外部アドレス信号が鋸歯状の第１の
信号となった場合、この第１の信号のピーク値より小さ
いピーク値を有する鋸歯状の第２の出力信号を出力する
第１の回路手段と、（ｂ）前記第１の回路手段の出力信
号のパルス幅を増幅させるパルス幅増幅回路であって、
前記第１の出力信号が入力された場合、第１のパルス幅
に対応する第２のパルス幅を有する第３の出力信号を出
力し、前記第２の出力信号が入力された場合、第３のパ
ルス幅を有する第４の出力信号を出力するパルス幅増幅
回路と（ｃ）前記パルス幅増幅回路の出力信号が入力さ
れこの出力信号を波形整形し、ＡＴＤ信号を出力する第
２の回路手段とを有する。
【０００６】ここで、第１の回路手段は例えば図２に示
したアドレスバッファ回路である。また、第２の回路手
段は例えば図４に示したＯＲ回路である。
したアドレスバッファ回路である。また、第２の回路手
段は例えば図４に示したＯＲ回路である。
【０００７】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。参照する図面はこの発明
を理解できる程度に概略的に示してある。また、説明に
用いる各図において、同様な構成部分については同一の
符号を付し、重複する説明を省略する。
実施の形態について説明する。参照する図面はこの発明
を理解できる程度に概略的に示してある。また、説明に
用いる各図において、同様な構成部分については同一の
符号を付し、重複する説明を省略する。
【０００８】
【発明の第１の実施の形態】図１は、本発明の第１の実
施の形態を示すＡＴＤ回路２３のブロック図である。冗
長検出回路１９は、ＡＴＤ信号を利用する回路の一例で
ある。
施の形態を示すＡＴＤ回路２３のブロック図である。冗
長検出回路１９は、ＡＴＤ信号を利用する回路の一例で
ある。
【０００９】Ａ）第１の回路手段１５の具体例としてア
ドレスバッファ回路１５を図２に示す。このアドレスバ
ッファ回路１５は、第１の遅延回路１１と第２の遅延回
路１３とを有している。また、アドレスバッファ回路１
５は、複数のインバータ、複数のＰチャネル型ＭＯＳＦ
ＥＴ（以下、ＰＭＯＳＦＥＴもしくはＰＭＯＳとい
う）、複数のＮチャネル型ＭＯＳＦＥＴ（以下ＮＭＯＳ
ＦＥＴもしくはＮＭＯＳという）、ＮＯＲ回路２０２お
よびＥＸ−ＯＲ回路２１３等を有している。
ドレスバッファ回路１５を図２に示す。このアドレスバ
ッファ回路１５は、第１の遅延回路１１と第２の遅延回
路１３とを有している。また、アドレスバッファ回路１
５は、複数のインバータ、複数のＰチャネル型ＭＯＳＦ
ＥＴ（以下、ＰＭＯＳＦＥＴもしくはＰＭＯＳとい
う）、複数のＮチャネル型ＭＯＳＦＥＴ（以下ＮＭＯＳ
ＦＥＴもしくはＮＭＯＳという）、ＮＯＲ回路２０２お
よびＥＸ−ＯＲ回路２１３等を有している。
【００１０】このアドレスバッファ回路１５は、ＡＴＤ
回路中に、外部アドレスデータのビット数に対応して複
数用いられる。
回路中に、外部アドレスデータのビット数に対応して複
数用いられる。
【００１１】このアドレスバッファ回路１５は、外部ア
ドレス信号ＡＩＮのＬレベルからＨレベルの変化に対応
して、ＨレベルからＬレベルに変化し、前記遅延回路１
１、１３で規定される一定時間経過後にＨレベルに復帰
する信号ＡＴＤｉＢを出力する。
ドレス信号ＡＩＮのＬレベルからＨレベルの変化に対応
して、ＨレベルからＬレベルに変化し、前記遅延回路１
１、１３で規定される一定時間経過後にＨレベルに復帰
する信号ＡＴＤｉＢを出力する。
【００１２】Ｂ）次にパルス幅増幅回路２１について説
明する。図３に示すようにパルス幅増幅回路２１は、第
１から第３のＮＡＮＤ回路２１ａ〜２１ｃ、インバータ
２１ｄおよび遅延回路２１ｅを有している。
明する。図３に示すようにパルス幅増幅回路２１は、第
１から第３のＮＡＮＤ回路２１ａ〜２１ｃ、インバータ
２１ｄおよび遅延回路２１ｅを有している。
【００１３】この第１のＮＡＮＤ回路２１ａの第１入力
端子には第１の回路手段１５の出力部が接続され、第２
入力端子には第２のＮＡＮＤ回路２１ｂの出力部が接続
される。また、第２のＮＡＮＤ回路２１ｂの第１入力端
子には第１のＮＡＮＤ回路２１ａの出力部が接続され、
第２の入力端子には第３のＮＡＮＤ回路第２１ｃの出力
部が接続される。また、第３のＮＡＮＤ回路２１ｃの第
１入力端子には第１の回路手段１５の出力部が接続さ
れ、第２の入力端子には遅延回路２１ｅの出力部が接続
される。
端子には第１の回路手段１５の出力部が接続され、第２
入力端子には第２のＮＡＮＤ回路２１ｂの出力部が接続
される。また、第２のＮＡＮＤ回路２１ｂの第１入力端
子には第１のＮＡＮＤ回路２１ａの出力部が接続され、
第２の入力端子には第３のＮＡＮＤ回路第２１ｃの出力
部が接続される。また、第３のＮＡＮＤ回路２１ｃの第
１入力端子には第１の回路手段１５の出力部が接続さ
れ、第２の入力端子には遅延回路２１ｅの出力部が接続
される。
【００１４】インバータ回路２１ｄは、第１のＮＡＮＤ
回路２１ａの出力部とこのパルス幅増幅回路の出力端子
との間に接続される。
回路２１ａの出力部とこのパルス幅増幅回路の出力端子
との間に接続される。
【００１５】遅延回路２１ｅは、インバータ２１ｄの出
力部と第３のＮＡＮＤ回路２１ｃとの間に接続され、イ
ンバータ２１ｄの出力信号を所定時間遅延して第３のＮ
ＡＮＤ回路２１ｃの第２の入力端子に入力させる。この
遅延回路２１ｅの遅延時間は、ＡＴＤ信号の所望のパル
ス幅に対応して設定される。ここでは、第１の回路手段
１５に内臓されている遅延回路１１、１３の遅延時間と
ほぼ同じに設定してある。
力部と第３のＮＡＮＤ回路２１ｃとの間に接続され、イ
ンバータ２１ｄの出力信号を所定時間遅延して第３のＮ
ＡＮＤ回路２１ｃの第２の入力端子に入力させる。この
遅延回路２１ｅの遅延時間は、ＡＴＤ信号の所望のパル
ス幅に対応して設定される。ここでは、第１の回路手段
１５に内臓されている遅延回路１１、１３の遅延時間と
ほぼ同じに設定してある。
【００１６】Ｃ）次に第２の回路手段の具体例としてＯ
Ｒ回路１７を図４に示す。このＯＲ回路１７は、複数の
ＮＡＮＤ回路、複数のＰＭＯＳＦＥＴおよび複数のＮＭ
ＯＳＦＥＴ等を有する。
Ｒ回路１７を図４に示す。このＯＲ回路１７は、複数の
ＮＡＮＤ回路、複数のＰＭＯＳＦＥＴおよび複数のＮＭ
ＯＳＦＥＴ等を有する。
【００１７】このＯＲ回路の個数は、その設計に応じて
適宜設定される。
適宜設定される。
【００１８】また、このＯＲ回路１７は、パルス幅増幅
回路２１から出力されるＡＴＤｉＢ１信号を波形整形し
て、ＡＴＤ信号を出力する。
回路２１から出力されるＡＴＤｉＢ１信号を波形整形し
て、ＡＴＤ信号を出力する。
【００１９】Ｄ）次に冗長検出回路１９について説明す
る。図５に示すように冗長検出回路１９は、電源電位と
ノードｎ１に接続され、そのゲートにＡＴＤ信号が入力
されるＰＭＯＳＦＥＴ（Ｔｒ２）を有している。さら
に、冗長検出回路１９は、ノードｎ１と接地電位との間
に直列に接続されたヒューズとＮＭＯＳＦＥＴ（Ｔｒ
１）を有する。このＴｒ１のゲートには内部アドレス信
号ＡｉＹが入力される。
る。図５に示すように冗長検出回路１９は、電源電位と
ノードｎ１に接続され、そのゲートにＡＴＤ信号が入力
されるＰＭＯＳＦＥＴ（Ｔｒ２）を有している。さら
に、冗長検出回路１９は、ノードｎ１と接地電位との間
に直列に接続されたヒューズとＮＭＯＳＦＥＴ（Ｔｒ
１）を有する。このＴｒ１のゲートには内部アドレス信
号ＡｉＹが入力される。
【００２０】以下、本発明の第１の実施の形態のＡＴＤ
回路（図１）の動作について説明するが、第１の実施の
形態のパルス幅増幅回路２１（図３）の重要性を示すた
めに、まず、このパルス幅増幅回路２１を用いていない
ＡＴＤ回路（図６）の動作について説明する。
回路（図１）の動作について説明するが、第１の実施の
形態のパルス幅増幅回路２１（図３）の重要性を示すた
めに、まず、このパルス幅増幅回路２１を用いていない
ＡＴＤ回路（図６）の動作について説明する。
【００２１】図６に比較のためのＡＴＤ回路のブロック
図を示す。
図を示す。
【００２２】このＡＴＤ回路の第１の回路手段１５、第
２の回路手段１７および冗長検出回路１９はそれぞれ図
２のアドレスバッファ回路、図４のＯＲ回路および図５
の回路が用いられている。
２の回路手段１７および冗長検出回路１９はそれぞれ図
２のアドレスバッファ回路、図４のＯＲ回路および図５
の回路が用いられている。
【００２３】このＡＴＤ回路の動作を図７のタイミング
チャートを参照しながら説明する。
チャートを参照しながら説明する。
【００２４】活性化信号ＣＥがＨレベルの状態で（図７
Ａ）、外部アドレス信号ＡＩＮがＬレベルからＨレベル
へ変化（図７Ｂ）すると、図２中のＮＯＲ回路２０２の
出力はＬレベルとなる。このＬレベルの信号は、５つの
インバータ２０３〜２０７によって反転され、Ｈレベル
の内部アドレス信号ＡｉＹとなる（図７Ｃ）。また、こ
のＬレベルの信号は、３つのインバータ２０３〜２０５
によって反転され、ＨレベルのＡＴＩＡ信号となる（図
７Ｄ）。さらに、このＬレベルの信号は、５つのインバ
ータ２０３〜２０７および遅延回路１１によって、反転
されかつ遅延されてＡＴＩＢ信号（図７Ｅ）となる。
Ａ）、外部アドレス信号ＡＩＮがＬレベルからＨレベル
へ変化（図７Ｂ）すると、図２中のＮＯＲ回路２０２の
出力はＬレベルとなる。このＬレベルの信号は、５つの
インバータ２０３〜２０７によって反転され、Ｈレベル
の内部アドレス信号ＡｉＹとなる（図７Ｃ）。また、こ
のＬレベルの信号は、３つのインバータ２０３〜２０５
によって反転され、ＨレベルのＡＴＩＡ信号となる（図
７Ｄ）。さらに、このＬレベルの信号は、５つのインバ
ータ２０３〜２０７および遅延回路１１によって、反転
されかつ遅延されてＡＴＩＢ信号（図７Ｅ）となる。
【００２５】さらに、このＬレベルの信号は、４つのイ
ンバータ２０３、２０８〜２１０を介し、Ｌレベルの内
部アドレス信号ＡｉＹＢとなる（図７Ｆ）。ＡｉＹＢ信
号は、ＡｉＹ信号の反転信号である。また、このＬレベ
ルの信号は、２つのインバータ２０３、２０８を介し、
ＬレベルのＡＴＩＤ信号となる（図７Ｈ）。さらに、こ
のＬレベルの信号は、４つのインバータ２０３、２０８
〜２１０および遅延回路１３によって、反転されかつ遅
延されてＨレベルのＡＴＩＣ信号（図７Ｇ）となる。
ンバータ２０３、２０８〜２１０を介し、Ｌレベルの内
部アドレス信号ＡｉＹＢとなる（図７Ｆ）。ＡｉＹＢ信
号は、ＡｉＹ信号の反転信号である。また、このＬレベ
ルの信号は、２つのインバータ２０３、２０８を介し、
ＬレベルのＡＴＩＤ信号となる（図７Ｈ）。さらに、こ
のＬレベルの信号は、４つのインバータ２０３、２０８
〜２１０および遅延回路１３によって、反転されかつ遅
延されてＨレベルのＡＴＩＣ信号（図７Ｇ）となる。
【００２６】このＡＴＩＡ〜ＡＴＩＤ信号およびＣＥ信
号が、ＥＸ−ＯＲ回路２１３を構成する複数のトランジ
スタに印加される。
号が、ＥＸ−ＯＲ回路２１３を構成する複数のトランジ
スタに印加される。
【００２７】ＡＴＩＣおよびＡＴＩＤ信号は、電源電位
とノード１ｎ１との間に並列に接続されたＰＭＯＳｃ，
ＰＭＯＳｄのゲートにそれぞれ印加される。また、ＡＴ
ＩＡおよびＡＴＩＢ信号は、ノード１と出力端子OUTと
の間に並列に接続されるＰＭＯＳａ、ＰＭＯＳｂにそれ
ぞれ印加される。また、ＡＴＩＢおよびＡＴＩＡ信号
は、出力端子OUTとノード２ｎ２との間に直列に接続さ
れたＮＭＯＳｂ、ＮＭＯＳａにそれぞれ印加される。ま
た、ＡＴＩＣおよびＡＴＩＤ信号は、出力端子OUTとノ
ード２ｎ２との間に直列に接続されたＮＭＯＳｃ，ＮＭ
ＯＳｄにそれぞれ印加される。
とノード１ｎ１との間に並列に接続されたＰＭＯＳｃ，
ＰＭＯＳｄのゲートにそれぞれ印加される。また、ＡＴ
ＩＡおよびＡＴＩＢ信号は、ノード１と出力端子OUTと
の間に並列に接続されるＰＭＯＳａ、ＰＭＯＳｂにそれ
ぞれ印加される。また、ＡＴＩＢおよびＡＴＩＡ信号
は、出力端子OUTとノード２ｎ２との間に直列に接続さ
れたＮＭＯＳｂ、ＮＭＯＳａにそれぞれ印加される。ま
た、ＡＴＩＣおよびＡＴＩＤ信号は、出力端子OUTとノ
ード２ｎ２との間に直列に接続されたＮＭＯＳｃ，ＮＭ
ＯＳｄにそれぞれ印加される。
【００２８】また、電源電位と出力端子OUTとの間に接
続されたＰＭＯＳｃｅおよび接地電位とノード２ｎ２と
の間に接続されたＮＭＯＳｃｅには、ＣＥ信号が印加さ
れる。
続されたＰＭＯＳｃｅおよび接地電位とノード２ｎ２と
の間に接続されたＮＭＯＳｃｅには、ＣＥ信号が印加さ
れる。
【００２９】１）このＡＴＩＡ＝Ｌ、ＡＴＩＢ＝Ｈ、Ａ
ＴＩＣ＝Ｌ、ＡＴＩＤ＝Ｈの期間は、ＥＸ−ＯＲ回路２
１３においてＰＭＯＳｃおよびＰＭＯＳａがオン状態と
なるため、ＡＴＤｉＢ信号は、Ｈレベルとなる。２）こ
のＡＴＩＡ＝Ｈ、ＡＴＩＢ＝Ｈ、ＡＴＩＣ＝Ｌ、ＡＴＩ
Ｄ＝Ｌの期間は、ＥＸ−ＯＲ回路２１３においてＮＭＯ
ＳｂおよびＮＭＯＳａがオン状態となる。ここで、ＮＭ
ＯＳｃｅにはＨレベルのＣＥ信号が印可されているた
め、オン状態となっている。従って、ＡＴＤｉＢ信号
は、Ｌレベルとなる。３）このＡＴＩＡ＝Ｈ、ＡＴＩＢ
＝Ｌ、ＡＴＩＣ＝Ｈ、ＡＴＩＤ＝Ｌの期間は、ＥＸ−Ｏ
Ｒ回路２１３においてＰＭＯＳｄおよびＰＭＯＳｂがオ
ン状態となるため、ＡＴＤｉＢ信号は、Ｈレベルとな
る。従って、ＡＴＤｉＢ信号は、Ｈ→Ｌ→Ｈのある一定
の幅を有するパルス信号となる（図７Ｉ）。
ＴＩＣ＝Ｌ、ＡＴＩＤ＝Ｈの期間は、ＥＸ−ＯＲ回路２
１３においてＰＭＯＳｃおよびＰＭＯＳａがオン状態と
なるため、ＡＴＤｉＢ信号は、Ｈレベルとなる。２）こ
のＡＴＩＡ＝Ｈ、ＡＴＩＢ＝Ｈ、ＡＴＩＣ＝Ｌ、ＡＴＩ
Ｄ＝Ｌの期間は、ＥＸ−ＯＲ回路２１３においてＮＭＯ
ＳｂおよびＮＭＯＳａがオン状態となる。ここで、ＮＭ
ＯＳｃｅにはＨレベルのＣＥ信号が印可されているた
め、オン状態となっている。従って、ＡＴＤｉＢ信号
は、Ｌレベルとなる。３）このＡＴＩＡ＝Ｈ、ＡＴＩＢ
＝Ｌ、ＡＴＩＣ＝Ｈ、ＡＴＩＤ＝Ｌの期間は、ＥＸ−Ｏ
Ｒ回路２１３においてＰＭＯＳｄおよびＰＭＯＳｂがオ
ン状態となるため、ＡＴＤｉＢ信号は、Ｈレベルとな
る。従って、ＡＴＤｉＢ信号は、Ｈ→Ｌ→Ｈのある一定
の幅を有するパルス信号となる（図７Ｉ）。
【００３０】また、ＡＴＤ信号は、ＡＴＤｉＢ信号のパ
ルス幅に対応したパルス幅を有する信号となる（図７
Ｊ）。
ルス幅に対応したパルス幅を有する信号となる（図７
Ｊ）。
【００３１】ここでは、ＡＩＮ信号がＬレベルからＨレ
ベルに変化した場合について説明したが、Ｈレベルから
Ｌレベルに変化する場合も同様の動作がなされる。
ベルに変化した場合について説明したが、Ｈレベルから
Ｌレベルに変化する場合も同様の動作がなされる。
【００３２】ところが、外部アドレス信号ＡＩＮにノイ
ズが生じた場合、ＡＴＤ信号がある一定の幅を有するパ
ルス信号とならない。その結果、冗長検出回路１９の出
力がＨレベルに復帰できず、Ｌレベルを維持してしま
う。
ズが生じた場合、ＡＴＤ信号がある一定の幅を有するパ
ルス信号とならない。その結果、冗長検出回路１９の出
力がＨレベルに復帰できず、Ｌレベルを維持してしま
う。
【００３３】以上の動作を図８に示すタイミングチャー
トを用いて詳細に説明する。
トを用いて詳細に説明する。
【００３４】活性化信号ＣＥがＨレベルの状態で（図８
Ａ）、外部アドレス信号ＡＩＮにＬ→Ｈ→Ｌレベルへ瞬
時に変化するようなノイズ（鋸歯状の信号）が生じた場
合（図８Ｂ）、ＡＩＹ信号およびＡＴＩＡ信号が、鋸歯
状の波形となる。しかも、鋸歯のピークはノイズのピー
ク値より減衰された値となる（図８Ｃ、Ｄ）。
Ａ）、外部アドレス信号ＡＩＮにＬ→Ｈ→Ｌレベルへ瞬
時に変化するようなノイズ（鋸歯状の信号）が生じた場
合（図８Ｂ）、ＡＩＹ信号およびＡＴＩＡ信号が、鋸歯
状の波形となる。しかも、鋸歯のピークはノイズのピー
ク値より減衰された値となる（図８Ｃ、Ｄ）。
【００３５】また、この鋸歯状の信号は、第１の遅延回
路１１を介してＡＴＩＢ信号として出力されるが、この
鋸歯状の信号は、第１の遅延回路１１によってさらに減
衰される。従って、ＡＴＩＢ信号は、Ｈレベルのままと
なる（図８Ｅ）。
路１１を介してＡＴＩＢ信号として出力されるが、この
鋸歯状の信号は、第１の遅延回路１１によってさらに減
衰される。従って、ＡＴＩＢ信号は、Ｈレベルのままと
なる（図８Ｅ）。
【００３６】なお、ＡＴＩＣ，ＡＴＩＤ信号は図９で説
明したように、それぞれＡＴＩＢ、ＡＴＩＡ信号のほぼ
反転信号となるため図８においてはそのタイミングを省
略した。
明したように、それぞれＡＴＩＢ、ＡＴＩＡ信号のほぼ
反転信号となるため図８においてはそのタイミングを省
略した。
【００３７】従って、ＡＴＤｉＢ信号は、ＡＴＩＡ信号
がＨレベルになる一瞬に対応して、Ｌレベルとなる（図
８Ｆ）。この時、ＡＴＩＢ＝Ｈ，ＡＴＩＣ＝Ｌ、ＡＴＩ
Ｄ＝Ｌである。
がＨレベルになる一瞬に対応して、Ｌレベルとなる（図
８Ｆ）。この時、ＡＴＩＢ＝Ｈ，ＡＴＩＣ＝Ｌ、ＡＴＩ
Ｄ＝Ｌである。
【００３８】このように、ＡＴＤｉＢ信号は、第１の遅
延回路１１の遅延時間に対応するパルス幅を確保できな
い。
延回路１１の遅延時間に対応するパルス幅を確保できな
い。
【００３９】従って、第２の回路手段であるＯＲ回路１
７から出力されるＡＴＤ信号も、第１の遅延回路１１の
遅延時間に対応するパルス幅を確保できない（図８
Ｇ）。
７から出力されるＡＴＤ信号も、第１の遅延回路１１の
遅延時間に対応するパルス幅を確保できない（図８
Ｇ）。
【００４０】このようなＡＴＤ信号が、冗長検出回路１
９に入力された場合について次に説明する。
９に入力された場合について次に説明する。
【００４１】まず、この冗長検出回路（図５）の出力で
あるＹＲＥ信号は初期レベルのＨレベルに保持されてい
る（図８Ｈの期間Ｉ）。
あるＹＲＥ信号は初期レベルのＨレベルに保持されてい
る（図８Ｈの期間Ｉ）。
【００４２】しかし、ＡｉＹ信号がＬレベルからＨレベ
ルに変化し、冗長検出回路Ｔｒ１のしきい値を越える
と、ＹＲＥはＨレベルからＬレベルに変化する（図８Ｈ
の時刻ｔA）。
ルに変化し、冗長検出回路Ｔｒ１のしきい値を越える
と、ＹＲＥはＨレベルからＬレベルに変化する（図８Ｈ
の時刻ｔA）。
【００４３】ＡＴＤ信号が、一定のパルス幅を有する正
常な信号である場合は、ＡＴＤ信号に応答し、ＹＲＥ信
号がＨレベルに復帰する（図８Ｈの点線部ａ）。しかし
ながら、ＡＴＤ信号が鋸歯状の信号で、Ｌレベルの期間
がほとんどないような信号の場合は、ＹＲＥ信号は、Ｈ
レベルに復帰できず、以後の冗長判断において誤った判
断を招く。
常な信号である場合は、ＡＴＤ信号に応答し、ＹＲＥ信
号がＨレベルに復帰する（図８Ｈの点線部ａ）。しかし
ながら、ＡＴＤ信号が鋸歯状の信号で、Ｌレベルの期間
がほとんどないような信号の場合は、ＹＲＥ信号は、Ｈ
レベルに復帰できず、以後の冗長判断において誤った判
断を招く。
【００４４】次に、図１を用いて説明した本発明の第１
の実施の形態のＡＴＤ回路の動作について、図９に示し
たタイミングチャートを用いて詳細に説明する。
の実施の形態のＡＴＤ回路の動作について、図９に示し
たタイミングチャートを用いて詳細に説明する。
【００４５】図９Ａ〜Ｆについては、図８Ａ〜Ｆで説明
したタイミングと同じであるため説明を省略する。
したタイミングと同じであるため説明を省略する。
【００４６】図９Ｆに示すように、第１の遅延回路１１
の遅延時間に対応するパルス幅を確保できず、鋸歯状の
ＡＴＤｉＢ信号が第１の回路手段（アドレスバッファ回
路）１５から出力され、図３で示したパルス幅増幅回路
２１に入力た場合について説明する。
の遅延時間に対応するパルス幅を確保できず、鋸歯状の
ＡＴＤｉＢ信号が第１の回路手段（アドレスバッファ回
路）１５から出力され、図３で示したパルス幅増幅回路
２１に入力た場合について説明する。
【００４７】ここで、パルス幅増幅回路２１のＮＡＮＤ
回路２１ａ、２１ｂおよび２１ｃはそれぞれＬ、Ｈ、Ｈ
レベルに保持されている。そして、ＡＴＤｉＢ信号がＮ
ＡＮＤ回路２１ａのしきい値を越えるとＮＡＮＤ回路２
１ａは、Ｈレベルを出力し、ＮＡＮＤ回路２１ｂは、Ｌ
レベルを出力する（図９Ｇ，Ｈ）。また、ＮＡＮＤ２１
ａの出力はインバータ２１ｄで反転される。従って、Ａ
ＴＤｉＢ１信号はＬレベルとなる（図９Ｊの時刻ｔ
１）。また、インバータ２１ｄの出力は、遅延回路２１
ｅに入力されるため、このＬレベルの信号（２１ｄの出
力信号）は、遅延時間後にＮＡＮＤ回路２１ｃの出力を
ＨレベルからＬレベルに変化される（図９Ｉの時刻ｔ
２）。このＮＡＮＤ回路２１ｃのＬレベルの出力信号
が、ＮＡＮＤ回路２１ｂに入力されることによって、Ｎ
ＡＮＤ回路２１ａ、２１ｂによるラッチ動作は解除され
る。つまり、このＮＡＮＤ回路２１ｂ出力のＬレベルか
らＨレベルへの変化（図９Ｈの時刻ｔ３）に応答して、
ＡＴＤｉＢ１信号が、ＬレベルからＨレベルに変化する
（図９Ｊの時刻ｔ４）。このＡＴＤｉＢ１信号がＬレベ
ルの期間は、遅延回路２１ｅの遅延期間に対応する。こ
の遅延時間は、第１の回路手段（アドレスバッファ回
路）１５の遅延回路１１、１３の遅延回路と同程度の時
間である。
回路２１ａ、２１ｂおよび２１ｃはそれぞれＬ、Ｈ、Ｈ
レベルに保持されている。そして、ＡＴＤｉＢ信号がＮ
ＡＮＤ回路２１ａのしきい値を越えるとＮＡＮＤ回路２
１ａは、Ｈレベルを出力し、ＮＡＮＤ回路２１ｂは、Ｌ
レベルを出力する（図９Ｇ，Ｈ）。また、ＮＡＮＤ２１
ａの出力はインバータ２１ｄで反転される。従って、Ａ
ＴＤｉＢ１信号はＬレベルとなる（図９Ｊの時刻ｔ
１）。また、インバータ２１ｄの出力は、遅延回路２１
ｅに入力されるため、このＬレベルの信号（２１ｄの出
力信号）は、遅延時間後にＮＡＮＤ回路２１ｃの出力を
ＨレベルからＬレベルに変化される（図９Ｉの時刻ｔ
２）。このＮＡＮＤ回路２１ｃのＬレベルの出力信号
が、ＮＡＮＤ回路２１ｂに入力されることによって、Ｎ
ＡＮＤ回路２１ａ、２１ｂによるラッチ動作は解除され
る。つまり、このＮＡＮＤ回路２１ｂ出力のＬレベルか
らＨレベルへの変化（図９Ｈの時刻ｔ３）に応答して、
ＡＴＤｉＢ１信号が、ＬレベルからＨレベルに変化する
（図９Ｊの時刻ｔ４）。このＡＴＤｉＢ１信号がＬレベ
ルの期間は、遅延回路２１ｅの遅延期間に対応する。こ
の遅延時間は、第１の回路手段（アドレスバッファ回
路）１５の遅延回路１１、１３の遅延回路と同程度の時
間である。
【００４８】このように、パルス幅増幅回路２１を用い
ることによって、外部アドレス信号ＡＴＮが鋸歯状の信
号となっても所望のパルス幅を有するＡＴＤｉＢ１信号
（図９Ｋ）を得ることができる。
ることによって、外部アドレス信号ＡＴＮが鋸歯状の信
号となっても所望のパルス幅を有するＡＴＤｉＢ１信号
（図９Ｋ）を得ることができる。
【００４９】そして、このＡＴＤｉＢ１信号は、第２の
回路手段（ＯＲ回路）１７によって、波形整形され、Ａ
ＴＤ信号として出力される（図９Ｋ）。
回路手段（ＯＲ回路）１７によって、波形整形され、Ａ
ＴＤ信号として出力される（図９Ｋ）。
【００５０】従って、このＡＴＤ信号が、図１１の冗長
検出回路に入力されても、このＡＴＤ信号が一定の期間
Ｌレベルとなっているので、図５中のＴｒ２を動作させ
ることができる。よって、電源電位から電位が供給さ
れ、ＹＲＥ信号はＨレベルに復帰する（図９Ｌの時刻ｔ
A）。
検出回路に入力されても、このＡＴＤ信号が一定の期間
Ｌレベルとなっているので、図５中のＴｒ２を動作させ
ることができる。よって、電源電位から電位が供給さ
れ、ＹＲＥ信号はＨレベルに復帰する（図９Ｌの時刻ｔ
A）。
【００５１】すなわち、正確な冗長判断をすることがで
きる。
きる。
【００５２】また、図１０Ｂに示すように、通常の外部
アドレス信号が入力された場合について説明する。
アドレス信号が入力された場合について説明する。
【００５３】図１０Ａ〜Ｆについては、図７Ａ〜Ｅおよ
びＩで説明したタイミングと同じであるため説明を省略
する。
びＩで説明したタイミングと同じであるため説明を省略
する。
【００５４】図１０Ｆに示すように、一定のパルス幅を
有するＡＴＤｉＢ信号が第１の回路手段（アドレスバッ
ファ回路）１５から出力され、図３で示したパルス幅増
幅回路２１に入力た場合について説明する。
有するＡＴＤｉＢ信号が第１の回路手段（アドレスバッ
ファ回路）１５から出力され、図３で示したパルス幅増
幅回路２１に入力た場合について説明する。
【００５５】ＡＴＤｉＢ信号がＨレベルからＬレベルへ
の変化に対応して、ＡＴＤｉＢ１信号もＨレベルからＬ
レベルに変化する。その後、ＡＴＤｉＢ１信号は、パル
ス幅増幅回路の遅延回路２１ｅの遅延時間じ対応する期
間（ｔ１からｔ２）Ｌレベルを維持した後、Ｈレベルと
なる。詳細な動作については、図３と同様であるため説
明を省略する。
の変化に対応して、ＡＴＤｉＢ１信号もＨレベルからＬ
レベルに変化する。その後、ＡＴＤｉＢ１信号は、パル
ス幅増幅回路の遅延回路２１ｅの遅延時間じ対応する期
間（ｔ１からｔ２）Ｌレベルを維持した後、Ｈレベルと
なる。詳細な動作については、図３と同様であるため説
明を省略する。
【００５６】なお、以上の説明から明らかなように、パ
ルス幅増幅回路は、ＡＴＤｉＢ信号がＮＡＮＤ回路２１
ａのしちい値を越えることができない程度まで減衰して
いる場合は、冗長検出回路１９への信号の供給を禁止す
るという効果をも持つ。
ルス幅増幅回路は、ＡＴＤｉＢ信号がＮＡＮＤ回路２１
ａのしちい値を越えることができない程度まで減衰して
いる場合は、冗長検出回路１９への信号の供給を禁止す
るという効果をも持つ。
【００５７】
【発明の第２の実施の形態】図１１は、本発明の第２の
実施の形態を示すＡＴＤ回路のブロック図である。
実施の形態を示すＡＴＤ回路のブロック図である。
【００５８】第１の実施の形態（図１）では、パルス幅
増幅回路２１を第１の回路手段１５と第２の回路手段１
７との間に設けたが、第２の実施の形態では、パルス幅
増幅回路２１を第２の回路手段１７の出力部に設けてい
る。
増幅回路２１を第１の回路手段１５と第２の回路手段１
７との間に設けたが、第２の実施の形態では、パルス幅
増幅回路２１を第２の回路手段１７の出力部に設けてい
る。
【００５９】従って、第２の回路手段の出力信号ＡＴＢ
ｉＢｏｒがパルス幅増幅回路（図３）のＮＡＮＤ回路２
１ａ，２１ｃの一方の入力端子に入力される。
ｉＢｏｒがパルス幅増幅回路（図３）のＮＡＮＤ回路２
１ａ，２１ｃの一方の入力端子に入力される。
【００６０】第１の実施の形態ではパルス幅増幅回路が
第１の回路手段と１：１で接続されているため、外部ア
ドレスデータのビット数と同じ個数必要である。
第１の回路手段と１：１で接続されているため、外部ア
ドレスデータのビット数と同じ個数必要である。
【００６１】しかし、この第２の実施の形態では、第２
の回路手段と１：１で接続されているため、パルス幅増
幅回路を大幅に削減できる。
の回路手段と１：１で接続されているため、パルス幅増
幅回路を大幅に削減できる。
【００６２】従って、回路面積を小面積化できる。
【００６３】この第２の実施の形態（図１１）のＡＴＤ
回路の動作は、基本的には、第１の実施の形態と同様で
ある。
回路の動作は、基本的には、第１の実施の形態と同様で
ある。
【００６４】ただし、第１の実施の形態ではパルス幅増
幅回路２１には、第１の回路手段から出力されるＡＴＤ
ｉＢ信号が入力されていたのに対し、第２の実施の形態
ではこのＡＴＤｉＢ信号が第２の回路手段（ＯＲ回路）
で処理されたＡＴＤｉＢｏｒ信号が入力される。
幅回路２１には、第１の回路手段から出力されるＡＴＤ
ｉＢ信号が入力されていたのに対し、第２の実施の形態
ではこのＡＴＤｉＢ信号が第２の回路手段（ＯＲ回路）
で処理されたＡＴＤｉＢｏｒ信号が入力される。
【００６５】ＡＴＤｉＢｏｒ信号は、図１２Ｇおよび図
１３Ｇに示した通り、外部アドレス信号にノイズが生
じ、鋸歯状信号となった場合は、鋸歯状の信号となり、
また、外部アドレス信号が正常にＬレベルからＨレベル
に変化した場合は、所望のパルス幅を有する信号となる
（図９のＦおよび図１０ＦのＡＴＤｉＢ信号と同様）。
１３Ｇに示した通り、外部アドレス信号にノイズが生
じ、鋸歯状信号となった場合は、鋸歯状の信号となり、
また、外部アドレス信号が正常にＬレベルからＨレベル
に変化した場合は、所望のパルス幅を有する信号となる
（図９のＦおよび図１０ＦのＡＴＤｉＢ信号と同様）。
【００６６】従って、第２の実施の形態のＡＴＤ回路
は、図９および図１０を用いて説明した動作と同様とな
る。
は、図９および図１０を用いて説明した動作と同様とな
る。
【００６７】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、外部アドレス信号にノイズが生じ、鋸歯状の信
号となっても、所望のパルス幅を有するＡＴＤ信号を出
力することができるので、ＡＴＤ信号が入力される冗長
検出回路等を的確に動作させることができる。
よれば、外部アドレス信号にノイズが生じ、鋸歯状の信
号となっても、所望のパルス幅を有するＡＴＤ信号を出
力することができるので、ＡＴＤ信号が入力される冗長
検出回路等を的確に動作させることができる。
【００６８】さらに、本発明のＡＴＤ回路を、例えばＳ
ＲＡＭ，ＤＲＡＭ等の半導体記憶装置に設けることによ
って、安定なＡＴＤパルスを発生することができる。
ＲＡＭ，ＤＲＡＭ等の半導体記憶装置に設けることによ
って、安定なＡＴＤパルスを発生することができる。
【００６９】また、本発明においては、第１、第２の回
路手段は、上記アドレスバッファ回路図７およびＯＲ回
路図２に限られない。また、パルス幅増幅回路も図８せ
示した構成に限られず、同様な機能を有するものであれ
ばよい。
路手段は、上記アドレスバッファ回路図７およびＯＲ回
路図２に限られない。また、パルス幅増幅回路も図８せ
示した構成に限られず、同様な機能を有するものであれ
ばよい。
【図１】本発明の第１の実施の形態を示すＡＴＤ回路の
ブロック図である。
ブロック図である。
【図２】アドレスバッファ回路図である。
【図３】パルス幅増幅回路図である。
【図４】ＯＲ回路図である。
【図５】冗長検出回路図である。
【図６】比較のためのＡＴＤ回路のブロック図である。
【図７】図６のＡＴＤ回路に正常な信号が入力された場
合のタイミングチャートである。
合のタイミングチャートである。
【図８】図６のＡＴＤ回路にノイズが入力された場合の
タイミングチャートである。
タイミングチャートである。
【図９】図１のＡＴＤ回路にノイズが入力された場合の
タイミングチャートである。
タイミングチャートである。
【図１０】図１のＡＴＤ回路に正常な信号が入力された
場合のタイミングチャートである。
場合のタイミングチャートである。
【図１１】本発明の第２の実施の形態を示すＡＴＤ回路
のブロック図である。
のブロック図である。
【図１２】図１１のＡＴＤ回路にノイズが入力された場
合のタイミングチャートである。
合のタイミングチャートである。
【図１３】図１１のＡＴＤ回路に正常な信号が入力され
た場合のタイミングチャートである。
た場合のタイミングチャートである。
１５ アドレスバッファ回路 １７ ＯＲ回路 １９ 冗長検出回路 ２１ パルス幅増幅回路 ２３ ＡＴＤ回路 ２１ａ、２１ｂ、２１ｃ ＮＡＮＤ回路 ２１ｅ 遅延回路
Claims (5)
- 【請求項１】 （ａ）外部アドレス信号の変化に対応し
て第１のパルス幅を有する第１の出力信号を出力し、 外部アドレス信号が鋸歯状の第１の信号となった場合、
この第１の信号のピーク値より小さいピーク値を有する
鋸歯状の第２の出力信号を出力する第１の回路手段と、 （ｂ）前記第１の回路手段の出力信号のパルス幅を増幅
させるパルス幅増幅回路であって、 前記第１の出力信号が入力された場合、第１のパルス幅
に対応する第２のパルス幅を有する第３の出力信号を出
力し、 前記第２の出力信号が入力された場合、第３のパルス幅
を有する第４の出力信号を出力するパルス幅増幅回路と （ｃ）前記パルス幅増幅回路の出力信号が入力されこの
出力信号を波形整形し、アドレス信号遷移検出信号を出
力する第２の回路手段と、を有することを特徴とするア
ドレス信号遷移検出回路。 - 【請求項２】 前記第１、第２および第３のパルス幅は
ほぼ同じに設定されていることを特徴とする請求項１記
載のアドレス信号遷移検出回路。 - 【請求項３】 前記第１の回路手段は、 活性化信号によって活性化され、外部アドレス信号の反
転信号を出力するＮＯＲ回路と、 前記ＮＯＲ回路の出力と第１の端子との間に接続され、
前記ＮＯＲ回路の出力を反転させた信号を第１の端子に
供給する奇数個のインバータと、 前記ＮＯＲ回路の出力と第２の端子との間に接続され、
前記ＮＯＲ回路の出力を同じレベルの信号を第２の端子
に供給する偶数個のインバータと、前記第１の端子と第
３の端子との間に接続された第１の遅延回路と、前記第
２の端子と第４の端子との間に接続された第２の遅延回
路と、 電源電位と第１ノードとの間に並列に接続され、そのゲ
ートがぞれぞれ第３の端子および第４の端子に接続され
た２つのＰチャネル型ＭＯＳトランジスタと、 第１のノードと出力端子との間に並列に接続され、その
ゲートがそれぞれ第１の端子および第２の端子に接続さ
れた２つのＰチャネル型ＭＯＳトランジスタと、 前記出力端子と第２のノードとの間に直列に接続され、
そのゲートが第１第２の端子に接続された２つのＮチャ
ネル型ＭＯＳトランジスタと、 前記出力端子と第２のノードとの間に直列に接続され、
そのゲートが第３第４の端子に接続された２つのＮチャ
ネル型ＭＯＳトランジスタと、 前記第２のノードと接地電位との間に接続され活性化信
号により駆動されるＮチャネル型ＭＯＳトランジスタ
と、 前記出力端子と電源電位との間に接続され活性化信号に
より駆動されるＰチャネル型ＭＯＳトランジスタと、で
構成されることを特徴とする請求項１記載のアドレス信
号遷移検出回路。 - 【請求項４】 前記パルス幅増幅回路は、 入力端子と、 前記入力端子とその第１の入力部が接続された第１、第
２のＮＡＮＤ回路と、 前記第１、第２のＮＡＮＤ回路の出力部がその第１、第
２の入力部それぞれ接続され、その出力部が前記第１の
ＮＡＮＤ回路の第２の入力部に接続された第３のＡＮＮ
Ｄ回路と、 前記第１のＮＡＮＤ回路の出力部と前記第２のＮＡＮＤ
回路の出力部との間に接続され遅延回路とを有すること
を特徴とする請求項１記載のアドレス信号遷移検出回
路。 - 【請求項５】 （ａ）外部アドレス信号の変化に対応し
て第１のパルス幅を有する第１の出力信号を出力し、 外部アドレス信号が鋸歯状の第１の信号となった場合、
この第１の信号のピーク値より小さいピーク値を有する
鋸歯状の第２の出力信号を出力する第１の回路手段と、 （ｂ）前記第１の回路手段の出力信号が入力されこの出
力信号を波形整形する第２の回路手段であって、 前記第１の出力信号が入力された場合、第１のパルス幅
に対応する第２のパルス幅を有する第３の出力信号を出
力し、 前記第２の出力信号が入力された場合、第２の出力信号
に対応する鋸歯状の第４の出力信号を出力する第２の回
路手段と、 （ｃ）前記第２の回路手段の出力信号のパルス幅を増幅
させるパルス幅増幅回路であって、 前記第３の出力信号が入力された場合、第２のパルス幅
に対応する第３のパルス幅を有するアドレス信号遷移検
出信号を出力し、 前記第４の出力信号が入力された場合、第４のパルス幅
を有するアドレス信号遷移検出信号を出力するパルス幅
増幅回路とを有することを特徴とするアドレス信号遷移
検出回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8149358A JPH0969291A (ja) | 1995-06-19 | 1996-06-11 | アドレス信号遷移検出回路 |
| US08/664,546 US5777492A (en) | 1995-06-19 | 1996-06-17 | Address transition detector circuit |
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15143395 | 1995-06-19 | ||
| JP7-151433 | 1995-06-19 | ||
| JP8149358A JPH0969291A (ja) | 1995-06-19 | 1996-06-11 | アドレス信号遷移検出回路 |
| US08/664,546 US5777492A (en) | 1995-06-19 | 1996-06-17 | Address transition detector circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0969291A true JPH0969291A (ja) | 1997-03-11 |
Family
ID=27319734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8149358A Pending JPH0969291A (ja) | 1995-06-19 | 1996-06-11 | アドレス信号遷移検出回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5777492A (ja) |
| JP (1) | JPH0969291A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0895356A2 (en) * | 1997-07-31 | 1999-02-03 | Sony Corporation | Signal change detection circuit |
| KR100494646B1 (ko) * | 1997-12-11 | 2005-09-08 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 어드레스 천이 검출기 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100234690B1 (ko) * | 1996-07-30 | 1999-12-15 | 김영환 | 입력신호 변화 검출회로 |
| US7268589B2 (en) * | 2005-12-16 | 2007-09-11 | Actel Corporation | Address transition detector for fast flash memory device |
| CN103514934B (zh) * | 2013-10-15 | 2017-01-04 | 中国科学院微电子研究所 | 地址转变信号探测电路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5329188A (en) * | 1991-12-09 | 1994-07-12 | Cray Research, Inc. | Clock pulse measuring and deskewing system and process |
| US5566129A (en) * | 1992-02-28 | 1996-10-15 | Sony Corporation | Semiconductor memory device with address transition detector |
| JP3444975B2 (ja) * | 1994-07-18 | 2003-09-08 | 富士通株式会社 | パルス幅伸長回路 |
| US5638016A (en) * | 1995-04-18 | 1997-06-10 | Cyrix Corporation | Adjustable duty cycle clock generator |
| KR0186093B1 (ko) * | 1995-10-12 | 1999-05-15 | 문정환 | 메모리의 어드레스 천이 검출회로 |
-
1996
- 1996-06-11 JP JP8149358A patent/JPH0969291A/ja active Pending
- 1996-06-17 US US08/664,546 patent/US5777492A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0895356A2 (en) * | 1997-07-31 | 1999-02-03 | Sony Corporation | Signal change detection circuit |
| EP0895356A3 (de) * | 1997-07-31 | 1999-03-17 | Sony Corporation | Signalwechsel-Erkennungsschaltung |
| US6081144A (en) * | 1997-07-31 | 2000-06-27 | Sony Corporation | Signal change detection circuit |
| KR100494646B1 (ko) * | 1997-12-11 | 2005-09-08 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 어드레스 천이 검출기 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5777492A (en) | 1998-07-07 |
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Legal Events
| Date | Code | Title | Description |
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