KR19980076718A - 균등화 신호 발생기 - Google Patents

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Abstract

본 발명은 균등화 신호 발생기에 관한 것으로, 특히 칩의 속도 향상을 위해 균등화 신호(Equalization signal ; EQ)의 펄스폭을 줄이는 과정에서 하나의 어드레스천이검출 신호만 입력되어 발생하는 균등화 신호(EQ) 타이밍의 부족이나, 여러 개의 어드레스천이검출 신호가 중첩되어 입력되므로써 발생하는 균등화 신호(EQ)의 펄스폭이 필요이상 커지는 현상을 방지하기 위해 항상 일정한 펄스폭의 균등화 신호(EQ)를 발생할 수 있는 균등화 신호 발생기에 관한 것이다.

Description

균등화 신호 발생기
본 발명은 균등화 신호 발생기에 관한 것으로, 특히 칩의 속도 향상을 위해 균등화신호(EQ)의 펄스폭을 줄이는 과정에서 하나의 어드레스천이검출 신호만 입력되어 발생하는 균등화 신호(EQ) 타이밍의 부족이나, 여러 개의 어드레스천이검출 신호가 중첩되어 입력되므로써 발생하는 균등화 신호(EQ)의 펄스폭이 필요이상 커지는 현상을 방지하기 위해 항상 일정한 펄스폭의 균등화 신호(EQ)를 발생하기에 적당하도록 한 균등화 신호 발생기에 관한 것이다.
도 1 에 도시된 바와 같이 종래 기술의 신호 발생기는 복수 개의 어드레스 신호(ADD0~ADD N)가 입력되는 복수 개의 어드레스 버퍼(AB0~AB N)와, 그 어드레스 버퍼(AB0~AB N)의 출력이 입력되는 복수 개의 어드레스천이 검출부(AD0~AD N)와, 그 어드레스천이 검출부(AD0~AD N)의 출력이 입력되어 합하여지는 어드레스천이검출 신호 덧셈부(10)와, 그 어드레스천이검출 신호 덧셈부(10)의 출력이 입력되어 균등화 신호(EQ)를 발생시키는 균등화 신호 발생부(20)로 구성된다.
도 2 는 상기 균등화 신호 발생기에서 어드레스천이검출 신호 덧셈부(10)와 균등화 신호 발생부(20) 회로도의 예로써, 그 구성을 설명하면 다음과 같다. 여기서, 상기 복수 개의 어드레스 신호(ADD0~ADD N)는 상세한 구성 설명을 위해 3 개의 어드레스 신호(ADD0, ADD1, ADD2)만이 입력되는 경우를 가정하여 설명한다.
상기 어드레스천이검출 신호 덧셈부(10)는 상기 어드레스천이 검출부(AD0~AD2)에서 출력된 어드레스천이검출 신호(ATD0, ATD1, ATD2)가 입력되어 덧셈신호(ATDS)를 출력하는 노아게이트(NOR)로 구성된다.
상기 균등화 신호 발생기(20)는 상기 어드레스천이검출 신호 덧셈부(10)에서 출력된 덧셈신호(ATDS)를 입력으로 받는 직렬연결된 짝수 개의 인버터(I1~I N)로 구성된 지연부(30)와, 그 지연부(30)에서 출력된 지연신호(DEL) 및 상기 어드레스천이검출 신호 덧셈부(10)에서 출력된 덧셈신호(ATDS)가 입력되어 균등화 신호(EQ)를 발생하는 낸드게이트(NAND)로 구성된다. 여기서, 상기 지연부(30)의 인버터 갯수는 상세한 구성 설명을 위해 단지 4 개의 인버터(I1, I2, I3, I4)만으로 구성된 경우를 가정하여 설명한다.
이와 같이 구성된 종래 균등화 신호 발생기의 동작을 첨부된 도면을 참조하여 설명하면 다음과 같다.
먼저, 도 3a 내지 도 3c 에 도시된 바와 같은 어드레스천이검출 신호(ATD0, ATD1, ATD2)들이 노아게이트(NOR)에 입력되어 도 3e 에 도시된 바와 같은 덧셈신호(ATDS)로 출력된다. 이때, 상기 어드레스천이검출 신호(ATD0, ATD1, ATD2) 중에 하나라도 고전위이면, 상기 덧셈신호(ATDS)는 저전위로되고, 입력된 모든 어드레스천이검출 신호(ATD0, ATD1, ATD2)가 저전위이어야만 상기 덧셈신호(ATDS)가 고전위로 된다.
이어서, 상기 덧셈신호(ATDS)가 균등화 신호 발생부(20)의 지연부(30)와 낸드게이트(NAND)에 입력되어 도 3f 에 도시된 바와 같은 균등화 신호(EQ)가 출력된다. 여기서, 상기 지연부(30)의 출력인 지연신호(DEL)는 상기 지연부(30)의 홀수번째 인버터(I1, I3)는 엔모스 트랜지스터(미도시)의 크기를 작은 비로 하고, 짝수번째 인버터(I2, I4)는 피모스 트랜지스터(미도시)의 크기를 큰 비로 하기 때문에, 상기 지연부(30)에 입력된 덧셈신호(ATDS)가 고전위에서 저전위로 천이될 때 보다 저전위에서 고전위로 천이할 때 더 큰 지연을 한다.
따라서, 상기 덧셈신호(ATDS)가 고전위에서 저전위로 천이하면 상기 지연신호(DEL)가 도 3e 에 도시된 바와 같이 바로 저전위가 되고, 상기 덧셈신호(ATDS)가 저전위에서 고전위로 천이하면 상기 지연신호(DEL)는 매우 긴 지연에 의해 저전위를 유지하는 동안 균등화 신호(EQ)는 고전위를 유지하게 되어 균등화(Equalization)동작을 수행하게 된다.
그러나, 칩의 고속 동작을 위하여 균등화 신호(EQ)의 펄스폭을 줄이는 과정에서 도 4a 내지 도 4c 에 도시된 바와 같이 하나의 어드레스천이검출 신호만 입력되는 경우 도 4f 에 도시된 바와 같이 충분한 펄스폭(TD)을 갖지 못하기 때문에 균등화 동작이 제대로 수행되지 못하게 된다.
또한, 여러 개의 어드레스천이검출 신호가 입력되는 경우, 필요이상으로 균등화 신호(EQ)의 펄스폭이 커지게 되어 칩이 정상 동작할 수 없게 되는 문제점이 발생한다.
따라서, 본 발명의 목적은 일정한 펄스폭의 균등화 신호(EQ)를 유지하여 칩이 정상동작을 하도록 하는 균등화 신호 발생기를 제공하는데 있다.
이와 같은 목적을 달성하기 위하여 본 발명의 균등화 신호 발생기는 복수 개의 어드레스 신호(ADD0~ADD N)가 입력되는 복수 개의 어드레스 버퍼(AB0~AB N)와, 그 어드레스 버퍼(AB0~AB N)의 출력이 입력되는 복수 개의 어드레스천이 검출부(AD0~AD N)와, 그 어드레스천이 검출부(AD0~AD N)의 출력이 입력되어 합하여지는 어드레스천이검출 신호 덧셈부(10)와, 그 어드레스천이검출 신호 덧셈부(10)에서 출력된 덧셈신호(ATDS)가 입력되어 균등화 신호(EQ)를 발생하고, 그 균등화 신호(EQ)를 어드레스천이검출 신호 덧셈부(10)로 출력하는 균등화 신호 발생부(30)로 구성된 것을 특징으로 한다.
도 1 은 종래 기술의 균등화 신호 발생기의 블럭도.
도 2 는 도 1 에 있어서, 어드레스천이검출 신호 덧셈부와 균등화 신호 발생부의 회로도.
도 3 은 도 1 에 있어서, 동작 파형도.
도 4 는 도 1 에 있어서, 하나의 어드레스천이검출 신호만이 입력되어 정상 동작을 하기 위한 균등화 신호(EQ)의 펄스폭(TD)을 만들지 못한 경우의 동작 파형도.
도 5 는 본 발명의 균등화 신호 발생기의 블럭도.
도 6 은 도 5 에 있어서, 어드레스천이검출 신호 덧셈부와 균등화 신호 발생부의 회로도.
도 7 은 도 6 에 있어서, 동작 파형도.
도 8 은 본 발명의 균등화 신호 발생기의 다른 실시예의 블럭도.
도 9 은 본 발명의 균등화 신호 발생기의 또다른 실시예의 블럭도.
본 발명의 균등화 신호 발생기는 도 5 에 도시된 바와 같이 복수 개의 어드레스 신호(ADD0~ADD N)가 입력되는 복수 개의 어드레스 버퍼(AB0~AB N)와, 그 어드레스 버퍼(AB0~AB N)의 출력이 입력되는 복수 개의 어드레스천이 검출부(AD0~AD N)와, 그 어드레스천이 검출부(AD0~AD N)의 출력이 입력되어 합하여지는 어드레스천이검출 신호 덧셈부(10)와, 그 어드레스천이검출 신호 덧셈부(10)에서 출력된 덧셈신호(ATDS)가 입력되어 균등화 신호(EQ)를 발생하고, 그 균등화 신호(EQ)를 어드레스천이검출 신호 덧셈부(10)로 출력하는 균등화 신호 발생부(30)로 구성된다.
도 6 은 본 발명의 균등화 신호 발생기에서, 어드레스천이검출 신호 덧셈부(10)와 균등화 신호 발생부(20) 회로의 예를 나타낸 도면이다.
상기 어드레스천이검출 신호 덧셈부(10)는 제 1, 제 2, 제 3 전송부(11, 12, 13)와, 그 전송부(11, 12, 13)의 출력을 합하는 제 4 노아게이트(NOR4)로 구성된다. 여기서, 상기 제 1 전송부(11)는 상기 제 2, 제 3 전송부(12, 13)의 출력 및 상기 균등화 신호 발생부(20)의 출력이 입력되는 제 1 노아게이트(NOR1)와, 그 제 1 노아게이트(NOR1)의 출력을 반전시키는 제 1 인버터(IN1)와, 제 1 어드레스천이검출 신호(ATD0)가 입력되고, 상기 제 1 노아게이트(NOR1)와 제 1 인버터(IN1)의 출력에 의해 제어되는 제 1 전송게이트(TM1)와, 상기 제 1 인버터(IN1)의 출력이 게이트에, 상기 제 1 전송게이트(TM1)의 출력이 드레인에, 접지전압(VSS)이 소스에 연결된 제 1 엔모스 트랜지스터(NM1)로 구성된다. 또한, 제 2, 제 3 전송부(12, 13)의 회로구성도 상기 제 1 전송부(11)의 회로구성과 같으므로 여기서는 설명하지 않는다.
상기 균등화 신호 발생부(20)는 상기 덧셈신호(ATDS)를 지연하는 직렬연결된 인버터(I1, I2, I3, I4)로 구성된 지연부(30)와, 그 지연부(30)의 출력 및 상기 덧셈신호(ATDS)가 입력되어 균등화 신호(EQ)를 발생하는 낸드게이트(NAND)로 구성된다. 여기서, 상기 지연부(30)의 구성과 특징은 종래 기술의 지연부(30)와 동일하므로 여기서는 더이상 상세히 설명하지 않는다.
이와 같이 구성된 본 발명의 균등화 신호 발생기의 동작을 첨부된 도면을 참조하여 설명하면 다음과 같다. 여기서, 상기 복수 개의 어드레스 신호(ADD0~ADD N)는 상세한 구성 설명을 위해 3개의 어드레스 신호(ADD0, ADD1, ADD2)만이 입력되고, 상기 지연부(30)의 인버터 갯수는 단지 4 개의 인버터(I1, I2, I3, I4)만으로 구성된 경우를 가정하여 설명한다.
먼저, 도 7a 내지 7c 에 도시된 바와 같은 어드레스천이검출 신호(ATD0, ATD1, ATD2) 중 제 1 어드레스첨이검출 신호(ATD0)가 먼저 들어오면 노드(A)가 고전위가 되고, 제 2, 제 3 노아게이트(NOR2, NOR3)와 제 2, 제 3 인버터(IN2, IN3)를 거쳐 노드(E, F)를 고전위로 만들어 다른 어드레스천이검출 신호(ATD1, ATD2)가 들어오는 제 2, 제 3 전송게이트(TM2, TM3)를 오프시킨다. 따라서, 노드(B, C)는 저전위가 된다.
노드(A)가 고전위가 되면, 노드(B, C)가 저전위이기 때문에 도 7j 에 도시된 바와 같이 제 4 노아게이트(NOR4)에서 출력된 덧셈신호(ATDS)는 저전위가 된다.
한편, 상기 덧셈신호(ATDS)는 지연회로(30)에 의해 지연되어 지연신호(DEL)가 출력된다. 이어서, 상기 덧셈신호(ATDS)와 지연신호(DEL)는 낸드게이트(NAND)에 의해 낸딩되어 도 7l 에 도시된 바와 같은 균등화 신호(EQ)로 출력된다. 이때, 덧셈신호(ATDS)가 저전위이기 때문에 균등화 신호(EQ)는 고전위가 된다.
상기 균등화 신호(EQ)는 상기 어드레스천이검출 신호 덧셈부(10)에 피드백(Feedback)되어 노드(D, E, F) 모두를 고전위로 변환한다. 따라서, 노드(A)가 저전위가 되어 덧셈신호(ATDS)는 고전위가 된다. 이때, 지연신호(DEL)는 지연부(30)를 구성하는 인버터의 특성에 의해 덧셈신호(ATDS)가 저전위가 되면, 바로 저전위가 되고, 덧셈신호(ATDS)가 고전위가 될 때는 매우 길게 지연된 후에 고전위로 된다. 따라서, 지연부(30)의 지연이 균등화 신호(EQ)의 펄스폭을 결정하게 된다. 즉, 실제 균등화 2신호(EQ)의 펄스폭을 결정하는 것은 덧셈신호(ATDS)가 저전위가 된 후부터 지연신호(DEL)가 고전위로 변할 때까지의 기간이다.
도 8 은 본 발명의 균등화 신호 발생기의 다른 실시예로써, 어드레스가 입력되는 어드레스 버퍼(AB0~AB N)와, 그 어드레스 버퍼(AB0~AB N)의 출력이 입력되고, 디스에이블 신호(Disable Signal)(DS)에 의해 제어되어 어드레스천이검출 신호(ATD0~ATD N)를 출력하는 어드레스천이 검출부(AD0~AD N)와, 그 어드레스천이 검출부(AD0~AD N)에서 출력된 어드레스천이검출 신호(ATD0~ATD N0를 합하는 어드레스천이검출 신호 덧셈부(10)와, 그 어드레스천이검출 신호 덧셈부(10)에서 출력된 덧셈신호(ATDS)가 입력되어 균등화 신호(EQ)를 발생하는 균등화 신호 발생부(30)로 구성된다.
도 9 는 본 발명의 균등화 신호 발생기의 또다른 실시예로써, 어드레스가 입력되는 어드레스 버퍼(AB0~AB N)와, 그 어드레스 버퍼(AB0~AB N)의 출력이 입력되는 비교부(COM)와, 그 비교기(COM)에서 출력된 인에이블/디스에이블 신호(Enable/Disable Signal)(EN/DS)에 의해 제어되고, 상기 어드레스 버퍼(102)의 출력이 입력되어 어드레스천이검출 신호(ATD0~ATD N)를 출력하는 어드레스천이 검출부(AD0~AD N)와, 그 어드레스천이 검출부(AD0~AD N)에서 출력된 어드레스 천이검출 신호(ATD0~ATD N)를 합하는 어드레스천이검출 신호 덧셈부(10), 그 어드레스천이검출 신호 덧셈부(10)에서 출력된 덧셈신호(ATDS)가 입력되어 균등화 신호(EQ)를 발생하는 균등화 신호 발생부(30)로 구성된다.
항상 일정한 펄스폭의 균등화 신호(EQ)를 발생하게 되므로 칩의 속도 향상을 위해 균등화 신호(EQ)의 펄스폭을 줄임으로 발생되는 하나의 어드레스천이검출 신호만 발생하는 경우에 대한 균등화 신호(EQ)의 타이밍 부족이나, 여러 개의 어드레스천이검출 신호가 중첩하여 균등화 신호(EQ)의 펄스폭이 필요이상 커지는 것을 방지하여 칩이 정상 동작할 수 있는 효과가 있다.

Claims (7)

  1. 복수 개의 어드레스천이검출 신호(ATD0~ATD N)를 출력하는 어드레스천이검출신호 발생부(100)와, 상기 복수 개의 어드레스천이검출 신호(ATD0~ATD N)를 합하여 덧셈신호(ATDS)를 출력하는 어드레스천이검출 신호 덧셈부(10)와, 그 어드레스천이검출 신호 덧셈부(10)에서 출력된 덧셈신호(ATDS)가 입력되어 균등화 신호(EQ)를 출력하고, 그 균등화 신호(EQ)를 어드레스천이검출 신호 덧셈부(10)로 출력하는 균등화 신호 발생부(20)로 구성된 것을 특징으로 하는 균등화 신호 발생기.
  2. 제 1 항에 있어서, 상기 어드레스천이검출 신호 덧셈부(10)는 복수 개의 전송부(11, 12, 13)와, 그 전송부(11, 12, 13)의 출력을 합하는 노아게이트(NOR4)로 구성된 것을 특징으로 하는 균등화 신호 발생기.
  3. 제 2 항에 있어서, 상기 복수개의 전송부(11, 12, 13) 중 어느 하나의 전송부(11)는 다른 전송부(12, 13)의 출력 및 상기 균등화 신호 발생부(20)의 출력이 입력되는 노아게이트(NOR1)와, 그 노아게이트(NOR1)의 출력을 반전시키는 인버터(IN1)와, 상기 어드레스천이검출 신호(ATD0)가 입력되고, 상기 노아게이트(NOR1)와 인버터(IN1)의 출력에 의해 제어되는 전송게이트(TM1)와, 상기 인버터(IN1)의 출력이 게이트에, 상기 전송게이트(TM1)의 출력이 드레인에, 접지전압(VSS)이 소스에 인가된 엔모스 트랜지스터(NM1)로 구성된 것을 특징으로 하는 균등화 신호 발생기.
  4. 제 1 항에 있어서, 상기 균등화 신호 발생부(20)는 상기 어드레스천이검출 신호 덧셈부(10)에서 출력된 덧셈신호(ATDS)를 지연하는 직렬연결된 짝수 개의 인버터(I1, I2, I3, I4)로 구성된 지연부(30)와, 그 지연부(30)에서 출력된 지연신호(DEL) 및 상기 덧셈신호(ATDS)가 입력되어 상기 어드레스천이검출 신호 덧셈부(10)로 균등화 신호(EQ)를 출력하는 낸드게이트(NAND)로 구성된 것을 특징으로 하는 균등화 신호 발생기.
  5. 제 4 항에 있어서, 균등화 신호(EQ)의 펄스폭은 지연부(30)의 지연율에 의해 결정되어지는 것을 특징으로 하는 균등화 신호 발생기.
  6. 복수 개의 어드레스가 입력되는 복수 개의 어드레스 버퍼(AB0~AB N)와, 그 복수개의 어드레스 버퍼(AB0~AB N)의 출력이 입력되고, 디스에이블 신호(DS)에 의해 제어되어 복수 개의 어드레스천이검출 신호(ATD0~ATD N)를 출력하는 복수 개의 어드레스천이 검출부(AD0~AD N)와, 그 복수 개의 어드레스천이 검출부(AD0~AD N)에서 출력된 복수 개의 어드레스천이검출 신호(ATD0~ATD N)를 합하는 어드레스천이검출 신호 덧셈부(10)와, 그 어드레스천이검출 신호 덧셈부(10)에서 출력된 덧셈신호(ATDS)가 입력되어 균등화 신호(EQ)를 발생하는 균등화 신호 발생부(20)로 구성된 것을 특징으로 하는 균등화 신호 발생기.
  7. 복수 개의 어드레스가 입력되는 복수 개의 어드레스 버퍼(AB0~AB N)와, 그 복수개의 어드레스 버퍼(AB0~AB N)의 출력이 입력되는 비교부(COM)와, 그 비교부(COM)에서 출력된 인에이블/디스에이블 신호(EN/DS)에 의해 제어되고, 상기 복수개의 어드레스 버퍼(AB0~AB N)의 출력이 입력되어 복수 개의 어드레스천이검출 신호(ATD0~ATD N)를 출력하는 복수 개의 어드레스천이 검출부(AD0~AD N)와, 그 복수 개의 어드레스천이 검출부(AD0~AD N)에서 출력된 복수 개의 어드레스천이검출 신호(ATD0~ATD N)를 합하는 어드레스천이검출 신호 덧셈부(10)와, 그 어드레스천이검출 신호 덧셈부(10)에서 출력된 덧셈신호(ATDS)가 입력되어 균등화 신호(EQ)를 발생하는 균등화 신호 발생부(20)로 구성된 것을 특징으로 하는 균등화 신호 발생기.
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