KR960042733A - 반도체 기억장치의 데이터 입력회로 - Google Patents

반도체 기억장치의 데이터 입력회로 Download PDF

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KR960042733A
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사와무라 시꼬
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
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    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
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    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

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  • Static Random-Access Memory (AREA)
  • Dram (AREA)

Abstract

〔목적〕
데이터선으로 보내는 펄스화 처리후의 기입펄스 데이터의 서로 전후하는 펄스를 명확하게 분리한다.
〔구성〕
기입 제어신호(회로(1)의 출력)이 인에이블로 된 경우와, 기입제어신호의 인에이블 상태에서 기입 데이터(DIN)가 변화된 경우에, 기입 데이터의 논리레벨에 따라서, 한쌍의 데이터선으로 보내는 제1 및 제2어느 한쪽의 기입펄스 데이터에 기입 펄스를 발생시키는 반도체 기억장치의 데이터 입력회로에 관한 것이다. 기입 제어 신호 및 기입 데이터에 의거하여, 중간적인 기입 펄스 데이터를 형성하는 기입 펄스 발생수단(1∼7)과, 이중간적인 기입 펄스 데이터와 입력된 기입 데이터의 논리연산을 행하여, 한쌍의 데이터선으로 보내는 최종적인 제1 및 제2기입 펄스 데이터를 형성하는 데이터 재입력수단(10),(11)을 설치하고 있다.

Description

반도체 기억장치의 데이터 입력회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 실시예 1의 구성을 나타내는 블럭도.

Claims (5)

  1. 기입제어신호가 인에이블로 된 경우와, 기입 제어신호의 인에이블 상태에 있어서 기입 데이터가 변화된 경우에, 기입 데이터의 논리 레벨에 따라서, 한쌍의 데이터 선에 각각 부여하는 제1 및 제2기입 펄스 데이터의 한쪽에 기입 펄스를 발생시키는 반도체 기억장치의 데이터 입력회로에 있어서, 기입 제어신호 및 기입 데이터에 의거하여, 중간적인 기입 펄스 데이터를 형성하는 기입 펄스·발생수단과, 이 중간적인 기입 펄스 데이터와 입력된 기입 데이터의 논리연산을 행하여, 1쌍의 데이터선에 각각 부여하는 최종적인 제1 및 제2기입 펄스 데이터를 형성하는 데이터 재입력수단을 설치한 것을 특징으로 하는 반도체 기억장치의 데이터 입력회로.
  2. 제1항에 있어서, 상기 기입펄스 발생수단이, 기입제어신호의 인에이블기간에 입력된 기입 데이터로부터 제1 및 제2기입 데이터를 형성하는 기입데이터쌍 작성부와, 이들 제1 및 제2기입 데이터의 각각에 대하여 소정 에지를 검출하여 중간적인 제1 및 제2기입 펄스 데이터를 형성하는 기입 펄스상 발생부로 이루어지고, 상기 데이터 재입력수단이, 중간적인 제1 및 제2기입 펄스 데이터의 각각과, 입력된 기입 데이터의 논리연산을 행하여 최종적인 제1 및 제2기입펄스 데이터를 형성하는 것을 특징으로 하는 반도체 기억장치의 데이터 입력회로.
  3. 제1항에 있어서, 상기 기입펄스 발생수단이, 기입 제어신호의 소정 에지를 검출하였을 때에 펄스 데이타를 출력하는 기입제어 천이 검출부와, 기입제어신호의 인에이블 기간에 입력된 데이터의 소정 에지를 검출하였을 때에 펄스 데이터를 출력하는 기입 데이터 천이 검출부와, 상기 기입제어 천이 검출부로부터의 펄스 데이터와, 상기 기입 데이터 천이검출부로부터의 펄스 데이터를, 이들에 포함되어 있는 펄스의 타이밍을 그대로 포함하도록 합성하여 중간적인 기입 펄스 데이터를 형성하는 펄스 데이터 합성부로 이루어지며, 상기 데이터 재입력 수단이, 상기 펄스 데이터 합성부로부터의 중간적인 기입 펄스 데이터와, 입력된 기입 데이터의 논리연산을 행하여, 최종적인 제1기입 펄스 데이터를 형성하는 제1출력 형성부와, 상기 펄스 데이터 합성부로부터의 중간적인 기입 펄스 데이터와, 입력된 기입 데이터의 상기와는 달리 논리연산을 행하여, 최종적인 제2기입 펄스 데이터를 형성하는 제2출력형성부로 이루어지는 것을 특징으로 하는 반도체 기억장치의 데이티 입력장치.
  4. 제3항에 있어서, 복수 비트의 병렬입력용의 반도체 기억장치의 입력 데이터 입력회로로서, 상기 기입 데이터 천이 검출부, 상기 제1출력 형성부 및 상기 제2출력 형성부를 입력된 병렬 데이터의 각 비트마다 갖는 것을 특징으로 하는 반도체 기억장치의 데이터 입력장치.
  5. 제2항 내지 제4항 중의 어느 한 항에 있어서, 상기 기입펄스 발생수단내에 설치되어 있는 에지 검출구성부분이 지연회로를 이용하는 것으로서, 그 지연회로가, 상승에지에서의 천이특성과 하강 에지에서의 천이특성이 다른 복수의 인버터 게이트를 종속접속하여 구성되어 있는 것을 특징으로 하는 반도체 기억장치의 데이터 입력장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960017507A 1995-05-25 1996-05-22 반도체기억장치의데이터입력회로 KR100303040B1 (ko)

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