JP2590122B2 - 半導体メモリ - Google Patents

半導体メモリ

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Description

【発明の詳細な説明】 〔概要〕 メモリ内部で入力データの遅延を行なう半導体メモリ
に関し、 ライトイネーブル信号の書き込み指示以前の入力デー
タの保持期間TDWを小さく設定できることを目的とし、 入力データを遅延させて内部回路へ出力する遅延回路
を具え、該入力データの書き込みを指示するライトイネ
ーブル信号によって該遅延回路における遅延量を制御
し、該ライトイネーブル信号が非アクティブの期間の遅
延量が常に該ライトイネーブル信号がアクティブの期間
の遅延量よりも大となる様に構成する。
〔産業上の利用分野〕
本発明は半導体メモリに関し、メモリ内部で入力デー
タの遅延を行なう半導体メモリに関する。
メモリへのデータの書き込みは外部回路よりライトイ
ネーブル信号と書き込み用の入力データとが供給されて
行なわれる。
〔従来の技術〕
従来、メモリには外部から第７図（Ａ）に示すライト
イネーブル信号▲▼と、第７図（Ｂ）に示す書き込
み用の入力データDinとが供給される。
ここで、メモリの書き込み動作が終了する信号▲
▼の立上がり時点からデータDinが保持される必要があ
る期間をTDHと表わし、信号▲▼の立上がり時点以
前にデータDinが保持される必要がある期間をTDWと表わ
している。
上記の期間TDHはシステム内のメモリ以外の高速デバ
イスを考慮して小さく設定されており、メモリは内部の
遅延回路を用いて上記データDinを第７図（Ｃ）に示す
如く遅延し、信号▲▼とのタイミングを調整してい
る。
ところで、データDinを出力する例えばCPU等のデバイ
スが高速動作を行なえない場合を考えると、期間TDWは
短いことが要望される。
〔発明が解決しようとする問題点〕
従来のメモリ内部に設けられる遅延回路は第１の信号
であるデータDinを一定期間ΔＴ遅延するだけのもので
ある。
従って、第７図（Ｃ）に示すメモリ内部のデータの期
間TALLはデータDinの期間（TDW＋TDH）と同一であり、
データDinの期間TDHを小さく設定すると期間TDWが大と
なってしまうという問題点があった。
本発明は上記の点に鑑みてなされたものであり、期間
TDWを小さくできる可変遅延回路を提供することを目的
とする。
〔問題点を解決するための手段〕 本発明の半導体メモリは、入力データを遅延させて内
部回路へ出力する遅延回路を具え、 該入力データの書き込みを指示するライトイネーブル
信号によって該遅延回路における遅延量を制御し、該ラ
イトイネーブル信号が非アクティブの期間の遅延量が常
に該ライトイネーブル信号がアクティブの期間の遅延量
よりも大となる様にする。
〔作用〕
本発明の可変遅延回路は、ライトイネーブルの値に応
じて入力データに対する遅延量を異ならしめるため、ラ
イトイネーブル信号の書き込み指示期間の入力データの
遅延量を小とし、ライトイネーブル信号の書き込み指示
終了後の入力データの遅延量を大として、入力データを
伸長し、結果的にライトイネーブル信号の書き込み指示
終了以前の入力データの保持期間（TDW）を小さく設定
できる。
〔実施例〕
第１図は本発明半導体メモリの一実施例のブロック図
を示す。
第１図について説明するに端子１に入来するライトイ
ネーブル信号▲▼は入力バッファ２を介して可変遅
延回路3,ライトアンプ4,センスアンプ５に供給され、端
子６に入来する書き込みデータDinは入力バッファ７を
介して可変遅延回路３に供給される。
可変遅延回路３は信号▲▼のローレベル時に遅延
量を小とし、ハイレベル時に遅延量を大とするもので、
データDinを遅延してライトアンプ４に供給する。
ライトアンプ４は信号▲▼がローレベルで書き込
みを指示するときアクティブとなり、可変遅延回路３よ
りのデータをメモリセルアレイ８に供給する。メモリセ
ルアレイ８は端子９に入来したアドレスが入力バッファ
10よりアドレスデコーダ11に供給され、そのデコード出
力により特定のアドレスのセルを指示されており、この
指示されたセルにライトアンプ４の出力データが書き込
まれる。
また信号▲▼がハイレベルの読み出し時にはメモ
リセルアレイ８のアドレスにより指定されたセルのデー
タがセンスアンプ５により読み出され、出力バッファ12
を介して端子13より出力される。
第２図は可変遅延回路３の第１実施例の回路図を示
す。同図中、端子20には書き込みデータDinが入来し、
端子21にはライトイネーブル信号▲▼が入来する。
データDinは第１図に示す入力バッファ７を構成する
インバータ22,23を経てＰチャンネルFET P1,P2及びＮ
チャンネルFET N1,N2夫々のゲートに供給される。FET
P1,N1とFET P2,N2とは夫々インバータを形成し、こ
れらのFET P1,P2,N1,N2でシュミットトリガ回路25を構
成しており、FET P2,N2のドレイン及びFET N1のソー
スは共通にＮチャンネルFET N3のドレインに接続され
ている。
信号▲▼は入力バッファ２を構成するインバータ
24で反転されてFET N3のゲートに供給され、FET N3の
ソースは電源Vssが供給されている。
また、上記シュミットトリガ回路25の出力端子である
FET P1N1の共通接続されたドレインはＰチャンネルFET
P3,P4及びＮチャンネルFET N4,N5夫々のゲートに接
続されている。これらのFET P3,P4,N4,N5でシュミット
トリガ回路26を構成しており、FET P4,N5のドレイン及
びFET N4のソースは共通にＮチャンネルFET N6のドレ
インに接続されている。FET N6はゲートにインバータ1
4の出力を供給され、ソースに電源Vssを供給されてい
る。
ここで、シュミットトリガ回路25,26夫々はFET N3,N
6夫々が遮断しているとき、第３図（Ａ）に示す入力信
号に対して同図（Ｂ）の実線に示す如く出力の立下がり
の遅延時間は立上がりの遅延時間に対して長い信号を出
力する。また、FET N3,N6夫々が導通しているときには
同図（Ｂ）の破線に示す如く出力の立下がりの遅延時間
が立上がりの遅延時間とほぼ同一の信号を出力する。こ
れはFET N3,N6の導通によりFET N1,N4夫々のソースに
電源Vssが供給されているためである。
このため、データDinが第４図（Ａ）に示す如く入来
して入力バッファのインバータ23より第４図（Ｂ）に示
す波形で出力されたとき、信号▲▼がローレベルで
FET N3,N6が導通していればシュミットトリガ回路25,2
6夫々の出力データは第４図（Ｃ），（Ｄ）夫々に示す
如くなる。これに対して信号▲▼がハイレベルでFE
T N3,N6が遮断していればシュミットトリガ回路25,26
夫々の出力データは第４図（Ｅ），（Ｆ）に示す如くな
り、信号▲▼のレベルに応じて遅延量が変化する。
上記、シュミットトリガ回路26の出力はバッファとし
てのインバータ27,28を経て端子29より次段回路に供給
される。また、インバータ24の出力する信号は端子30よ
り次段回路に供給される。
従って、第５図（Ａ），（Ｂ）に示す如き信号▲
▼，データDin夫々に対して第１図の可変遅延回路の出
力するデータは第５図（Ｃ）に示す如く信号▲▼の
ローレベル時の遅延量ΔT1が信号▲▼のハイレベル
時の遅延量ΔT2よ小さくなり、メモリ内部のデータの期
間TALLは伸長されてデータDinの期間（TDW＋TDH）より
大きくなり、データDinの期間TDHを小さく設定しても、
期間TDWを従来より小さくできる。第６図は可変遅延回
路３の第２実施例の回路図を示す。
同図中、端子35には第１図のインバータ23の出力する
データが入来し、端子36にはインバータ24の出力する反
転された信号WEが入来する。端子35にゲートを接続され
たFET P10,N10はインバータを構成しており、FET P10
のソースは抵抗となるFET P11,P12夫々のドレインに接
続され、FET N10のソースは抵抗となるFET N11,N12に
夫々のドレインに接続されている。FET P11,N11夫々は
常時導通しており、FET P12,N12は夫々、端子36よりの
信号をインバータ37で反転した信号、端子36よりの信号
を供給されており、信号▲▼がローレベルのときの
みFET P12,N12は共に導通する。
FET P10,N10の共通接続されたドレインは出力端子38
に接続されると共にコンデンサC1を介して電源Vssに接
続されている。
ここで、信号▲▼がローレベルでFET P12,N12が
導通しているときはFET P10,N10等の構成するインバー
タに電源から直列に入っている抵抗が小であり、この抵
抗とコンデンサC1による遅延量は小である。また、信号
▲▼がハイレベルでFET P12,N12が遮断していると
きはFET P10,N10等の構成するインバータに電源から直
列に入る抵抗が大であり、この抵抗とコンデンサC1によ
る遅延量は大である。
上記の回路を第２図のシュミットトリガ回路25,26の
代りに用いても第２図の回路と同様にメモリ内部のデー
タの期間TALLをデータDinの期間（TDW＋TDH）より大き
くでき、データDinの期間TDWを従来より小さくできる。
なお、本発明回路は、信号▲▼をロー・アドレス
・ストローブ信号（RAS）又はカラム・アドレス・スト
ローブ信号（CAS）に置き換え、かつ、データDinをアド
レス信号に置き換えても良く、上記実施例に限定されな
い。
ところで、通常の非同期式SRAMは、アドレス入力の切
り換わり前後の期間には信号▲▼をハイレベルにす
る構成とされており、信号▲▼をローレベルに固定
してアドレスを切り換えることはない。なぜなら多数の
アドレス入力が完全に同一時点でトランジェントするこ
とはありえず、実際はアドレス入力の切り替わりにタイ
ミングずれが生じ、設定アドレスから次の設定アドレス
に切り替わる際に目的としないアドレスも一時選択され
るおそれがあるからである。この期間に連続書き込みを
すると、目的としないアドレスに対しても書き込みがな
される危険性が大である。
〔発明の効果〕
上述の如く、本発明の半導体メモリによれば、入力デ
ータを伸長して、ライトイネーブル信号の書き込み指示
終了前の入力データの保持期間を小さく設定でき、実用
上きわめて有用である。
【図面の簡単な説明】
第１図は本発明の半導体メモリの一実施例のブロック
図、 第２図は可変遅延回路の第１実施例の回路図、 第３図は第２図のシュミットトリガ回路の入出力信号波
形図、 第４図は第２図の回路各部の信号波形図、 第５図は第２図の回路の入出力信号波形図、 第６図は可変遅延回路の第２実施例の回路図、 第７図は従来の遅延回路の入出力信号波形図である。 図面中、 ３は可変遅延回路、 ４はライトアンプ、 ８はメモリセルアレイ、 P1〜P4,P10〜P12はＰチャンネルFET、 N1〜N6,N10〜N12はＮチャンネルFET、 C1はコンデンサ を示す。

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】入力データを遅延させて内部回路へ出力す
    る遅延回路を備え、 該遅延回路は、該入力データの書き込みを指示するライ
    トイネーブル信号に応答して遅延量が可変となる様に構
    成され、該ライトイネーブル信号が非ライトを指示する
    信号レベルである期間の遅延量が常に該ライトイネーブ
    ル信号がライトを指示する信号レベルである期間の遅延
    量より大となる様にしたことを特徴とする半導体メモ
    リ。
  2. 【請求項２】前記遅延回路は、 シュミットトリガ回路と、 前記ライトイネーブル信号に応答して、該シュミットト
    リガ回路の内部ノードを電源電位に選択的に接続するス
    イッチ手段とを有し、 該ライトイネーブル信号が非ライトを指示する信号レベ
    ルである期間、該スイッチ手段が非導通となって、該遅
    延回路はシュミットトリガ回路としての動作を行い、該
    ライトイネーブル信号がライトを指示する信号レベルで
    ある期間、該スイッチ手段は導通となって、該遅延回路
    はインバータとしての動作を行なうように構成されてい
    ることを特徴とする請求項１記載の半導体メモリ。
  3. 【請求項３】前記遅延回路は、 インバータと、 該インバータの電源端子と電源線との間に設けられ、前
    記ライトイネーブル信号に応答して抵抗値が可変である
    可変抵抗手段とを有し、 該ライトイネーブル信号が非ライトを指示する信号レベ
    ルである期間、該可変抵抗手段の抵抗値が大となり、該
    ライトイネーブル信号がライトを指示する信号レベルで
    ある期間、該可変抵抗手段の抵抗値が小となるように構
    成されていることを特徴とする請求項１記載の半導体メ
    モリ。
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