KR100335976B1 - 2개또는그이상의메모리블록을가진반도체기억장치및데이터판독방법 - Google Patents

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Abstract

2개 또는 그 이상의 메모리 블록을 갖는 반도체 메모리장치가 개시되어 있다. 개시된 반도체 메모리장치는 제 1 및 제 2 메모리 코어, 제 1 및 제 2 출력회로 및 상기 제 1 및 제 2 출력회로에 각각 접속된 내부 출력선을 구비한다. 제 1 및 제 2 출력회로는 상기 제 1 및 제 2 메모리 코어에 각각 접속되어, 제 1 및 제 2 제어신호에 응답하여 데이터를 출력한다. 개시된 반도체 메모리장치는 제 1 및 제 2 제어신호 발생회로를 더 구비한다. 제 1 및 제 2 제어신호 발생회로는 제 1 및 제 2 출력회로에 접속되어, 제 1 및 제 2 제어신호를 제 1 및 제 2 출력회로에 발생한다. 제 1 및 제 2 제어신호 발생회로는 판독제어신호에 응답하여 활성화상태와 불활성화상태를 전환되는 제 1 및 제 2 판독신호를 수신한다. 제 1 및 제 2 제어신호 발생회로는 제 1 및 제 2 판독신호가 불활성화상태에서 활성화상태로 전환될 때에 소정시간 지연하여 제 1 및 제 2 제어신호를 활성화상태로 전환하고, 제 1 및 제 2 판독신호가 활성화상태에서 불활성화상태로 전환될 때에는 제 1 및 제 2 제어신호를 불활성화상태로 즉시 전환한다.

Description

2개 또는 그 이상의 메모리 블록을 가진 반도체 기억장치 및 데이터 판독방법
본 발명은 복수의 메모리 블록을 갖는 반도체 기억장치에서의 판독기술에 관한 것이다.
2개 또는 그 이상의 메모리 블록을 갖는 메모리에서, 단일 출력노드에 대하여, 복수의 메모리 블록으로부터 순차 데이터를 판독함으로써 액세스 속도를 빨리 할 수 있다. 그 메모리 블록으로부터 순차 데이터를 판독하기 위해, 메모리 블록의출력을 전환한다. 이 전환은, 판독 신호에 의해서 제어된다.
그러나, 그 출력이 전환될 때, 판독신호의 전송지연시간에서의 차에 의해 야기된 동일 시간에서, 메모리 블록으로부터 데이터를 출력할 가능성이 있다. 이 경우, 메모리 블록을 통해서 관통전류가 흐른다. 이 관통전류는 메모리 블록 내에 기억된 내용을 파괴한다고 하는 오동작의 원인이 된다. 또, 이러한 관통전류의 영향을 억제하기 위해, 보다 빠른 액세스 속도를 달성하는 데에는 한계가 있었다.
따라서, 본 발명의 목적은 메모리 블록을 통해서 관통전류를 방지하는 데에 있다.
본 발명의 다른 목적은 액세스 속도의 향상이 가능한 반도체 기억장치를 제공하는 데에 있다.
본 발명의 반도체장치는 제 1 및 제 2 메모리 코어와, 제 1 및 제 2 출력회로와, 제 1 및 제 2 출력회로에 각각 접속된 내부 출력선을 구비한다. 제 1 및 제 2 출력회로는 상기 제 1 및 제 2 메모리 코어에 각각 접속되어, 제 1 및 제 2 제어신호에 응답하여 데이터를 출력한다. 상기 개시된 반도체 메모리장치는 제 1 및 제 2 제어신호 발생회로를 더 구비한다. 제 1 및 제 2 제어신호 발생회로는 제 1 및 제 2 출력회로에 접속되어 제 1 및 제 2 제어신호를 제 1 및 제 2 출력회로에 발생한다. 제 1 및 제 2 제어신호 발생회로는 판독 제어신호에 응답하여 활성화상태와 불활성화상태가 전환되는 제 1 및 제 2 판독신호를 수신한다. 제 1 및 제 2 제어신호 발생회로는 이 제 1 및 제 2 판독신호가 불활성화상태에서 활성화상태로 전환되었을 때에는 소정시간 지연하여 제 1 및 제 2 제어신호를 활성화상태로 전환하고, 제 1 및 제 2 판독신호가 활성화상태에서 불활성화상태로 전환되었을 때에는, 즉시 제 1 및 제 2 제어신호를 불활성화상태로 전환한다.
도 1은 본 발명의 제 1 실시예를 나타내는 회로도,
도 2는 도 1에 나타낸 실시예의 동작 타이밍을 나타내는 타이밍챠트,
도 3은 본 발명의 제 2 실시예를 나타내는 회로도.
* 도면의 주요부분에 대한 부호의 설명*
1: 판독제어신호 발생회로 2: 판독신호 발생회로
10UA: 제 1 메모리 블록 10DA: 제 2 메모리 블록
20: 판독 제어 회로 30U: 출력 제어회로
도 1은 본 발명의 제 1 실시예를 나타내는 회로도이다.
제 1 실시예의 반도체 기억장치는 동일한 구성을 갖는 제 1 기억수단과 제 2 기억수단으로 기능하는 제 1 메모리 블록(10UA)과 제 2 메모리 블록(10DA)을 갖는다. 반도체 메모리장치는 메모리 블록(10UA, 10DA)으로부터 교대로 기억내용을 판독하는 판독 제어수단으로서 기능하는 판독 제어회로(20)를 더 구비한다.
제 1 메모리 블록(10UA)은 데이터를 기억하는 메모리 코어(11U)를 갖는다. 이 메모리 코어(11U)는 복수의 메모리셀을 갖는다. 메모리 코어(11U) 내에 기억된 데이터는 제 1 출력회로를 형성하는 3상태 버퍼(12U1, …, 12Un)를 통해서 내부 출력선(13U1, …, 13Un)에 출력된다. 3상태 버퍼(12Ui)(단, i = 1∼n)는 제 1 출력제어수단으로서 기능하는 출력 제어회로(30U)로부터 발생되는 제어신호(S30U)에 응답하여 ON/OFF된다. 3상태 버퍼(12Ui)에서, 반전 제어단자는 출력 제어회로(30U)로부터 제어신호(S30U)를 수신하고, 비반전 제어단자는 인버터(15Ui)(단, i = 1∼n)를 통해 제어신호(S30U)를 수신한다. 3상태 버퍼(12Ui)의 입력은 메모리 코어(11U)에 접속되고, 그 출력은 내부 출력선(13Ui)(단, i = 1∼n)을 통해 판독 제어회로(20)에 접속된다.
출력 제어회로(30U)는 제 1 판독신호(SG1U)가 인가되는 2개의 직렬 접속된인버터(31U, 32U)로 구성된 제 1 지연회로(35U)를 갖는다. 이 제 1 지연회로(35U)의 출력은 제 1 논리회로인 논리 OR의 NOT회로(이하, "NOR 회로"라고 칭함)(33U)의 제 1 입력에 접속된다. NOR회로(33U)의 제 2 입력에는 제 1 판독신호(SG1U)가 인가된다. NOR회로(33U)의 출력에는 인버터(34U)의 입력이 접속된다. 이 인버터(34U)의 출력으로부터 제어신호(S30U)가 출력된다.
제 2 메모리 블록(10DA)은 제 1 메모리 블록(10UA)과 마찬가지로 데이터를 기억하는 메모리 코어(11D)를 갖는다. 이 메모리 코어(11D)는 복수의 메모리셀을 갖는다. 메모리 코어(11D) 내에 기억된 데이터는 제 2 출력회로를 형성하는 3상태 버퍼(12D1, …, 12Dn)를 통해 내부출력선(13D1, …, 13Dn)에 출력된다. 3상태 버퍼(12Di)(단, i = 1∼n)는 제 2 출력 제어부(30D)로부터 발생된 제어신호(S30D)에 응답하여 ON/OFF된다. 3상태 버퍼(12Di)에 있어서, 반전 제어단자는 출력 제어부(30D)로부터 제어신호(S30D)를 수신하고, 비반전 제어단자는 인버터(15Di)(단, i = 1∼n)를 통해 제어신호(S30D)를 수신한다. 3상태 버퍼(12Di)의 입력은 메모리 코어 (11U)에 접속되고, 그 출력은 내부출력선(13Di)(단, i = 1∼n)을 통해 판독 제어부(20)에 접속된다.
출력 제어부(30D)는 제 2 판독신호(SG1D)가 인가되는 2개의 직렬 접속된 인버터(31D, 32D)로 구성된 제 2 지연회로(35D)를 갖는다. 인버터(32D)의 출력은 제 2 논리회로인 NOR회로(33D)의 제 1 입력에 접속된다. NOR회로(33D)의 제 2 입력에는, 제 2 판독신호(SG1D)가 인가된다. NOR회로(33D)의 출력에는 인버터(34D)의 입력이 접속된다. 인버터(34D)의 출력으로부터 제어신호(S30D)가 출력된다.
제 1 메모리 블록(10UA)의 내부출력선(13Ui) 및 제 2 메모리 블록(10DA)의 내부 출력선(13Di)은 판독 제어회로(20)의 노드 Ni(단, i = 1∼n)에 접속된다. 이 노드 Ni에는, 병렬 접속된 NMOS(21i)와 PMOS(22i)의 한편의 단자가 접속된다. NMOS(21i)의 게이트에는, 판독신호 발생회로(2)로부터 출력된 판독신호(SG2)가 인가되고, PMOS(21i)의 게이트에는, 인버터(23i)를 통해 판독신호(SG2)의 반전신호가 인가된다. 즉, NMOS(21i)와 PMOS(21i)는 출력회로로서 작용한다. NMOS(21i)의 다른 단자와 PMOS(21i)의 다른 단자는 출력논리회로(24i)에 접속된다. 따라서, 제 1 및 제 2 메모리 블록(10UA, 10DA)으로부터 노드Ni에 출력된 데이터는, 판독 신호(SG2)에 응답하여 판독된다.
또한, 판독 제어회로(20)는 판독제어신호 발생회로(1)로부터 발생된 판독제어신호(SG1)에 따라서, 제 1 메모리 블록(10DA)에 제 1 판독신호(SG1D)를 발생한다. 판독 제어회로(20)는 또한 인버터(25)를 통해 제 2 메모리 블록(10UA)에 대한 제 2 판독신호(SG1U)를 발생한다.
도 2는 도 1의 반도체 기억장치의 동작타이밍을 나타내는 타이밍챠트이다. 이하, 도 2를 참조하면서, 도 1의 반도체 기억장치의 동작을 설명한다.
판독제어신호(SG1)에 따라 발생되는 제 1 및 제 2 판독신호(SG1U, SG1D)가 판독 제어부(20)로부터 제 1 및 제 2 메모리 블록(10UA, 10DA)에 각각 공급된다.
시각 t11에서, 제 1 판독신호(SG1U)가 활성화상태(이 실시예에서는 레벨 L)에서 불활성화상태(이 실시예에서는 레벨 H)로 전환되면, 출력제어회로(30U)의 NOR회로(33U)의 출력신호(S33U)는 레벨 L로 전환된다. 신호(S33U)는 인버터(34U)를 통해서 반전되고, 제어신호(S30U)는 레벨 H로 전환된다. 이에 따라, 3상태 버퍼(12Ui)가 오프상태로 되고, 메모리 코어(11U)에서 내부 출력선(13i)으로 출력되는 데이터(DTUi)가 정지되어, 내부 출력선(13Ui)이 하이 임피던스 상태로 된다.
한편, 시각 t11에서, 레벨 H에서 레벨 L로 전환된 제 2 판독신호(SG1D)는 제 2 지연회로(35D)에 의해 지연된다. 제 2 지연회로(35D)의 출력신호(S32D)는 시각 t11에서부터 소정시간 지연되는 t12에서, 레벨 H에서 레벨 L로 전환된다.
시각 t12에서, 제 2 지연회로(35D)의 출력신호(S32D)와 제 2 판독신호(SG1D)는 동시에 레벨 L로 전환되고, NOR회로(33D)의 출력신호(S33D)는 레벨 L에서 신호 H로 전환된다. NOR회로(33D)의 출력신호(S33D)는 인버터(34D)에 의해 반전되어, 제어신호(S30D)는 레벨 L로 된다. 이에 따라, 3상태 버퍼(12Di)는 레벨 L에서 제어신호(S30D)에 응답하여 ON상태로 되고, 데이터(DTDi)는 메모리 코어(11D)에서 내부 출력선(13Di)으로 출력된다.
판독신호(SG2)가 H레벨로 머물러 있는 시각 t13에서 시각 t14까지의 기간동안, 노드 Ni에 출력되어 있는 메모리 코어(11D)로부터의 데이터(DTDi)가 판독되어, 출력 논리회로(24i)에 공급된다.
시각 t15에서, 비록 도 2에는 도시되어 있지 않지만, 제 2 판독신호(SG1D)와 동일한 파형을 갖는 판독 제어신호(SG1)가 반전되면, 제 2 판독신호(SG1D)는 레벨 L에서 레벨 H로 전환된다. 이에 따라, 출력제어회로(30D)의 NOR회로(33D)의 출력신호(S33D)는 레벨 L로 전환된다. 출력제어회로(30D)의 NOR회로(33D)의 출력신호(S33D)는 인버터(34D)에 의해 반전되기 때문에, 제어신호(S30D)는 레벨 H로 된다. 이에 따라, 3상태 버퍼(12Di)는 레벨 H에서 제어신호(S30D)에 응답하여 OFF상태로 되고, 메모리 코어(11D)에서 내부 출력선(13Di)으로 출력되는 데이터(DTDi)는 정지되어, 내부 출력선(13Di)이 하이 임피던스상태로 된다.
시각 t15에서, 레벨 H에서 레벨 L로 전환된 제 1 판독신호(SG1U)는 출력제어회로(30U)의 제 1 지연회로(35U)에 의해 지연된다. 이 때문에, 제 1 지연회로(35U)의 출력신호(S32U)는 시각 t15에서 즉시 L로 전환되지 않는다. 따라서, 제어신호(S30U)는 레벨 H의 상태를 유지하고, 따라서 3상태 버퍼(12Ui)는 오프상태를 유지한다. 메모리 코어(11U)에서 내부 출력선(13Ui)으로 출력되는 데이터(DTUi)는 정지된 상태로 있다.
다음에, 시각 t15로부터 소정시간 지연된 시각 t16에서, 제 1 지연회로(35U)의 출력신호(S32U)가 레벨 H에서 레벨 L로 전환된다. 제 1 판독신호(SG1U)가 레벨 L로 전환되면, NOR회로(33U)의 출력신호(S33U)는 레벨 L에서 레벨 H로 전환된다. NOR회로(33U)의 출력신호(S33U)는 인버터(34U)에 의해 레벨 L에서 제어신호(S30U)로 반전된다. 이에 따라, 3상태 버퍼(12Ui)는 온상태로 되고, 데이터(DTUi)는 메모리 코어(11U)에서 내부 출력선(13Ui)으로 출력된다.
판독신호(SG2)가 레벨 H로 머물러 있는 시각 t17로부터 시각 t18까지의 기간동안, 노드 Ni에 출력된 메모리 코어(11U)로부터의 데이터(DTUi)가 판독되어 출력논리회로(24i)에 공급된다.
상술한 제 1 실시예의 반도체 기억장치는, 제 1 및 제 2 판독신호(SG1U, SG1D)가, 불활성화상태에서 활성화상태로 전환되었을 때에는 소정시간 지연되고,그 신호가 활성화상태에서 불활성화상태로 전환되었을 때에는, 즉시 변경되는 제어신호(S30U, S30D)를 각각 생성하는 출력제어회로(30U, 30D)를 갖는다. 이에 따라, 예를 들면, 도 2의 시각 t11∼t12의 기간동안, 메모리 블록(10UA, 10DA)으로부터의 데이터의 출력이 동시에 정지되어, 관통전류를 방지할 수 있다. 또한, 지연시간을 적절히 선정함으로써, 액세스 타임을 단축하여 메모리 블록에 확실한 메모리 액세스를 행하는 일이 가능하게 된다.
도 3은 본 발명에 따른 제 2 실시예의 반도체 기억장치의 회로도이다. 제 1 실시예를 나타내는 도 1 중의 요소와 공통되는 요소에는 공통의 참조부호가 부착되어 있다.
이 제 2 실시예의 반도체 기억장치에 있어서, 도 1의 메모리 블록(10UA, 10DA) 내의 3상태 버퍼(13Ui, 13Di) 및 인버터(15Ui, 15Di) 대신에, 제 1 출력제어회로(40Ui, 40Di)(단, i = 1∼n)를 메모리블록(10UB, 10DB)에 각각 설치한다. 또, 도 3에서는 제어회로(40Ui, 40Di)를 각각 하나씩만 도시한다. 그러나, 동일한 회로구성을 갖는 제어회로도 있는 다는 것은 명백하다. 또한, 출력제어회로(30U, 30D) 대신에, 버퍼앰프(14U, 14D)를, 각각 메모리 블록(10UB, 10DB)에 설치한다.
출력제어회로(40Ui, 40Di)는 동일한 회로구성을 갖기 때문에, 그들 중 한쪽만의 회로 및 동작을 설명하고 다른 쪽의 설명은 생략한다.
출력제어부(40Ui)는 출력회로를 구성하도록 직렬로 접속된 PMOS(41, 42) 및 NMOS(43, 44)를 갖는다. PMOS(41)의 소스가 전원전위 VCC에 접속되고, NMOS(44)의 소스가 접지전위 GND에 접속된다. PMOS(41)의 드레인에는 PMOS(42)의 소스가 접속된다. PMOS(42)의 게이트에는, 판독제어신호 발생회로(1)로부터 발생된 판독제어신호(SG1)에 응답하여 버퍼앰프(14U)로부터 발생된 판독신호(SG1U)가 인가된다. NMOS(44)의 드레인에는 NMOS(43)의 소스가 접속된다. NMOS(43)의 게이트에는, 판독신호(SG1U)를 반전하여 생성된 신호가 인버터(45)를 통해 인가된다. NMOS(43)의 드레인과 PMOS(42)의 소스는 접속된다.
인버터(45)의 출력에는 지연회로(51)를 구성하도록 직렬 접속된 인버터(46, 47)가 접속된다. 지연회로(51)의 출력, 즉 인버터(47)의 출력에는, 논리 AND의 NOT회로(이하, "NAND 회로"라고 칭함)(48)의 제 1 입력과, 인버터(49)의 입력이 접속된다. 인버터(49)의 출력에는 NOR회로(50)의 제 1 입력이 접속된다. NAND 회로(48)와 NOR회로(50)의 제 2 입력에는, 메모리 코어(11U)의 데이터 출력이 접속된다.
NAND회로(48)의 출력은 PMOS(41)의 게이트에 접속되고, NOR회로(50)의 출력은 NMOS(44)의 게이트에 접속된다. PMOS(42)의 드레인과 NMOS(43)의 소스의 접속부분에는 내부 출력선(13Ui)이 접속된다.
내부 출력선(13Ui)은 판독 제어회로(20)의 노드 Ni(단, i = 1∼n)에 접속된다. 이 노드 Ni에는, 병렬 접속되는 NMOS(21i)와 PMOS(22i)의 한편의 단자가 접속된다. NMOS(21i)의 게이트에는, 판독신호 발생회로(2)로부터 출력된 판독신호(SG2)가 인가되고, PMOS(21i)의 게이트에는 인버터(23i)를 통해 판독신호(SG2)의 반전신호가 인가된다. NMOS(21i)와 PMOS(21i)의 다른 쪽의 단자는 출력논리회로(24i)에 접속된다. 따라서, 메모리 블록(10UB)에서 노드 Ni로 출력된 데이터는 판독신호(SG2)에 응답하여 판독된다.
다음에, 그 동작에 대해서 설명한다.
메모리 블록(10UB)의 판독신호(SG1U)가 활성화레벨 L로 전환되면, PMOS(42) 및 NMOS(43)는 즉시 ON상태로 전환된다. 한편, NAND회로(48)의 제 1 입력에 인가된 신호는, 지연회로(51)를 통해서 공급되기 때문에, 소정시간 지연된 후에 레벨 H로 전환된다. 또, NOR회로(50)의 제 1 입력에 인가된 신호는, 소정시간 지연된 후에 레벨 L로 전환된다. 이 때문에, 판독신호(SG1U)가 활성화된 후, 소정시간이 경과할 때까지, NAND회로(48)의 출력신호는 레벨 H로 유지되고, NOR회로(50)의 출력신호는 레벨 L로 유지된다. 따라서, 이 소정기간동안, PMOS(41)과 NMOS(44)는 OFF상태로 되고, 따라서 내부출력선(13Ui)은 하이 임피던스상태로 된다.
지연회로(51)에 의해서 설정된 지연시간이 경과한 후에, NAND 회로(48)의 제 1 입력에 인가된 신호는 레벨 H로 전환되고, NOR 회로(50)의 제 1 입력에 인가된 신호는 레벨 L로 전환된다. 이것에 의해, 메모리 코어(11U)로부터 출력된 데이터에 따라서, PMOS(41) 또는 NMOS(44) 중 어느 한쪽이 ON상태로 되어, 내부출력선(13Ui)으로 데이터(DTUi)가 출력된다.
판독신호(SG1U)가 불활성화 레벨 H로 전환되면, PMOS(42) 및 NMOS(43)는 즉시 OFF상태로 되고, 내부출력선(13Ui)은 하이 임피던스상태로 된다.
이와 같이, 이 제 2 실시예의 반도체 기억장치는 신호(SG1U, SG1D)가 불활성화상태에서 활성화상태로 전환되었을 때에는 소정시간 지연하여, 메모리 코어(11U, 11D)로부터의 정보를 판독하고, 그 신호가 활성화상태에서 불활성화상태로 전환되었을 때에는, 즉시 메모리 코어(11U, 11D)로부터의 정보판독을 정지시키는 출력제어부(40U, 40D)를 갖는다. 이와 같이, 판독제어신호(SG1)가 전환된 직후의 소정시간동안, 메모리 블록(10UB, 10DB)로부터의 데이터의 출력이 동시에 정지되어, 관통전류를 방지할 수 있다.
또, 각 내부 출력선(13Ui, 13Di)마다 지연회로(51)를 갖기 때문에, 회로소자의 수가 증가되더라도 내부 출력선(13Ui, 13Di)의 각각에 대하여 최적의 지연시간을 제공할 수 있다. 또한, 내부 출력선에 대해서 개별적으로 설치한 지연회로에 의해 액세스 타임을 단축할 수 있고, 메모리 블록에 확실히 액세스할 수 있다. 또, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 정신 및 범위를 벗어나는 일없이 다양한 변형이 가능하다. 이 변형예로서는, 다음 (i)∼(iv)와 같은 것이 있다.
(i) 2개의 메모리 블록(10DA, 10UA) 등을 갖는 반도체 기억장치에 관해서 설명하였다. 그러나, 본 발명은 3개 또는 그 이상의 메모리 블록을 갖는 반도체 기억장치에 대하여도, 적용할 수 있다.
(ii) 지연회로로서 인버터를 사용하였다. 그러나, 소정의 지연시간을 제공하는 한, 어떠한 다른 회로가 사용될 수도 있다.
(iii) 도 1에 나타낸 출력 제어부(30U, 30D)는 회로구성에 한정되지 않는다. 판독신호(SG1U, SG1D)가 활성화되었을 때에 소정의 시간만큼 지연하여 활성화상태의 신호를 출력하고, 이 판독신호(SG1U, SG1D)가 불활성화하였을 때에는 즉시 불활성화상태의 신호를 출력할 수 있는 회로이면, 어떤 다른 회로구성을 사용해도 동일한 효과를 얻을 수 있다.
(iv) 도 3에 나타낸 출력 제어부(40U, 40D)는 이 회로구성에 한정되지 않는다. 판독신호(SG1U, SG1D)가 활성화되었을 때에 소정의 시간만큼 지연하여 데이터를 출력하고, 이 판독신호(SG1U, SG1D)가 불활성화되었을 때에는, 즉시 데이터의 출력을 정지할 수가 있는 회로이면, 어떤 다른 회로구성이라도 동일한 효과를 얻을 수 있다.
상술한 바와 같이, 본 발명에 의하면, 반도체 기억장치는 제 1 판독신호가 활성화되었을 때에는 소정시간 지연되어 데이터를 출력하고, 불활성화되었을 때에는 즉시 데이터의 출력을 정지하는 제 1 출력제어수단과, 제 2 판독신호가 활성화되었을 때에는 소정시간 지연되어 데이터를 출력하고, 불활성화되었을 때에는 즉시 데이터의 출력을 정지하는 제 2 출력제어수단을 구비한다. 이것에 의해 제 1 및 제 2 판독신호를 교대로 활성화하여, 제 1 및 제 2 기억수단으로부터 교대로 데이터를 판독해도, 양쪽 기억수단으로부터 동시에 데이터가 출력될 염려가 없어, 관통전류를 방지할 수 있다.
또, 지연시간을 적절한 값으로 설정하는 것에 의해, 액세스 타임을 단축하여 확실한 메모리 액세스를 행하는 것이 가능하게 된다.
또, 본 발명에 의하면, 지연회로와 논리회로에 의해 판독신호를 지연시켜서, 내부 출력선에 대한 제어신호를 출력하도록 하고 있기 때문에, 출력제어수단의 회로구성을 간소화할 수 있다.

Claims (18)

  1. 복수의 메모리 셀을 각각 갖는 제 1 메모리 코어 및 제 2 메모리 코어와,
    제 1 메모리 코어에 접속되고, 제 1 제어신호에 응답하여 상기 제 1 메모리 코어에 기억된 데이터를 출력하는 복수의 제 1 출력회로와,
    제 2 메모리 코어에 접속되고, 제 2 제어신호에 응답하여 상기 제 2 메모리 코어에 기억된 데이터를 출력하는 복수의 제 2 출력회로와,
    상기 제 1 출력회로 및 상기 제 2 출력회로에 각각 접속된 복수의 내부 출력선과,
    상기 제 1 출력회로에 접속되어 상기 제 1 제어신호를 상기 제 1 출력회로에 발생하고, 판독 제어신호에 응답하여 활성화상태와 불활성화상태가 전환되는 제 1 판독신호를 수신하며, 상기 제 1 판독신호가 불활성화상태에서 활성화상태로 전환되었을 때에는 소정시간 지연하여 상기 제 1 제어신호를 활성화상태로 전환하고, 상기 제 1 판독신호가 활성화상태에서 불활성화상태로 전환되었을 때에는, 즉시 상기 제 1 제어신호를 불활성화상태로 전환하는 제 1 제어신호 발생회로와,
    상기 제 2 출력회로에 접속되어 상기 제 2 제어신호를 상기 제 2 출력회로에 발생하고, 상기 제 1 판독신호가 불활성화상태로 전환되었을 때에는, 활성화상태로 전환된 제 2 판독신호를 수신하며, 상기 제 2 판독신호가 불활성화상태에서 활성화상태로 전환되었을 때에는, 소정시간 지연하여 상기 제 2 제어신호를 활성화상태로 전환하고, 상기 제 2 판독신호가 활성화상태에서 불활성화상태로 전환되었을 때에는, 즉시 상기 제 2 제어신호를 불활성화상태로 전환하는 제 2 제어신호 발생회로를 구비한 것을 특징으로 하는 반도체 기억장치.
  2. 제 1 항에 있어서,
    상기 내부 출력선에 각각 접속된 복수의 공통 출력회로를 더 구비한 것을 특징으로 하는 반도체 기억장치.
  3. 제 1 항에 있어서,
    상기 제 1 출력회로는 제 1 제어신호를 수신하도록 접속된 제어단자와, 상기 제 1 메모리 코어에 접속된 입력단자와, 상기 내부 출력선 중 하나에 접속된 출력단자를 각각 갖는 3상태 버퍼인 것을 특징으로 하는 반도체 기억장치.
  4. 제 1 항에 있어서,
    상기 제 2 출력회로는 제 2 제어신호를 수신하도록 접속된 제어단자와, 상기 제 2 메모리 코어에 접속된 입력단자와, 상기 내부 출력선 중 하나에 접속된 출력단자를 각각 갖는 3상태 버퍼인 것을 특징으로 하는 반도체 기억장치.
  5. 제 1 항에 있어서,
    제 1 및 제 2 제어신호 발생회로는 지연회로 및 논리회로를 각각 포함한 것을 특징으로 하는 반도체 기억장치.
  6. 제 5 항에 있어서,
    논리회로는 NOR회로인 것을 특징으로 하는 반도체 기억장치.
  7. 복수의 메모리 셀을 각각 갖는 제 1 메모리 코어 및 제 2 메모리 코어와;
    상기 제 1 메모리 코어에 접속되어, 제 1 제어신호에 응답하여 상기 제 1 메모리 코어에 기억된 데이터를 출력하며, 그 각각이 활성화상태의 제 1 제어신호에 응답하여 상기 제 1 출력회로를 인에이블하는 인에이블회로와, 제 1 제어신호가 불활성화상태에서 활성화상태로 전환되었을 때에 소정시간 지연하여 불활성화상태에서 활성화상태로 전환되는 활성화상태의 제 1 지연신호에 응답하여 상기 제 1 메모리 코어에 기억된 데이터를 통과시키는 게이트회로를 구비하는 복수의 제 1 출력회로와;
    상기 제 2 메모리 코어에 접속되어, 제 2 제어신호에 응답하여 상기 제 2 메모리 코어에 기억된 데이터를 출력하며, 그 각각이 활성화상태의 제 2 제어신호에 응답하여 상기 제 1 출력회로를 인에이블하는 인에이블회로와, 제 1 제어신호가 불활성화상태에서 활성화상태로 전환되었을 때에 소정시간 지연하여 불활성화상태에서 활성화상태로 전환되는 활성화상태의 제 2 지연신호에 응답하여 상기 제 1 메모리 코어에 기억된 데이터를 통과시키는 게이트회로를 구비하는 복수의 제 2 출력회로와;
    상기 제 1 출력회로와 상기 제 2 출력회로에 각각 접속되어, 상기 제 1 및제 2 출력회로로부터 데이터를 수신하는 복수의 내부 출력선을 구비한 것을 특징으로 하는 반도체 기억장치.
  8. 제 7 항에 있어서,
    제 2 제어신호는 제 1 제어신호의 반전신호인 것을 특징으로 하는 반도체 기억장치.
  9. 제 7 항에 있어서,
    상기 내부 출력선에 각각 접속된 복수의 공통 출력회로를 더 구비한 것을 특징으로 하는 반도체 기억장치.
  10. 제 7 항에 있어서,
    인에이블회로는 제 1 또는 제 2 메모리 코어로부터 데이터를 수신하기 위해 접속된 제 1 단자와, 내부 출력선 중 하나에 접속된 제 2 단자 및, 제 1 또는 제 2 제어신호를 수신하도록 접속된 제어단자를 갖는 트랜지스터를 구비한 것을 특징으로 하는 반도체 기억장치.
  11. 제 7 항에 있어서,
    게이트회로는 제 1 또는 제 2 지연신호를 수신하도록 접속된 제 1 입력단자와, 제 1 또는 제 2 메모리 코어에 접속된 제 2 입력단자 및, 출력단자를 갖는 논리 게이트를 포함한 것을 특징으로 하는 반도체 기억장치.
  12. 제 11 항에 있어서,
    논리 게이트는 NAND 회로인 것을 특징으로 하는 반도체 기억장치.
  13. 제 11 항에 있어서,
    논리 게이트는 NOR 회로인 것을 특징으로 하는 반도체 기억장치.
  14. 공통 출력노드에 대하여 제 1 및 제 2 메모리 코어로부터 데이터를 판독하는 방법에 있어서,
    서로 반전된 관계를 갖고, 활성화상태 및 불활성화상태를 갖는 제 1 및 제 2 판독신호를 발생하는 단계와,
    제 1 판독신호가 활성화상태에서 불활성화상태로 전환되었을 때에는 활성화상태에서 불활성화상태로 전환되며, 제 1 판독신호가 불활성화상태에서 활성화상태로 전환되었을 때에는 소정시간 지연된 후에 불활성화상태에서 활성화상태로 전환되는 제 1 판독제어신호를 제 1 판독신호에 근거하여 발생하는 단계와,
    제 2 판독신호가 활성화상태에서 불활성화상태로 전환되었을 때에는 활성화상태에서 불활성화상태로 전환되며, 제 2 판독신호가 불활성화상태에서 활성화상태로 전환되었을 때에는 소정시간 지연된 후에 불활성화상태에서 활성화상태로 전환되는 제 2 판독제어신호를 제 2 판독신호에 근거하여 발생하는 단계와,
    제 1 판독제어신호에 응답하여 제 1 메모리 코어로부터 데이터를 판독하는 단계와,
    제 2 판독제어신호에 응답하여 제 2 메모리 코어로부터 데이터를 판독하는 단계를 구비한 것을 특징으로 하는 데이터 판독방법.
  15. 제 14 항에 있어서,
    제 1 판독제어신호를 발생하는 단계는,
    제 1 판독신호에 근거하여, 소정시간의 지연을 갖는 제 1 지연신호를 발생하는 단계와,
    제 1 판독신호와 제 1 지연신호의 논리 NOR 기능을 수행하여 제 1 판독제어신호를 얻는 단계를 포함한 것을 특징으로 하는 데이터 판독방법.
  16. 제 14 항에 있어서,
    제 2 판독제어신호를 발생하는 단계는,
    제 2 판독신호에 근거하여, 소정시간의 지연을 갖는 제 2 지연신호를 발생하는 단계와,
    제 2 판독신호와 제 2 지연신호의 논리 NOR 기능을 수행하여 제 2 판독제어신호를 얻는 단계를 포함한 것을 특징으로 하는 데이터 판독방법.
  17. 제 14 항에 있어서,
    제 3 판독제어신호에 응답하여 외부에 대해서 공통 출력노드로부터 데이터를 판독하는 단계를 더 포함한 것을 특징으로 하는 데이터 판독방법.
  18. 제 17 항에 있어서,
    제 3 판독제어신호는 제 1 판독제어신호의 기간보다 짧은 활성화상태의 기간을 갖는 것을 특징으로 하는 데이터 판독방법.
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