JPH10334665A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH10334665A JPH10334665A JP9140766A JP14076697A JPH10334665A JP H10334665 A JPH10334665 A JP H10334665A JP 9140766 A JP9140766 A JP 9140766A JP 14076697 A JP14076697 A JP 14076697A JP H10334665 A JPH10334665 A JP H10334665A
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- 102220477838 Arf-GAP with GTPase, ANK repeat and PH domain-containing protein 11_S33D_mutation Human genes 0.000 description 4
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
-
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- G11—INFORMATION STORAGE
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Abstract
(57)【要約】
【課題】 複数のメモリブロックを有する半導体記憶装
置において、メモリブロック間の貫通電流を防止すると
ともに、アクセス速度の向上を図る。 【解決手段】 メモリブロック１０ＵＡで、読出し信号
ＳＧ１Ｕが“Ｌ”になると、インバータ３１Ｕ，３２Ｕ
で所定時間遅延されて信号Ｓ３２Ｕが“Ｌ”になる。そ
して、制御信号Ｓ３０Ｕが“Ｌ”になり、メモリコア１
１Ｕからのデータが３ステートバッファ１２Ｕｉを介し
て内部出力線１３Ｕｉに出力される。読出し信号ＳＧ１
Ｕが“Ｈ”になると、ＮＯＲ回路３３Ｕの信号Ｓ３３Ｕ
は直ちに“Ｌ”になり、３ステートバッファ１２Ｕｉは
オフ状態になる。メモリブロック１０ＤＡも同様に動作
し、メモリブロック１０ＵＡ，１０ＤＡから同時にデー
タが出力されることが無くなり、メモリブロック間の貫
通電流が防止できる。更に遅延時間を適切に設定するこ
とにより、アクセス速度の向上が可能になる。
置において、メモリブロック間の貫通電流を防止すると
ともに、アクセス速度の向上を図る。 【解決手段】 メモリブロック１０ＵＡで、読出し信号
ＳＧ１Ｕが“Ｌ”になると、インバータ３１Ｕ，３２Ｕ
で所定時間遅延されて信号Ｓ３２Ｕが“Ｌ”になる。そ
して、制御信号Ｓ３０Ｕが“Ｌ”になり、メモリコア１
１Ｕからのデータが３ステートバッファ１２Ｕｉを介し
て内部出力線１３Ｕｉに出力される。読出し信号ＳＧ１
Ｕが“Ｈ”になると、ＮＯＲ回路３３Ｕの信号Ｓ３３Ｕ
は直ちに“Ｌ”になり、３ステートバッファ１２Ｕｉは
オフ状態になる。メモリブロック１０ＤＡも同様に動作
し、メモリブロック１０ＵＡ，１０ＤＡから同時にデー
タが出力されることが無くなり、メモリブロック間の貫
通電流が防止できる。更に遅延時間を適切に設定するこ
とにより、アクセス速度の向上が可能になる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置、
特に複数のメモリブロックを有する半導体記憶装置にお
ける読出し技術に関するものである。
特に複数のメモリブロックを有する半導体記憶装置にお
ける読出し技術に関するものである。
【０００２】
【従来の技術】図２（ａ），（ｂ）は、従来の半導体記
憶装置の概略を示す図であり、同図（ａ）はその構成
図、及び同図（ｂ）は動作タイミングを示す図である。
この半導体記憶装置は、図２（ａ）に示すように、同様
の構成のメモリブロック１０Ｕ，１０Ｄと、これらのメ
モリブロック１０Ｕ，１０Ｄの記憶内容を交互に読出す
読出し制御部２０とを備えている。メモリブロック１０
Ｕは、データを記憶するメモリコア１１Ｕを有してお
り、このメモリコア１１Ｕのデータは、３ステートバッ
ファ１２Ｕ１，…，１２Ｕｎを介して内部出力線１３Ｕ
１，…，１３Ｕｎに、それぞれ出力されるようになって
いる。３ステートバッファ１２Ｕｉ（但し、ｉ＝１〜
ｎ）は、バッファアンプ１４Ｕを介して与えられる読出
し信号ＳＧ１Ｕによってオン／オフ制御されるもので、
その反転制御端子にバッファアンプ１４Ｕの出力信号が
与えられ、非反転制御端子にはバッファアンプ１４Ｕの
出力信号が、インバータ１５Ｕｉを介して与えられてい
る。
憶装置の概略を示す図であり、同図（ａ）はその構成
図、及び同図（ｂ）は動作タイミングを示す図である。
この半導体記憶装置は、図２（ａ）に示すように、同様
の構成のメモリブロック１０Ｕ，１０Ｄと、これらのメ
モリブロック１０Ｕ，１０Ｄの記憶内容を交互に読出す
読出し制御部２０とを備えている。メモリブロック１０
Ｕは、データを記憶するメモリコア１１Ｕを有してお
り、このメモリコア１１Ｕのデータは、３ステートバッ
ファ１２Ｕ１，…，１２Ｕｎを介して内部出力線１３Ｕ
１，…，１３Ｕｎに、それぞれ出力されるようになって
いる。３ステートバッファ１２Ｕｉ（但し、ｉ＝１〜
ｎ）は、バッファアンプ１４Ｕを介して与えられる読出
し信号ＳＧ１Ｕによってオン／オフ制御されるもので、
その反転制御端子にバッファアンプ１４Ｕの出力信号が
与えられ、非反転制御端子にはバッファアンプ１４Ｕの
出力信号が、インバータ１５Ｕｉを介して与えられてい
る。
【０００３】メモリブロック１０Ｄは、メモリブロック
１０Ｕと同様に、データを記憶するメモリコア１１Ｄを
有しており、このメモリコア１１Ｄのデータは、３ステ
ートバッファ１２Ｄ１，…，１２Ｄｎを介して内部出力
線１３Ｄ１，…，１３Ｄｎに、それぞれ出力されるよう
になっている。３ステートバッファ１２Ｄｉは、バッフ
ァアンプ１４Ｄを介して与えられる読出し信号ＳＧ１Ｄ
によってオン／オフ制御されるもので、その反転制御端
子にバッファアンプ１４Ｄの出力信号が与えられ、非反
転制御端子には、バッファアンプ１４Ｄの出力信号がイ
ンバータ１５Ｄｉを介して与えられている。メモリブロ
ック１０Ｕの内部出力線１３Ｕｉ、及びメモリブロック
１０Ｄの内部出力線１３Ｄｉは、読出し制御部２０のノ
ードＮｉに接続されており、このノードＮｉに、並列接
続されたＮチャネルＭＯＳトランジスタ（以下、「ＮＭ
ＯＳ」という）２１ｉとＰチャネルＭＯＳトランジスタ
（以下、「ＰＭＯＳ」という）２２ｉのドレインが接続
されている。ＮＭＯＳ２１ｉのゲートには、読取り信号
ＳＧ２が与えられ、ＰＭＯＳ２１ｉのゲートには、イン
バータ２３ｉを介して読取り信号ＳＧ２が与えられてい
る。ＮＭＯＳ２１ｉとＰＭＯＳ２１ｉのソースは、出力
ロジック回路２４ｉに接続されており、メモリブロック
１０Ｕ，１０ＤからノードＮｉに出力されたデータが、
読取り信号ＳＧ２によって読取られるようになってい
る。
１０Ｕと同様に、データを記憶するメモリコア１１Ｄを
有しており、このメモリコア１１Ｄのデータは、３ステ
ートバッファ１２Ｄ１，…，１２Ｄｎを介して内部出力
線１３Ｄ１，…，１３Ｄｎに、それぞれ出力されるよう
になっている。３ステートバッファ１２Ｄｉは、バッフ
ァアンプ１４Ｄを介して与えられる読出し信号ＳＧ１Ｄ
によってオン／オフ制御されるもので、その反転制御端
子にバッファアンプ１４Ｄの出力信号が与えられ、非反
転制御端子には、バッファアンプ１４Ｄの出力信号がイ
ンバータ１５Ｄｉを介して与えられている。メモリブロ
ック１０Ｕの内部出力線１３Ｕｉ、及びメモリブロック
１０Ｄの内部出力線１３Ｄｉは、読出し制御部２０のノ
ードＮｉに接続されており、このノードＮｉに、並列接
続されたＮチャネルＭＯＳトランジスタ（以下、「ＮＭ
ＯＳ」という）２１ｉとＰチャネルＭＯＳトランジスタ
（以下、「ＰＭＯＳ」という）２２ｉのドレインが接続
されている。ＮＭＯＳ２１ｉのゲートには、読取り信号
ＳＧ２が与えられ、ＰＭＯＳ２１ｉのゲートには、イン
バータ２３ｉを介して読取り信号ＳＧ２が与えられてい
る。ＮＭＯＳ２１ｉとＰＭＯＳ２１ｉのソースは、出力
ロジック回路２４ｉに接続されており、メモリブロック
１０Ｕ，１０ＤからノードＮｉに出力されたデータが、
読取り信号ＳＧ２によって読取られるようになってい
る。
【０００４】更に、読出し制御部２０は、読出し制御信
号ＳＧ１に基づいて、メモリブロック１０Ｄに対して読
出し信号ＳＧ１Ｄを出力するとともに、インバータ２５
を介してメモリブロック１０Ｕに対する読出し信号ＳＧ
１Ｕを出力する機能を有している。例えば、図２（ｂ）
の時刻ｔ１において、読出し信号ＳＧ１Ｄがレベル
“Ｈ”からレベル“Ｌ”へ立下がると、メモリブロック
１０Ｄ内の３ステートバッファ１２Ｄｉがオン状態に制
御され、メモリコア１１Ｄから読出されたデータＤＴＤ
ｉが、内部出力線１３Ｄｉを通してノードＮｉに出力さ
れる。同時に、この時刻ｔ１において、読出し信号ＳＧ
１Ｕが“Ｌ”から“Ｈ”へ立上がるので、メモリブロッ
ク１０Ｕ内の３ステートバッファ１２Ｕｉがオフ状態に
制御され、内部出力線１３Ｕｉに対するメモリコア１１
ＵのデータＤＴＵｉの出力は停止される。そして、時刻
ｔ２から時刻ｔ３までの読取り信号ＳＧ２が“Ｈ”であ
る期間に、ノードＮｉのデータＤＴＤｉが読取られて出
力ロジック回路２４ｉに与えられる。次に、時刻ｔ４に
おいて読出し制御信号ＳＧ１が反転すると、今度はメモ
リブロック１０ＵからのデータＤＴＵｉが、ノードＮｉ
に出力される。このように、読出し制御信号ＳＧ１のレ
ベルによって、メモリブロック１０Ｕ，１０Ｄを交互に
アクセスして、データＤＴＤ，ＤＴＵを読出すようにな
っている。
号ＳＧ１に基づいて、メモリブロック１０Ｄに対して読
出し信号ＳＧ１Ｄを出力するとともに、インバータ２５
を介してメモリブロック１０Ｕに対する読出し信号ＳＧ
１Ｕを出力する機能を有している。例えば、図２（ｂ）
の時刻ｔ１において、読出し信号ＳＧ１Ｄがレベル
“Ｈ”からレベル“Ｌ”へ立下がると、メモリブロック
１０Ｄ内の３ステートバッファ１２Ｄｉがオン状態に制
御され、メモリコア１１Ｄから読出されたデータＤＴＤ
ｉが、内部出力線１３Ｄｉを通してノードＮｉに出力さ
れる。同時に、この時刻ｔ１において、読出し信号ＳＧ
１Ｕが“Ｌ”から“Ｈ”へ立上がるので、メモリブロッ
ク１０Ｕ内の３ステートバッファ１２Ｕｉがオフ状態に
制御され、内部出力線１３Ｕｉに対するメモリコア１１
ＵのデータＤＴＵｉの出力は停止される。そして、時刻
ｔ２から時刻ｔ３までの読取り信号ＳＧ２が“Ｈ”であ
る期間に、ノードＮｉのデータＤＴＤｉが読取られて出
力ロジック回路２４ｉに与えられる。次に、時刻ｔ４に
おいて読出し制御信号ＳＧ１が反転すると、今度はメモ
リブロック１０ＵからのデータＤＴＵｉが、ノードＮｉ
に出力される。このように、読出し制御信号ＳＧ１のレ
ベルによって、メモリブロック１０Ｕ，１０Ｄを交互に
アクセスして、データＤＴＤ，ＤＴＵを読出すようにな
っている。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
半導体記憶装置では、次のような課題があった。例え
ば、図２（ｂ）の時刻ｔ１，ｔ４等でメモリブロック１
０Ｕ，１０Ｄの出力が切替わる時に、これらのメモリブ
ロック１０Ｕ，１０Ｄ内の読出し信号ＳＧ１Ｕ，ＳＧ１
Ｄの伝送遅延時間の相違により、メモリブロック１０
Ｕ，１０Ｄの両方から同時にデータがノードＮｉに出力
されるおそれがある。その場合、メモリブロック１０Ｕ
とメモリブロック１０Ｄとの間に貫通電流が流れ、例え
ば、記憶内容を破壊するといった誤動作の原因となる。
また、このような貫通電流の影響を抑制するために、ア
クセス速度の向上には限界が生じていた。本発明は、前
記従来技術が持っていた課題を解決し、メモリブロック
１０Ｕ，１０Ｄ間の貫通電流を防止し、アクセス速度の
向上が可能な半導体記憶装置を提供するものである。
半導体記憶装置では、次のような課題があった。例え
ば、図２（ｂ）の時刻ｔ１，ｔ４等でメモリブロック１
０Ｕ，１０Ｄの出力が切替わる時に、これらのメモリブ
ロック１０Ｕ，１０Ｄ内の読出し信号ＳＧ１Ｕ，ＳＧ１
Ｄの伝送遅延時間の相違により、メモリブロック１０
Ｕ，１０Ｄの両方から同時にデータがノードＮｉに出力
されるおそれがある。その場合、メモリブロック１０Ｕ
とメモリブロック１０Ｄとの間に貫通電流が流れ、例え
ば、記憶内容を破壊するといった誤動作の原因となる。
また、このような貫通電流の影響を抑制するために、ア
クセス速度の向上には限界が生じていた。本発明は、前
記従来技術が持っていた課題を解決し、メモリブロック
１０Ｕ，１０Ｄ間の貫通電流を防止し、アクセス速度の
向上が可能な半導体記憶装置を提供するものである。
【０００６】
【課題を解決するための手段】前記課題を解決するた
め、本発明の内の第１の発明は、第１の読出し信号に基
づいて第１の記憶内容を読出し、第１の内部出力線に出
力する第１の記憶手段と、第２の読出し信号に基づいて
第２の記憶内容を読出し、第２の内部出力線に出力する
第２の記憶手段と、前記第１及び第２の内部出力線に共
通に接続され、前記第１及び第２の読出し信号を交互に
連続して活性化して前記第１及び第２の記憶手段に与え
ることにより、該第１または第２の記憶手段から出力さ
れた記憶内容を順次読出す読出し制御手段とを備えた半
導体記憶装置において、次のような第１及び第２の出力
制御手段を備えている。第１の出力制御手段は、前記第
１の読出し信号が活性化したときには、所定の時間遅れ
て前記第１の記憶内容を前記第１の内部出力線に出力
し、該第１の読出し信号が不活性化したときには、直ち
に該第１の記憶内容の該第１の内部出力線への出力を停
止させるためのものである。また、第２の出力制御手段
は、前記第２の読出し信号が活性化したときには、所定
の時間遅れて前記第２の記憶内容を前記第２の内部出力
線に出力し、該第２の読出し信号が不活性化したときに
は、直ちに該第２の記憶内容の該第２の内部出力線への
出力を停止させるためのものである。
め、本発明の内の第１の発明は、第１の読出し信号に基
づいて第１の記憶内容を読出し、第１の内部出力線に出
力する第１の記憶手段と、第２の読出し信号に基づいて
第２の記憶内容を読出し、第２の内部出力線に出力する
第２の記憶手段と、前記第１及び第２の内部出力線に共
通に接続され、前記第１及び第２の読出し信号を交互に
連続して活性化して前記第１及び第２の記憶手段に与え
ることにより、該第１または第２の記憶手段から出力さ
れた記憶内容を順次読出す読出し制御手段とを備えた半
導体記憶装置において、次のような第１及び第２の出力
制御手段を備えている。第１の出力制御手段は、前記第
１の読出し信号が活性化したときには、所定の時間遅れ
て前記第１の記憶内容を前記第１の内部出力線に出力
し、該第１の読出し信号が不活性化したときには、直ち
に該第１の記憶内容の該第１の内部出力線への出力を停
止させるためのものである。また、第２の出力制御手段
は、前記第２の読出し信号が活性化したときには、所定
の時間遅れて前記第２の記憶内容を前記第２の内部出力
線に出力し、該第２の読出し信号が不活性化したときに
は、直ちに該第２の記憶内容の該第２の内部出力線への
出力を停止させるためのものである。
【０００７】第２の発明は、第１の発明における第１の
出力制御手段を、前記第１の読出し信号を所定時間遅延
させて第１の遅延読出し信号を出力する第１の遅延回路
と、前記第１の読出し信号と前記第１の遅延読出し信号
とが同時に活性化しているときだけ第１の制御信号を活
性化させて出力する第１の論理回路と、前記第１の制御
信号が活性化しているときに前記第１の記憶内容を前記
第１の内部出力線に出力し、該第１の制御信号が不活性
化したときには、該第１の内部出力線との接続を切断す
る第１の出力回路とで構成している。更に、第２の出力
制御手段を、前記第２の読出し信号を所定時間遅延させ
て第２の遅延読出し信号を出力する第２の遅延回路と、
前記第２の読出し信号と前記第２の遅延読出し信号とが
同時に活性化しているときだけ第２の制御信号を活性化
させて出力する第２の論理回路と、前記第２の制御信号
が活性化しているときに前記第２の記憶内容を前記第２
の内部出力線に出力し、該第２の制御信号が不活性化し
たときには該第２の内部出力線との接続を切断する第２
の出力回路とで構成している。第１の発明によれば、以
上のように半導体記憶装置を構成したので、次のような
作用が行われる。
出力制御手段を、前記第１の読出し信号を所定時間遅延
させて第１の遅延読出し信号を出力する第１の遅延回路
と、前記第１の読出し信号と前記第１の遅延読出し信号
とが同時に活性化しているときだけ第１の制御信号を活
性化させて出力する第１の論理回路と、前記第１の制御
信号が活性化しているときに前記第１の記憶内容を前記
第１の内部出力線に出力し、該第１の制御信号が不活性
化したときには、該第１の内部出力線との接続を切断す
る第１の出力回路とで構成している。更に、第２の出力
制御手段を、前記第２の読出し信号を所定時間遅延させ
て第２の遅延読出し信号を出力する第２の遅延回路と、
前記第２の読出し信号と前記第２の遅延読出し信号とが
同時に活性化しているときだけ第２の制御信号を活性化
させて出力する第２の論理回路と、前記第２の制御信号
が活性化しているときに前記第２の記憶内容を前記第２
の内部出力線に出力し、該第２の制御信号が不活性化し
たときには該第２の内部出力線との接続を切断する第２
の出力回路とで構成している。第１の発明によれば、以
上のように半導体記憶装置を構成したので、次のような
作用が行われる。
【０００８】第１の読出し信号が活性化し、同時に第２
の読出し信号が不活性化したときに、第２の記憶手段か
ら第２の内部出力線に出力されていた第２の記憶内容は
第２の出力制御手段によって直ちに停止させられる。一
方、第１の出力制御手段によって、所定の時間遅れて、
第１の記憶手段から第１の記憶内容が第１の内部出力線
に出力される。逆に、第１の読出し信号が不活性化し、
同時に第２の読出し信号が活性化したときには、第１の
記憶手段から第１の内部出力線に出力されていた第１の
記憶内容は第１の出力制御手段によって直ちに停止させ
られる。そして、第２の出力制御手段によって、所定の
時間遅れて、第２の記憶手段から第２の記憶内容が第２
の内部出力線に出力される。第２の発明によれば、第１
の遅延回路によって第１の読出し信号が所定時間だけ遅
延させられて第１の遅延読出し信号が生成され、この第
１の遅延読出し信号と第１の読出し信号とが同時に活性
化しているときだけ第１の制御信号が活性化される。こ
の第１の制御信号によって、第１の出力回路が制御され
るので、第１の読出し信号が活性化した後、所定時間遅
延して第１の記憶手段からの第１の記憶内容が出力され
る。また、第２の記憶内容の出力も同様に所定時間だけ
遅延させられる。
の読出し信号が不活性化したときに、第２の記憶手段か
ら第２の内部出力線に出力されていた第２の記憶内容は
第２の出力制御手段によって直ちに停止させられる。一
方、第１の出力制御手段によって、所定の時間遅れて、
第１の記憶手段から第１の記憶内容が第１の内部出力線
に出力される。逆に、第１の読出し信号が不活性化し、
同時に第２の読出し信号が活性化したときには、第１の
記憶手段から第１の内部出力線に出力されていた第１の
記憶内容は第１の出力制御手段によって直ちに停止させ
られる。そして、第２の出力制御手段によって、所定の
時間遅れて、第２の記憶手段から第２の記憶内容が第２
の内部出力線に出力される。第２の発明によれば、第１
の遅延回路によって第１の読出し信号が所定時間だけ遅
延させられて第１の遅延読出し信号が生成され、この第
１の遅延読出し信号と第１の読出し信号とが同時に活性
化しているときだけ第１の制御信号が活性化される。こ
の第１の制御信号によって、第１の出力回路が制御され
るので、第１の読出し信号が活性化した後、所定時間遅
延して第１の記憶手段からの第１の記憶内容が出力され
る。また、第２の記憶内容の出力も同様に所定時間だけ
遅延させられる。
【０００９】
【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態を示す半導体記憶装置
の構成図であり、図２の従来の半導体記憶装置と共通の
要素には共通の符号が付されている。この半導体記憶装
置は、同様の構成の第１及び第２の記憶手段（例えば、
メモリブロック）１０ＵＡ，１０ＤＡと、これらのメモ
リブロック１０ＵＡ，１０ＤＡの記憶内容を交互に読出
す読出し制御手段（例えば、読出し制御部）２０とを備
えている。メモリブロック１０ＵＡは、データを記憶す
るメモリコア１１Ｕを有しており、このメモリコア１１
Ｕに記憶されたデータは、第１の出力回路（例えば、３
ステートバッファ）１２Ｕ１，…，１２Ｕｎを介して内
部出力線１３Ｕ１，…，１３Ｕｎに出力されるようにな
っている。３ステートバッファ１２Ｕｉ（但し、ｉ＝１
〜ｎ）は、第１の出力制御手段（例えば、出力制御部）
３０Ｕから与えられる制御信号Ｓ３０Ｕによってオン／
オフ制御されるもので、その反転制御端子には出力制御
部３０Ｕから制御信号Ｓ３０Ｕが、非反転制御端子には
制御信号Ｓ３０Ｕがインバータ１５Ｕｉを介して与えら
れている。
の構成図であり、図２の従来の半導体記憶装置と共通の
要素には共通の符号が付されている。この半導体記憶装
置は、同様の構成の第１及び第２の記憶手段（例えば、
メモリブロック）１０ＵＡ，１０ＤＡと、これらのメモ
リブロック１０ＵＡ，１０ＤＡの記憶内容を交互に読出
す読出し制御手段（例えば、読出し制御部）２０とを備
えている。メモリブロック１０ＵＡは、データを記憶す
るメモリコア１１Ｕを有しており、このメモリコア１１
Ｕに記憶されたデータは、第１の出力回路（例えば、３
ステートバッファ）１２Ｕ１，…，１２Ｕｎを介して内
部出力線１３Ｕ１，…，１３Ｕｎに出力されるようにな
っている。３ステートバッファ１２Ｕｉ（但し、ｉ＝１
〜ｎ）は、第１の出力制御手段（例えば、出力制御部）
３０Ｕから与えられる制御信号Ｓ３０Ｕによってオン／
オフ制御されるもので、その反転制御端子には出力制御
部３０Ｕから制御信号Ｓ３０Ｕが、非反転制御端子には
制御信号Ｓ３０Ｕがインバータ１５Ｕｉを介して与えら
れている。
【００１０】出力制御部３０Ｕは、読出し信号ＳＧ１Ｕ
が与えられる第１の遅延回路（例えば、縦続接続された
インバータ）３１Ｕ，３２Ｕを有しており、このインバ
ータ３２Ｕの出力側が第１の論理回路（例えば、論理和
の否定回路、以下、「ＮＯＲ回路」という）３３Ｕの第
１の入力側に接続されている。ＮＯＲ回路３３Ｕの第２
の入力側には、読出し信号ＳＧ１Ｕが与えられている。
ＮＯＲ回路３３Ｕの出力側には、インバータ３４Ｕが接
続され、このインバータ３４Ｕから前記制御信号Ｓ３０
Ｕが出力されるようになっている。メモリブロック１０
Ｄは、メモリブロック１０Ｕと同様に、データを記憶す
るメモリコア１１Ｄを有しており、このメモリコア１１
Ｄに記憶されたデータは、第２の出力回路（例えば、３
ステートバッファ）１２Ｄ１，…，１２Ｄｎを介して内
部出力線１３Ｄ１，…，１３Ｄｎに出力されるようにな
っている。３ステートバッファ１２Ｄｉは、第２の出力
制御手段（例えば、出力制御部）３０Ｄから与えられる
制御信号Ｓ３０Ｄによってオン／オフ制御されるもの
で、その反転制御端子に出力制御部３０Ｄから制御信号
Ｓ３０Ｄが、非反転制御端子には制御信号Ｓ３０Ｄがイ
ンバータ１５Ｄｉを介して与えられている。
が与えられる第１の遅延回路（例えば、縦続接続された
インバータ）３１Ｕ，３２Ｕを有しており、このインバ
ータ３２Ｕの出力側が第１の論理回路（例えば、論理和
の否定回路、以下、「ＮＯＲ回路」という）３３Ｕの第
１の入力側に接続されている。ＮＯＲ回路３３Ｕの第２
の入力側には、読出し信号ＳＧ１Ｕが与えられている。
ＮＯＲ回路３３Ｕの出力側には、インバータ３４Ｕが接
続され、このインバータ３４Ｕから前記制御信号Ｓ３０
Ｕが出力されるようになっている。メモリブロック１０
Ｄは、メモリブロック１０Ｕと同様に、データを記憶す
るメモリコア１１Ｄを有しており、このメモリコア１１
Ｄに記憶されたデータは、第２の出力回路（例えば、３
ステートバッファ）１２Ｄ１，…，１２Ｄｎを介して内
部出力線１３Ｄ１，…，１３Ｄｎに出力されるようにな
っている。３ステートバッファ１２Ｄｉは、第２の出力
制御手段（例えば、出力制御部）３０Ｄから与えられる
制御信号Ｓ３０Ｄによってオン／オフ制御されるもの
で、その反転制御端子に出力制御部３０Ｄから制御信号
Ｓ３０Ｄが、非反転制御端子には制御信号Ｓ３０Ｄがイ
ンバータ１５Ｄｉを介して与えられている。
【００１１】出力制御部３０Ｄは、読出し信号ＳＧ１Ｄ
が与えられる第２の遅延回路（例えば、縦続接続された
インバータ）３１Ｄ，３２Ｄを有しており、このインバ
ータ３２Ｄの出力側が第２の論理回路（例えば、ＮＯＲ
回路）３３Ｄの第１の入力側に接続されている。ＮＯＲ
回路３３Ｄの第２の入力側には、読出し信号ＳＧ１Ｄが
与えられている。ＮＯＲ回路３３Ｄの出力側には、イン
バータ３４Ｄが接続され、このインバータ３４Ｄから前
記制御信号Ｓ３０Ｄが出力されるようになっている。メ
モリブロック１０ＵＡの内部出力線１３Ｕｉ（但し、ｉ
＝１〜ｎ）、及びメモリブロック１０ＤＡの内部出力線
１３Ｄｉは、読出し制御部２０のノードＮｉに接続され
ており、このノードＮｉに、並列接続されたＮＭＯＳ２
１ｉとＰＭＯＳ２２ｉのドレインが接続されている、Ｎ
ＭＯＳ２１ｉのゲートには、読取り信号ＳＧ２が与えら
れ、ＰＭＯＳ２１ｉのゲートには、インバータ２３ｉを
介して読取り信号ＳＧ２が与えられている。ＮＭＯＳ２
１ｉとＰＭＯＳ２１ｉのソースは、出力ロジック回路２
４ｉに接続されており、メモリブロック１０Ｕ，１０Ｄ
からノードＮｉに出力されたデータが、読取り信号ＳＧ
２によって読取られるようになっている。
が与えられる第２の遅延回路（例えば、縦続接続された
インバータ）３１Ｄ，３２Ｄを有しており、このインバ
ータ３２Ｄの出力側が第２の論理回路（例えば、ＮＯＲ
回路）３３Ｄの第１の入力側に接続されている。ＮＯＲ
回路３３Ｄの第２の入力側には、読出し信号ＳＧ１Ｄが
与えられている。ＮＯＲ回路３３Ｄの出力側には、イン
バータ３４Ｄが接続され、このインバータ３４Ｄから前
記制御信号Ｓ３０Ｄが出力されるようになっている。メ
モリブロック１０ＵＡの内部出力線１３Ｕｉ（但し、ｉ
＝１〜ｎ）、及びメモリブロック１０ＤＡの内部出力線
１３Ｄｉは、読出し制御部２０のノードＮｉに接続され
ており、このノードＮｉに、並列接続されたＮＭＯＳ２
１ｉとＰＭＯＳ２２ｉのドレインが接続されている、Ｎ
ＭＯＳ２１ｉのゲートには、読取り信号ＳＧ２が与えら
れ、ＰＭＯＳ２１ｉのゲートには、インバータ２３ｉを
介して読取り信号ＳＧ２が与えられている。ＮＭＯＳ２
１ｉとＰＭＯＳ２１ｉのソースは、出力ロジック回路２
４ｉに接続されており、メモリブロック１０Ｕ，１０Ｄ
からノードＮｉに出力されたデータが、読取り信号ＳＧ
２によって読取られるようになっている。
【００１２】更に、読出し制御部２０は、読出し制御信
号ＳＧ１に基づいて、メモリブロック１０ＤＡに対して
読出し信号ＳＧ１Ｄを出力するとともに、インバータ２
５を介してメモリブロック１０ＵＡに対する読出し信号
ＳＧ１Ｕを出力する機能を有している。図３は、図１の
半導体記憶装置の動作タイミングを示す信号波形図であ
る。以下、図３を参照しつつ、図１の半導体記憶装置の
動作を説明する。読出し制御部２０から、読出し制御信
号ＳＧ１に基づいて生成された読出し信号ＳＧ１Ｕ，Ｓ
Ｇ１Ｄが、メモリブロック１０ＵＡ，１０ＤＡにそれぞ
れ与えられる。図３の時刻ｔ１１において、読出し信号
ＳＧ１Ｕが活性化状態（例えば、レベル“Ｌ”）から不
活性化状態（例えば、レベル“Ｈ”）に変化すると、出
力制御部３０ＵのＮＯＲ回路３３Ｕの出力側の信号Ｓ３
３Ｕは“Ｌ”となる。信号Ｓ３３Ｕはインバータ３４Ｕ
で反転されて、制御信号Ｓ３０Ｕが“Ｈ”となる。これ
により、３ステートバッファ１２Ｕｉはオフ状態とな
り、内部出力線１３Ｕｉがハイインピーダンス状態とな
って、メモリコア１１Ｕから内部出力線１３ｉに出力さ
れるデータＤＴＵｉは停止させられる。
号ＳＧ１に基づいて、メモリブロック１０ＤＡに対して
読出し信号ＳＧ１Ｄを出力するとともに、インバータ２
５を介してメモリブロック１０ＵＡに対する読出し信号
ＳＧ１Ｕを出力する機能を有している。図３は、図１の
半導体記憶装置の動作タイミングを示す信号波形図であ
る。以下、図３を参照しつつ、図１の半導体記憶装置の
動作を説明する。読出し制御部２０から、読出し制御信
号ＳＧ１に基づいて生成された読出し信号ＳＧ１Ｕ，Ｓ
Ｇ１Ｄが、メモリブロック１０ＵＡ，１０ＤＡにそれぞ
れ与えられる。図３の時刻ｔ１１において、読出し信号
ＳＧ１Ｕが活性化状態（例えば、レベル“Ｌ”）から不
活性化状態（例えば、レベル“Ｈ”）に変化すると、出
力制御部３０ＵのＮＯＲ回路３３Ｕの出力側の信号Ｓ３
３Ｕは“Ｌ”となる。信号Ｓ３３Ｕはインバータ３４Ｕ
で反転されて、制御信号Ｓ３０Ｕが“Ｈ”となる。これ
により、３ステートバッファ１２Ｕｉはオフ状態とな
り、内部出力線１３Ｕｉがハイインピーダンス状態とな
って、メモリコア１１Ｕから内部出力線１３ｉに出力さ
れるデータＤＴＵｉは停止させられる。
【００１３】一方、時刻ｔ１１において、“Ｈ”から
“Ｌ”に変化した読出し信号ＳＧ１Ｄは、出力制御部３
０Ｄのインバータ３１Ｄ，３２Ｄによって遅延させられ
る。インバータ３２Ｄの出力側の信号Ｓ３２Ｄは、所定
時間遅れた時刻ｔ１２において、“Ｈ”から“Ｌ”に変
化する。時刻ｔ１２において、信号Ｓ３２Ｄと読出し信
号ＳＧ１Ｄがともに“Ｌ”になり、ＮＯＲ回路３３Ｄの
出力側の信号Ｓ３３Ｄは、“Ｌ”から“Ｈ”に変化す
る。信号Ｓ３３Ｄはインバータ３４Ｄで反転され、制御
信号Ｓ３０Ｄが“Ｌ”となる。これにより、３ステート
バッファ１２Ｄｉはオン状態となり、メモリコア１１Ｄ
から内部出力線１３ＤｉにデータＤＴＤｉが出力され
る。そして、時刻ｔ１３から時刻ｔ１４までの読取り信
号ＳＧ２が“Ｈ”である期間に、ノードＮｉに出力され
ているメモリコア１１ＤからのデータＤＴＤｉが読取ら
れて、出力ロジック回路２４ｉに与えられる。時刻ｔ１
５において、読出し制御信号ＳＧ１が反転すると、読出
し信号ＳＧ１Ｄが“Ｌ”から“Ｈ”に変化し、出力制御
部３０ＤのＮＯＲ回路３３Ｄの出力側の信号Ｓ３３Ｄは
“Ｌ”となる。信号Ｓ３３Ｄはインバータ３４Ｄで反転
されて、制御信号Ｓ３０Ｄが“Ｈ”となる。これによ
り、３ステートバッファ１２Ｄｉはオフ状態となり、内
部出力線１３Ｄｉがハイインピーダンス状態となって、
メモリコア１１Ｄから内部出力線１３Ｄｉに出力される
データＤＴＤｉは停止させられる。
“Ｌ”に変化した読出し信号ＳＧ１Ｄは、出力制御部３
０Ｄのインバータ３１Ｄ，３２Ｄによって遅延させられ
る。インバータ３２Ｄの出力側の信号Ｓ３２Ｄは、所定
時間遅れた時刻ｔ１２において、“Ｈ”から“Ｌ”に変
化する。時刻ｔ１２において、信号Ｓ３２Ｄと読出し信
号ＳＧ１Ｄがともに“Ｌ”になり、ＮＯＲ回路３３Ｄの
出力側の信号Ｓ３３Ｄは、“Ｌ”から“Ｈ”に変化す
る。信号Ｓ３３Ｄはインバータ３４Ｄで反転され、制御
信号Ｓ３０Ｄが“Ｌ”となる。これにより、３ステート
バッファ１２Ｄｉはオン状態となり、メモリコア１１Ｄ
から内部出力線１３ＤｉにデータＤＴＤｉが出力され
る。そして、時刻ｔ１３から時刻ｔ１４までの読取り信
号ＳＧ２が“Ｈ”である期間に、ノードＮｉに出力され
ているメモリコア１１ＤからのデータＤＴＤｉが読取ら
れて、出力ロジック回路２４ｉに与えられる。時刻ｔ１
５において、読出し制御信号ＳＧ１が反転すると、読出
し信号ＳＧ１Ｄが“Ｌ”から“Ｈ”に変化し、出力制御
部３０ＤのＮＯＲ回路３３Ｄの出力側の信号Ｓ３３Ｄは
“Ｌ”となる。信号Ｓ３３Ｄはインバータ３４Ｄで反転
されて、制御信号Ｓ３０Ｄが“Ｈ”となる。これによ
り、３ステートバッファ１２Ｄｉはオフ状態となり、内
部出力線１３Ｄｉがハイインピーダンス状態となって、
メモリコア１１Ｄから内部出力線１３Ｄｉに出力される
データＤＴＤｉは停止させられる。
【００１４】一方、時刻ｔ１５において、“Ｈ”から
“Ｌ”に変化した読出し信号ＳＧ１Ｕは、出力制御部３
０Ｕのインバータ３１Ｕ，３２Ｕによって遅延させられ
るので、このインバータ３２Ｕの出力側の信号Ｓ３２Ｕ
は、直ちに“Ｌ”とはならない。このため、制御信号Ｓ
３０Ｕは“Ｈ”の状態を維持するので、３ステートバッ
ファ１２Ｕｉはオフ状態を継続し、メモリコア１１Ｕか
ら内部出力線１３Ｕｉに出力されるデータＤＴＵｉは、
停止されたままとなる。その後、時刻ｔ１５から所定時
間遅れた時刻ｔ１６において、インバータ３２Ｕの出力
側の信号Ｓ３２Ｕが、“Ｈ”から“Ｌ”に変化する。時
刻ｔ１６において、信号Ｓ３２Ｕと読出し信号ＳＧ１Ｕ
がともに“Ｌ”になると、ＮＯＲ回路３３Ｕの出力側の
信号Ｓ３３Ｕは、“Ｌ”から“Ｈ”に変化する。信号Ｓ
３３Ｕはインバータ３４Ｕで反転されて、制御信号Ｓ３
０Ｕが“Ｌ”となる。これにより、３ステートバッファ
１２Ｕｉはオン状態となり、メモリコア１１Ｕから内部
出力線１３ＵｉにデータＤＴＵｉが出力される。
“Ｌ”に変化した読出し信号ＳＧ１Ｕは、出力制御部３
０Ｕのインバータ３１Ｕ，３２Ｕによって遅延させられ
るので、このインバータ３２Ｕの出力側の信号Ｓ３２Ｕ
は、直ちに“Ｌ”とはならない。このため、制御信号Ｓ
３０Ｕは“Ｈ”の状態を維持するので、３ステートバッ
ファ１２Ｕｉはオフ状態を継続し、メモリコア１１Ｕか
ら内部出力線１３Ｕｉに出力されるデータＤＴＵｉは、
停止されたままとなる。その後、時刻ｔ１５から所定時
間遅れた時刻ｔ１６において、インバータ３２Ｕの出力
側の信号Ｓ３２Ｕが、“Ｈ”から“Ｌ”に変化する。時
刻ｔ１６において、信号Ｓ３２Ｕと読出し信号ＳＧ１Ｕ
がともに“Ｌ”になると、ＮＯＲ回路３３Ｕの出力側の
信号Ｓ３３Ｕは、“Ｌ”から“Ｈ”に変化する。信号Ｓ
３３Ｕはインバータ３４Ｕで反転されて、制御信号Ｓ３
０Ｕが“Ｌ”となる。これにより、３ステートバッファ
１２Ｕｉはオン状態となり、メモリコア１１Ｕから内部
出力線１３ＵｉにデータＤＴＵｉが出力される。
【００１５】そして、時刻ｔ１７から時刻ｔ１８までの
読取り信号ＳＧ２が“Ｈ”である期間に、ノードＮｉに
出力されているメモリコア１１ＵからのデータＤＴＵｉ
が読取られて、出力ロジック回路２４ｉに与えられる。
このように、この第１の実施形態の半導体記憶装置は、
読出し信号ＳＧ１Ｕ，ＳＧ１Ｄが、“Ｈ”から“Ｌ”に
変化したときには所定時間遅延して追随し、“Ｌ”から
“Ｈ”に変化したときには、直ちに追随して変化する制
御信号Ｓ３０Ｕ，Ｓ３０Ｄを生成する出力制御部３０
Ｕ，３０Ｄを有している。これにより、例えば、図３の
時刻ｔ１１〜ｔ１２の期間は、メモリブロック１０Ｕ
Ａ，１０ＤＡからのデータの出力がともに停止され、貫
通電流を防止することができる。更に、遅延時間を適切
に選定することにより、アクセスタイムを短縮して確実
なメモリアクセスを行うことが可能になる。
読取り信号ＳＧ２が“Ｈ”である期間に、ノードＮｉに
出力されているメモリコア１１ＵからのデータＤＴＵｉ
が読取られて、出力ロジック回路２４ｉに与えられる。
このように、この第１の実施形態の半導体記憶装置は、
読出し信号ＳＧ１Ｕ，ＳＧ１Ｄが、“Ｈ”から“Ｌ”に
変化したときには所定時間遅延して追随し、“Ｌ”から
“Ｈ”に変化したときには、直ちに追随して変化する制
御信号Ｓ３０Ｕ，Ｓ３０Ｄを生成する出力制御部３０
Ｕ，３０Ｄを有している。これにより、例えば、図３の
時刻ｔ１１〜ｔ１２の期間は、メモリブロック１０Ｕ
Ａ，１０ＤＡからのデータの出力がともに停止され、貫
通電流を防止することができる。更に、遅延時間を適切
に選定することにより、アクセスタイムを短縮して確実
なメモリアクセスを行うことが可能になる。
【００１６】第２の実施形態 図４は、本発明の第２の実施形態を示す半導体記憶装置
の構成図であり、第１の実施形態を示す図１中の要素と
共通の要素には共通の符号が付されている。この第２の
実施形態の半導体記憶装置では、図１のメモリブロック
１０ＵＡ内の３ステートバッファ１３Ｕｉ（但し、ｉ＝
１〜ｎ）及びインバータ１５Ｕｉに代えて第１の出力制
御手段（例えば、出力制御部）４０Ｕｉを、出力制御部
３０Ｕに代えてバッファアンプ１４Ｕを、それぞれ設け
たメモリブロック１０ＵＢを有している。更に、メモリ
ブロック１０ＤＡ内の３ステートバッファ１３Ｄｉ及び
インバータ１５Ｄｉに代えて第２の出力制御手段（例え
ば、出力制御部）４０Ｄｉを、出力制御部３０Ｄに代え
てバッファアンプ１４Ｄを、それぞれ設けたメモリブロ
ック１０ＤＢを有している。その他の構成は、図１と同
様である。出力制御部４０Ｕｉ，４０Ｄｉはいずれも同
様の構成であり、例えば、出力制御部４０Ｕｉは、出力
回路を構成する直列に接続されたＰＭＯＳ４１，４２、
及びＮＭＯＳ４３，４４を有している。そして、ＰＭＯ
Ｓ４１のドレインが電源電位ＶＣＣに、ＮＭＯＳ４４の
ソースが接地電位ＧＮＤに、それぞれ接続されている。
の構成図であり、第１の実施形態を示す図１中の要素と
共通の要素には共通の符号が付されている。この第２の
実施形態の半導体記憶装置では、図１のメモリブロック
１０ＵＡ内の３ステートバッファ１３Ｕｉ（但し、ｉ＝
１〜ｎ）及びインバータ１５Ｕｉに代えて第１の出力制
御手段（例えば、出力制御部）４０Ｕｉを、出力制御部
３０Ｕに代えてバッファアンプ１４Ｕを、それぞれ設け
たメモリブロック１０ＵＢを有している。更に、メモリ
ブロック１０ＤＡ内の３ステートバッファ１３Ｄｉ及び
インバータ１５Ｄｉに代えて第２の出力制御手段（例え
ば、出力制御部）４０Ｄｉを、出力制御部３０Ｄに代え
てバッファアンプ１４Ｄを、それぞれ設けたメモリブロ
ック１０ＤＢを有している。その他の構成は、図１と同
様である。出力制御部４０Ｕｉ，４０Ｄｉはいずれも同
様の構成であり、例えば、出力制御部４０Ｕｉは、出力
回路を構成する直列に接続されたＰＭＯＳ４１，４２、
及びＮＭＯＳ４３，４４を有している。そして、ＰＭＯ
Ｓ４１のドレインが電源電位ＶＣＣに、ＮＭＯＳ４４の
ソースが接地電位ＧＮＤに、それぞれ接続されている。
【００１７】ＰＭＯＳ４２のゲートには、バッファアン
プ１４Ｕから読出し信号ＳＧ１Ｕが与えられており、Ｎ
ＭＯＳ４３のゲートには、この読出し信号ＳＧ１Ｕがイ
ンバータ４５を介して与えられている。更にインバータ
４５の出力側には、遅延回路を構成する直列接続された
インバータ４６，４７が接続されている。インバータ４
７の出力側には、論理回路（例えば、論理積の否定回
路、以下、「ＮＡＮＤ回路」という）４８の第１の入力
側と、インバータ４９を介して論理回路（例えば、ＮＯ
Ｒ回路）５０の第１の入力側が接続されている。ＮＡＮ
Ｄ回路４８とＮＯＲ回路５０の第２の入力側には、メモ
リコア１１Ｕのデータ出力側が接続されている。そし
て、ＮＡＮＤ回路４８の出力側はＰＭＯＳ４１のゲート
に、ＮＯＲ回路５０の出力側はＮＭＯＳ４４のゲートに
それぞれ接続され、ＰＭＯＳ４２とＮＭＯＳ４３の接続
箇所が内部出力線１３Ｕｉに接続されている。次に、動
作を説明する。
プ１４Ｕから読出し信号ＳＧ１Ｕが与えられており、Ｎ
ＭＯＳ４３のゲートには、この読出し信号ＳＧ１Ｕがイ
ンバータ４５を介して与えられている。更にインバータ
４５の出力側には、遅延回路を構成する直列接続された
インバータ４６，４７が接続されている。インバータ４
７の出力側には、論理回路（例えば、論理積の否定回
路、以下、「ＮＡＮＤ回路」という）４８の第１の入力
側と、インバータ４９を介して論理回路（例えば、ＮＯ
Ｒ回路）５０の第１の入力側が接続されている。ＮＡＮ
Ｄ回路４８とＮＯＲ回路５０の第２の入力側には、メモ
リコア１１Ｕのデータ出力側が接続されている。そし
て、ＮＡＮＤ回路４８の出力側はＰＭＯＳ４１のゲート
に、ＮＯＲ回路５０の出力側はＮＭＯＳ４４のゲートに
それぞれ接続され、ＰＭＯＳ４２とＮＭＯＳ４３の接続
箇所が内部出力線１３Ｕｉに接続されている。次に、動
作を説明する。
【００１８】例えば、メモリブロック１０ＵＢ側の読出
し信号ＳＧ１Ｕが活性化して“Ｌ”になると、ＰＭＯＳ
４２及びＮＭＯＳ４３は、直ちにオン状態に変化する。
一方、ＮＡＮＤ回路４８の第１の入力側の信号は、遅延
回路を構成するインバータ４６，４７を通して与えられ
るので、所定時間遅延した後に“Ｈ”となる。また、Ｎ
ＯＲ回路５０の第１の入力側の信号も、所定時間遅延し
た後に“Ｌ”となる。このため、読出し信号ＳＧ１Ｕが
活性化した後、所定時間が経過するまでの間は、ＮＡＮ
Ｄ回路４８の出力信号は“Ｈ”、ＮＯＲ回路５０の出力
信号は“Ｌ”のままの状態を維持する。従って、この期
間、ＰＭＯＳ４１とＮＭＯＳ４４はオフ状態となり、内
部出力線１３Ｕｉはハイインピーダンス状態となる。イ
ンバータ４６，４７による遅延時間の後、ＮＡＮＤ回路
４８の第１の入力側の信号は“Ｈ”、ＮＯＲ回路５０の
第１の入力側の信号は“Ｌ”となる。これにより、メモ
リコア１１Ｕから出力されたデータに応じて、ＰＭＯＳ
４１またはＮＭＯＳ４４のいずれか一方がオン状態に制
御され、内部出力線１３ＵｉにデータＤＴＵｉが出力さ
れる。
し信号ＳＧ１Ｕが活性化して“Ｌ”になると、ＰＭＯＳ
４２及びＮＭＯＳ４３は、直ちにオン状態に変化する。
一方、ＮＡＮＤ回路４８の第１の入力側の信号は、遅延
回路を構成するインバータ４６，４７を通して与えられ
るので、所定時間遅延した後に“Ｈ”となる。また、Ｎ
ＯＲ回路５０の第１の入力側の信号も、所定時間遅延し
た後に“Ｌ”となる。このため、読出し信号ＳＧ１Ｕが
活性化した後、所定時間が経過するまでの間は、ＮＡＮ
Ｄ回路４８の出力信号は“Ｈ”、ＮＯＲ回路５０の出力
信号は“Ｌ”のままの状態を維持する。従って、この期
間、ＰＭＯＳ４１とＮＭＯＳ４４はオフ状態となり、内
部出力線１３Ｕｉはハイインピーダンス状態となる。イ
ンバータ４６，４７による遅延時間の後、ＮＡＮＤ回路
４８の第１の入力側の信号は“Ｈ”、ＮＯＲ回路５０の
第１の入力側の信号は“Ｌ”となる。これにより、メモ
リコア１１Ｕから出力されたデータに応じて、ＰＭＯＳ
４１またはＮＭＯＳ４４のいずれか一方がオン状態に制
御され、内部出力線１３ＵｉにデータＤＴＵｉが出力さ
れる。
【００１９】読出し信号ＳＧ１Ｕが不活性化して“Ｈ”
になると、ＰＭＯＳ４２及びＮＭＯＳ４３は、直ちにオ
フ状態に変化し、内部出力線１３Ｕｉはハイインピーダ
ンス状態となる。メモリブロック１０ＤＢ側の読出し動
作も、メモリブロック１０ＵＢの読出し動作と同様であ
る。このように、この第２の実施形態の半導体記憶装置
は、読出し信号ＳＧ１Ｕ，ＳＧ１Ｄが、“Ｈ”から
“Ｌ”に変化したときには所定時間遅延してデータを出
力し、“Ｌ”から“Ｈ”に変化したときには、直ちにデ
ータの出力を停止する出力制御部４０Ｕ，４０Ｄを有し
ている。これにより、読出し制御信号ＳＧ１が変化した
直後の所定時間の間、メモリブロック１０ＵＢ，１０Ｄ
Ｂからのデータの出力がともに停止され、貫通電流を防
止することができる。また、各内部出力線１３Ｕｉ，１
３Ｄｉ毎に、インバータ４６，４７による遅延回路を有
しているので、回路素子の数は増加するが、個々の内部
出力線１３Ｕｉ，１３Ｄｉ毎に最適な遅延時間を与える
ことが可能になり、更にアクセスタイムを短縮して確実
なメモリアクセスを行うことが可能になる。なお、本発
明は、上記実施形態に限定されず、種々の変形が可能で
ある。この変形例としては、例えば、次の（ａ）〜
（ｄ）のようなものがある。
になると、ＰＭＯＳ４２及びＮＭＯＳ４３は、直ちにオ
フ状態に変化し、内部出力線１３Ｕｉはハイインピーダ
ンス状態となる。メモリブロック１０ＤＢ側の読出し動
作も、メモリブロック１０ＵＢの読出し動作と同様であ
る。このように、この第２の実施形態の半導体記憶装置
は、読出し信号ＳＧ１Ｕ，ＳＧ１Ｄが、“Ｈ”から
“Ｌ”に変化したときには所定時間遅延してデータを出
力し、“Ｌ”から“Ｈ”に変化したときには、直ちにデ
ータの出力を停止する出力制御部４０Ｕ，４０Ｄを有し
ている。これにより、読出し制御信号ＳＧ１が変化した
直後の所定時間の間、メモリブロック１０ＵＢ，１０Ｄ
Ｂからのデータの出力がともに停止され、貫通電流を防
止することができる。また、各内部出力線１３Ｕｉ，１
３Ｄｉ毎に、インバータ４６，４７による遅延回路を有
しているので、回路素子の数は増加するが、個々の内部
出力線１３Ｕｉ，１３Ｄｉ毎に最適な遅延時間を与える
ことが可能になり、更にアクセスタイムを短縮して確実
なメモリアクセスを行うことが可能になる。なお、本発
明は、上記実施形態に限定されず、種々の変形が可能で
ある。この変形例としては、例えば、次の（ａ）〜
（ｄ）のようなものがある。
【００２０】（ａ） ２個のメモリブロック１０ＤＡ，
１０ＵＡ等を有する半導体記憶装置について説明した
が、３個以上のメモリブロックを有する半導体記憶装置
に対しても、同様に適用することができる。 （ｂ） 遅延回路としてインバータ３１Ｕ，３２Ｕ等を
用いているが、所定の遅延時間を有するものであれば、
どのような回路であっても良い。 （ｃ） 図１の出力制御部３０Ｕ，３０Ｄは、この回路
構成に限定されず、読出し信号ＳＧ１Ｕ等が活性化した
ときに所定の時間だけ遅延して活性化し、この読出し信
号ＳＧ１Ｕ等が不活性化したときには直ちに追随して不
活性化する制御信号Ｓ３０Ｕ等を出力することができる
回路であれば、どのような回路構成であっても同様の効
果が得られる。 （ｄ） 図４の出力制御部４０Ｕ，４０Ｄは、この回路
構成に限定されず、読出し信号ＳＧ１Ｕ等が活性化した
ときに所定の時間だけ遅延してデータを出力し、この読
出し信号ＳＧ１Ｕ等が不活性化したときには、直ちにデ
ータの出力を停止することができる回路であれば、どの
ような回路構成であっても同様の効果が得られる。
１０ＵＡ等を有する半導体記憶装置について説明した
が、３個以上のメモリブロックを有する半導体記憶装置
に対しても、同様に適用することができる。 （ｂ） 遅延回路としてインバータ３１Ｕ，３２Ｕ等を
用いているが、所定の遅延時間を有するものであれば、
どのような回路であっても良い。 （ｃ） 図１の出力制御部３０Ｕ，３０Ｄは、この回路
構成に限定されず、読出し信号ＳＧ１Ｕ等が活性化した
ときに所定の時間だけ遅延して活性化し、この読出し信
号ＳＧ１Ｕ等が不活性化したときには直ちに追随して不
活性化する制御信号Ｓ３０Ｕ等を出力することができる
回路であれば、どのような回路構成であっても同様の効
果が得られる。 （ｄ） 図４の出力制御部４０Ｕ，４０Ｄは、この回路
構成に限定されず、読出し信号ＳＧ１Ｕ等が活性化した
ときに所定の時間だけ遅延してデータを出力し、この読
出し信号ＳＧ１Ｕ等が不活性化したときには、直ちにデ
ータの出力を停止することができる回路であれば、どの
ような回路構成であっても同様の効果が得られる。
【００２１】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、第１の読出し信号が活性化したときには所定
時間遅れてデータを出力し、不活性化した時には直ちに
データの出力を停止する第１の出力制御手段と、第２の
読出し信号が活性化したときには所定時間遅れてデータ
を出力し、不活性化した時には直ちにデータの出力を停
止する第２の出力制御手段とを設けている。これによ
り、第１及び第２の読出し信号を交互に活性化して、第
１及び第２の記憶手段から交互にデータを読出しても、
両方の記憶手段から同時にデータが出力されるおそれが
無くなり、貫通電流を防止することができる。更に、遅
延時間を適切な値に設定することにより、アクセスタイ
ムを短縮して確実なメモリアクセスを行うことが可能に
なる。第２の発明によれば、遅延回路と論理回路によっ
て読出し信号を遅延させて、内部出力線に対する制御信
号を出力するようにしているので、出力制御手段の回路
構成を簡素化することができる。
によれば、第１の読出し信号が活性化したときには所定
時間遅れてデータを出力し、不活性化した時には直ちに
データの出力を停止する第１の出力制御手段と、第２の
読出し信号が活性化したときには所定時間遅れてデータ
を出力し、不活性化した時には直ちにデータの出力を停
止する第２の出力制御手段とを設けている。これによ
り、第１及び第２の読出し信号を交互に活性化して、第
１及び第２の記憶手段から交互にデータを読出しても、
両方の記憶手段から同時にデータが出力されるおそれが
無くなり、貫通電流を防止することができる。更に、遅
延時間を適切な値に設定することにより、アクセスタイ
ムを短縮して確実なメモリアクセスを行うことが可能に
なる。第２の発明によれば、遅延回路と論理回路によっ
て読出し信号を遅延させて、内部出力線に対する制御信
号を出力するようにしているので、出力制御手段の回路
構成を簡素化することができる。
【図１】本発明の第１の実施形態を示す半導体記憶装置
の構成図である。
の構成図である。
【図２】従来の半導体記憶装置の概略を示す図である。
【図３】図１の半導体記憶装置の動作タイミングを示す
信号波形図である。
信号波形図である。
【図４】本発明の第２の実施形態を示す半導体記憶装置
の構成図である。
の構成図である。
１０ＤＡ，１０ＵＡ，１０ＤＢ，１０ＵＢ メモリ
ブロック １１Ｄ，１１Ｕ メモリ
コア １２Ｄｉ，１２Ｕｉ ３ステ
ートバッファ １３Ｄｉ，１３Ｕｉ 内部出
力線 １４Ｄ，１４Ｕ バッフ
ァアンプ ２０ 読出し
制御部 ３０Ｄ，３０Ｕ，４０Ｄｉ，４０Ｕｉ 出力制
御部 ３１Ｄ，３１Ｕ，３２Ｄ，３２Ｕ，４６，４７ インバ
ータ ３３Ｄ，３３Ｕ，５０ ＮＯＲ
回路 ４１，４２ ＰＭＯ
Ｓ ４３，４４ ＮＭＯ
Ｓ ４８ ＮＡＮ
Ｄ回路 ＤＴＤｉ，ＤＴＵｉ データ ＳＧ１ 読出し
制御信号 ＳＧ１Ｄ，ＳＧ１Ｕ 読出し
信号
ブロック １１Ｄ，１１Ｕ メモリ
コア １２Ｄｉ，１２Ｕｉ ３ステ
ートバッファ １３Ｄｉ，１３Ｕｉ 内部出
力線 １４Ｄ，１４Ｕ バッフ
ァアンプ ２０ 読出し
制御部 ３０Ｄ，３０Ｕ，４０Ｄｉ，４０Ｕｉ 出力制
御部 ３１Ｄ，３１Ｕ，３２Ｄ，３２Ｕ，４６，４７ インバ
ータ ３３Ｄ，３３Ｕ，５０ ＮＯＲ
回路 ４１，４２ ＰＭＯ
Ｓ ４３，４４ ＮＭＯ
Ｓ ４８ ＮＡＮ
Ｄ回路 ＤＴＤｉ，ＤＴＵｉ データ ＳＧ１ 読出し
制御信号 ＳＧ１Ｄ，ＳＧ１Ｕ 読出し
信号
Claims (2)
- 【請求項１】 第１の読出し信号に基づいて第１の記憶
内容を読出し、第１の内部出力線に出力する第１の記憶
手段と、 第２の読出し信号に基づいて第２の記憶内容を読出し、
第２の内部出力線に出力する第２の記憶手段と、 前記第１及び第２の内部出力線に共通に接続され、前記
第１及び第２の読出し信号を交互に連続して活性化して
前記第１及び第２の記憶手段に与えることにより、該第
１または第２の記憶手段から出力された記憶内容を順次
読出す読出し制御手段とを備えた半導体記憶装置におい
て、 前記第１の読出し信号が活性化したときには、所定の時
間遅れて前記第１の記憶内容を前記第１の内部出力線に
出力し、該第１の読出し信号が不活性化したときには、
直ちに該第１の記憶内容の該第１の内部出力線への出力
を停止させるための第１の出力制御手段と、 前記第２の読出し信号が活性化したときには、所定の時
間遅れて前記第２の記憶内容を前記第２の内部出力線に
出力し、該第２の読出し信号が不活性化したときには、
直ちに該第２の記憶内容の該第２の内部出力線への出力
を停止させるための第２の出力制御手段とを設けたこと
を特徴とする半導体記憶装置。 - 【請求項２】 前記第１の出力制御手段は、 前記第１の読出し信号を所定時間遅延させて第１の遅延
読出し信号を出力する第１の遅延回路と、 前記第１の読出し信号と前記第１の遅延読出し信号とが
同時に活性化しているときだけ第１の制御信号を活性化
させて出力する第１の論理回路と、 前記第１の制御信号が活性化しているときに前記第１の
記憶内容を前記第１の内部出力線に出力し、該第１の制
御信号が不活性化したときには、該第１の内部出力線と
の接続を切断する第１の出力回路とで構成し、 前記第２の出力制御手段は、 前記第２の読出し信号を所定時間遅延させて第２の遅延
読出し信号を出力する第２の遅延回路と、 前記第２の読出し信号と前記第２の遅延読出し信号とが
同時に活性化しているときだけ第２の制御信号を活性化
させて出力する第２の論理回路と、 前記第２の制御信号が活性化しているときに前記第２の
記憶内容を前記第２の内部出力線に出力し、該第２の制
御信号が不活性化したときには該第２の内部出力線との
接続を切断する第２の出力回路とで構成したことを特徴
とする請求項１記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9140766A JPH10334665A (ja) | 1997-05-30 | 1997-05-30 | 半導体記憶装置 |
| KR1019980019517A KR100335976B1 (ko) | 1997-05-30 | 1998-05-28 | 2개또는그이상의메모리블록을가진반도체기억장치및데이터판독방법 |
| US09/084,936 US5970014A (en) | 1997-05-30 | 1998-05-28 | Semiconductor memory device having two or more memory blocks |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9140766A JPH10334665A (ja) | 1997-05-30 | 1997-05-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10334665A true JPH10334665A (ja) | 1998-12-18 |
Family
ID=15276256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9140766A Withdrawn JPH10334665A (ja) | 1997-05-30 | 1997-05-30 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5970014A (ja) |
| JP (1) | JPH10334665A (ja) |
| KR (1) | KR100335976B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1033721B1 (en) * | 1999-03-01 | 2017-03-15 | VLSI Technology LLC | Programmable delay control in a memory |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100522432B1 (ko) * | 2003-04-29 | 2005-10-20 | 주식회사 하이닉스반도체 | 반도체 기억 소자의 데이터 출력 제어 장치 및 방법 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05198171A (ja) * | 1991-11-05 | 1993-08-06 | Fujitsu Ltd | ダイナミックランダムアクセスメモリ |
| US5388072A (en) * | 1992-04-10 | 1995-02-07 | International Business Machines Corporation | Bit line switch array for electronic computer memory |
| JP3231842B2 (ja) * | 1992-06-23 | 2001-11-26 | 株式会社 沖マイクロデザイン | シリアルアクセスメモリ |
| JPH0620484A (ja) * | 1992-07-06 | 1994-01-28 | Toshiba Corp | 読み出し回路 |
| JPH08273368A (ja) * | 1995-03-28 | 1996-10-18 | Toshiba Microelectron Corp | 半導体記憶装置 |
| JPH0969292A (ja) * | 1995-08-30 | 1997-03-11 | Nec Corp | 半導体記憶装置 |
-
1997
- 1997-05-30 JP JP9140766A patent/JPH10334665A/ja not_active Withdrawn
-
1998
- 1998-05-28 KR KR1019980019517A patent/KR100335976B1/ko not_active IP Right Cessation
- 1998-05-28 US US09/084,936 patent/US5970014A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1033721B1 (en) * | 1999-03-01 | 2017-03-15 | VLSI Technology LLC | Programmable delay control in a memory |
Also Published As
| Publication number | Publication date |
|---|---|
| US5970014A (en) | 1999-10-19 |
| KR100335976B1 (ko) | 2002-08-21 |
| KR19980087463A (ko) | 1998-12-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040803 |