JP2003331580A - データストローブ入力バッファ、半導体メモリ装置、データ入力バッファ、および半導体メモリの伝播遅延時間制御方法 - Google Patents

データストローブ入力バッファ、半導体メモリ装置、データ入力バッファ、および半導体メモリの伝播遅延時間制御方法

Info

Publication number
JP2003331580A
JP2003331580A JP2003130825A JP2003130825A JP2003331580A JP 2003331580 A JP2003331580 A JP 2003331580A JP 2003130825 A JP2003130825 A JP 2003130825A JP 2003130825 A JP2003130825 A JP 2003130825A JP 2003331580 A JP2003331580 A JP 2003331580A
Authority
JP
Japan
Prior art keywords
signal
data
semiconductor memory
memory device
data strobe
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2003130825A
Other languages
English (en)
Other versions
JP4159402B2 (ja
Inventor
Seong-Young Seo
勝 栄 徐
Teibai Ri
禎 培 李
Byong-Mo Moon
炳 模 文
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=29406479&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JP2003331580(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2003331580A publication Critical patent/JP2003331580A/ja
Application granted granted Critical
Publication of JP4159402B2 publication Critical patent/JP4159402B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1045—Read-write mode select circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load

Landscapes

  • Dram (AREA)

Abstract

(57)【要約】 【課題】 伝播遅延時間を制御するマルチモードデータ
バッファ及びその制御方法を提供する。 【解決手段】 ＳＭとＤＭのように多重モードに動作で
きるデータストローブ入力バッファまたはデータ入力バ
ッファのようなデータバッファにおいて、前記モードは
信号、例えば、アドレス信号または外部のコマンド信号
のような外部信号を提供することによって選択され、デ
ータバッファはＳＭ／ＤＭデュアルユーズとして使われ
てデータセットアップ／ホールドマージンを改善でき、
半導体メモリ装置は１つまたはそれ以上の前述したデー
タバッファを含み、また伝播遅延時間を制御する方法
は、ＳＭ／ＤＭデュアルユーズデータバッファのデータ
セットアップ／ホールドマージンを改善できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
に係り、伝播遅延時間を制御するマルチモードデータバ
ッファ及びその制御方法に関す。
【０００２】
【従来の技術】本発明はシステム性能を改善するため
に、一般的に半導体メモリ装置の設計、特に、ＤＲＡＭ
の設計においてより高い集積度とより速い動作速度に焦
点をおいた考案が持続されている。すなわち、より速い
速度で、より多くのデータを処理できるＤＲＡＭが要求
される。より速い速度の動作のために、システムクロッ
クに同期されたＤＲＡＭが開発されている。ＤＲＡＭの
この同期的な特徴は増加されたデータ伝送速度を有す
る。
【０００３】しかし、ＳＤＲＡＭ（ＳＤＲＡＭ）におい
て、データ入／出力動作は、システムクロックの１つの
サイクル内に実行されるべきなので、ＳＤＲＡＭとＤＲ
ＡＭコントローラ間の帯域幅の増加に制限がある。すな
わち、単位時間にメモリ装置より入／出力されるデータ
量が制限される。データ伝送速度を増加させるために、
クロックの立上りエッジと立下りエッジ共に同期されて
データが入／出力されるＤＤＲ ＳＤＲＡＭが開発され
ている。
【０００４】一般的に、ＤＲＡＭがこのメモリコントロ
ーラよりデータを受信したりまたは前記メモリコントロ
ーラにデータを送る時、ＤＤＲ ＳＤＲＡＭはデータス
トローブ信号を使用する。例えば、データ受信動作にお
いて、前記ＤＤＲ ＳＤＲＡＭは前記メモリコントロー
ラよりデータストローブ信号と共にデータを受信する。
また、データ出力動作において、前記ＤＤＲ ＳＤＲＡ
Ｍは前記メモリコントローラにデータストローブ信号と
共にデータを出力する。ＤＤＲＳＤＲＡＭのような高速
の半導体メモリ装置において、データストローブ信号を
基準電圧に比較するシングルモード（ＳＭ）タイプ入力
バッファがデータストローブ入力バッファとして使われ
る。しかし、ＳＭタイプデータストローブ信号入力バッ
ファを有するＤＤＲ ＳＤＲＡＭにおいて、データスト
ローブ信号または基準電圧にノイズが含まれれば、デー
タセットアップ／ホールドマージンが減少できる。
【０００５】このような問題を補償するために、基準電
圧の代りに前記データストローブ信号の反転信号にデー
タストローブ信号を比較するデュアルモード（ＤＭ）タ
イプデータストローブ信号入力バッファが紹介された。
ＤＭタイプデータストローブ信号入力バッファにおい
て、前記二つの信号、すなわち、前記データストローブ
信号と前記データストローブ信号の反転信号との交差点
で出力信号が決定されるために、ノイズ耐性が改善され
る。
【０００６】また、最近には、使用者の多様な要求に応
えるために、ＳＭ／ＤＭデュアルユーズデータストロー
ブ信号入力バッファが開発されている。ＳＭ／ＤＭデュ
アルユーズデータストローブ信号入力バッファにおい
て、入力端子から出力端子への伝播遅延時間は前記ＳＭ
と前記ＤＭの両方で実質的に同一である。しかし、前記
シングルモードで差動増幅器の利得は前記デュアルモー
ドでの利得と違うために、前記シングルモードでの前記
伝播遅延時間は前記デュアルモードでの前記伝播遅延時
間と違う。
【０００７】図１は、前記従来技術によって生成される
波形を示す。図１に図示されたことのように、前記ＳＭ
モードで前記差動出力信号ＤＳの伝播遅延時間は、前記
ＤＭモードでの時間より長い。前記ＳＭモードと前記Ｄ
Ｍモードで、違う時間に前記差動出力信号ＤＳを出力す
ることは図１に図示されたように、前記データセットア
ップ時間ｔＤＳと前記データホールド時間ｔＤＨとの均
一性を減少させる。各モードにおける前記伝播遅延時間
の差は、前記セットアップ／ホールドタイミングの差を
誘発することができるので、データセットアップ／ホー
ルドマージンが減少される。
【０００８】
【発明が解決しようとする課題】本発明が解決しようと
する技術的な課題は、伝播遅延時間を制御するマルチモ
ードデータバッファ及びその制御方法を提供するところ
にある。
【０００９】
【課題を解決するための手段】本発明の代表的な実施例
は、ＳＭとＤＭとで各々動作できるデータストローブ入
力バッファまたはデータ入力バッファのようなマルチモ
ードで動作するデータバッファに指示され、モードは、
信号、例えば、アドレス信号または外部コマンド信号の
ような外部信号を提供することによって選択される。前
記信号は、内部モードレジスタセット、ヒューズ回路、
またはボンディングパッド回路のような多数のソースに
よって供給できる。
【００１０】本発明の代表的な実施例はまた、ＳＭ／Ｄ
Ｍデュアルユーズで使え、データセットアップ／ホール
ドマージンを改善できるデータバッファに指示される。
本発明の代表的な実施例はまた、１つまたはそれ以上の
前述したデータバッファを含む半導体メモリ装置に指示
される。また、本発明の代表的な実施例は、ＳＭ／ＤＭ
デュアルユーズデータバッファでデータセットアップ／
ホールドマージンを改善できる伝播遅延時間を制御する
方法に指示される。
【００１１】本発明の代表的な実施例はまた、制御信号
のレベルによって反転データ信号または基準電圧を各々
通過させる、少なくとも二つのスイッチを含む差動増幅
器回路と、データ信号と前記反転データ信号または前記
基準電圧を受信し、少なくとも二つの他の差動的に増幅
された信号を出力する差動増幅器と、を含むデータバッ
ファに指示される。本発明の代表的な実施例において、
前記データバッファはデータストローブ入力バッファで
あり、前記反転データ信号は反転データストローブ信号
であり、前記データ信号はデータストローブ信号であ
る。
【００１２】本発明の代表的な実施例において、前記デ
ータストローブ入力バッファはＳＭとＤＭ両方で動作で
き、前記シングルモードで前記基準電圧は少なくとも二
つのスイッチの中、第１スイッチに印加され、前記制御
信号のレベルは第１論理状態であり、前記デュアルモー
ドで前記反転データストローブ信号は前記少なくとも二
つのスイッチの中、第２スイッチ２１２に提供され、前
記制御信号のレベルは第２論理状態である。
【００１３】本発明の代表的な実施例において、前記デ
ータストローブ入力バッファは半導体メモリ装置の部分
である。本発明の代表的な実施例において、前記半導体
メモリ装置はまた前記制御信号を前記データストローブ
入力バッファに出力する制御回路を含む。本発明の代表
的な実施例において、前記制御回路は外部コマンドとア
ドレスを受信し、前記制御信号を発生するモードレジス
タセットを含み、前記制御信号のレベルは半導体メモリ
装置のモードを決定する。本発明の代表的な実施例にお
いて、前記制御回路はヒューズを含むヒューズ回路を具
備し、前記ヒューズの状態は前記制御信号のレベルを決
定する。本発明の代表的な実施例において、前記制御回
路はボンディングパッド回路を含み、Ｖｃｃまたはグラ
ウンドへの連結が前記制御信号のレベルを決定する。本
発明の代表的な実施例において、前記差動増幅器ユニッ
トはシングル差動増幅器を含む。
【００１４】本発明の代表的な実施例において、前記半
導体メモリ装置は前記反転データストローブ信号、前記
基準電圧、または前記データストローブ信号、または少
なくとも二つの他の差動的に増幅された信号のうち何れ
か１つを補償し、少なくとも二つの差動出力信号の各々
が実質的に同じ遅延時間を有するようにする補償回路を
さらに含む。本発明の代表的な実施例において、前記補
償回路は前記差動増幅回路より前記差動的に増幅された
信号を受信する遅延回路を含み、前記遅延回路は前記差
動的に増幅された信号を遅延させるディレーと、前記制
御信号のレベルによって少なくとも二つの差動出力信号
のうち何れか１つとして、前記差動増幅信号または前記
遅延された差動増幅信号を通過させる、少なくとも二つ
の追加スイッチと、を含む。
【００１５】本発明の代表的な実施例において、前記補
償回路は前記反転データストローブ信号、前記基準電
圧、または前記データストローブ信号のうち何れか１つ
に適用されるダミーロードを含む。本発明の代表的な実
施例において、前記差動増幅器ユニットは少なくとも二
つの差動増幅器を含む。
【００１６】本発明の代表的な実施例において、前記少
なくとも二つの差動増幅器の中、第１差動増幅器の利得
が前記少なくとも二つの差動増幅器の中、第２差動増幅
器の利得と実質的に違うので、少なくとも二つの差動出
力信号の中、各々が実質的に同じ遅延時間を有する。本
発明の代表的な実施例において、前記少なくとも二つの
差動増幅器の中、第１差動増幅器の利得は前記少なくと
も二つの差動増幅器の中、第２差動増幅器の利得と実質
的に同一である。
【００１７】本発明の代表的な実施例において、前記半
導体メモリ装置は前記反転データストローブ信号、前記
基準電圧、または前記データストローブ信号のうち何れ
か１つ、または前記少なくとも二つの他の差動的に増幅
された信号のうち何れか１つを補償し、少なくとも二つ
の差動出力信号の各々が実質的に同じ遅延時間を有する
ようにする補償回路をさらに含む。
【００１８】本発明の代表的な実施例において、前記補
償回路は前記差動増幅器回路より前記差動増幅信号を受
信する遅延回路を含み、前記遅延回路は前記差動増幅信
号を遅延させるディレーと、前記制御信号のレベルによ
って少なくとも二つの差動出力信号のうち何れか１つと
して、前記差動増幅信号または前記遅延された差動増幅
信号を通過させる少なくとも二つの追加スイッチとを含
む。本発明の代表的な実施例で、前記補償回路は前記反
転データストローブ信号、前記基準電圧、または前記デ
ータストローブ信号のうち何れか１つに適用されるダミ
ーロードを含む。
【００１９】本発明の代表的な実施例において、前記半
導体メモリ装置はデータ信号と基準電圧を受信し、デー
タ入力信号を出力するデータ入力バッファと、データス
トローブ入力バッファに制御信号を出力する制御回路、
及び前記データ入力バッファより前記データ入力信号を
受信し、前記出力データストローブ信号の立上りエッジ
に応答して前記データ入力信号の偶数データを第１ラッ
チに記入し、前記出力データストローブ信号の立下りエ
ッジに応答して前記データ入力信号の奇数データを第２
ラッチに記入するデータ記入回路をさらに含む。
【００２０】本発明の代表的な実施例において、前記第
１ラッチは選択的に配列される複数のラッチと複数のス
イッチとを含む。本発明の代表的な実施例において、前
記複数のスイッチは前記差動出力信号の反転信号の立上
り及び立下りエッジでトリガできるように配列される。
本発明の代表的な実施例において、第１スイッチは前記
データ入力バッファの前記出力信号の偶数データを受信
し、前記出力信号の偶数データを複数のラッチの中の第
１ラッチに伝える。本発明の代表的な実施例において、
前記第２ラッチは選択的に配列される複数のラッチと複
数のスイッチとを含む。本発明の代表的な実施例におい
て、前記複数のスイッチは前記差動出力信号の反転信号
の立上り及び立下りエッジでトリガできるように配列さ
れる。
【００２１】本発明の代表的な実施例において、第１ス
イッチは前記データ入力バッファの前記出力信号の奇数
データを受信し、前記出力信号の奇数データを前記複数
のラッチの中の第１ラッチに伝える。本発明の代表的な
実施例において、前記データバッファはデータストロー
ブバッファの代わりに、またはデータストローブバッフ
ァに追加されるデータ入力バッファである。
【００２２】本発明の代表的な実施例において、前記半
導体装置は制御信号のレベルによって反転データ信号ま
たは基準電圧を各々受信し、少なくとも二つの差動出力
信号を出力するデータストローブ入力バッファと、前記
データストローブ入力バッファに前記制御信号を出力す
る制御回路、及び前記データ入力バッファより前記デー
タ入力信号を受信し、前記出力データストローブ信号の
立上りエッジに応答して前記データ入力信号の偶数デー
タを第１ラッチに記入し、前記出力データストローブ信
号の立下りエッジに応答して前記データ入力信号の奇数
データを第２ラッチに記入するデータ記入回路とをさら
に含む。
【００２３】本発明の代表的な実施例はまた制御信号の
レベルによって反転データ信号または基準電圧を各々受
信する段階、データ信号と前記反転データ信号または前
記基準電圧を受信する段階、及び少なくとも二つの他の
差動増幅信号を増幅して出力する段階を含む半導体メモ
リの伝播遅延時間制御方法に指示される。本発明の代表
的な方法の実施例において、前記反転データ信号は反転
データストローブ信号であり、前記データ信号はデータ
ストローブ信号である。本発明の代表的な方法の実施例
において、ＳＭで、前記基準電圧が受信されれば、前記
制御信号のレベルは第１論理状態であり、ＤＭで、前記
反転データストローブ信号が受信されれば、前記制御信
号のレベルは第２論理状態である。本発明の代表的な方
法の実施例において、前記制御信号は外部ソースより受
信される。
【００２４】本発明の代表的な方法の実施例において、
前記方法はまた外部のコマンドとアドレスとを受信して
前記制御信号を発生する段階を含み、前記制御信号のレ
ベルは前記半導体メモリの動作モードを決定する。本発
明の代表的な方法の実施例において、ヒューズの状態は
前記制御信号のレベルを決定する。本発明の代表的な方
法の実施例において、ボンディングパッドを通じたＶｃ
ｃまたはグラウンドへの連結は前記制御信号のレベルを
決定する。本発明の代表的な方法の実施例において、前
記増幅はシングル差動増幅器により遂行される。
【００２５】本発明の代表的な方法の実施例において、
前記方法は少なくとも二つの差動出力信号の各々が実質
的に同じ遅延時間を有するように、前記反転データスト
ローブ信号、前記基準電圧、または前記データストロー
ブ信号のうち何れかの１つ、または前記少なくとも二つ
の他の差動増幅信号のうち何れかの１つを補償する段階
をさらに含む。
【００２６】本発明の代表的な方法の実施例において、
前記補償段階は前記差動増幅信号を受信して前記差動増
幅信号を遅延させる段階、及び前記制御信号のレベルに
よって前記少なくとも二つの差動出力信号のうち何れか
の１つとして前記差動増幅信号または前記遅延された差
動増幅信号を出力する段階を含む。本発明の代表的な方
法の実施例において、前記補償は前記反転データストロ
ーブ信号、前記基準電圧、または前記データストローブ
信号のうち何れか１つに適用されるダミーロードで遂行
される。本発明の代表的な方法の実施例において、前記
増幅は少なくとも二つの差動増幅器により遂行される。
【００２７】本発明の代表的な方法の実施例いおいて、
前記少なくとも二つの差動増幅器の中、第１差動増幅器
の利得が前記少なくとも二つの差動増幅器の中、第２差
動増幅器の利得と実質的に違うので、少なくとも二つの
差動出力信号の各々が実質的に同じ遅延時間を有する。
本発明の代表的な方法の実施例において、前記少なくと
も二つの差動増幅器の中、第１差動増幅器の利得は前記
少なくとも二つの差動増幅器の中、第２差動増幅器の利
得と実質的に同一である。
【００２８】本発明の代表的な方法の実施例において、
前記方法は少なくとも二つの差動出力信号の各々が実質
的に同じ遅延時間を有するように、前記反転データスト
ローブ信号、前記基準電圧、または前記データストロー
ブ信号のうち何れか１つ、または前記少なくとも二つの
他の差動増幅信号のうち何れか１つを補償する段階をさ
らに含む。本発明の代表的な方法の実施例において、前
記補償段階は前記差動増幅信号を受信する段階、前記差
動増幅信号を遅延させる段階、及び前記制御信号のレベ
ルによって前記少なくとも二つの差動出力信号のうち何
れか１つとして前記差動増幅信号または前記遅延された
差動増幅信号を出力する段階を含む。
【００２９】本発明の代表的な方法の実施例において、
前記補償は前記反転データストローブ信号、前記基準電
圧、または前記データストローブ信号のうち何れか１つ
に適用されるダミーロードで遂行される。本発明の代表
的な方法の実施例において、前記方法はデータ信号と基
準電圧を受信してデータ入力信号を出力する段階、前記
制御信号を出力する段階、及び前記データ入力信号を受
信し、前記出力データストローブ信号の立上りエッジに
応答して前記データ入力信号の偶数データを第１ラッチ
に記入し、前記出力データストローブ信号の立下りエッ
ジに応答して前記データ入力信号の奇数データを第２ラ
ッチに記入する段階をさらに含む。
【００３０】本発明の代表的な方法の実施例において、
前記第１ラッチは選択的に配列される複数のラッチと複
数のスイッチとを含む。本発明の代表的な方法の実施例
において、前記複数のスイッチは前記差動出力信号の反
転信号の立上り及び立下りエッジでトリガできるように
配列される。本発明の代表的な方法の実施例において、
第１スイッチは前記出力信号の偶数データを受信し、前
記出力信号の偶数データを前記複数のラッチの中、第１
ラッチに伝える。本発明の代表的な方法の実施例におい
て、前記第２ラッチは選択的に配列される複数のラッチ
と複数のスイッチとを含む。
【００３１】本発明の代表的な方法実施例において、前
記複数のスイッチは前記差動出力信号の反転信号の立上
り及び立下りエッジでトリガできるように配列される。
本発明の代表的な方法の実施例で、第１スイッチは前記
出力信号の奇数データを受信し、前記出力信号の奇数デ
ータを前記複数のラッチの中、第１ラッチに伝える。本
発明の代表的な方法の実施例において、前記データバッ
ファはデータストローブバッファの代わりのまたはデー
タストローブバッファに追加されるデータ入力バッファ
である。
【００３２】本発明の代表的な方法の実施例において、
前記方法はデータ信号と基準電圧を受信してデータ入力
信号を出力する段階、前記制御信号を出力する段階、及
び前記データ入力信号を受信し、前記出力データストロ
ーブ信号の立上りエッジに応答し、前記データ入力信号
の偶数データを第１ラッチに記入し、前記出力データス
トローブ信号の立下りエッジに応答し、前記データ入力
信号の奇数データを第２ラッチに記入する段階をさらに
含む。
【００３３】
【発明の実施の形態】以下、添付した図面に基づき、本
発明を詳細に説明する。図２は、本発明の一実施例によ
るデータストローブ入力バッファのブロック図である。
前記データストローブ入力バッファ１３はマルチモード
データストローブ入力バッファ、例えば、ＳＭ／ＤＭダ
ブルユーズデータストローブ入力バッファである。制御
信号ＣＮＴ／ＣＮＴＢに応答し、前記データストローブ
入力バッファ１３はデータストローブ信号ＤＱＳと基準
電圧ＶＲＥＦ、または前記データストローブ信号ＤＱＳ
と反転データストローブ信号ＤＱＳＢとを差動的に増幅
する。
【００３４】特に、前記データストローブ入力バッファ
１３は差動増幅回路２１を含む。前記差動増幅回路２１
は１つまたはそれ以上のスイッチ２１１、２１２と、差
動増幅器２１３とをさらに含む。代表的な実施例で、前
記スイッチ２１１、２１２は伝送ゲートよりなる。前記
制御信号ＣＮＴが第１論理状態、例えば、“ハイ”論理
レベルであれば、前記スイッチ２１１がターンオンさ
れ、前記スイッチ２１２はターンオフされる。したがっ
て、前記差動増幅器２１３が前記データストローブ信号
ＤＱＳと前記基準電圧ＶＲＥＦを差動的に増幅し、前記
差動的に増幅された信号ＤＯが出力される。これは前記
ＳＭでの動作である。
【００３５】前記制御信号ＣＮＴが“ロー”論理レベル
ならば、例えば、前記反転制御信号ＣＮＴＢが“ハイ”
論理レベルならば、前記スイッチ２１２がターンオンさ
れ、前記スイッチ２１１はターンオフされる。したがっ
て、前記差動増幅器２１３は前記データストローブ信号
ＤＱＳと前記反転データストローブ信号ＤＱＳＢとを差
動的に増幅し、前記差動的に増幅された信号ＤＯが出力
される。これは前記ＤＭでの動作である。
【００３６】図３Ａは、本発明の一実施例による前記ス
イッチ２１１、２１２のブロック図であり、前記スイッ
チ２１１、２１２の各々は伝送ゲートに実行される。図
示されたように、各々の伝送ゲートは前記制御信号ＣＮ
Ｔ及び前記反転制御信号ＣＮＴＢと前記反転データスト
ローブ信号ＤＱＳＢまたは前記基準電圧ＶＲＥＦを受信
する。図示されたように、本発明の代表的な実施例によ
れば、前記伝送ゲートは前記制御信号ＣＮＴと前記反転
制御信号ＣＮＴＢのパルスの立上りエッジによりトリガ
される。図３Ｂは、インバータゲートにより遂行される
前記制御信号ＣＮＴから前記反転制御信号ＣＮＴＢへの
変換を図示するブロック図である。前述した本発明の代
表的な実施例による前記データストローブ入力バッファ
１３はＳＤＲＡＭのような半導体メモリ装置に含まれ
る。前記データストローブ入力バッファはまた前記制御
信号ＣＮＴと前記反転制御信号ＣＮＴＢとを提供する制
御回路によって制御できる。
【００３７】図４は、本発明の代表的な実施例による制
御回路のブロック図である。図４に図示されたように、
前記制御回路はモードレジスタセット１５で実行され
る。前記モードレジスタセット１５は外部のアドレス信
号ＡＤＤ及び／またはコマンド信号を受信し、前記制御
信号ＣＮＴと前記反転制御信号ＣＮＴＢとを発生する。
すなわち、本発明の代表的な実施例による前記半導体メ
モリ装置で、前記データストローブ入力バッファ１３の
いくつかのモード、例えば、前記ＳＭ及びＤＭモードの
うち何れか一つが前記モードレジスタセット１５を通じ
て外部的に容易に選択される。
【００３８】図５Ａは、本発明のさらに他の代表的な実
施例による他の制御回路のブロック図である。図５Ａに
図示されたように、前記制御回路は二つのＰＭＯＳトラ
ンジスタＰ３、Ｐ４、一つのＮＭＯＳトランジスタＮ
６、及び二つのインバータ７１２、７１４だけでなく、
ヒューズ７１０も含む。図５Ｂは、図５Ａの回路につい
てのＶＣＣＨに関連した時間対電圧レベルのグラフを示
す。
【００３９】図６は、本発明のさらに他の代表的な実施
例による他の制御回路のブロック図である。図６に図示
されたように、前記制御回路は複数のボンディングパッ
ド１４１０ａ、１４２０ａ、１４３０ａとインバータ１
４４０ａとを含む。ＶＣＣまたはグラウンドへの連結は
前記制御信号ＣＮＴと前記反転制御信号ＣＮＴＢとのレ
ベルを決定する。
【００４０】図７は、本発明のさらに他の代表的な実施
例によるデータストローブ入力バッファ１３のブロック
図である。図７の前記データストローブ入力バッファ１
３は図２の代表的な実施例のあらゆる要素を含むことが
できる。図７の前記データストローブ入力バッファ１３
はまた補償回路２３とシングル差動増幅器２１とを含む
ことができる。図７の代表的な実施例で、前記補償回路
２３はディレー２３１と１つまたはそれ以上のスイッチ
２３２、２３３を含むことができる。代表的な実施例
で、前記スイッチ２３２、２３３は伝送ゲートよりな
る。
【００４１】前記制御信号ＣＮＴが第１論理状態、例え
ば、“ハイ”論理レベルならば、前記スイッチ２１１、
２３２はターンオンされ、前記スイッチ２１２、２３３
はターンオフされる。したがって、前記差動増幅器２１
３は前記データストローブ信号ＤＱＳと前記基準電圧Ｖ
ＲＥＦを差動的に増幅し、前記差動増幅された信号ＤＯ
が遅延なく差動出力信号ＤＳとして出力される（ＳＭ動
作）。前記制御信号ＣＮＴが“ロー”論理レベルなら
ば、例えば、前記制御信号の反転信号ＣＮＴＢが“ハ
イ”論理レベルならば、前記スイッチ２１２、２３３は
ターンオンされ、前記スイッチ２１１、２３２はターン
オフされる。したがって、前記差動増幅器２１３は前記
データストローブ信号ＤＱＳとその反転信号ＤＱＳＢを
差動的に増幅し、前記差動的に増幅された信号ＤＯが前
記ディレー２３１を通じて所定時間遅延されて前記出力
信号ＤＳとして出力される（ＤＭ動作）。
【００４２】前記所定時間は前記ＤＭモードで前記デー
タストローブ入力バッファ１３の伝播遅延時間が前記Ｓ
Ｍモードでの前記伝播遅延と実質的に同一になるように
設定される。すなわち、前記ＳＭモードで前記差動増幅
器２１３が前記データストローブ信号ＤＱＳと前記基準
電圧ＶＲＥＦとを差動的に増幅する時の利得が、前記Ｄ
Ｍモードで前記差動増幅器２１３が前記データストロー
ブ信号ＤＱＳとその反転信号ＤＱＳＢとを差動的に増幅
する時の利得より少ない。
【００４３】したがって、前記ＤＭモードでの前記デー
タストローブ入力バッファ１３の前記伝播遅延時間は前
記ＳＭモードでの前記データストローブ入力バッファ１
３の前記伝播遅延時間より短い。それゆえに、本発明の
他の代表的な実施例による前記データストローブ入力バ
ッファ１３で、前記ＤＭモードで前記データストローブ
入力バッファ１３の前記伝播遅延時間が前記ＳＭモード
での前記伝播遅延時間と実質的に同一になるように、前
記ＤＭモードで前記差動的に増幅された信号が前記ディ
レー２３１を通じて所定時間遅延される。したがって、
前記ＳＭモードでの前記セットアップ／ホールド時間は
前記ＤＭモードでの前記セットアップ／ホールド時間と
実質的に同一であり、その結果、前記データセットアッ
プ／ホールドマージンが改善される。
【００４４】図８は、本発明の代表的な実施例によるス
イッチ２３２、２３３のブロック図であり、前記スイッ
チ２３２、２３３の各々は伝送ゲートで実行される。図
示されたように、各々の伝送ゲートは前記差動増幅信号
ＤＯ、前記制御信号ＣＮＴ及び／または前記反転制御信
号ＣＮＴＢを受信し、前記差動出力信号ＤＳを出力す
る。また図示されたように、本発明の代表的な実施例に
よれば、前記伝送ゲートは前記制御信号ＣＮＴと前記反
転制御信号ＣＮＴＢのパルスの立上りエッジによってト
リガされる。
【００４５】図９は、本発明の１つまたはそれ以上の代
表的な実施例によって生成される波形を示す。図９に図
示されたように、前記差動出力信号ＤＳは前記ディレー
２３１の結果として前記ＳＭモードと前記ＤＭモードで
実質的に同一時間に出力される。これは前記ＤＭモード
での前記差動出力信号ＤＳが前記ＳＭモードでの前記差
動出力信号ＤＳに実質的に先立つ図１に図示された波形
と対照される。前記ＳＭモードと前記ＤＭモードとで実
質的に同一時間に前記差動出力信号ＤＳを出力すること
は図１と比較する時、前記データセットアップ時間ｔＤ
Ｓと前記データホールド時間ｔＤＨとの均一性を改善す
る。
【００４６】図１０は、本発明のさらに他の代表的な実
施例によるデータストローブ入力バッファ１３のブロッ
ク図である。図１０の前記データストローブ入力バッフ
ァ１３は図２の代表的な実施例のあらゆる要素を含むこ
とができる。図１０の前記データストローブ入力バッフ
ァ１３はまた補償回路２３とシングル差動増幅回路２１
とを含むことができる。図１０の前記データストローブ
入力バッファ１３はまた補償回路２３とシングル差動増
幅回路２１とを含むことができる。図１０の代表的な実
施例で、前記補償回路２３はダミーロードキャパシタＣ
ｄｕｍｍｙを含むことができる。特に、前記データスト
ローブ信号ＤＱＳが入力されるラインのロードと同じロ
ードを有するために、前記反転信号ＤＱＳＢが入力され
るラインに前記ダミーロードキャパシタＣｄｕｍｍｙが
追加される。
【００４７】図１１は、本発明のさらに他の代表的な実
施例によるデータストローブ入力バッファ１３ａのブロ
ック図である。図１１を参照すれば、さらに他の代表的
な実施例による前記データストローブ入力バッファ１３
ａは第１差動増幅器３１、第２差動増幅器３２、及び１
つまたはそれ以上のスイッチ３３、３４を含む。前記ス
イッチ３３、３４はスイッチ２１１、２１２、２３２、
２３３について前述したように実行できる。第１差動増
幅器３１は前記データストローブ信号ＤＱＳと前記基準
電圧ＶＲＥＦを差動的に増幅する。前記第２差動増幅器
３２は前記データストローブ信号ＤＱＳと前記反転デー
タストローブ信号ＤＱＳＢとを差動的に増幅する。
【００４８】前記制御信号ＣＮＴが第１論理状態、例え
ば、“ハイ”論理レベルならば、前記スイッチ３３がタ
ーンオンされ、前記スイッチ３４はターンオフされる。
その結果、前記第１差動増幅器３１の前記出力信号は差
動出力信号ＤＳとして出力される（ＳＭモード）。前記
制御信号ＣＮＴが“ロー”論理レベルならば、例えば、
前記制御信号の前記反転データストローブ信号ＣＮＴＢ
が“ハイ”論理レベルならば、前記スイッチ３３はター
ンオフされ、前記スイッチ３４はターンオンされる。し
たがって、前記第２差動増幅器３２の前記出力信号は前
記差動出力信号ＤＳとして出力される（ＤＭモード）。
【００４９】この代表的な実施例において、前記第１差
動増幅器３１の有効利得が前記第２差動増幅器３２の有
効利得と実質的に違うように設定され、前記ＤＭモード
における前記データストローブ入力バッファ１３ａの前
記伝播遅延時間が、前記ＳＭモードにおける前記データ
ストローブ入力バッファ１３ａの前記伝播遅延時間と実
質的に同一になりうる。前記ＳＭモードと前記ＤＭモー
ドとで実質的に同一時間に前記差動出力信号ＤＳを出力
することは前記データセットアップ時間ｔＤＳと前記デ
ータホールド時間ｔＤＨとの均一性を改善する。
【００５０】図１２は、本発明のさらに他の代表的な実
施例によるデータストローブ入力バッファ１３ａのブロ
ック図である。図１２の前記データストローブ入力バッ
ファ１３ａは図１１の代表的な実施例のあらゆる要素を
含むことができる。図１２の前記データストローブ入力
バッファ１３ａはまた図７と関連して説明されたような
ディレー２３１を含むことができる。前記第２差動増幅
器３２は前記データストローブ信号ＤＱＳとその反転信
号ＤＱＳＢを差動的に増幅し、前記差動的に増幅された
信号は前記ディレー２３１を通じて所定時間遅延されて
前記出力信号ＤＳとして出力される（ＤＭ動作）。
【００５１】前記所定時間は、前記ＤＭモードで前記デ
ータストローブ入力バッファ１３ａの伝播遅延時間が前
記ＳＭモードでの伝播遅延と実質的に同一になるよう
に、設定される。すなわち、前記ＳＭモードで前記第１
差動増幅器３１が前記データストローブ信号ＤＱＳと前
記基準電圧ＶＲＥＦとを差動的に増幅するのにおける利
得が、前記ＤＭモードで前記第２差動増幅器３２が前記
データストローブ信号ＤＱＳとその反転信号ＤＱＳＢと
を差動的に増幅するのにおける利得より少ない。
【００５２】したがって、前記ＤＭモードで前記データ
ストローブ入力バッファ１３ａの伝播遅延時間は、前記
ＳＭモードで前記データストローブ入力バッファ１３ａ
の伝播遅延時間より短い。したがって、本発明の他の代
表的な実施例によるデータストローブ入力バッファ１３
ａにおいて、前記ＤＭモードで前記データストローブ入
力バッファ１３ａの伝播遅延時間が前記ＳＭモードでの
前記伝播遅延時間と実質的に同一になるように、前記差
動的に増幅された信号が前記ＤＭモードで前記ディレー
２３１を通じて所定時間遅延される。したがって、前記
ＳＭモードでの前記セットアップ／ホールド時間が前記
ＤＭモードでの前記セットアップ／ホールド時間と実質
的に同一であり、その結果、前記データセットアップ／
ホールドマージンが改善される。
【００５３】図１３は、本発明のさらに他の代表的な実
施例によるデータストローブ入力バッファ１３ａのブロ
ック図である。図１３の前記データストローブ入力バッ
ファ１３ａは図１１の代表的な実施例のあらゆる要素を
含むことができる。図１３の前記データストローブ入力
バッファ１３ａはまた、図１０と関連して説明したよう
なダミーロードキャパシタＣｄｕｍｍｙを含むことがで
きる。特に、前記データストローブ信号ＤＱＳが入力さ
れるラインのロードと同じロードを有するために、前記
反転信号ＤＱＳＢが入力されるラインに前記ダミーロー
ドキャパシタＤｄｕｍｍｙが追加される。その後、前記
第２差動増幅器３２は前記データストローブ信号ＤＱＳ
とその反転信号ＤＱＳＢとを差動的に増幅する。したが
って、前記ＳＭモードでの前記セットアップ／ホールド
時間は前記ＤＭモードでの前記セットアップ／ホールド
時間と実質的に同一であり、その結果、前記データセッ
トアップ／ホールドマージンが改善される。ＳＤＲＡＭ
のような半導体メモリ装置は、データストローブ入力バ
ッファ、例えば、データ入力バッファとは違うバッファ
を含むことができる。
【００５４】図１４は、本発明の代表的な実施例による
データ入力バッファ１１のブロック図である。前記デー
タ入力バッファ１１はマルチモードデータ入力バッフ
ァ、例えば、ＳＭ／ＤＭダブルユーズデータ入力バッフ
ァである。制御信号ＣＮＴ／ＣＮＴＢに応答し、前記デ
ータ入力バッファ１１は、データ信号ＤＱと基準電圧Ｖ
ＲＥＦ、または前記データ信号ＤＱと反転データ信号Ｄ
ＱＢとを差動的に増幅する。より具体的に、前記データ
入力バッファ１１は差動増幅回路２１を含む。前記差動
増幅回路２１は、１つまたはそれ以上のスイッチ２１、
２１２と、差動増幅器２１３とをさらに含む。代表的な
実施例で、前記スイッチ２１１、２１２は伝送ゲートよ
りなる。
【００５５】前記制御信号ＣＮＴが第１論理状態、例え
ば、“ハイ”論理レベルならば、前記スイッチ２１１が
ターンオンされ、前記スイッチ２１２はターンオフされ
る。したがって、前記差動増幅器２１３は前記データ信
号ＤＱと前記基準電圧ＶＲＥＦを差動的に増幅し、前記
差動増幅信号ＤＯが出力される。これは前記ＳＭでの動
作である。前記制御信号ＣＮＴが“ロー”論理レベルな
らば、例えば、前記反転制御信号ＣＮＴＢが“ハイ”論
理レベルならば、前記スイッチ２１２がターンオンさ
れ、前記スイッチ２１１はターンオフされる。したがっ
て、前記差動増幅器２１３は前記データ信号ＤＱと前記
反転データ信号ＤＱＢとを差動的に増幅し、前記差動的
に増幅された信号ＤＯが出力される。これは前記ＤＭで
の動作である。
【００５６】前述した本発明の代表的な実施例による前
記データ入力バッファ１１は、ＳＤＲＡＭのような半導
体メモリ装置に含まれる。前記データ入力バッファ１１
はまた、前記制御信号ＣＮＴと前記反転制御信号ＣＮＴ
Ｂとを提供する制御回路によって制御できる。前記デー
タストローブ入力バッファ１３、１３ａの多様で代表的
な実施例、すなわち、図４、図５Ａ及び図６の典型的な
制御回路と関連して前述した各々の前記制御回路またデ
ータ入力バッファに適用できる。
【００５７】例えば、前記データ入力バッファの前記制
御回路は前記モードレジスタセット１５に実行でき、ヒ
ューズ７１０、二つのＰＭＯＳトランジスタＰ３、Ｐ
４、一つのＮＭＯＳトランジスタＮ６、及び二つのイン
バータ７１２、７１４に実行され、または複数のボンデ
ィングパッド１４１０ａ、１４２０ａ、１４３０ａとイ
ンバータ１４４０ａで実行できる。
【００５８】図１５は、本発明のさらに他の代表的な実
施例によるデータ入力バッファ１１のブロック図であ
る。図１５の前記データ入力バッファ１１は図１４の代
表的な実施例のあらゆる要素を含むことができる。図１
５の前記データ入力バッファ１１はまた、補償回路２３
とシングル差動増幅器２１３とを含むことができる。図
１５の代表的な実施例で、前記補償回路２３はディレー
２３１と、１つまたはそれ以上のスイッチ２３２、２３
３とを含むことができる。代表的な実施例で、前記スイ
ッチ２３２、２３３は伝送ゲートよりなる。
【００５９】前記制御信号ＣＮＴが第１論理状態、例え
ば、“ハイ”論理レベルならば、前記スイッチ２１１、
２３２がターンオンされ、前記スイッチ２１２、２３３
はターンオフされる。したがって、前記差動増幅器２１
３は、前記データ信号ＤＱと前記基準電圧ＶＲＥＦとを
差動的に増幅し、前記差動増幅された信号ＤＯがディレ
ーなく差動出力信号ＤＩＮとして出力される（ＳＭ動
作）。前記制御信号ＣＮＴが“ロー”論理レベルなら
ば、例えば、前記制御信号の反転信号ＣＮＴＢが“ハ
イ”論理レベルならば、前記スイッチ２１２、２３３が
ターンオンされ、前記スイッチ２１１、２３２がターン
オフされる。したがって、前記差動増幅器２１３は、前
記データ信号ＤＱとその反転信号ＤＱＢとを差動的に増
幅し、前記差動的に増幅された信号ＤＯが前記ディレー
２３１を通じて所定時間遅延され、前記出力信号ＤＩＮ
として出力される（ＤＭ動作）。
【００６０】前記所定時間は前記ＤＭモードでの前記デ
ータ入力バッファ１１の前記伝播遅延時間が前記ＳＭモ
ードでの前記伝播遅延と実質的に同一になるように設定
される。すなわち、前記ＳＭモードで前記差動増幅器２
１３が前記データ信号ＤＱと前記基準電圧ＶＲＥＦとを
差動的に増幅するのにおける利得が、前記ＤＭモードで
前記差動増幅器２１３が前記データ信号ＤＱとその反転
信号ＤＱＢを差動的に増幅するのにおける利得より少な
い。
【００６１】したがって、前記ＤＭモードで前記データ
入力バッファ１１の前記伝播遅延時間は、前記ＳＭモー
ドで前記データ入力バッファ１１の前記伝播遅延時間よ
り短い。それゆえに、本発明の他の代表的な実施例によ
る前記データ入力バッファ１１で、前記ＤＭモードでの
前記データ入力バッファ１１の伝播遅延時間が前記ＳＭ
モードでの前記伝播遅延時間と実質的に同一になるよう
に、前記ＤＭモードで前記差動的に増幅された信号が、
前記ディレー２３１を通じて所定時間遅延される。した
がって、前記ＳＭモードでの前記セットアップ／ホール
ド時間が、前記ＤＭモードでの前記セットアップ／ホー
ルド時間と実質的に同一であり、その結果、前記データ
セットアップ／ホールドマージンが改善される。
【００６２】図１６は、本発明のさらに他の代表的な実
施例によるデータ入力バッファ１１のブロック図であ
る。図１６の前記データ入力バッファ１１は、図１４の
代表的な実施例のあらゆる要素を含むことができる。図
１６の前記データ入力バッファ１１はまた、補償回路２
３とシングル差動増幅器２１とを含むことができる。図
１６の代表的な実施例で、前記補償回路２３はダミーロ
ードキャパシタＣｄｕｍｍｙを含むことができる。特
に、前記データ信号ＤＱが入力されるラインのロードと
同じロードを有するために、前記反転信号ＤＱＢが入力
されるラインに前記ダミーロードキャパシタＣｄｕｍｍ
ｙが追加される。
【００６３】図１７は、本発明のさらに他の代表的な実
施例によるデータ入力バッファ１１ａのブロック図であ
る。図１７を参照すれば、また、他の代表的な実施例に
よる前記データ入力バッファ１１ａは、第１差動増幅器
３１、第２差動増幅器３２、及び１つまたはそれ以上の
スイッチ３３、３４を含む。前記スイッチ３３、３４
は、スイッチ２１１、２１２、２３２、２３３と関連し
て前述したように実行できる。前記第１差動増幅器３１
は、前記データ信号ＤＱと前記基準電圧ＶＲＥＦとを差
動的に増幅する。前記第２差動増幅器３２は、前記デー
タ信号ＤＱと前記反転データ信号ＤＱＢとを差動的に増
幅する。
【００６４】前記制御信号ＣＮＴが第１論理状態、例え
ば、“ハイ”論理レベルならば、前記スイッチ３３がタ
ーンオンされ、前記スイッチ３４はターンオフされる。
その結果、前記第１差動増幅器３１の出力信号が前記差
動出力信号ＤＩＮとして出力される（ＳＭモード）。前
記制御信号ＣＮＴが“ロー”論理レベルならば、例え
ば、前記制御信号の反転データ信号ＣＮＴＢが“ハイ”
論理レベルならば、前記スイッチ３３がターンオフさ
れ、前記スイッチ３４はターンオンされる。したがっ
て、前記第２差動増幅器３２の出力信号が前記差動出力
信号ＤＩＮとして出力される（ＤＭモード）。
【００６５】この代表的な実施例で、前記第１差動増幅
器３１の有効利得は、前記第２差動増幅器３２の有効利
得と実質的に違うように設定され、前記ＤＭモードで前
記データ入力バッファ１１ａの伝播遅延時間は、前記Ｓ
Ｍモードで前記データ入力バッファ１１ａの伝播遅延時
間と実質的に同一になりうる。前記ＳＭモードと前記Ｄ
Ｍモードとで実質的に同一時間に前記差動出力信号ＤＩ
Ｎを出力することは、前記データセットアップ時間ｔＤ
Ｓと前記データホールド時間ｔＤＨとの均一性を改善す
る。
【００６６】図１８は、本発明のさらに他の代表的な実
施例によるデータ入力バッファ１１ａのブロック図であ
る。図１８の前記データ入力バッファ１１ａは図１４の
代表的な実施例のあらゆる要素を含むことができる。図
１８の前記データ入力バッファ１１ａは、また図１５と
関連して説明したようなディレー２３１を含むことがで
きる。前記第２差動増幅器３２は前記データ信号ＤＱと
その反転信号ＤＱＢとを差動的に増幅し、前記差動的に
増幅された信号は、前記ディレー２３１を通じて所定時
間遅延され、前記出力信号ＤＩＮとして出力される（Ｄ
Ｍ動作）。
【００６７】前記所定時間は、前記ＤＭモードで前記デ
ータ入力バッファ１１ａの前記伝播遅延時間が前記ＳＭ
モードでの前記伝播遅延時間と実質的に同一になるよう
に設定される。すなわち、前記ＳＭモードで前記第１差
動増幅器３１が前記データ信号ＤＱと前記基準電圧ＶＲ
ＥＦとを差動的に増幅するのにおける利得が、前記ＤＭ
モードで前記第２差動増幅器３２が前記データ信号ＤＱ
とその反転信号ＤＱＢとを差動的に増幅するのにおける
利得より少ない。
【００６８】したがって、前記ＤＭモードにおける前記
データ入力バッファ１１ａの前記伝播遅延時間が、前記
ＳＭモードにおける前記データ入力バッファ１１ａの前
記伝播遅延時間より短い。それゆえに、本発明の他の代
表的な実施例による前記データ入力バッファ１１ａで、
前記ＤＭモードでの前記データ入力バッファ１１ａの前
記伝播遅延時間が、前記ＳＭモードでの前記伝播遅延時
間と実質的に同一になるように、前記ＤＭモードで前記
差動的に増幅された信号が前記ディレー２３１を通じて
所定時間遅延される。したがって、前記ＳＭモードでの
前記セットアップ／ホールド時間が、前記ＤＭモードで
の前記セットアップ／ホールド時間と実質的に同一であ
り、その結果、前記データセットアップ／ホールドマー
ジンが改善される。
【００６９】図１９は、本発明のさらに他の代表的な実
施例によるデータ入力バッファ１１ａのブロック図であ
る。図１９の前記データ入力バッファ１１ａは、図１４
の代表的な実施例のあらゆる要素を含むことができる。
図１９の前記データ入力バッファ１１ａはまた、図１６
と関連して説明したようなダミーロードキャパシタＣｄ
ｕｍｍｙを含むことができる。特に、前記データストロ
ーブ信号ＤＱが入力されるラインのロードと同じロード
を有するために、前記反転信号ＤＱＢが入力されるライ
ンに前記ダミーロードキャパシタＣｄｕｍｍｙが追加さ
れる。その後、前記第２差動増幅器３２は、前記データ
信号ＤＱとその反転信号ＤＱＢとを差動的に増幅する。
したがって、前記ＳＭモードでの前記セットアップ／ホ
ールド時間は、前記ＤＭモードでの前記セットアップ／
ホールド時間と実質的に同一であり、その結果、前記デ
ータセットアップ／ホールドマージンが改善される。
【００７０】図２０は、本発明のさらに他の代表的な実
施例による半導体メモリ装置１のブロック図である。前
記半導体メモリ装置１は、前記データ入力バッファ１
１、１１ａと、データストローブ入力バッファ１３、１
３ａと、モードレジスタセットＭＲＳ１５のような制御
回路及びデータ記入回路１７とを含むことができる。前
記データ入力バッファ１１、１１ａは、データＤＱを受
信してバッファリングする。前記データストローブ入力
バッファ１３、１３ａはＳＭ／ＤＭダブルユーズデータ
バッファのようなマルチモードバッファでありうる。前
記モードレジスタセット１５から出力される制御信号Ｃ
ＮＴ／ＣＮＴＢに応答し、前記データストローブ入力バ
ッファ１３は、データストローブ信号ＤＱＳと基準電圧
ＶＲＥＦ、または前記データストローブ信号ＤＱＳとそ
の反転信号ＤＱＳＢとを差動的に増幅する。前記モード
レジスタセット１５は、外部アドレス信号ＡＤＤ及び／
または外部コマンド信号を受信し、前記制御信号ＣＮＴ
／ＣＮＴＢを発生する。
【００７１】すなわち、本発明の代表的な実施例による
前記半導体メモリ装置１で、前記データストローブ入力
バッファ１３、１３ａの二つのモードである、前記ＳＭ
やＤＭモードのうち何れか１つが前記モードレジスタセ
ット１５を通じて外部的に選択され、前記データストロ
ーブ入力バッファ１３、１３ａが動作する。前記ＳＭモ
ードで前記データストローブ信号ＤＱＳと前記基準電圧
ＶＲＥＦとが差動的に増幅されれば、前記データストロ
ーブ入力バッファ１３は前記差動的に増幅された信号を
遅延なく出力し、前記ＤＭモードで前記データストロー
ブ信号ＤＱＳとその反転信号ＤＱＳＢとが差動的に増幅
されれば、前記差動的に増幅された信号を所定時間遅延
させた後、出力する。
【００７２】より具体的に、前記ＳＭモードとＤＭモー
ドとで実質的に一定のセットアップ／ホールド時間を維
持するために、前記データストローブ入力バッファ１３
の入力端子から出力端子への前記伝播遅延時間は、前記
ＳＭモードとＤＭモードとで実質的に一定であるべきで
ある。しかし、前記ＳＭモードで前記データストローブ
入力バッファ１３に含まれる差動増幅器の利得は、前記
ＤＭモードでの利得と違う。すなわち、前記ＳＭモード
で前記差動増幅器が前記データストローブ信号ＤＱＳと
前記基準電圧ＶＲＥＦとを差動的に増幅するのにおける
利得が、前記ＤＭモードで前記差動増幅器が前記データ
ストローブ信号ＤＱＳとその反転信号ＤＱＳＢとを差動
的に増幅するのにおける利得より少ない。したがって、
前記ＤＭモードで前記データストローブ入力バッファ１
３の前記伝播遅延時間が、前記ＳＭモードで前記データ
ストローブ入力バッファ１３の前記伝播遅延時間より短
い。
【００７３】それゆえに、前述したように本発明の多様
で代表的な実施例において、前記ＤＭモードで前記デー
タストローブ入力バッファ１３の伝播遅延時間が、前記
ＳＭモードでの前記伝播遅延時間と実質的に同一になる
ように、前記差動的に増幅された信号が前記ＤＭモード
で所定時間遅延される。したがって、前記ＳＭモードで
の前記セットアップ／ホールド時間が、前記ＤＭモード
での前記セットアップ／ホールド時間と実質的に同一と
なり、前記データのセットアップ／ホールドマージンが
改善される。
【００７４】前述したように、前記データストローブ入
力バッファ１３は前記モードレジスタセット１５によっ
て制御される。前記モードレジスタセット１５は前記半
導体メモリ装置１の外部アドレス信号ＡＤＤによって設
定でき、前記データストローブ入力バッファ１３を制御
する制御信号ＣＮＴ／ＣＮＴＢが発生できる。前記モー
ドレジスタセット１５の出力信号が第１論理状態なら
ば、前記データストローブ入力バッファ１３は前記デー
タストローブ信号ＤＱＳと基準電圧ＶＲＥＦとを差動的
に増幅し、前記差動的に増幅された信号を遅延なく出力
する。前記モードレジスタセット１５の出力信号が第２
論理状態ならば、前記データストローブ信号入力バッフ
ァ１３は、前記データストローブ信号ＤＱＳとその反転
信号ＤＱＳＢとを差動的に増幅し、前記差動的に増幅さ
れた信号を所定時間遅延後、出力する。
【００７５】図２０に図示されたように、前記データ記
入回路１７は前記データストローブ入力バッファ１３の
出力信号に応答し、前記データ入力バッファ１１の出力
信号ＤＩＮをラッチする。前記データ記入回路１７は第
１ラッチ１７ａと第２ラッチ１７ｂとを含むことができ
る。前記第１ラッチ１７ａは前記データストローブ入力
バッファ１３の出力信号ＤＳの立上りエッジに応答し、
前記データ入力バッファ１１の出力信号ＤＩＮの偶数デ
ータをラッチし、前記第２ラッチ１７ｂは前記データス
トローブ入力バッファ１３の出力信号の立下りエッジに
応答し、前記データ入力バッファ１１の出力信号ＤＩＮ
の奇数データをラッチ一する。その結果、前記半導体装
置１はＤＤＲ ＳＤＲＡＭとして動作する。図２１は、
前記半導体メモリ装置１のＤＤＲ動作の間、前記データ
ストローブ信号ＤＱＳと前記データ信号ＤＱの出力を示
す。
【００７６】図２２は、本発明の代表的な実施例による
前記データ記入回路１７のブロック図である。前記ラッ
チ回路は前記データストローブ入力バッファ１３の出力
信号ＤＳの立上りエッジに応答し、前記データ入力バッ
ファ１１の出力信号ＤＩＮの偶数データをラッチする第
１ラッチ１７ａと、前記データストローブ入力バッファ
１３の出力信号ＤＳの立下りエッジに応答し、前記デー
タ入力バッファ１１の出力信号ＤＩＮの奇数データをラ
ッチする第２ラッチ１７ｂと、を含むことができる。
【００７７】前記第１ラッチ１７ａは、選択的に配列さ
れる複数のラッチ２１７ａと複数のスイッチ２２９ａと
を含むことができる。それに加え、前記第１ラッチ１７
ａの前記複数のスイッチ２２９ａは、前記差動出力信号
ＤＳの反転信号の立上り及び立下りエッジでトリガでき
るように（ＤＤＲ動作）配列される。前記第１スイッチ
２２９ａは、前記データ入力バッファ１１の出力信号Ｄ
ＩＮの偶数データを受信し、前記出力信号ＤＩＮの偶数
データを前記複数のラッチ２１７ａの中、前記第１ラッ
チに伝達する。
【００７８】前記第２ラッチ１７ｂは、選択的に配列さ
れる複数のラッチ２１７ｂと複数のスイッチ２２９ｂと
を含むことができる。それに加え、前記第２ラッチ１７
ｂの前記複数のスイッチ２２９ｂは、前記差動出力信号
ＤＳの反転信号の立上り及び立下りエッジでトリガされ
るように（ＤＤＲ動作）配列される。前記第１スイッチ
２２９ｂは、前記データ入力バッファ１１の出力信号Ｄ
ＩＮの奇数データを受信し、前記出力信号ＤＩＮの奇数
データを前記複数のラッチ２１７ｂの中、第１ラッチに
伝える。
【００７９】図２３は、本発明のさらに他の代表的な実
施例による半導体メモリ装置１のブロック図である。前
記半導体メモリ装置１は、データ入力バッファ１１、１
１ａ、データストローブ入力バッファ１３、１３ａ、モ
ードレジスタセットＭＲＳ１５のような制御回路、及び
データ記入回路１７を含むことができる。図２３に図示
された代表的な実施例において、前記データ入力バッフ
ァ１１、１１ａとデータストローブ入力バッファ１３、
１３ａとは、ＳＭ／ＤＭダブルユーズデータバッファの
ようなマルチモードバッファであり、全て前記制御信号
ＣＮＴ／ＣＮＴＢによって制御される。本発明は代表的
な実施例を参照の上、説明されているが、本発明の精神
と範囲を逸脱しない限り、前記説明された実施例の変更
が行われることは当業者には明白であろう。
【００８０】
【発明の効果】以上述べたように、本発明によれば、伝
播遅延時間を制御するマルチモードデータバッファ及び
その制御方法は、ＳＭモードでのセットアップ／ホール
ド時間とＤＭモードでのセットアップ／ホールド時間と
を実質的に同一にして、ＳＭ／ＤＭデュアルユーズデー
タバッファのデータセットアップ／ホールドマージンを
改善する長所がある。
【図面の簡単な説明】
【図１】従来技術によって生成される波形を示す図面で
ある。
【図２】本発明の代表的な実施例によるデータストロー
ブ入力バッファのブロック図である。
【図３】Ａは本発明の代表的な実施例によるスイッチの
ブロック図であり、Ｂは本発明の代表的な実施例による
制御信号ＣＮＴから反転制御信号ＣＮＴＢへの変換を示
すブロック図である。
【図４】本発明の代表的な実施例による制御回路のブロ
ック図である。
【図５】Ａは本発明のさらに他の代表的な実施例による
制御回路のブロック図であり、Ｂは図５Ａの代表的な回
路に対するＶＣＣＨと関連した時間対電圧レベルを示す
グラフである。
【図６】本発明のさらに他の代表的な実施例による他の
制御回路のブロック図である。
【図７】本発明のさらに他の代表的な実施例によるデー
タストローブ入力バッファのブロック図である。
【図８】本発明の代表的な実施例によるスイッチのブロ
ック図である。
【図９】本発明の１つまたはそれ以上の代表的な実施例
によって生成される波形を示す図面である。
【図１０】本発明のさらに他の代表的な実施例によるデ
ータストローブ入力バッファのブロック図である。
【図１１】本発明のさらに他の代表的な実施例によるデ
ータストローブ入力バッファのブロック図である。
【図１２】本発明のさらに他の代表的な実施例によるデ
ータストローブ入力バッファのブロック図である。
【図１３】本発明のさらに他の代表的な実施例によるデ
ータストローブ入力バッファのブロック図である。
【図１４】本発明の代表的な実施例によるデータ入力バ
ッファのブロック図である。
【図１５】本発明のさらに他の代表的な実施例によるデ
ータ入力バッファのブロック図である。
【図１６】本発明のさらに他の代表的な実施例によるデ
ータ入力バッファのブロック図である。
【図１７】本発明のさらに他の代表的な実施例によるデ
ータ入力バッファのブロック図である。
【図１８】本発明のさらに他の代表的な実施例によるデ
ータ入力バッファのブロック図である。
【図１９】本発明のさらに他の代表的な実施例によるデ
ータ入力バッファのブロック図である。
【図２０】本発明の代表的な実施例による半導体メモリ
装置のブロック図である。
【図２１】本発明の代表的な実施例による半導体メモリ
装置によるＤＤＲ動作の間のデータストローブ信号ＤＱ
Ｓとデータ信号ＤＱの出力を示す図面である。
【図２２】本発明の代表的な実施例によるラッチ回路の
ブロック図である。
【図２３】本発明のさらに他の代表的な実施例による半
導体メモリ装置のブロック図である。
【符号の説明】
１３ データストローブ入力バッファ ２１ シングル自動増幅器 ２１１、２１２ スイッチ ２１３ 差動増幅器 ＤＯ 差動増幅信号 ＤＱＳ データストローブ信号 ＤＱＳＢ 反転信号 ＶＲＥＦ 基準電圧 ＣＮＴ 制御信号 ＣＮＴＢ 反転制御信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 文 炳 模 大韓民国ソウル特別市龍山区元暁路１街27 −64番地 Ｆターム(参考） 5M024 AA14 AA44 AA49 BB03 BB34 DD32 DD35 DD39 GG01 HH10 HH11 JJ02 JJ03 JJ04 JJ56 JJ58 LL19 PP01 PP07

Claims (47)

    【特許請求の範囲】
  1. 【請求項１】 制御信号のレベルによって反転データス
    トローブ信号または基準電圧を各々通過させる少なくと
    も二つのスイッチと、 データストローブ信号と前記反転データストローブ信号
    または前記基準電圧とを受信し、差動増幅信号を出力す
    る差動増幅器を具備する差動増幅器回路と、を含む、こ
    とを特徴とするデータストローブ入力バッファ。
  2. 【請求項２】 前記差動増幅信号は前記制御信号に応答
    して二つの伝送パスを通じ、少なくとも二つのデータス
    トローブ信号として出力端子に伝送される、ことを特徴
    とする請求項１に記載のデータストローブ入力バッフ
    ァ。
  3. 【請求項３】 前記データストローブ入力バッファはシ
    ングルモードとデュアルモードとで動作可能であり、 前記シングルモードにおいて、前記基準電圧は前記少な
    くとも二つのスイッチの中、第１スイッチに印加され、
    前記制御信号のレベルは第１論理状態であり、 前記デュアルモードにおいて、前記反転データストロー
    ブ信号は前記少なくとも二つのスイッチの中、第２スイ
    ッチに提供され、前記制御信号のレベルは第２論理状態
    である、ことを特徴とする請求項１に記載のデータスト
    ローブ入力バッファ。
  4. 【請求項４】 請求項２に記載のデータストローブ入力
    バッファを含んで構成される、ことを特徴とする半導体
    メモリ装置。
  5. 【請求項５】 前記データストローブ入力バッファに前
    記制御信号を出力する制御回路をさらに含む、ことを特
    徴とする請求項４に記載のメモリ装置。
  6. 【請求項６】 前記制御回路は外部のコマンドとアドレ
    スとを受信し、前記制御信号を発生するモードレジスタ
    セットを含み、 前記制御信号のレベルが前記半導体メモリ装置のモード
    を決定する、ことを特徴とする請求項５に記載の半導体
    メモリ装置。
  7. 【請求項７】 前記制御回路はヒューズを具備するヒュ
    ーズ回路を含み、 前記ヒューズの状態は前記制御信号のレベルを決定す
    る、ことを特徴とする請求項５に記載の半導体メモリ装
    置。
  8. 【請求項８】 前記制御回路はボンディングパッド回路
    を含み、 ＶＣＣまたはグラウンドへの連結が前記制御信号のレベ
    ルを決定する、ことを特徴とする請求項５に記載の半導
    体メモリ装置。
  9. 【請求項９】 前記差動増幅器は、シングル差動増幅器
    を含む、ことを特徴とする請求項４に記載の半導体メモ
    リ装置。
  10. 【請求項１０】 前記半導体メモリ装置は、 少なくとも二つのデータストローブ信号の各々が実質的
    に同じ遅延時間を有するように、前記反転データストロ
    ーブ信号、前記基準電圧、または前記データストローブ
    信号、または前記差動増幅信号のうち何れか１つを補償
    する補償回路をさらに含む、ことを特徴とする請求項９
    に記載の半導体メモリ装置。
  11. 【請求項１１】 前記補償回路は、前記差動増幅器回路
    から差動増幅信号を受信する遅延回路を含み、 前記遅延回路は前記差動増幅信号を遅延させるディレ
    ー、前記制御信号のレベルによって前記少なくとも二つ
    のデータストローブ信号のうち１つとして前記差動増幅
    信号または前記遅延された差動増幅信号を通過させる少
    なくとも二つの追加スイッチを含む、ことを特徴とする
    請求項１０に記載の半導体メモリ装置。
  12. 【請求項１２】 前記補償回路は、 前記反転データストローブ信号、前記基準電圧、または
    前記データストローブ信号に適用されるダミーロードを
    含む、ことを特徴とする請求項１０に記載の半導体メモ
    リ装置。
  13. 【請求項１３】 前記差動増幅器は、少なくとも二つの
    差動増幅器を含む、ことを特徴とする請求項４に記載の
    半導体メモリ装置。
  14. 【請求項１４】 少なくとも二つのデータストローブ信
    号の各々が実質的に同じ遅延時間を有するように、前記
    少なくとも二つの差動増幅器の中、第１差動増幅器の利
    得が前記少なくとも二つの差動増幅器の中、第２差動増
    幅器の利得と実質的に異なる、ことを特徴とする請求項
    １３に記載の半導体メモリ装置。
  15. 【請求項１５】 前記少なくとも二つの差動増幅器の
    中、第１差動増幅器の利得は、前記少なくとも二つの差
    動増幅器の中、第２差動増幅器の利得と実質的に同一で
    ある、ことを特徴とする請求項１３に記載の半導体メモ
    リ装置。
  16. 【請求項１６】 前記半導体メモリ装置は、 少なくとも二つのデータストローブ信号の各々が実質的
    に同じ遅延時間を有するように、前記反転データストロ
    ーブ信号、前記基準電圧、または前記データストローブ
    信号の中の１つ、または少なくとも二つの他の差動増幅
    信号のうち何れか１つを補償する補償回路をさらに含
    む、ことを特徴とする請求項１５に記載の半導体メモリ
    装置。
  17. 【請求項１７】 前記補償回路は前記差動増幅器回路よ
    り前記差動増幅信号を受信する遅延回路を含み、 前記遅延回路は、前記差動増幅信号を遅延させるディレ
    ーと、前記制御信号のレベルによって少なくとも二つの
    データストローブ信号のうち何れか１つとして、前記差
    動増幅信号または前記遅延された差動増幅信号を通過さ
    せる少なくとも二つの追加スイッチとを含む、ことを特
    徴とする請求項１６に記載の半導体メモリ装置。
  18. 【請求項１８】 前記補償回路は、 前記反転データストローブ信号、前記基準電圧、または
    前記データストローブ信号に適用されるダミーロードを
    含む、ことを特徴とする請求項１６に記載の半導体メモ
    リ装置。
  19. 【請求項１９】 制御信号のレベルによって反転データ
    信号または基準電圧を各々通過させる少なくとも二つの
    スイッチと、 データ信号と前記反転データ信号または前記基準電圧を
    受信し、差動増幅信号を出力する差動増幅器とを含む差
    動増幅器回路を具備する、ことを特徴とするデータ入力
    バッファ。
  20. 【請求項２０】 前記データ入力バッファはシングルモ
    ードとデュアルモードとで動作可能であり、 前記シングルモードにおいて、前記基準電圧が前記少な
    くとも二つのスイッチの中、第１スイッチに印加され、
    前記制御電圧のレベルが第１論理状態であり、 前記デュアルモードにおいて、前記反転データ信号が前
    記少なくとも二つのスイッチの中、第２スイッチに提供
    され、前記制御信号のレベルが第２論理状態である、こ
    とを特徴とする請求項１９に記載のデータ入力バッフ
    ァ。
  21. 【請求項２１】 請求項１９に記載のデータ入力バッフ
    ァを含んで構成される、ことを特徴とする半導体メモリ
    装置。
  22. 【請求項２２】 前記データ入力バッファに前記制御信
    号を出力する制御回路をさらに含み、 前記差動増幅信号は前記制御信号に応答し、二つの伝送
    パスを通じて少なくとも二つのデータ入力信号として出
    力端子に伝送される、ことを特徴とする請求項２１に記
    載の半導体メモリ装置。
  23. 【請求項２３】 前記制御回路は、 外部のコマンドとアドレスとを受信し、前記制御信号を
    発生させるモードレジスタセットを含み、 前記制御信号のレベルは前記半導体メモリ装置のモード
    を決定する、ことを特徴とする請求項２２に記載の半導
    体メモリ装置。
  24. 【請求項２４】 前記制御回路は、 ヒューズを具備するヒューズ回路を含み、 前記ヒューズの状態は前記制御信号のレベルを決定す
    る、ことを特徴とする請求項２２に記載の半導体メモリ
    装置。
  25. 【請求項２５】 前記制御回路はボンディングパッド回
    路を含み、 ＶＣＣまたはグラウンドへの連結が前記制御信号のレベ
    ルを決定する、ことを特徴とする請求項２２に記載の半
    導体メモリ装置。
  26. 【請求項２６】 前記差動増幅器は、シングル差動増幅
    器を含む、ことを特徴とする請求項２１に記載の半導体
    メモリ装置。
  27. 【請求項２７】 前記半導体メモリ装置は、 少なくとも二つのデータ入力信号の各々が実質的に同じ
    遅延時間を有するように、前記反転データ信号、前記基
    準電圧、または前記データ信号、または前記差動増幅信
    号のうち何れか１つを補償する補償回路をさらに含む、
    ことを特徴とする請求項２６に記載の半導体メモリ装
    置。
  28. 【請求項２８】 前記補償回路は、 前記差動増幅器回路より差動増幅信号を受信する遅延回
    路を含み、 前記遅延回路は前記差動増幅信号を遅延させるディレー
    と、前記制御信号のレベルによって少なくとも二つの差
    動出力信号のうち何れか１つとして前記差動増幅信号ま
    たは前記遅延された差動増幅信号を通過させる少なくと
    も二つの追加スイッチと、を含む、ことを特徴とする請
    求項２７に記載の半導体メモリ装置。
  29. 【請求項２９】 前記補償回路は、 前記反転データ信号、前記基準電圧、または前記データ
    信号のうち何れか１つに適用されるダミーロードを含
    む、ことを特徴とする請求項２７に記載の半導体メモリ
    装置。
  30. 【請求項３０】 前記差動増幅器は、 少なくとも二つの差動増幅器を含む、ことを特徴とする
    請求項２１に記載の半導体メモリ装置。
  31. 【請求項３１】 少なくとも二つのデータ入力信号の各
    々が実質的に同じ遅延時間を有するように、前記少なく
    とも二つの差動増幅器の中、第１差動増幅器の利得が前
    記少なくとも二つの差動増幅器の中、第２差動増幅器の
    利得と実質的に違う、ことを特徴とする請求項３０に記
    載の半導体メモリ装置。
  32. 【請求項３２】 前記少なくとも二つの差動増幅器の
    中、第１差動増幅器の利得が前記少なくとも二つの差動
    増幅器の中、第２差動増幅器の利得と実質的に同一であ
    る、ことを特徴とする請求項３０に記載の半導体メモリ
    装置。
  33. 【請求項３３】 前記差動増幅器は、 少なくとも二つのデータ入力信号の各々が実質的に同じ
    遅延時間を有するように、前記反転データ信号、前記基
    準電圧、または前記データ信号のうち何れか１つ、また
    は少なくとも二つの他の差動増幅信号のうち何れか１つ
    を補償する補償回路をさらに含む、ことを特徴とする請
    求項３２に記載の半導体メモリ装置。
  34. 【請求項３４】 前記補償回路は、 前記差動増幅器回路より前記差動増幅信号を受信する遅
    延回路を含み、 前記遅延回路は前記差動増幅信号を遅延させるディレー
    と、前記制御信号のレベルによって前記少なくとも二つ
    のデータ入力信号のうち何れか１つとして前記差動増幅
    信号または前記遅延された差動増幅信号を通過させる少
    なくとも二つの追加スイッチと、を含む、ことを特徴と
    する請求項３３に記載の半導体メモリ装置。
  35. 【請求項３５】 前記補償回路は、 前記反転データ信号、前記基準電圧、または前記データ
    信号のうち何れか１つに適用されるダミーロードを含
    む、ことを特徴とする請求項３３に記載の半導体メモリ
    装置。
  36. 【請求項３６】 制御信号のレベルによって反転データ
    信号または基準電圧を各々通過させる少なくとも二つの
    スイッチと、データ信号と前記反転データ信号または前
    記基準電圧とを受信し、前記制御信号に応答して差動的
    に増幅されたデータ入力信号を出力する差動増幅器とを
    含むデータ入力バッファと、 前記制御信号のレベルによって反転データストローブ信
    号または基準電圧を通過させる少なくとも二つのスイッ
    チと、データストローブ信号と前記反転データストロー
    ブ信号または前記基準電圧とを受信し、前記制御信号に
    応答して差動的に増幅されたデータストローブ信号を出
    力する差動増幅器と、を含むデータストローブ入力バッ
    ファと、 前記制御信号を前記データ入力バッファと前記データス
    トローブ入力バッファに出力する制御回路と、 前記データ入力バッファより前記データ入力信号を受信
    し、前記データストローブ信号の立上りエッジに応答
    し、第１ラッチに前記データ入力信号の偶数データを記
    入し、前記データストローブ信号の立下りエッジに応答
    して第２ラッチに前記データ入力信号の奇数データを記
    入するデータ記入回路と、を具備する、ことを特徴とす
    る半導体メモリ装置。
  37. 【請求項３７】 前記第１ラッチは、選択的に配列され
    る複数のラッチと複数のスイッチとを含む、ことを特徴
    とする請求項３６に記載の半導体メモリ装置。
  38. 【請求項３８】 前記複数のスイッチは、前記データス
    トローブ信号の反転信号の立上り及び立下りエッジでト
    リガされるように配列される、ことを特徴とする請求項
    ３７に記載の半導体メモリ装置。
  39. 【請求項３９】 第１スイッチは、前記データ入力バッ
    ファの出力信号の偶数データを受信し、前記出力信号の
    偶数データを前記複数のラッチの中、第１ラッチに伝え
    る、ことを特徴とする請求項３８に記載の半導体メモリ
    装置。
  40. 【請求項４０】 前記第２ラッチは、選択的に配列され
    る複数のラッチと複数のスイッチとを含む、ことを特徴
    とする請求項３６に記載の半導体メモリ装置。
  41. 【請求項４１】 前記複数のスイッチは、前記データス
    トローブ信号の反転信号の立上り及び立下りエッジでト
    リガされるように配列される、ことを特徴とする請求項
    ４０に記載の半導体メモリ装置。
  42. 【請求項４２】 第１スイッチは、前記データ入力バッ
    ファの前記出力信号の奇数データを受信し、前記出力信
    号の奇数データを複数のラッチの中、第１ラッチに伝え
    る、ことを特徴とする請求項４１に記載の半導体メモリ
    装置。
  43. 【請求項４３】 制御信号のレベルによって反転データ
    ストローブ信号または基準電圧を各々受信する段階と、 データストローブ信号を受信する段階と、 少なくとも二つの他の差動的に増幅されたデータストロ
    ーブ信号を増幅して出力する段階と、を含む、ことを特
    徴とする半導体メモリの伝播遅延時間制御方法。
  44. 【請求項４４】 シングルモードにおいて、前記基準電
    圧が受信され、前記制御信号のレベルは第１論理状態で
    あり、 デュアルモードにおいて、前記反転データストローブ信
    号が受信され、前記制御信号のレベルは第２論理状態で
    ある、ことを特徴とする請求項４３に記載の半導体メモ
    リの伝播遅延時間制御方法。
  45. 【請求項４５】 前記制御信号は外部のソースより受信
    される、ことを特徴とする請求項４４に記載の半導体メ
    モリの伝播遅延時間制御方法。
  46. 【請求項４６】 外部のコマンドとアドレスとを受信
    し、前記制御信号を発生する段階をさらに含み、 前記制御信号のレベルは前記半導体メモリの動作モード
    を決定する、ことを特徴とする請求項４４に記載の半導
    体メモリの伝播遅延時間制御方法。
  47. 【請求項４７】 制御信号のレベルによって反転データ
    入力信号または基準電圧を各々受信する段階と、 データ入力信号を受信する段階と、 差動的に増幅されたデータ入力信号を増幅して出力する
    段階と、を含む、ことを特徴とする半導体メモリの伝播
    遅延時間制御方法。
JP2003130825A 2002-05-10 2003-05-08 データストローブ入力バッファ、半導体メモリ装置、データ入力バッファ、および半導体メモリの伝播遅延時間制御方法 Expired - Fee Related JP4159402B2 (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US37966502P 2002-05-10 2002-05-10
US60/379665 2002-05-10
US10/278071 2002-10-23
US10/278,071 US6819602B2 (en) 2002-05-10 2002-10-23 Multimode data buffer and method for controlling propagation delay time

Publications (2)

Publication Number Publication Date
JP2003331580A true JP2003331580A (ja) 2003-11-21
JP4159402B2 JP4159402B2 (ja) 2008-10-01

Family

ID=29406479

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003130825A Expired - Fee Related JP4159402B2 (ja) 2002-05-10 2003-05-08 データストローブ入力バッファ、半導体メモリ装置、データ入力バッファ、および半導体メモリの伝播遅延時間制御方法

Country Status (7)

Country Link
US (3) US6819602B2 (ja)
JP (1) JP4159402B2 (ja)
KR (1) KR100524960B1 (ja)
DE (1) DE10322364B4 (ja)
GB (1) GB2391369B (ja)
IT (1) ITMI20030913A1 (ja)
TW (1) TWI222084B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011096210A (ja) * 2009-09-29 2011-05-12 Seiko Instruments Inc ボルテージレギュレータ

Families Citing this family (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4216415B2 (ja) 1999-08-31 2009-01-28 株式会社ルネサステクノロジ 半導体装置
KR100418399B1 (ko) * 2002-03-20 2004-02-11 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 데이터 입출력 기준신호출력방법
US6750497B2 (en) * 2002-08-22 2004-06-15 Micron Technology, Inc. High-speed transparent refresh DRAM-based memory cell
US6853594B1 (en) * 2003-07-22 2005-02-08 Sun Microsystems, Inc. Double data rate (DDR) data strobe receiver
KR100512940B1 (ko) * 2003-10-27 2005-09-07 삼성전자주식회사 데이터 전송 시스템 및 방법
US8250295B2 (en) 2004-01-05 2012-08-21 Smart Modular Technologies, Inc. Multi-rank memory module that emulates a memory module having a different number of ranks
KR100518608B1 (ko) * 2004-01-08 2005-10-04 삼성전자주식회사 데이터 스트로브 입력 버퍼 및 이를 포함하는 동기식반도체 메모리 장치
US7916574B1 (en) 2004-03-05 2011-03-29 Netlist, Inc. Circuit providing load isolation and memory domain translation for memory module
US7532537B2 (en) 2004-03-05 2009-05-12 Netlist, Inc. Memory module with a circuit providing load isolation and memory domain translation
US7286436B2 (en) * 2004-03-05 2007-10-23 Netlist, Inc. High-density memory module utilizing low-density memory components
US7289386B2 (en) 2004-03-05 2007-10-30 Netlist, Inc. Memory module decoder
DE102004015318B3 (de) * 2004-03-30 2005-09-01 Infineon Technologies Ag Eingangsschaltung für eine elektronische Schaltung
KR100587072B1 (ko) * 2004-04-19 2006-06-08 주식회사 하이닉스반도체 내부 전압 발생기의 동작을 제어하는 장치
KR101027675B1 (ko) * 2004-12-29 2011-04-12 주식회사 하이닉스반도체 셋업 홀드 시간 조절 장치
US8081474B1 (en) 2007-12-18 2011-12-20 Google Inc. Embossed heat spreader
US8335894B1 (en) 2008-07-25 2012-12-18 Google Inc. Configurable memory system with interface circuit
US8327104B2 (en) 2006-07-31 2012-12-04 Google Inc. Adjusting the timing of signals associated with a memory system
US7386656B2 (en) 2006-07-31 2008-06-10 Metaram, Inc. Interface circuit system and method for performing power management operations in conjunction with only a portion of a memory circuit
US7392338B2 (en) 2006-07-31 2008-06-24 Metaram, Inc. Interface circuit system and method for autonomously performing power management operations in conjunction with a plurality of memory circuits
US8090897B2 (en) 2006-07-31 2012-01-03 Google Inc. System and method for simulating an aspect of a memory circuit
US8130560B1 (en) 2006-11-13 2012-03-06 Google Inc. Multi-rank partial width memory modules
US10013371B2 (en) 2005-06-24 2018-07-03 Google Llc Configurable memory circuit system and method
US8060774B2 (en) 2005-06-24 2011-11-15 Google Inc. Memory systems and memory modules
US8619452B2 (en) 2005-09-02 2013-12-31 Google Inc. Methods and apparatus of stacking DRAMs
US8397013B1 (en) 2006-10-05 2013-03-12 Google Inc. Hybrid memory module
US20080028136A1 (en) 2006-07-31 2008-01-31 Schakel Keith R Method and apparatus for refresh management of memory modules
US8796830B1 (en) 2006-09-01 2014-08-05 Google Inc. Stackable low-profile lead frame package
US8111566B1 (en) 2007-11-16 2012-02-07 Google, Inc. Optimal channel design for memory devices for providing a high-speed memory interface
US8041881B2 (en) 2006-07-31 2011-10-18 Google Inc. Memory device with emulated characteristics
US8386722B1 (en) 2008-06-23 2013-02-26 Google Inc. Stacked DIMM memory interface
US8244971B2 (en) 2006-07-31 2012-08-14 Google Inc. Memory circuit system and method
US8359187B2 (en) 2005-06-24 2013-01-22 Google Inc. Simulating a different number of memory circuit devices
US8089795B2 (en) 2006-02-09 2012-01-03 Google Inc. Memory module with memory stack and interface with enhanced capabilities
US20080082763A1 (en) 2006-10-02 2008-04-03 Metaram, Inc. Apparatus and method for power management of memory circuits by a system or component thereof
US8438328B2 (en) 2008-02-21 2013-05-07 Google Inc. Emulation of abstracted DIMMs using abstracted DRAMs
US9542352B2 (en) 2006-02-09 2017-01-10 Google Inc. System and method for reducing command scheduling constraints of memory circuits
US9171585B2 (en) 2005-06-24 2015-10-27 Google Inc. Configurable memory circuit system and method
US8077535B2 (en) 2006-07-31 2011-12-13 Google Inc. Memory refresh apparatus and method
US9507739B2 (en) 2005-06-24 2016-11-29 Google Inc. Configurable memory circuit system and method
US8055833B2 (en) 2006-10-05 2011-11-08 Google Inc. System and method for increasing capacity, performance, and flexibility of flash storage
US9632929B2 (en) 2006-02-09 2017-04-25 Google Inc. Translating an address associated with a command communicated between a system and memory circuits
US7724589B2 (en) 2006-07-31 2010-05-25 Google Inc. System and method for delaying a signal communicated from a system to at least one of a plurality of memory circuits
KR100771551B1 (ko) 2006-10-17 2007-10-31 주식회사 하이닉스반도체 반도체 소자의 컬럼경로 제어신호 생성회로 및 컬럼경로제어신호 생성방법
JP5113624B2 (ja) * 2007-05-24 2013-01-09 株式会社アドバンテスト 試験装置
US8209479B2 (en) 2007-07-18 2012-06-26 Google Inc. Memory circuit system and method
US8080874B1 (en) 2007-09-14 2011-12-20 Google Inc. Providing additional space between an integrated circuit and a circuit board for positioning a component therebetween
US7889579B2 (en) * 2008-01-28 2011-02-15 Promos Technologies Pte. Ltd. Using differential data strobes in non-differential mode to enhance data capture window
KR100924354B1 (ko) * 2008-04-07 2009-11-02 주식회사 하이닉스반도체 입력 버퍼
US8516185B2 (en) 2009-07-16 2013-08-20 Netlist, Inc. System and method utilizing distributed byte-wise buffers on a memory module
US8417870B2 (en) 2009-07-16 2013-04-09 Netlist, Inc. System and method of increasing addressable memory space on a memory board
WO2010144624A1 (en) 2009-06-09 2010-12-16 Google Inc. Programming of dimm termination resistance values
KR101043725B1 (ko) * 2009-07-01 2011-06-24 주식회사 하이닉스반도체 데이터 스트로브 신호 생성 회로 및 신호 생성 방법
US9128632B2 (en) 2009-07-16 2015-09-08 Netlist, Inc. Memory module with distributed data buffers and method of operation
US9224566B2 (en) * 2009-12-11 2015-12-29 Fairchild Semiconductor Coporation Fuse driver circuits
KR101113188B1 (ko) * 2010-09-30 2012-02-16 주식회사 하이닉스반도체 동작 속도가 가변되는 비휘발성 메모리 장치 및 이를 위한 상보신호 제어 방법
KR101796116B1 (ko) 2010-10-20 2017-11-10 삼성전자 주식회사 반도체 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 그 동작방법
KR102034221B1 (ko) * 2013-03-11 2019-10-18 삼성전자주식회사 클록 신호 발생부를 포함하는 반도체 장치
US10431268B2 (en) 2016-09-13 2019-10-01 Samsung Electronics Co., Ltd. Semiconductor device and memory controller receiving differential signal
US10522206B2 (en) * 2017-04-06 2019-12-31 SK Hynix Inc. Semiconductor device and system
KR102461322B1 (ko) * 2017-11-01 2022-11-01 에스케이하이닉스 주식회사 반도체 장치 및 이를 이용한 시스템
KR20230168173A (ko) * 2022-06-01 2023-12-12 창신 메모리 테크놀로지즈 아이엔씨 수신 회로 및 메모리

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL214049A (ja) * 1956-02-07
JPH01175314A (ja) 1987-12-29 1989-07-11 Nec Corp 入力インバータ回路
US6016066A (en) * 1998-03-19 2000-01-18 Intel Corporation Method and apparatus for glitch protection for input buffers in a source-synchronous environment
JP2000067577A (ja) * 1998-06-10 2000-03-03 Mitsubishi Electric Corp 同期型半導体記憶装置
US6111807A (en) * 1998-07-17 2000-08-29 Mitsubishi Denki Kabushiki Kaisha Synchronous semiconductor memory device allowing easy and fast text
JP3746161B2 (ja) * 1998-11-19 2006-02-15 富士通株式会社 半導体装置
JP2000306382A (ja) * 1999-02-17 2000-11-02 Hitachi Ltd 半導体集積回路装置
JP4216415B2 (ja) * 1999-08-31 2009-01-28 株式会社ルネサステクノロジ 半導体装置
US6279073B1 (en) * 1999-09-30 2001-08-21 Silicon Graphics, Inc. Configurable synchronizer for double data rate synchronous dynamic random access memory
KR100307637B1 (ko) * 1999-10-30 2001-11-02 윤종용 부스팅 커패시터를 구비하는 입력버퍼 회로
JP4446137B2 (ja) * 2000-07-31 2010-04-07 エルピーダメモリ株式会社 半導体記憶装置
KR20020046826A (ko) 2000-12-15 2002-06-21 윤종용 고속 메모리 장치의 클럭 버퍼 회로
JP2002358796A (ja) * 2001-05-30 2002-12-13 Mitsubishi Electric Corp 半導体装置
US6512704B1 (en) * 2001-09-14 2003-01-28 Sun Microsystems, Inc. Data strobe receiver
US6753701B2 (en) * 2001-11-09 2004-06-22 Via Technologies, Inc. Data-sampling strobe signal generator and input buffer using the same
JP4141724B2 (ja) 2002-04-05 2008-08-27 株式会社ルネサステクノロジ 半導体記憶装置
WO2004102664A1 (ja) * 2003-05-13 2004-11-25 Fujitsu Limited ヒューズ回路および半導体集積回路装置
KR100610014B1 (ko) * 2004-09-06 2006-08-09 삼성전자주식회사 리키지 전류 보상 가능한 반도체 메모리 장치
US7295057B2 (en) * 2005-01-18 2007-11-13 International Business Machines Corporation Methods and apparatus for characterizing electronic fuses used to personalize an integrated circuit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011096210A (ja) * 2009-09-29 2011-05-12 Seiko Instruments Inc ボルテージレギュレータ

Also Published As

Publication number Publication date
TWI222084B (en) 2004-10-11
KR20030087922A (ko) 2003-11-15
KR100524960B1 (ko) 2005-11-01
DE10322364B4 (de) 2008-09-25
GB2391369A (en) 2004-02-04
JP4159402B2 (ja) 2008-10-01
US6819602B2 (en) 2004-11-16
ITMI20030913A1 (it) 2003-11-11
US20050041451A1 (en) 2005-02-24
GB2391369B (en) 2004-08-11
US20030210575A1 (en) 2003-11-13
US7602653B2 (en) 2009-10-13
US20080106952A1 (en) 2008-05-08
DE10322364A1 (de) 2003-11-27
US7515486B2 (en) 2009-04-07
TW200307953A (en) 2003-12-16

Similar Documents

Publication Publication Date Title
JP4159402B2 (ja) データストローブ入力バッファ、半導体メモリ装置、データ入力バッファ、および半導体メモリの伝播遅延時間制御方法
US6687169B2 (en) Semiconductor memory device for providing address access time and data access time at a high speed
US6292410B1 (en) Apparatus for buffering data strobe signal in high-speed memory device
US6288971B1 (en) Apparatus for generating data strobe signal applicable to double data rate SDRAM
JP2000040364A (ja) 同期式半導体メモリ装置及びその基準信号発生回路
JP3846764B2 (ja) 同期式半導体メモリ装置及びそのデータ入出力線のプリチャージ方法
US6256260B1 (en) Synchronous semiconductor memory device having input buffers and latch circuits
US6784709B2 (en) Clock generator to control a pules width according to input voltage level in semiconductor memory device
US6952370B2 (en) Data output buffer capable of controlling data valid window in semiconductor memory devices
JP2004135098A (ja) 出力データのスルーレート制御方式
JPH035989A (ja) 半導体メモリ装置のデータ出力端電圧レベル調節回路
US6803792B2 (en) Input buffer circuit with constant response speed of output inversion
JP4902903B2 (ja) 高速の半導体メモリ装置のデータ入力バッファリング方法及び装置
US6341100B1 (en) Semiconductor integrated circuit having circuit for writing data to memory cell
US6992949B2 (en) Method and circuit for controlling generation of column selection line signal
JP5566659B2 (ja) 半導体装置
US5940330A (en) Synchronous memory device having a plurality of clock input buffers
KR20030039179A (ko) 싱글 엔디드 스트로브 모드와 디퍼렌셜 스트로브 모드상호간의 모드 변환이 가능한 동기식 반도체 메모리 장치
JPH0955087A (ja) 半導体メモリ装置
US5963501A (en) Dynamic clock signal generating circuit for use in synchronous dynamic random access memory devices
KR20050062750A (ko) 멀티모드 데이터 버퍼 및 그 제어 방법
JP3361875B2 (ja) 同期型半導体記憶装置
KR950008456B1 (ko) 반도체 메모리 소자의 데이타 출력 버퍼 인에이블 신호 발생기
KR20020074991A (ko) 레지스터 지연 동기 루프의 버퍼 회로
JPH02304797A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050318

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070306

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070320

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20070620

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20070625

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070719

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080115

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20080415

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20080418

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080513

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080708

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080715

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 4159402

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110725

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110725

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120725

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120725

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130725

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees