JP3361875B2

JP3361875B2 - 同期型半導体記憶装置

Info

Publication number: JP3361875B2
Application number: JP03513194A
Authority: JP
Inventors: 幸徳児玉; 誠柳沢; 孝章鈴木; 淳二小川; 淳畠山; 義博竹前; 眞男田口; 裕彦望月
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-03-07
Filing date: 1994-03-07
Publication date: 2003-01-07
Anticipated expiration: 2018-01-07
Also published as: JPH07244985A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、外部から供給されるシ
ステム・クロック信号の立ち上がり又は立ち下がりのタ
イミングに同期させて、制御信号やアドレス信号の入力
を行う同期型半導体記憶装置に関する。

【０００２】

【従来の技術】従来、同期型半導体記憶装置として、た
とえば、ＳＤＲＡＭ（ＳynchronousＤＲＡＭ［dynamic
random access memory］）が知られており、図１２は、
従来のＳＤＲＡＭの一部分を示している。

【０００３】図中、１は外部からシステム・クロック信
号ＣＬＫが供給されるクロック信号入力端子、２は外部
から供給されるシステム・クロック信号ＣＬＫを取り込
み、このシステム・クロック信号ＣＬＫを波形整形した
内部クロック信号ＩＮＴ_CLKを出力するクロック入力回
路（クロック入力バッファ）である。

【０００４】また、３はデータＤＱの入出力に使用され
るデータ入出力端子、４はデータＤＱを外部に出力する
ためのデータ出力回路（データ出力バッファ）である。

【０００５】このデータ出力回路４は、出力状態をハイ
インピーダンス状態とする場合を除き、クロック入力回
路２から供給される内部クロック信号ＩＮＴ_CLKの立ち
上がりのタイミングに同期させて、既にラッチしている
データに基づいてデータＤＱの外部への出力動作を行う
ように構成されている。

【０００６】ここに、図１３はリード時の動作を説明す
るための波形図であり、図１３Ａは外部から供給される
システム・クロック信号ＣＬＫ、図１３Ｂはクロック入
力回路２から出力される内部クロック信号ＩＮＴ_CLK、
図１３Ｃはデータ出力回路４から出力されるデータＤＱ
を示している。

【０００７】即ち、このＳＤＲＡＭにおいては、たとえ
ば、ｎ番目のシステム・クロック信号ＣＬＫの立ち上が
りのタイミングでリード命令を取り込ませようとする場
合、実際には、ｎ番目のシステム・クロック信号ＣＬＫ
を波形整形してなるｎ番目の内部クロック信号ＩＮＴ
_CLKの立ち上がりのタイミングでリード命令が取り込ま
れる。

【０００８】そして、その後、ｎ＋２番目のシステム・
クロック信号ＣＬＫが立ち上がると、データ出力回路４
は、このｎ＋２番目のシステム・クロック信号ＣＬＫを
波形整形してなるｎ＋２番目の内部クロック信号ＩＮＴ
_CLKの立ち上がりのタイミングに同期させて、データＤ
Ｑの外部への出力動作を開始し、所定時間遅延して、デ
ータＤＱが外部に出力される。

【０００９】このように、このＳＤＲＡＭにおいては、
直近のシステム・クロック信号ＣＬＫの立ち上がりのタ
イミングから、クロック入力回路２の遅延時間とデータ
出力回路４の遅延時間の合計の遅延時間ｔaだけ遅延し
てデータＤＱが出力される。

【００１０】この遅延時間ｔaはシステム・クロック信
号ＣＬＫからのアクセスタイムｔaと称されるが、この
アクセスタイムｔａは、前のデータが出力され続ける出
力確定時間でもある。

【００１１】

【発明が解決しようとする課題】ここに、クロック入力
回路２及びデータ出力回路４は、ＭＯＳトランジスタで
構成されるが、電源電圧が変化したり、温度が変化する
と、ＭＯＳトランジスタのしきい値や、電流駆動能力が
変化してしまう。

【００１２】この場合には、システム・クロック信号Ｃ
ＬＫからのアクセスタイムｔaが変化し、即ち、出力確
定時間が変化し、データ転送先において、正しいデータ
を入力できない場合が生じてしまう。

【００１３】本発明は、かかる点に鑑み、外部から供給
される電源電圧の変化や温度の変化によるシステム・ク
ロック信号からのアクセスタイムの変化を抑制し、デー
タ転送先が正しいデータを入力することができるように
した同期型半導体記憶装置を提供することを目的とす
る。

【００１４】

【課題を解決するための手段】図１は本発明の原理説明
図であり、図中、６は外部からシステム・クロック信号
ＣＬＫが供給されるクロック信号入力端子、７はデータ
ＤＱの入出力に使用されるデータ入出力端子である。

【００１５】また、８は電源電圧として、温度変化に対
してトランジスタの電流駆動能力の変化を抑制するよう
な電圧値の定電圧ＶＩＩを発生する定電圧発生回路であ
る。

【００１６】また、９は定電圧発生回路８から出力され
る定電圧ＶＩＩを電源電圧として供給され、システム・
クロック信号ＣＬＫを取り込み、このシステム・クロッ
ク信号ＣＬＫを波形整形してなる内部クロック信号ＩＮ
Ｔ_CLKを出力するクロック入力回路である。

【００１７】また、１０は内部クロック信号ＩＮＴ_CLK
の立ち上がり又は立ち下がりのタイミングに同期させ
て、データＤＱの外部への出力動作を行うデータ出力回
路である。

【００１８】

【作用】本発明においては、クロック入力回路９には、
電源電圧として、温度変化に対してトランジスタの電流
駆動能力の変化を抑制するような電圧値の定電圧ＶＩＩ
が供給されるので、外部から供給される電源電圧の変化
や温度の変化によるクロック入力回路９の遅延時間の変
化を抑制することができる。

【００１９】

【実施例】以下、図２〜図１１を参照して、本発明の一
実施例について、本発明をＳＤＲＡＭに適用した場合を
例にして説明する。

【００２０】図２は本発明の一実施例の要部を示す回路
図である。図中、１２は外部電源電圧ＶＣＣが供給され
る電源電圧入力端子、１３はシステム・クロック信号Ｃ
ＬＫが供給されるクロック信号入力端子、１４は基準電
圧Ｖrefが供給される基準電圧入力端子である。

【００２１】また、１５はチップ・セレクト信号／ＣＳ
が供給されるチップ・セレクト信号入力端子、１６はロ
ウアドレス・ストローブ信号／ＲＡＳが供給されるロウ
アドレス・ストローブ信号入力端子である。

【００２２】また、１７はコラムアドレス・ストローブ
信号／ＣＡＳが供給されるコラムアドレス・ストローブ
信号入力端子、１８はライト・イネーブル信号／ＷＥが
供給されるライト・イネーブル信号入力端子である。

【００２３】また、１９₁、１９_nはアドレス信号Ａ₁、
Ａ_nが入力されるアドレス信号入力端子（アドレス信号
入力端子１９₂〜１９_n-1は図示を省略）、２０はデータ
の入出力に使用されるデータ入出力端子である。

【００２４】また、２１はメモリセルアレイ、センスア
ンプ、ロウデコーダ、コラムデコーダ、コラムゲート等
が配列されたＤＲＡＭコア、２２は定電圧ＶＩＩを発生
する定電圧発生回路である。

【００２５】また、２３は外部から供給されるシステム
・クロック信号ＣＬＫを取り込み、このシステム・クロ
ック信号ＣＬＫを波形整形した内部クロック信号ＩＮＴ
_CLKを出力するクロック入力回路である。

【００２６】また、２４はチップ・セレクト信号／Ｃ
Ｓ、ロウアドレス・ストローブ信号／ＲＡＳ、コラムア
ドレス・ストローブ信号／ＣＡＳ、ライト・イネーブル
信号／ＷＥからなるコマンドをデコードするコマンド・
デコーダである。

【００２７】また、２５はアドレス信号Ａ₁〜Ａ_nを取り
込むアドレス入力回路、２６は書込み時、外部から供給
されるデータを取り込むデータ入力回路、２７は読出し
時、データを出力するデータ出力回路である。

【００２８】ここに、定電圧発生回路２２は図３に示す
ように構成されており、２９は外部電源電圧ＶＣＣを供
給するＶＣＣ電源線、３０はデプレッション形のｎＭＯ
Ｓトランジスタであり、このｎＭＯＳトランジスタ３０
は、ドレインをＶＣＣ電源線２９に接続され、ゲートを
接地されている。

【００２９】また、３１はエンハンスメント形のｎＭＯ
Ｓトランジスタであり、このｎＭＯＳトランジスタ３１
は、ゲートをドレインに接続され、ドレインをｎＭＯＳ
トランジスタ３０のソースに接続されている。

【００３０】また、３２は抵抗であり、一端をｎＭＯＳ
トランジスタ３１のソースに接続され、他端を接地さ
れ、抵抗３２とｎＭＯＳトランジスタ３１の接続点３３
に定電圧ＶＩＩが得られるようにされている。

【００３１】ここに、ｎＭＯＳトランジスタ３０の常温
時でのスレッショルド電圧をＶ_THD（Ｒ、Ｔ）、温度変
化によるスレッショルド電圧Ｖ_THDの変化分をΔＶ_THDと
すると、ｎＭＯＳトランジスタ３０の高温時のスレッシ
ョルド電圧Ｖ_THD（Ｈ、Ｔ）は、数１のように表わすこ
とができる。

【００３２】

【数１】

【００３３】また、ｎＭＯＳトランジスタ３１の常温時
でのスレッショルド電圧をＶ_THE（Ｒ、Ｔ）、温度変化
によるスレッショルド電圧Ｖ_THEの変化分をΔＶ_THEとす
ると、ｎＭＯＳトランジスタ３１の高温時のスレッショ
ルド電圧Ｖ_THE（Ｈ、Ｔ）は、数２のように表わすこと
ができる。

【００３４】

【数２】

【００３５】ここに、ｎＭＯＳトランジスタ３０はゲー
トを接地されていることから、定電圧ＶＩＩは、｜Ｖ
_THD｜−Ｖ_THEとなるので、常温時の定電圧ＶＩＩ（Ｒ、
Ｔ）は数３で示すようになり、高温時の定電圧ＶＩＩ
（Ｈ、Ｔ）は数４で示すようになる。

【００３６】

【数３】

【００３７】

【数４】

【００３８】また、ｎＭＯＳトランジスタ３０の低温時
のスレッショルド電圧Ｖ_THD（Ｌ、Ｔ）は数５のように
表わすことができ、ｎＭＯＳトランジスタ３１の低温時
のスレッショルド電圧Ｖ_THE（Ｌ、Ｔ）は数６のように
表わすことができ、低温時の定電圧ＶＩＩ（Ｌ、Ｔ）は
数７で示すようになる。

【００３９】

【数５】

【００４０】

【数６】

【００４１】

【数７】

【００４２】したがって、定電圧発生回路２２における
外部電源電圧ＶＣＣ及び温度と定電圧ＶＩＩとの関係
は、図４に示すようになり、一定の範囲においては、温
度が高温になると、定電圧ＶＩＩは、常温時よりも高く
なり、温度が低温になると、定電圧ＶＩＩは、常温時よ
りも低くなる。

【００４３】即ち、本実施例においては、定電圧発生回
路２２は、電源電圧として、温度変化に対してトランジ
スタの電流駆動能力の変化を抑制するような電圧値の定
電圧ＶＩＩを発生するように構成されている。

【００４４】また、クロック入力回路２３は図５に示す
ように構成されており、３５は定電圧ＶＩＩを供給する
ＶＩＩ電圧線、３６は差動増幅回路であり、３７、３８
は負荷をなすカレントミラー回路を構成するエンハンス
メント形のｐＭＯＳトランジスタである。

【００４５】また、３９、４０は駆動トランジスタをな
すエンハンスメント形のｎＭＯＳトランジスタであり、
ｎＭＯＳトランジスタ３９のゲートにはシステム・クロ
ック信号ＣＬＫが供給され、ｎＭＯＳトランジスタ４０
のゲートには基準電圧Ｖrefが供給される。

【００４６】また、４１は差動増幅回路活性化信号φ_E
によりＯＮ（導通）、ＯＦＦ（非導通）が制御される抵
抗素子として機能するエンハンスメント形のｎＭＯＳト
ランジスタである。

【００４７】また、４２〜４４は波形整形用のインバー
タであり、４５〜４７はエンハンスメント形のｐＭＯＳ
トランジスタ、４８〜５０はエンハンスメント形のｎＭ
ＯＳトランジスタである。

【００４８】このクロック入力回路２３においては、差
動増幅回路活性化信号φ_E＝Ｌレベルとされる場合に
は、ｎＭＯＳトランジスタ４１＝ＯＦＦとなり、差動増
幅回路３６は非活性状態とされ、クロック入力回路２３
は機能しない。

【００４９】これに対して、差動増幅回路活性化信号φ
_E＝Ｈレベルとされる場合には、ｎＭＯＳトランジスタ
４１＝ＯＮとなり、差動増幅回路３６は活性状態とされ
る。

【００５０】この場合において、図６に示すように、シ
ステム・クロック信号ＣＬＫ＝Ｌレベルとされる場合、
ｎＭＯＳトランジスタ３９＝ＯＦＦ、ｎＭＯＳトランジ
スタ４０＝ＯＮとなり、ノード５１のレベル＝Ｈレベ
ル、インバータ４２の出力＝Ｌレベル、インバータ４３
の出力＝Ｈレベル、内部クロック信号ＩＮＴ_CLK＝Ｌレ
ベルとなる。

【００５１】これに対して、図７に示すように、システ
ム・クロック信号ＣＬＫ＝Ｈレベルとされる場合、ｎＭ
ＯＳトランジスタ３９＝ＯＮ、ｎＭＯＳトランジスタ４
０＝ＯＦＦとなり、ノード５１のレベル＝Ｌレベル、イ
ンバータ４２の出力＝Ｈレベル、インバータ４３の出力
＝Ｌレベル、内部クロック信号ＩＮＴ_CLK＝Ｈレベルと
なる。

【００５２】また、データ出力回路２７は図８に示すよ
うに構成されている。図中、ＲＤはＤＲＡＭコア２１か
ら読出したリードデータ、／ＲＤはリードデータＲＤと
反転関係にある反転リードデータである。

【００５３】また、５３〜５６は伝送ゲート回路であ
り、５７〜６０はエンハンスメント形のｐＭＯＳトラン
ジスタ、６１〜６４はエンハンスメント形のｎＭＯＳト
ランジスタである。

【００５４】また、６５、６６はクロック入力回路２３
から出力される内部クロック信号ＩＮＴ_CLKを反転する
インバータ、６７〜７０はラッチ回路であり、７１〜７
８はインバータである。

【００５５】また、７９はラッチ回路６９の出力を反転
するインバータ、８０はレベルシフト回路であり、８１
〜８４はエンハンスメント形のｐＭＯＳトランジスタ、
８５、８６はエンハンスメント形のｎＭＯＳトランジス
タである。

【００５６】また、８７、８８は出力トランジスタであ
り、８７はプルアップ素子をなすエンハンスメント形の
ｐＭＯＳトランジスタ、８８はプルダウン素子をなすエ
ンハンスメント形のｎＭＯＳトランジスタである。

【００５７】なお、インバータ６５、６６、７１〜７９
に対しては、定電圧ＶＩＩが電源電圧として供給され、
レベルシフト回路８０と、ｐＭＯＳトランジスタ８７及
びｎＭＯＳトランジスタ８８からなる出力トランジスタ
回路（ドライバ回路）に対しては、外部から供給される
電源電圧ＶＣＣが電源電圧として供給される。

【００５８】このデータ出力回路２７においては、図９
に示すように、内部クロック信号ＩＮＴ_CLK＝Ｌレベル
の場合、伝送ゲート回路５３＝ＯＮ、伝送ゲート回路５
４＝ＯＦＦ、伝送ゲート回路５５＝ＯＮ、伝送ゲート回
路５６＝ＯＦＦとなる。

【００５９】この場合において、リードデータＲＤ＝Ｈ
レベル、反転リードデータ／ＲＤ＝Ｌレベルの場合、ラ
ッチ回路６７の出力＝Ｌレベル、ラッチ回路６８の出力
＝Ｈレベルとなる。

【００６０】その後、内部クロック信号ＩＮＴ_CLK＝Ｈ
レベルに変化すると、伝送ゲート回路５３＝ＯＦＦ、伝
送ゲート回路５４＝ＯＮ、伝送ゲート回路５５＝ＯＦ
Ｆ、伝送ゲート回路５６＝ＯＮとなる。

【００６１】この結果、ラッチ回路６９の出力＝Ｈレベ
ル、インバータ７９の出力＝Ｌレベルとなり、ｎＭＯＳ
トランジスタ８８＝ＯＦＦとなる。

【００６２】また、ｐＭＯＳトランジスタ８２＝ＯＦ
Ｆ、ｎＭＯＳトランジスタ８５＝ＯＮ、ノード８９のレ
ベル＝Ｌレベルとなると共に、ラッチ回路７０の出力＝
Ｌレベル、ｐＭＯＳトランジスタ８４＝ＯＮ、ｎＭＯＳ
トランジスタ８６＝ＯＦＦとなる。

【００６３】この結果、ｐＭＯＳトランジスタ８３＝Ｏ
Ｎ、ノード９０のレベル＝Ｈレベル、ｐＭＯＳトランジ
スタ８１＝ＯＦＦ、ｐＭＯＳトランジスタ８７＝ＯＮと
なり、データＤＱとして、リードデータＲＤと同相のＨ
レベルが出力される。

【００６４】これに対して、図１０に示すように、内部
クロック信号ＩＮＴ_CLK＝Ｌレベルとされた場合におい
て、リードデータＲＤ＝Ｌレベル、反転リードデータ／
ＲＤ＝Ｈレベルの場合には、ラッチ回路６７の出力＝Ｈ
レベル、ラッチ回路６８の出力＝Ｌレベルとなる。

【００６５】その後、内部クロック信号ＩＮＴ_CLK＝Ｈ
レベルに変化すると、伝送ゲート回路５３＝ＯＦＦ、伝
送ゲート回路５４＝ＯＮ、伝送ゲート回路５５＝ＯＦ
Ｆ、伝送ゲート回路５６＝ＯＮとなる。

【００６６】この結果、ラッチ回路６９の出力＝Ｌレベ
ル、インバータ７９の出力＝Ｈレベルとなり、ｎＭＯＳ
トランジスタ８８＝ＯＮとなる。

【００６７】また、ｐＭＯＳトランジスタ８２＝ＯＮ、
ｎＭＯＳトランジスタ８５＝ＯＦＦ、ラッチ回路７０の
出力＝Ｈレベル、ｐＭＯＳトランジスタ８４＝ＯＦＦ、
ｎＭＯＳトランジスタ８６＝ＯＮとなり、ノード９０の
レベル＝Ｌレベルとなる。

【００６８】この結果、ｐＭＯＳトランジスタ８１＝Ｏ
Ｎ、ノード８９のレベル＝Ｈレベル、ｐＭＯＳトランジ
スタ８３＝ＯＦＦ、ｐＭＯＳトランジスタ８７＝ＯＦＦ
となり、データＤＱとして、リードデータＲＤと同相の
Ｌレベルが出力される。

【００６９】また、図１１に示すように、内部クロック
信号ＩＮＴ_CLK＝Ｌレベルとされた場合において、リー
ドデータＲＤ＝Ｈレベル、反転リードデータ／ＲＤ＝Ｈ
レベルの場合には、ラッチ回路６７の出力＝Ｌレベル、
ラッチ回路６８の出力＝Ｌレベルとなる。

【００７０】その後、内部クロック信号ＩＮＴ_CLK＝Ｈ
レベルに変化すると、伝送ゲート回路５３＝ＯＦＦ、伝
送ゲート回路５４＝ＯＮ、伝送ゲート回路５５＝ＯＦ
Ｆ、伝送ゲート回路５６＝ＯＮとなる。

【００７１】この結果、ラッチ回路６９の出力＝Ｈレベ
ル、インバータ７９の出力＝Ｌレベルとなり、ｎＭＯＳ
トランジスタ８８＝ＯＦＦとなる。

【００７２】また、ｐＭＯＳトランジスタ８２＝ＯＮ、
ｎＭＯＳトランジスタ８５＝ＯＦＦ、ラッチ回路７０の
出力＝Ｈレベル、ｐＭＯＳトランジスタ８４＝ＯＦＦ、
ｎＭＯＳトランジスタ８６＝ＯＮとなり、ノード９０の
レベル＝Ｌレベルとなる。

【００７３】この結果、ｐＭＯＳトランジスタ８１＝Ｏ
Ｎ、ノード８９のレベル＝Ｈレベル、ｐＭＯＳトランジ
スタ８３＝ＯＦＦ、ｐＭＯＳトランジスタ８７＝ＯＦＦ
となり、この場合には、出力状態はハイインピーダンス
状態（Ｈi−Ｚ）とされる。

【００７４】ここに、本実施例においても、従来例の場
合と同様に、図１３に示すように、ｎ番目のシステム・
クロック信号ＣＬＫの立ち上がりのタイミングでリード
命令を取り込ませようとする場合、実際には、ｎ番目の
システム・クロック信号ＣＬＫを整形してなるｎ番目の
内部クロック信号ＩＮＴ_CLKの立ち上がりのタイミング
でリード命令が取り込まれる。

【００７５】これに対応して、データ出力回路２７は、
例えば、ｎ＋１番目のシステム・クロック信号ＣＬＫを
波形整形してなるｎ＋１番目の内部クロック信号ＩＮＴ
_CLKの立ち下がりのタイミングに同期させて、ＤＲＡＭ
コア２１から出力されるリードデータＲＤ、／ＲＤをラ
ッチ回路６７、６８にラッチする。

【００７６】そして、例えば、ｎ＋２番目のシステム・
クロック信号ＣＬＫが立ち上がると、データ出力回路２
７は、このｎ＋２番目のシステム・クロック信号ＣＬＫ
を整形してなるｎ＋２番目の内部クロック信号ＩＮＴ
_CLKの立ち上がりのタイミングに同期させて、リードデ
ータＲＤと同相のデータＤＱの外部への出力動作を開始
し、所定時間遅延して、データＤＱが外部に出力される
ことになる。

【００７７】このように、本実施例においても、データ
ＤＱは、システム・クロック信号ＣＬＫからのアクセス
タイムｔaだけ遅延して出力されるが、本実施例におい
ては、クロック入力回路２３には、電源電圧として、温
度変化に対してトランジスタの電流駆動能力の変化を抑
制するような電圧値の定電圧ＶＩＩを供給するようにさ
れている。

【００７８】したがって、外部から供給される電源電圧
ＶＣＣの変化や温度の変化によるクロック入力回路２３
の遅延時間の変化を抑制することができる。

【００７９】また、本実施例では、データ出力回路２７
のうち、レベルシフト回路８０と、ｐＭＯＳトランジス
タ８７及びｎＭＯＳトランジスタ８８からなる出力トラ
ンジスタ回路を除いた回路部分に対しても、定電圧ＶＩ
Ｉが電源電圧として供給されるので、外部から供給され
る電源電圧ＶＣＣの変化や温度の変化によるデータ出力
回路２７の遅延時間の変化を抑制することができる。

【００８０】したがって、本実施例によれば、ＳＤＲＡ
Ｍについて、外部から供給される電源電圧ＶＣＣの変化
や温度の変化によるシステム・クロック信号ＣＬＫから
のアクセス時間ｔaの変化を抑制することができるの
で、データ転送先においては、正しいデータを入力する
ことができる。

【００８１】

【発明の効果】本発明によれば、クロック入力回路に
は、電源電圧として、温度変化に対してトランジスタの
動作速度の変化を抑制するような電圧値の定電圧を供給
するようにしたことにより、外部から供給される電源電
圧の変化や温度の変化によるクロック入力回路の遅延時
間の変化を抑制し、外部から供給される電源電圧の変化
や温度の変化によるシステム・クロック信号からのアク
セス時間の変化を抑制することができるので、データ転
送先は正しいデータを入力することができる。

【００８２】なお、クロック入力回路のほか、データ出
力回路のうち、レベル変換回路及び出力トランジスタか
らなる回路部分を除いた回路部分に対しても、電源電圧
として、温度変化に対してトランジスタの動作速度の変
化を抑制するような電圧値の定電圧を供給するように構
成する場合には、外部から供給される電源電圧の変化や
温度の変化によるシステム・クロック信号からのアクセ
ス時間の変化を、より効果的に抑制することができる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の一実施例の要部を示す回路図である。

【図３】本発明の一実施例が設けている定電圧発生回路
を示す回路図である。

【図４】図３に示す定電圧発生回路の特性（外部電源電
圧及び温度と出力される定電圧との関係）を示す図であ
る。

【図５】本発明の一実施例が設けているクロック入力回
路を示す回路図である。

【図６】本発明の一実施例が設けているクロック入力回
路の動作を示す回路図である。

【図７】本発明の一実施例が設けているクロック入力回
路の動作を示す回路図である。

【図８】本発明の一実施例が設けているデータ出力回路
を示す回路図である。

【図９】本発明の一実施例が設けているデータ出力回路
の動作を示す回路図である。

【図１０】本発明の一実施例が設けているデータ出力回
路の動作を示す回路図である。

【図１１】本発明の一実施例が設けているデータ出力回
路の動作を示す回路図である。

【図１２】従来のＳＤＲＡＭの一部分を示す回路図であ
る。

【図１３】リード時の動作を説明するための波形図であ
る。

【符号の説明】

（図１）６クロック信号入力端子７データ入出力端子８定電圧発生回路９クロック入力回路１０データ出力回路ＣＬＫシステム・クロック信号ＤＱ入出力データＶＩＩ定電圧ＩＮＴ_CLK 内部クロック信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者鈴木孝章神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者小川淳二神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者畠山淳神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者竹前義博神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者田口眞男神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者望月裕彦神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (56)参考文献特開平４−162113（ＪＰ，Ａ) 特開平４−366492（ＪＰ，Ａ) 特開平４−137295（ＪＰ，Ａ) 特開昭56−108258（ＪＰ，Ａ) 特開平４−98307（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】外部から供給されるシステム・クロック信
号を取り込み、このシステム・クロック信号を波形整形
してなる内部クロック信号を出力するクロック入力回路
と、前記内部クロック信号の立ち上がり又は立ち下がり
のタイミングに同期させて、データの外部への出力動作
を行うデータ出力回路と、電源電圧として、温度が高くなると電圧値が高くなり、
温度が低くなると電圧値が低くなることにより、温度変
化に対してトランジスタの電流駆動能力の変化を抑制す
るような定電圧を発生する定電圧発生回路を設け、前記クロック入力回路に対して、前記定電圧を電源電圧
として供給する同期型半導体記憶装置において、前記定電圧発生回路は、ドレインを外部から供給される電源電圧を供給する電源
線に接続され、ゲートを接地されたデプレッション形の
第１のｎチャネル絶縁ゲート型電界効果トランジスタ
と、ゲートをドレインに接続され、ドレインを前記第１のｎ
チャネル絶縁ゲート型電界効果トランジスタのソースに
接続されたエンハンスメント形の第２のｎチャネル絶縁
ゲート型電界効果トランジスタと、一端を前記第２のｎチャネル絶縁ゲート型電界効果トラ
ンジスタのソースに接続され、他端を接地された抵抗と
を設け、前記第２のｎチャネル絶縁ゲート型電界効果トランジス
タのソースと前記抵抗の一端との接続点に前記定電圧を
得るように構成されていることを特徴とする同期型半導
体記憶装置。
【請求項２】前記データ出力回路のうち、レベル変換回
路及び出力トランジスタからなる回路部分を除いた回路
部分に対しても、前記定電圧を電源電圧として供給する
ように構成されていることを特徴とする請求項１記載の
同期型半導体記憶装置。