KR100587072B1 - 내부 전압 발생기의 동작을 제어하는 장치 - Google Patents

내부 전압 발생기의 동작을 제어하는 장치 Download PDF

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Abstract

본 발명은 메모리 장치의 감지 증폭기 등에 사용되는 구동전압인 코아전압(내부전압)을 과구동하는 타이밍과 과구동되는 코아전압의 지속 시간을 조절하는 회로와 이들 타이밍과 지속 시간을 용이하게 측정할 수 있는 방법을 제공한다.
본 발명에 따른 내부 전압 발생기의 동작을 제어하는 장치는 내부전압을 출력단으로 출력하는 내부전압 구동부와, 상기 출력단의 전위 레벨을 보상하여 주기위한 내부전압 과구동부와, 상기 내부전압 과구동부의 인에이블 타이밍과 디스에이블 타이밍을 조절하는 제어부를 구비한다.
본 발명에서, 제어부는 제 1 제어신호를 수신하여 제 2 제어신호를 출력하며, 상기 제 2 제어신호는 상기 제 1 제어신호가 인가된 후부터 일정 시간이 경과된 다음 생성되는 신호이며, 상기 제 2 제어신호에 의하여 상기 내부전압과 구동부의 동작이 제어된다.

Description

내부 전압 발생기의 동작을 제어하는 장치{A device for controlling the operation of an internal voltage generator}
도 1은 일반적으로 사용되는 코아전압 발생기를 도시한다.
도 2a는 본 발명에 따른 내부 전압 발생기의 동작을 제어하는 장치에 관한 것이다
도 2b는 도 2a에 도시된 제어부의 일실시예이다.
도 3은 도 2b에 도시된 회로에 사용된 신호(sest30, sense_enz)의 파형도이다.
도 4는 도 2b에 도시된 회로에 사용된 신호(sest30, sense_enz)의 파형도이다.
도 5a와 5b는 테스트 모드 신호를 생성하는 디코더 회로이다.
도 6은 도 5a, 5b에 사용된 퓨즈 수단의 일예이다.
도 7은 웨이퍼 상태 또는 패키지 상태에서, 제어신호(sense_enz)와 내부 전압(Vcore)를 측정할 수 있는 방법을 설명하는 도면이다.
본 발명은 메모리 장치의 내부전압을 과구동하는 타이밍을 조절하는 회로에 관한 것으로, 특히 메모리 장치의 감지 증폭기 등에 사용되는 구동전압인 코아전압을 과구동하는 타이밍과 과구동되는 코아전압의 지속 시간을 조절하는 회로에 관한 것이다.
일반적으로, 메모리 장치는 외부로부터 인가되는 전원전압(Vext)에 의하여 구동되지만, 메모리 장치의 내부 구성 회로들은 메모리 장치내의 내부전압 발생기들로부터 생성된 다양한 전압 레벨을 갖는 내부전압들에 의하여 구동되는 것이 보통이다. 따라서, 내부전압의 전압 레벨의 안정화는 메모리 장치의 동작 안정화와 직결되어 있다.
특히, 메모리 장치의 주기능인 리드/라이트 동작은 매우 중요하므로, 리드/라이트 동작시 사용되는 내부전압중의 하나인 코아전압의 안정화는 더더욱 중요하다. 여기서, 코아전압은 리드/라이트 동작시 사용되는 감지 증폭기의 구동전압으로 사용되는 내부전압을 의미한다.
특히, 오토 리프레쉬 동작시, 동시에 수많은 메모리 셀에 대하여 리드/라이트 동작을 수행하게 되므로, 순간 전류 소모가 증대되고 그로 인하여 코아전압의 전압 레벨이 흔들릴 수 있다. 코아전압의 변동은 메모리 장치의 성능과 신뢰성에 큰 영향을 미치므로 코아 전압의 급격한 변동을 억제하기 위한 보상 회로가 제공되는 것이 일반적이다.
도 1은 일반적으로 사용되는 코아전압 발생기를 도시한다.
도 1에서, 코어전압 구동부(Vcore driver: 101)는 코아전압(Vcore)을 출력하 며, 코아전압 과구동부(Vcore over driver: 102)는 감지 증폭기 동작시 코아전압의 전압 레벨 변동을 억제하는 회로이다. 즉, 코아전압 과구동부(102)는 감지 증폭기가 동작하는 동안 외부로부터 공급되는 구동전압(VDD)을 코어전압단자와 연결시켜전력을 보상하여 준다.
그런데, 코아전압 과구동부(102)은 그 구동 시점이 매우 중요하다. 왜냐하면, 코아전압 과구동부(102)가 감지 증폭기의 동작 시점보다 너무 늦게 동작하거나 너무 빨리 동작하면 그 효과가 감소하기 때문이다.
또한, 코아전압 과구동부(102)가 어느 정도의 시간 동안 동작하는지도 매우 중요하다. 왜냐하면, 코아전압 과구동부(102)가 장시간 동작하는 경우, 코아전압이 불필요하게 상승하게 되는 문제점이 있기 때문이다.
그런데, 종래의 경우에는 코아전압 과구동부(102)의 동작 시점을 정확히 모니터하고 조절(tunning)할 수 있는 회로가 제공되지 않은 관계로 안정한 내부전압을 출력하기가 어렵다는 문제점이 있었다.
또한, 반도체 장치의 패키징 공정이 종료된 후에는 반도체 장치의 내부전압을 외부에서 측정하기 힘들다는 문제점이 있었다.
본 발명은 전술한 문제점을 해결하기 위하여 제안된 것으로, 내부전압을 보상하는 과구동부의 동작을 정확히 제어하여 안정된 내부전압의 출력을 가능하게 하는 장치를 제공한다.
또한, 본 발명은 반도체 장치에 대한 패키징 공정이 완료된 후, 외부 핀을 통하여 내부 전압을 측정할 수 있는 방법을 제공한다.
본 발명에 따른 내부 전압 발생기의 동작을 제어하는 장치는 내부전압을 출력단으로 출력하는 내부전압 구동부와, 상기 출력단의 전위 레벨을 보상하여 주기위한 내부전압 과구동부와, 상기 내부전압 과구동부의 인에이블 타이밍과 디스에이블 타이밍을 조절하는 제어부를 구비한다.
본 발명에서, 제어부는 제 1 제어신호를 수신하여 제 2 제어신호를 출력하며, 상기 제 2 제어신호는 상기 제 1 제어신호가 인가된 후부터 일정 시간이 경과된 다음 생성되는 신호이며, 상기 제 2 제어신호에 의하여 상기 내부전압과 구동부의 동작이 제어된다.
(실시예)
이하, 도면을 참조하여 본 발명의 실시예에 대하여 보다 구체적으로 설명하기로 한다.
도 2a는 본 발명에 따른 내부 전압 발생기의 동작을 제어하는 장치에 관한 것이다. 내부 전압 발생기로부터 출력되는 내부전압은 예컨대 메모리 장치의 감지 증폭기를 구동하기 위한 구동전압으로 사용될 수 있다.
도 2a에 도시된 내부 전압 발생기의 동작을 제어하는 장치는 내부전압(Vint)을 출력단으로 출력하는 내부전압 구동부(21)와, 출력단의 전위 레벨을 보상하여 주기위한 내부전압 과구동부(22)와, 내부전압 과구동부(22)의 인에이블 타이밍과 디스에이블 타이밍을 조절하는 제어부(23)를 구비한다.
도 2a에서, 내부전압 구동부(21)는 도 1의 코아전압 구동부(101)에 대응하며, 내부전압 과구동부(22)는 도 1의 코아전압 과구동부(102)에 대응하며, 이들간의 구성은 사실상 동일하다. 또한, 내부전압(Vint)의 일예는 도 1에서 언급한 코아전압(Vcore)일 수 있다.
도 2a에서 알 수 있듯이, 제어부(23)는 제어신호(sest30)를 수신하여 제어신호(sense_enz)를 출력한다. 제어신호(sest30)는 소정의 내부 동작을 수행하기 위하여 스타트되는 신호이다. 예컨대, 메모리 장치의 액티브 명령에 의하여 발생되는 신호일 수 있다. 제어신호(sense_enz)는 제어신호(sest30)가 인가된 후부터 일정 시간이 경과된 다음 생성되는 신호이며, 제어신호(sense_enz)에 의하여 내부전압 과구동부(22)의 동작이 제어된다.
도 2b는 도 2a에 도시된 제어부(23)의 일실시예이다.
도시된 바와같이, 제어부는 제어신호(sest30)를 수신하는 지연부(200)와. 전원전압(Vext)과 노드(N3)사이에 연결된 PMOS 트랜지스터(TR21)와, 노드(N3)와 접지사이에 연결된 NMOS 트랜지스터(TR22)와. 노드(N3)를 입력단으로하는 지연부(210)와, 지연부(200)와 지연부(210)의 출력신호를 수신하는 낸드 수단(220)을 구비한다. 낸드 수단(220)은 낸드 게이트(NAND21)와 낸드 게이트의 출력단에 연결된 짝수개의 인버터로 구성된다. 낸드 수단(220)의 출력신호는 도 2a의 내부전압 과구동부(22)의 동작을 제어하는 제어신호(sense_enz)이다.
지연부(200)에 인가되는 제어신호(sest30)는 선택적으로 턴온되는 스위치(PG1, PG2, PG3, PG4)에 의하여 그 전달 경로가 결정된다. 스위치(PG1, PG2, PG3, PG4)는 테스트 모드 신호(tm0, tm1, tm2, tm3)에 의하여 제어된다. 테스트 모드 신호는 지연부(200)의 지연시간을 결정하는 신호로 도 6에서 구체적으로 설명될 것이다.
지연부(200)의 출력 노드(N1)는 낸드 게이트(NAND21)의 입력단과 연결된다.
도시된 바와같이, 낸드 게이트(NAND21)는 지연부(200)의 출력신호와 지연부(210)의 출력신호를 수신한다. 낸드 수단(220)의 출력은 제어신호(sense_enz)이다.
전원전압(Vext)과 노드(N1)사이에 연결된 PMOS 트랜지스터(TR21)의 게이트에는 제어신호(sense_enz)가 인가된다.
노드(N1)를 입력단으로하는 지연부(210)는 노드(N3)의 신호를 수신하여 일정시간 지연시킨 후 반전된 신호를 출력한다. 즉, 지연부(210)의 입력신호와 출력신호의 위상은 서로 반대이다.
지연부(210)는 복수개의 모스 커패시터(n11, n12, n13, n14, n15, n16)를 선택적으로 연결시켜 RC 지연 시간을 조절한다. 복수개의 모스 커패시터는 테스트 모드 신호(tm_d0, tm_d1,tm_d2,tm_d3z,tm_d4z,tm_d5z)에 의하여 신호 전달 라인에 연결되어 지연시간을 결정에 기여한다. 테스트 모드 신호(tm_d0, tm_d1,tm_d2,tm_d3z,tm_d4z,tm_d5z)는 도 6에서 구체적으로 설명될 것이다.
프로우빙 패드(230)는 검출 패드이다. 따라서, 반도체 장치에 대한 패키징 공정이 완료된 후에도, 상기 프로우빙 패드(230)와 연결된 핀을 통하여 외부에서 제어 신호(sense_enz)의 동작 구간을 정확히 측정할 수 있다. 이에 대해서는 도 8 에서 재차 설명될 것이다.
지연부(200)의 출력신호는 인버터(inv0)에의하여 반전된 후, NMOS 트랜지스터(TR22)의 게이트에 인가된다. 도시된 바와같이, NMOS 트랜지스터(TR22)는 노드(N3)와 접지 사이에 위치한다.
도 3은 도 2b에 도시된 회로에 사용된 신호(sest30, sense_enz)의 파형도로서, 특히 도 3은 테스트 모드 신호(tm0, tm1, tm2, tm3)에 따라서 지연부(200)에서의 지연 시간을 조절하는 경우, 제어신호(sense_enz)의 동작을 설명하기 위한 도면이다.
도시된 바와같이, 제어신호(sest30)가 일정 시간동안 하이 레벨로 인에이블되어 있는 동안, 제어신호(sense_enz)가 로우 레벨로 인에이블되는 시점과 하이 레벨로 디스에이블되는 시점은 테스트 모드 신호(tm0, tm1, tm2, tm3)의 논리 레벨에 따라서 조절가능함을 알 수 있다.
즉, 도 2b의 지연부(200)에서의 지연 시간이 가장 짧은 경우(tm1이 하이 레벨인 경우), 도 3에서 알 수 있듯이 제어신호(sense_enz)가 로우 레벨로 인에이블되는 시점이 가장 빠르다.
반면에, 도 2b의 지연부(200)에서의 지연 시간이 가장 느린 경우(tm3가 하이 레벨인 경우), 도 3에서 알 수 있듯이 제어신호(sense_enz)가 로우 레벨로 인에이블되는 시점이 가장 느린다.
도 4는 도 2b에 도시된 회로에 사용된 신호(sest30, sense_enz)의 파형도로서, 특히 도 4는 지연부(200)에서의 지연 시간과 지연부(210)에서의 지연시간의 변 화에 따라 제어신호(sense_enz)의 인에이블 시점과 그 인에이블 구간을 조절할 수 있음을 설명하는 도면이다.
먼저, 도 4에서 알 수 있듯이, 제어신호(sense_enz)가 로우 레벨로 인에이블되는 시점은 모두 동일하다. 이는 도 3에서 살펴 본 바와같이, 지연부(200)에서의 지연 시간을 측정함으로써 가능하다.
다음, 제어신호(sense_enz)가 하이 레벨로 디스레이블되는 시점은 지연부(210)에서의 지연 시간을 조절함으로써 가능하다. 이렇게 함으로써, 제어신호(sense_enz)가 로우 레벨로 인에이블되어 있는 구간을 제어할 수 있다.
즉, 도 4에서, 테스트 모드 신호(tm_d0, tm_d1,tm_d2,tm_d3z,tm_d4z,tm_d5z)를 사용하여 지연부(210)에서의 지연시간을 조절하는 경우, 제어신호(sense_enz)의 디스에이블 시점을 제어할 수 있다.
예컨대, 도 4에서, 테스트 모드 신호(tm_d0, tm_d1,tm_d2, tm_d3z, tm_d4z,tm_d5z)가 모두가 하이 레벨이 되어 지연부(210)의 지연시간이 최대로되는 경우, 제어신호(sense_enz)의 디스에이블 시점이 가장 늦어짐을 알 수 있다. 따라서, 지연부(200)의 지연시간이 일정한 경우, 제어신호(sense_enz)의 인에이블 펄스 구간이 가장 넓다는 것을 알 수 있다.
반면에, 테스트 모드 신호(tm_d0, tm_d1,tm_d2, tm_d3z, tm_d4z,tm_d5z)가 모두가 로우 레벨이 되어 지연부(210)의 지연시간이 최소로되는 경우, 제어신호(sense_enz)의 디스에이블 시점이 가장 빨라짐을 알 수 있다. 따라서, 지연부(200)의 지연시간이 일정한 경우, 제어신호(sense_enz)의 인에이블 펄스 구 간이 가장 협소하다는 것을 알 수 있다.
도 5a와 5b는 각각 도 2b의 회로의 지연부(200)에 사용된 테스트 모드 신호(tm0, tm1, tm2, tm3)와 지연부(210)에 사용된 테스트 모드 신호(tm_d0, tm_d1,tm_d2, tm_d3z, tm_d4z,tm_d5z)를 발생하는 디코더 회로를 도시한다.
도 5a의 디코더 회로는 테스트 모드 진입을 나타내는 테스트 모드 진입 신호(tm_entry)와, 제어신호(sense_enz)를 활성화시키는 시간을 제어하는 테스트 모드 어드레스 신호(tm_start0, tm_start1)를 수신하여, 테스트 모드 신호(tm0, tm1, tm2, tm3)를 출력한다. 참고로, 도 5a에 사용된 퓨즈 수단의 구체적인 일예는 도 7에 도시되어 있다. 도시된 바와같이, 도 5a의 디코더 회로는 복수개의 낸드 게이트(NA0-NA9)와 노아 게이트(NO1)와 인버터들로 구성되어 있다. 도 6에서 설명되겠지만, 퓨즈 수단의 초기 상태는 하이 레벨을 유지한다.
도 5a의 디코더 회로의 동작은 다음과 같다.
테스트 모드 진입 신호(tm_entry)가 로우 레벨인 경우, 낸드 게이트(NA0, NA1)의 출력신호는 하이 레벨이다. 따라서, 낸드 게이트(NA2, NA3, NA4)는 하이 레벨을 출력하고, 낸드 게이트(NA5)는 로우 레벨을 출력한다. 따라서, 낸드 게이트(NA6, NA7, NA8)의 출력신호인 테스트 모드 신호(tm3, tm1, tm2)의 논리 레벨은 로우 레벨이다. 따라서, 노아 게이트(NO1)의 출력신호인 테스트 모드 신호(tm0)의 논리 레벨은 하이 레벨이다. 이상에서 알 수 있듯이, 테스트 모드 진입 신호(tm_entry)가 로우 레벨인 경우(즉, 테스트 모드가 아닌 경우), 테스트 모드 신호(tm0)만이 하이 레벨인 것을 알 수 있다.
다음, 테스트 모드 진입 신호(tm_entry)가 하이 레벨인 경우, 테스트 모드 어드레스 신호(tm_start0, tm_start1)에 의하여 테스트 모드 신호(tm0, tm1, tm2, tm3)의 논리 레벨이 결정된다. 즉, 테스트 모드 어드레스 신호(tm_start0, tm_start1)가 ("L", "L")인 경우는 테스트 모드 신호(tm0)만이 하이 레벨이 된다. 테스트 모드 어드레스 신호(tm_start0, tm_start1)가 ("L", "H")인 경우는 테스트 모드 신호(tm1)만이 하이 레벨이 된다. 테스트 모드 어드레스 신호(tm_start0, tm_start1)가 ("H", "L")인 경우는 테스트 모드 신호(tm2)만이 하이 레벨이 된다. 테스트 모드 어드레스 신호(tm_start0, tm_start1)가 ("H", "H")인 경우는 테스트 모드 신호(tm3)만이 하이 레벨이 된다.
도 56b의 디코더 회로는 제어신호(sense_enz)를 디스에이블 시키는 시점을 제어하기 위한 테스트 모드 신호(tm_d0~tm_d4)를 출력하는 회로로서, 제어신호(sense_enz)를 디스에이블 시키는 시간을 제어하는 테스트 모드 어드레스 신호(tm_delay0~5)를 수신한다.
도 5b의 회로는 낸드 게이트(NA0~NA11)와 복수개의 인버터로 구성되며, 동작은 다음과 같다. 퓨즈 수단은 도 6의 회로를 사용한다. 따라서, 초기 상태에서 퓨즈 수단의 출력신호는 하이 레벨이다.
동작에 있어서, 테스트 모드 진입 신호(tm_entry)가 로우 레벨인 경우(즉, 테스트 모드가 아닌 경우), 테스트 모드 신호(tm_d0~tm_d2)는 모두 로우 레벨이고, 테스트 모드 신호(tm_d3z~tm_d5z)는 모두 하이 레벨이다.
테스트 모드 진입 신호(tm_entry)가 하이 레벨인 경우, 테스트 모드 어드레 스 신호(tm_delay0~5)의 논리 레벨에 따라 테스트 모드 신호(tm_d0~tm_d2, tm_d3z~tm_d5z)의 논리 레벨을 제어할 수 있다.
도 6은 도 5a, 5b에 사용된 퓨즈 수단의 일예이다.
도시된 바와같이, 퓨즈가 연결된 상태에서 퓨즈 수단의 초기 상태는 하이 레벨이며, 퓨즈가 커팅된 상태에서는 로우 레벨이다. 따라서, 도 5a, 5b에서, 퓨즈 수단의 출력이 로우 레벨이 되도록 퓨즈를 커팅하는 경우, 테스트 모드 신호의 논리 레벨을 결정할 수 있다. 따라서, 도 2b에 도시된 회로의 제어 신호(sense_enz)의 최적 인에이블 구간을 설정할 수 있다.
도 7은 웨이퍼 상태 또는 패키지 상태에서, 제어신호(sense_enz)와 내부 전압(Vcore)를 측정할 수 있는 방법을 설명하는 도면이다. 도 7에서, 전원전압(Vddq)과 접지 전압(Vddq)에 의하여 구동되는 데이타 드라이버를 함께 도시하였다. 도 7에서, up 신호는 풀업 구동 트랜지스터를 제어하는 신호이고, dnz신호는 풀다운 구동 트랜지스터를 제어하는 신호이다.
도시된 바와같이, 테스트 모드 진입 신호(tm_entry)가 하이 레벨인 경우, 제어신호(sense_enz)와 내부 전압(Vcore)은 데이타 패드(DQ0, DQ1)를 통하여 출력됨을 알 수 있다.
구체적으로 도시되지는 않았지만, 테스트 모드시, 데이타 패드(DQ0, DQ1)와 연결된 데이타 드러이버의 동작은 차단될 것이다. 따라서, 테스트 모드가 종료된 후, 데이타 패드(DQ0, DQ1)는 데이타 드라이버용으로 사용될 것이다.
이상에서 설명한 바와같이, 본 발명에 따른 내부 제어 신호의 인에이블 구간 을 조절함으로써, 도 2a에서 설명한 내부전압 과구동부의 동작을 적절히 제어할 수 있다. 결과적으로, 안정된 내부전압을 내부 회로에 공급할 수 있다.
이상에서 알 수 있는 바와같이, 본 발명은 메모리 장치의 내부 전압을 발생을 제어하는 신호의 인에이블 구간을 자유롭게 제어할 수 있다.
또한, 이러한 내부 제어 신호 등을 패키징 상태에서도 측정할 수 있다.
또한, 퓨즈 수단을 사용함으로써, 메모리 장치에 불량이 발생한 경우, 웨이퍼 레벨에서 바로 수정할 수 있다.
결과적으로, 추가적인 비용없이 테스트 비용과 수율 증대를 개선시킬 수 있다.

Claims (12)

  1. 삭제
  2. 내부 전압 발생기의 동작을 제어하는 장치에 있어서,
    내부전압을 출력단으로 출력하는 내부전압 구동부와,
    상기 출력단의 전위 레벨을 보상하여 주기위한 내부전압 과구동부와,
    제 1 제어신호를 수신하여 제 2 제어신호를 상기 내부전압 과구동부로 출력하고, 상기 제 2 제어신호는 상기 제 1 제어신호가 인가된 후부터 일정시간이 경과된 다음 생성되는 신호이며, 상기 제 2 신호로써 상기 내부전압 과구동부의 인에이블 타이밍과 디스에이블 타이밍을 조절하는 제어부를 구비하는 내부 전압 발생기의 동작을 제어하는 장치.
  3. 제 2 항에 있어서,
    상기 제어부는 지연 시간을 조절할 수 있는 지연부로 구성되며,
    상기 지연부는 제 1 신호를 수신한 후 제 2 제어신호를 출력하며,
    상기 제 2 제어신호에 의하여 상기 내부전압과구동부의 동작이 제어되는 것을 특징으로 하는 내부 전압 발생기의 동작을 제어하는 장치.
  4. 제 3 항에 있어서,
    상기 지연부의 지연시간을 조절하는 지연시간 조절부를 더 구비하며,
    상기 지연시간 조절부는 제 1 테스트 모드 신호를 수신하여 제 2 테스트 모드 신호를 출력하며
    상기 제 2 테스트 모드 신호를 이용하여 상기 지연부의 지연시간을 조절하는 것을 특징으로 하는 내부 전압 발생기의 동작을 제어하는 장치.
  5. 제 2 항에 있어서,
    상기 제어부는
    제 1 제어신호를 수신하는 제 1 지연부와.
    전원전압과 제 1 노드사이에 연결된 제 1 트랜지스터와,
    상기 제 1 노드와 접지사이에 연결된 제 2 트랜지스터와.
    상기 제 1 노드를 입력단으로하는 제 2 지연부와,
    상기 제 1 지연부와 제 2 지연부의 출력신호를 수신하는 낸드 수단을 구비하며,
    상기 낸드 수단의 출력신호에 의하여 상기 내부전압 과구동부의 동작이 제어되는 것을 특징으로 하는 내부 전압 발생기의 동작을 제어하는 장치.
  6. 제 5 항에 있어서,
    상기 제 1 지연부의 지연시간과 상기 제 2 지연부의 지연시간을 조절하는 지연시간 조절부를 더 구비하는 것을 특징으로 하는 내부 전압 발생기의 동작을 제어하는 장치.
  7. 제 6 항에 있어서, 상기 지연시간 조절부는 테스트 모드시 동작하는 것을 특징으로 하는 내부 전압 발생기의 동작을 제어하는 장치.
  8. 제 5 항에 있어서,
    상기 낸드 수단의 출력신호를 측정하기 위한 제 1 패드와, 상기 내부전압을 측정하기 위한 제 2 패드를 더 구비하는 것을 특징으로 하는 내부 전압 발생기의 동작을 제어하는 장치.
  9. 제 8 항에 있어서,
    반도체 장치의 패키징후, 상기 제 1 및 제 2 패드와 각각 연결된 제 1 및 제 2 패키지 핀을 통하여 상기 낸드 게이트의 출력신호와 상기 내부전압을 측정할 수 있는 것을 특징으로 하는 내부 전압 발생기의 동작을 제어하는 장치.
  10. 제 5 항에 있어서,
    상기 제 1 지연부의 지연시간과 상기 제 2 지연부의 지연시간을 조절하는 지 연시간 조절부를 더 구비하며,
    상기 시간 지연 조절부는 테스트 모드시 동작하는 것을 특징으로 하는 내부 전압 발생기의 동작을 제어하는 장치.
  11. 제 10 항에 있어서,
    상기 테스트 모드에 의한 테스트 결과를 이용하여 상기 제 1 지연부의 지연시간과 상기 제 2 지연부의 지연시간을 고정시키는 것을 특징으로 하는 내부 전압 발생기의 동작을 제어하는 장치.
  12. 제 11 항에 있어서,
    상기 제 1 지연부의 지연시간과 상기 제 2 지연부의 지연시간을 고정시키기 위하여, 상기 지연시간 조절부는 퓨즈부를 구비하는 것을 특징으로 하는 내부 전압 발생기의 동작을 제어하는 장치.
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