KR100980402B1 - 센스앰프 오버드라이브 신호 생성회로 및 이를 포함하는 반도체 메모리 장치 - Google Patents

센스앰프 오버드라이브 신호 생성회로 및 이를 포함하는 반도체 메모리 장치 Download PDF

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Abstract

본 발명에 따른 센스앰프 오버드라이브 신호 생성회로는 로우 인에이블 신호를 소정시간만큼 지연시켜 제 1 지연신호를 생성하는 기준 지연부; 반도체 메모리 장치의 동작모드에 따라 가변 지연시간만큼 상기 제 1 지연신호를 지연시켜 제 2 지연신호를 생성하는 지연 조절부; 및 상기 제 2 지연신호 및 상기 로우 인에이블 신호를 입력 받아 오버드라이브 신호를 생성하는 오버드라이브 신호 생성부; 를 포함한다.
오버드라이브, 리프레쉬

Description

센스앰프 오버드라이브 신호 생성회로 및 이를 포함하는 반도체 메모리 장치{Sense Amplifier Overdrive Signal Generating Circuit and Semiconductor Memory Apparatus Including the Same}
본 발명은 반도체 메모리 장치의 설계에 관한 것으로, 더 상세하게는 반도체 메모리 장치의 센스앰프 오버드라이브 신호 생성회로에 관한 것이다.
일반적으로 반도체 메모리 장치에서 읽기(Read)/쓰기(Write) 동작을 하기 위해, 센스앰프(Sense Amplifier)가 메모리 셀에 연결된 비트라인 쌍의 전위를 전원전압(VCORE)과 접지전압(VSS) 레벨로 센싱한다. 상기 비트라인 쌍을 센싱하기 위해서, 상기 센스앰프는 센스앰프 드라이버(Sense Amplifier Driver)에서 인가되는 전원전압(VCORE)을 이용하게 된다. 그러나 상기 전원전압(VCORE) 만을 이용하여 비트라인 쌍을 센싱하는 경우 센싱 속도를 보장하기 어렵다. 따라서 종래에는 센싱 초기에 전원전압(VCORE) 대신 외부전압(VDD)을 이용하는 오버드라이브 동작이 수행되도록 하였다.
도 1은 종래기술에 따른 센스앰프 오버드라이브 신호 생성회로의 블록도이다. 종래기술에 따른 센스앰프 오버드라이브 신호 생성회로는 기준 지연부(10), 지 연 조절부(20) 및 오버드라이브 신호 생성부(30)로 구성된다.
상기 기준 지연부(10)는 로우 인에이블 신호(Rowen)를 입력 받아 로우 인에이블 신호(Rowen)의 라이징 에지(Rising edge)를 지연시켜 제 1 지연신호(Rowen1)를 출력한다. 상기 지연 조절부(20)는 제 1 테스트 모드 신호(TM1) 및 제 2 테스트 모드 신호(TM2)에 의해 지연 정도를 조절하며, 입력 받은 제 1 지연신호(Rowen1)의 라이징 에지를 지연시켜 제 2 지연신호(Rowen2)를 출력한다. 상기 오버드라이브 신호 생성부(30)는 상기 제 2 지연신호(Rowen2) 및 상기 로우 인에이블 신호(Rowen)를 입력 받아 오버드라이브 신호(OVD)를 생성한다.
상기 오버드라이브 신호(OVD)는 센스앰프 드라이버가 포함하는 오버드라이버로 입력되고, 상기 센스앰프 드라이버의 오버드라이버는 상기 오버드라이브 신호에 응답하여 외부전압(VDD)을 센스앰프로 제공한다. 따라서 센스앰프는 비트라인 쌍을 빠르게 센싱하는 오버드라이브 동작을 수행할 수 있다.
반도체 메모리 장치가 읽기/쓰기 동작을 하는 경우, 반도체 메모리 장치의 속도를 위해 비트라인 쌍의 빠른 센싱이 필수적으로 요구되지만, 반도체 메모리 장치가 리프레쉬 동작을 수행할 때는 상기와 같은 빠른 센싱은 필요하지 않다.
그러나 종래기술에서는 반도체 메모리 장치의 동작과 무관하게 동일한 오버드라이브 신호를 생성하여 오버드라이브 동작을 수행하여 불필요한 전류를 소모하는 문제점이 발생한다. 또한, 테스트를 통해 지연 정도를 조절하여 오버드라이브 신호를 생성하도록 회로를 수정하였는데, 그 후 페일(Fali)이 발생하는 경우 이를 다시 수정할 방법이 없는 문제점 또한 갖고 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해서 반도체 메모리 장치의 동작에 따라 오버드라이브 신호의 펄스 폭을 조절하여 오버드라이브 동작을 수행함으로써, 전류를 저감시킬 수 있고, 오버드라이브 구간을 재수정 할 수 있는 센스앰프 오버드라이브 신호 생성회로를 제공하는데 그 목적이 있다.
본 발명의 실시예에 따른 센스앰프 오버드라이브 신호 생성회로는 로우 인에이블 신호를 소정시간만큼 지연시켜 제 1 지연신호를 생성하는 기준 지연부; 반도체 메모리 장치의 동작모드에 따라 가변 지연시간만큼 상기 제 1 지연신호를 지연시켜 제 2 지연신호를 생성하는 지연 조절부; 및 상기 제 2 지연신호 및 상기 로우 인에이블 신호를 입력 받아 오버드라이브 신호를 생성하는 오버드라이브 신호 생성부; 를 포함한다.
또한, 본 발명의 실시예에 따른 반도체 메모리 장치는 로우 인에이블 신호를 입력 받고, 반도체 메모리 장치의 동작모드에 따라 상기 로우 인에이블 신호를 가변 시간만큼 지연시켜 오버드라이브 신호를 생성하는 오버드라이브 신호 생성부; 상기 오버드라이브 신호를 입력 받아 센스앰프를 구동시키는 센스앰프 드라이버; 및 상기 센스앰프 드라이버에 의해 구동되어 센싱동작을 수행하는 센스앰프; 를 포함한다.
본 발명에 의하면, 반도체 메모리 장치의 동작모드에 따라서 오버드라이브 신호의 펄스 폭을 다르게 조절하여 전류소모를 줄일 수 있는 효과가 있다. 또한 테스트를 통해, 조절된 오버드라이브 신호의 펄스 폭을 다시 수정할 수 있는 효과가 있다.
도 2는 본 발명의 실시예에 따른 센스앰프 오버드라이브 신호 생성회로를 보여주는 블록도이다. 본 발명의 실시예에 따른 센스앰프 오버드라이브 신호 생성회로(1)는 기준 지연부(10), 지연 조절부(200) 및 오버드라이브 신호 생성부(30)를 포함한다.
상기 기준 지연부(10)는 로우 인에이블 신호(Rowen)를 입력 받아 상기 로우 인에이블 신호(Rowen)의 라이징 에지(Rising edge)를 소정의 시간(Δt)만큼 지연시켜 제 1 지연신호(Rowen1)를 생성한다.
상기 지연 조절부(200)는 상기 제 1 지연신호(Rowen1)를 입력 받아 제 2 지연신호(Rowen2)를 생성한다. 상기 지연 조절부(200)는 반도체 메모리 장치의 동작모드에 따라 지연시간을 달리하여 상기 제 1 지연신호(Rowen1)의 라이징 에지를 지연시킨다. 예를 들어, 반도체 메모리 장치의 리프레쉬 동작모드에서는 반도체 메모리 장치의 노멀 동작모드(상기 리프레쉬 동작모드 이외의 동작모드)일 때보다 더 짧은 시간만큼 지연을 수행한다.
반도체 메모리 장치의 동작모드에 따라 지연시간을 달리하기 위해서, 상기 지연 조절부(200)는 제어부(210) 및 가변 지연부(220)를 포함한다. 상기 제어 부(210)는 복수개의 옵션 퓨즈신호(OF1, OF2), 복수개의 테스트 모드 신호(TM1, TM2) 및 리프레쉬 신호(REF)를 입력 받아 복수개의 제어신호(Ctrl1, Ctrl2)를 생성한다.
상기 복수개의 옵션 퓨즈신호(OF1, OF2)는 퓨즈(Fuse)를 포함하는 퓨즈셋(Fuse set)에서 생성되는 신호이다. 즉, 상기 옵션 퓨즈신호(OF1, OF2)는 상기 퓨즈셋의 퓨즈커팅 여부에 따라 인에이블 되거나 디스에이블 되는 신호이다. 예를 들어, 상기 퓨즈가 커팅되지 않으면 상기 옵션 퓨즈신호(OF)는 디스에이블 상태를 유지하고, 상기 퓨즈가 커팅되면 상기 옵션 퓨즈신호(OF)는 인에이블 될 수 있다. 상기 퓨즈의 커팅여부는 웨이퍼 상의 테스트가 종료되고 결정될 수 있다.
상기 테스트 모드 신호(TM1, TM2)는 반도체 메모리 장치가 테스트 모드로 진입할지 여부를 결정하는 신호이다. 본 발명의 실시예에서, 상기 테스트 모드 신호(TM1, TM2)는 지연 조절부(200)의 가변 지연부(220)가 입력 받은 제 1 지연신호(Rowen1)를 얼만큼 지연시킬지 조절하는 신호로 사용된다.
상기 리프레쉬 신호(REF)는 반도체 메모리 장치가 리프레쉬 동작모드일 때와 노멀 동작모드일 때를 구분하기 위해 입력되는 신호이다. 예를 들어, 상기 리프레쉬 신호(REF)는 리프레쉬 동작모드에서 인에이블 되고, 상기 리프레쉬 동작모드 외의 노멀 동작모드에서 디스에이블 되는 신호일 수 있다.
상기 제어부(210)는 옵션 퓨즈신호(OF1, OF2)가 디스에이블 상태인 경우, 리프레쉬 신호(REF)와 무관하게 입력 받는 테스트 모드 신호(TM1, TM2)를 제어신호(Ctrl1, Ctrl2)로 출력한다. 특히 본 발명의 실시예에서는, 상기 제어부(210)가 제 1 및 제 2 옵션 퓨즈신호(OF1, OF2), 제 1 및 제 2 테스트 모드 신호(TM1, TM2) 및 리프레쉬 신호(REF)를 입력 받아 제 1 및 제 2 제어신호(Ctrl1, Ctrl2)를 생성하는 경우를 대표적인 예시로 설명하도록 한다. 상기 제 1 및 제 2 옵션 퓨즈신호(OF1, OF2)가 디스에이블 된 경우, 상기 제어부(210)는 리프레쉬 신호(REF)의 인에이블 여부와 무관하게 상기 제 1 및 제 2 테스트 모드 신호(TM1, TM2)를 상기 제 1 및 제 2 제어신호(Ctrl1, Ctrl2)로 생성한다. 리프레쉬 신호(REF)의 인에이블 여부, 즉, 반도체 메모리 장치의 리프레쉬 동작모드에 무관하게 테스트 모드 신호(TM1, TM2)를 제어신호(Ctrl1, Ctrl2)로 생성하는 이유는 웨이퍼 상에서 테스트가 수행될 때, 반도체 메모리 장치의 테스트를 통해 최적의 오버드라이브 구간을 설정하기 위해서이다.
테스트가 수행되어 최적의 오버드라이브 구간이 측정되면, 제 1 및 제 2 테스트 모드 신호(TM1, TM2)는 디스에이블 된다. 이 때, 측정된 오버드라이브 최적의 구간은 기준 지연부(10) 또는 가변 지연부(220)가 수행하는 지연 시간(Δt)을 수정함으로써 쉽게 설정할 수 있다. 일반적으로 지연회로는 3t만큼의 시간 지연을 위해 t만큼의 시간을 지연하는 3개의 지연 유닛으로 구성될 수 있는데, 상기 지연 유닛을 3개 모두 연결하는지 2개만 연결하는지에 따라 지연회로가 지연하는 시간이 달라지게 된다. 본 발명에서도 위와 같이 기준 지연부(10) 또는 가변 지연부(220)가 수행하는 지연시간을 조절함으로써 측정된 최적의 오버드라이브 구간을 설정할 수 있다.
이후에 퓨즈커팅을 통해 제 1 또는 제 2 옵션 퓨즈신호(OF1, OF2)를 인에이 블 시킬 수 있다. 상기 제어부(210)는 상기 옵션 퓨즈신호(OF1, OF2)가 인에이블 되면 리프레쉬 동작에 따라 다른 제어신호(Ctrl1, Ctrl2)를 생성한다. 반도체 메모리 장치의 노멀 동작모드에서는 상기 리프레쉬 신호(REF)가 디스에이블 되어 상기 테스트 모드 신호(TM1, TM2)를 제어신호(Ctrl1, Ctrl2)로 생성하고, 리프레쉬 동작모드에서는 상기 리프레쉬 신호(REF)가 인에이블 되어 인에이블 된 상기 리프레쉬 신호(REF)를 제어신호(Ctrl1, Ctrl2)로 생성한다.
상기 가변 지연부(220)는 상기 제어신호(Ctrl1, Ctrl2)에 응답하여 상기 제 1 지연신호(Rowen1)를 입력 받아 상기 제 2 지연신호(Rowen2)를 생성한다. 상기 가변 지연부(220)는 노멀 동작모드에서 제 1 및 제 2 테스트 모드 신호(TM1, TM2)가 제 1 및 제 2 제어신호(Ctrl1, Ctrl2)로 입력되는 경우, 제 1 지연신호(Rowen1)를 지연시켜 제 2 지연신호(Rowen2)로 생성한다. 반대로 리프레쉬 동작모드에서는 제 1 및 제 2 제어신호(Ctrl1, Ctrl2)로 리프레쉬 신호(REF)가 입력되므로, 제 1 지연신호(Rowen1)를 지연시키지 않고 제 2 지연신호(Rowen2)로 생성한다.
상기 오버드라이브 신호 생성부(30)는 상기 제 2 지연신호(Rowen2)와 상기 로우 인에이블 신호(Rowen)를 입력 받아 오버드라이브 신호(OVD)를 생성한다. 상기 기준 지연부(10)와 상기 오버드라이브 신호 생성부(30)는 종래기술과 동일하게 구현될 수 있다.
도 3은 도 2의 제어부(210)의 상세한 구성을 보여주는 회로도이다.
상기 제어부(210)는 퓨즈신호 생성부(211) 및 제어신호 생성부(212)를 포함한다. 상기 퓨즈신호 생성부(211)는 제 1, 제 2 옵션 퓨즈신호(OF1, OF2) 및 제 1, 제 2 테스트 모드 신호(TM1, TM2)를 입력 받아 제 1 및 제 2 퓨즈신호(Fuse1, Fuse2)를 생성한다. 상기 퓨즈신호 생성부(211)는 상기 제 1, 제 2 옵션 퓨즈신호(OF1, OF2) 및 상기 제 1, 제 2 테스트 모드 신호(TM1, TM2)를 조합하여 상기 제 1, 제 2 퓨즈신호(Fuse1, Fuse2)를 인에이블 시키거나 디스에이블 시킨다.
반도체 메모리 장치의 테스트 시에, 상기 제 1 및 제 2 옵션 퓨즈신호(OF1, OF2)는 디스에이블 상태이다. 따라서 상기 퓨즈신호 생성부(211)는 반도체 메모리 장치의 테스트 시에는, 상기 테스트 모드 신호(TM1, TM2)의 인에이블 여부와 무관하게 상기 제 1 및 제 2 퓨즈신호(Fuse1, Fuse2)를 디스에이블 시킨다.
상기 퓨즈신호 생성부(211)는 반도체 메모리 장치의 테스트가 종료되어 상기 제 1 및 제 2 테스트 모드 신호(TM1, TM2)는 디스에이블 되면, 옵션 퓨즈신호(OF1, OF2)의 인에이블 여부에 따라 제 1 또는 제 2 퓨즈신호(Fuse1, Fuse2)를 인에이블 시킨다. 그러므로, 상기 퓨즈신호 생성부(211)는 반도체 메모리 장치의 테스트 시에는, 리프레쉬 신호(REF)와 무관하게 테스트 모드 신호(TM1, TM2)에 의해 오버드라이브 신호(OVD)의 최적의 구간을 설정할 수 있게 하고, 테스트가 종료되면 반도체 메모리 장치의 동작모드에 따라 오버드라이브 신호(OVD)의 조절을 할 수 있도록 한다.
상기 퓨즈신호 생성부(211)는 리셋부(211-1), 제 1 신호 조합부(211-2) 및 제 2 신호 조합부(211-3)로 구성된다. 상기 리셋부(211-1)는 제 1 및 제 2 테스트 모드 신호(TM1, TM2)를 입력 받는다. 상기 제 1 신호 조합부(211-2)는 제 1 옵션 퓨즈신호(OF1) 및 상기 리셋부(211-1)의 출력을 입력 받아 제 1 퓨즈신호(Fuse1)를 생성한다. 상기 제 2 신호 조합부(211-2)는 제 2 옵션 퓨즈신호(OF2) 및 상기 리셋부(211-1)의 출력을 입력 받아 제 2 퓨즈신호(Fuse2)를 생성한다.
상기 리셋부(211-1)는 제 1 및 제 2 테스트 모드(TM1, TM2)가 모두 디스에이블 되었을 때 인에이블 되는 신호를 출력하고, 상기 제 1 및 제 2 테스트 모드 신호(TM1, TM2) 중 어느 하나라도 인에이블 되면 디스에이블 되는 신호를 출력한다. 상기 리셋부(211-1)의 출력이 디스에이블 되는 경우, 상기 제 1 및 제 2 옵션 퓨즈신호(OF1, OF2)의 인에이블 여부와 무관하게 상기 제 1 신호 조합부(211-2) 및 제 2 신호 조합부(211-3)가 생성하는 제 1 퓨즈신호(Fuse1) 및 제 2 퓨즈신호(Fuse2)는 디스에이블 된다. 따라서, 본 발명에서, 상기 리셋부(211-1)는 웨이퍼 테스트 종료 후에 다시 테스트 모드 신호(TM1, TM2)를 인가하여 옵션 퓨즈신호(OF1, OF2)에 무관하게 테스트를 수행하고, 오버드라이브 신호(OVD)의 펄스 폭을 다시 조절할 수 있게 해주는 역할을 한다.
상기 제어신호 생성부(212)는 상기 제 1, 제 2 퓨즈신호(Fuse1, Fuse2), 제 1, 제 2 테스트 모드 신호(TM1, TM2) 및 리프레쉬 신호(REF)를 입력 받아 제 1 및 제 2 제어신호(Ctrl1, Ctrl2)를 생성한다. 상기 제어신호 생성부(212)는 제 1 제어신호 생성부(212-1) 및 제 2 제어신호 생성부(212-2)를 포함한다. 상기 제 1 제어신호 생성부(212-1)는 상기 제 1 퓨즈신호(Fuse1), 상기 제 1 테스트 모드 신호 (Fuse1) 및 상기 리프레쉬 신호(REF)를 입력 받아 제 1 제어신호(Ctrl1)를 생성한다. 상기 제 2 제어신호 생성부(212-2)는 상기 제 2 퓨즈신호(Fuse2), 상기 제 2 테스트 모드 신호(TM2) 및 상기 리프레쉬 신호(REF)를 입력 받아 제 2 제어신 호(Ctrl2)를 생성한다.
상기 제 1 제어신호 생성부(212-1)는 상기 제 1 퓨즈신호(Fuse1)가 디스에이블 된 경우에 상기 리프레쉬 신호(REF)와 무관하게 상기 제 1 테스트 모드 신호(TM1)를 상기 제 1 제어신호(Ctrl1)로 생성한다. 위와 반대로 제 1 퓨즈신호(Fuse1)가 인에이블 된 경우에는 리프레쉬 신호(REF)에 따라 가변하는 제 1 제어신호(Ctrl1)를 생성한다. 상기 리프레쉬 신호(REF)가 인에이블 된 경우에는 인에이블 된 상기 리프레쉬 신호(REF)를 제 1 제어신호(Ctrl1)로 생성하고, 상기 리프레쉬 신호(REF)가 디스에이블 된 경우에는 상기 제 1 테스트 모드 신호(TM1)를 상기 제 1 제어신호(Ctrl1)로 생성한다.
마찬가지로, 상기 제 2 제어신호 생성부(212-2)는 상기 제 2 퓨즈신호(Fuse2)가 디스에이블 된 경우에 상기 리프레쉬 신호(REF)와 무관하게 상기 제 2 테스트 모드 신호(TM2)를 상기 제 2 제어신호(Ctrl2)로 생성한다. 위와 반대로 제 2 퓨즈신호(Fuse2)가 인에이블 된 경우에는 리프레쉬 신호(REF)에 따라 가변하는 제 2 제어신호(Ctrl2)를 생성한다. 상기 리프레쉬 신호(REF)가 인에이블 된 경우에는 인에이블 된 상기 리프레쉬 신호(REF)를 제 2 제어신호(Ctrl2)로 생성하고, 상기 리프레쉬 신호(REF)가 디스에이블 된 경우에는 상기 제 2 테스트 모드 신호(TM2)를 상기 제 2 제어신호(Ctrl2)로 생성한다.
도 3을 참조하여 제어부(210)의 상세한 구성을 살펴보면 다음과 같다.
상기 제어부(210)의 상기 리셋부(211-1)는 제 1 및 제 2 테스트 모드 신호(TM1, TM2)를 입력 받는 제 1 노어 게이트(NOR1)로 구성될 수 있다. 상기 제 1 신호 조합부(211-2)는 제 1 낸드 게이트(ND1) 및 제 1 인버터(IV1)를 포함하고 상기 제 2 신호 조합부(211-3)는 제 2 낸드 게이트(ND2) 및 제 2 인버터(IV2)를 포함한다. 상기 제 1 낸드 게이트(ND1)는 상기 제 1 노어 게이트(NOR1)의 출력과 제 1 옵션 퓨즈신호(OF1)를 입력 받는다. 상기 제 1 인버터(IV1)는 상기 제 1 낸드 게이트(ND1)의 출력을 반전시켜 제 1 퓨즈신호(Fuse1)를 생성한다. 상기 제 2 낸드 게이트(ND2)는 상기 제 1 노어 게이트(NOR1)의 출력과 제 2 옵션 퓨즈신호(OF2)를 입력 받는다. 상기 제 2 인버터(IV2)는 상기 제 2 낸드 게이트(ND2)의 출력을 반전시켜 제 2 퓨즈신호(Fuse2)를 생성한다.
상기 제어부(210)의 상기 제어신호 생성부(212)는 제 1 및 제 2 제어신호 생성부(212-1, 212-2)를 포함한다. 상기 제 1 제어신호 생성부(212-1)는 제 3 낸드 게이트(ND3), 제 4 낸드 게이트(ND4), 제 3 인버터(IV3), 제 4 인버터(IV4), 제 3 노어 게이트(NOR3) 및 제 5 인버터(IV5)를 포함한다. 상기 제 3 낸드 게이트(ND3)는 리프레쉬 신호(REF) 및 상기 제 1 퓨즈신호(Fuse1)를 입력 받는다. 상기 제 4 낸드 게이트(ND4)는 상기 제 3 낸드 게이트(ND3)의 출력 및 상기 제 1 테스트 모드 신호(TM1)를 입력 받는다. 상기 제 3 및 상기 제 4 인버터(IV3, IV4)는 각각 제 3 및 제 4 낸드 게이트(ND3, ND4)의 출력을 반전시킨다. 상기 제 3 노어 게이트(NOR3)는 상기 제 3 및 제 4 인버터(IV3, IV4)의 출력을 입력 받는다. 상기 제 5 인버터(IV5)는 상기 제 3 노어 게이트(NOR3)의 출력을 반전시켜 제 1 제어신호(Ctrl1)를 출력한다.
상기 제 2 제어신호 생성부(212-2)는 제 5 낸드 게이트(ND5), 제 6 낸드 게 이트(ND6), 제 7 인버터(IV7), 제 8 인버터(IV8), 제 4 노어 게이트(NOR4) 및 제 9 인버터(IV9)를 포함한다. 상기 제 5 낸드 게이트(ND5)는 리프레쉬 신호(REF) 및 상기 제 2 퓨즈신호(Fuse2)를 입력 받는다. 상기 제 6 낸드 게이트(ND6)는 상기 제 5 낸드 게이트(ND5)의 출력 및 상기 제 2 테스트 모드 신호(TM2)를 입력 받는다. 상기 제 7 및 제 8 인버터(IV8, IV9)는 각각 상기 제 5 및 제 6 낸드 게이트(ND5, ND6)의 출력을 반전시킨다. 상기 제 4 노어 게이트(NOR4)는 상기 제 7 및 제 8 인버터(IV7, IV8)의 출력을 입력 받는다. 상기 제 9 인버터(IV9)는 상기 제 4 노어 게이트(NOR4)의 출력을 반전시켜 제 2 제어신호(Ctrl2)를 출력한다.
도 4는 도 2의 가변 지연부(220)를 보여주는 블록도이다.
상기 가변 지연부(220)는 제 1 및 제 2 가변 지연유닛(221, 222)을 포함한다. 상기 제 1 가변 지연유닛(221)은 상기 제 1 지연신호(Rowen1)를 입력 받고, 상기 제 1 제어신호(Ctrl1)에 응답하여 제 1 단위 지연신호(Rowend1)를 생성한다. 상기 제 1 가변 지연유닛(221)은 상기 제 1 제어신호(Ctrl1)가 인에이블 되면 상기 제 1 지연신호(Rowen1)를 지연시키지 않고 그대로 제 1 단위 지연신호(Rowend1)로 생성하고, 상기 제 1 테트스 모드 신호(TM1)가 디스에이블 되면 상기 제 1 지연신호(Rowen1)를 단위 시간(UD)만큼 지연시킨 신호(Rowenud1)를 제 1 단위 지연신호(Rowend1)로 생성한다.
상기 제 1 가변 지연유닛(221)은 제 1 지연기(221-1) 및 제 1 선택부(221-2)를 포함한다. 상기 제 1 지연기(221-1)는 상기 제 1 지연신호(Rowen1)를 단위 시간(UD)만큼 지연시킨다. 상기 제 1 선택부(221-2)는 상기 제 1 제어신호(Ctrl1), 상기 제 1 지연기(221-1)의 출력(Rowenud1) 및 상기 제 1 지연신호(Rowen1)를 입력 받는다. 상기 제 1 선택부(221-2)는 상기 제 1 제어신호(Ctrl1)가 인에이블 되면 상기 제 1 지연신호(Rowen1)를 제 1 단위 지연신호(Rowend1)로 출력하고, 상기 제 1 제어신호(Ctrl1)가 디스에이블 되면 상기 제 1 지연기(221-1)의 출력(Rowenud1)을 제 1 단위 지연신호(Rowend1))로 출력한다.
상기 제 2 가변 지연유닛(222)은 상기 제 1 단위 지연신호(Rowend1)를 입력 받고, 상기 제 2 제어신호(Ctrl2)에 응답하여 제 2 지연신호(Rowen2)를 생성한다. 상기 제 2 가변 지연유닛(222)은 상기 제 2 제어신호(Ctrl2)가 인에이블 되면 상기 제 1 단위 지연신호(Rowend1)를 지연시키지 않고 그대로 제 2 지연신호(Rowen2)로 생성하고, 상기 제 2 제어신호(Ctrl2)가 디스에이블 되면 상기 제 1 단위 지연신호(Rowend1)를 단위 시간(UD)만큼 지연시킨 신호를 제 2 지연신호(Rowen2)로 생성한다.
상기 제 2 가변 지연유닛(222)은 제 2 지연기(222-1) 및 제 2 선택부(222-2)를 포함한다. 상기 제 2 지연기(222-1)는 상기 제 1 단위 지연신호(Rowend1)를 단위 시간(UD)만큼 지연시킨다. 상기 제 2 선택부(222-2)는 상기 제 2 테스트 모드 신호(TM2), 상기 제 2 지연기(222-1)의 출력(Rowenud2) 및 상기 제 1 단위 지연신호(Rowend1)를 입력 받는다. 상기 제 2 선택부(222-1)는 상기 제 2 제어신호(Ctrl2)가 인에이블 되면 상기 제 1 단위 지연신호(Rowend1)를 제 2 지연신호(Rowen2)로 출력하고, 상기 제 2 제어신호(Ctrl2)가 디스에이블 되면 상기 제 2 지연기(222-1)의 출력을 제 2 지연신호(Rowen2)로 출력한다.
따라서, 상기 제 1 및 제 2 제어신호(Ctrl1, Ctrl2)가 모두 인에이블 되었을 때, 제 1 지연신호(Rowen1)를 단위 시간(UD)의 두 배의 시간(2UD)만큼 지연시킨 신호가 제 2 지연신호(Rowen2)로 생성되고, 상기 제 1 및 제 2 (Ctrl1, Ctrl2) 중 어느 하나가 인에이블 되었을 때는, 상기 제 1 지연신호(Rowen1)를 단위 시간(UD)만큼 지연시킨 신호가 제 2 지연신호(Rowen2)로 생성된다. 상기 제 1 및 제 2 제어신호(Ctrl1, Ctrl2)가 모두 디스에이블 되었을 때는, 상기 제 1 지연신호(Rowen1)가 지연되지 않고 그대로 제 2 지연신호(Rowen2)로 출력되게 된다. 상기 제 1 지연신호(Rowen1)를 제어신호(Ctrl1, Ctrl2)에 따라 다르게 지연시켜 제 2 지연신호(Rowen2)로 생성함으로써, 서로 다른 펄스 폭을 갖는 오버드라이브 신호(OVD)를 생성할 수 있다.
상기 제 1 및 제 2 지연기(221-1, 222-1)의 단위 시간(UD)은 반도체 메모리 장치의 설계단계에서 임의로 조절할 수 있다. 본 발명의 실시예에서 설명한 예와 다르게, 오버드라이브 신호(OVD)의 펄스 폭을 세밀하게 조절할 수 있도록 상기 제 1 지연기(221-1) 및 제 2 지연기(222-1)의 지연 시간을 다르게 하여 세밀한 지연이 수행될 수 있다. 더 나아가, 본 발명이 속하는 기술분야의 당업자라면 상기 제어신호를 입력 받는 가변 지연유닛을 추가로 구비하여 더욱 더 세밀한 지연 조절이 가능하다는 것을 알 수 있을 것이다.
도 5는 도 4의 제 1 선택부(221-2)의 상세한 구성을 보여주는 도면이다.
상기 제 1 선택부(221-2)는 상기 제 1 제어신호(Ctrl1)에 응답하여 턴온 여부가 결정되고 제 1 지연신호(Rowen1)를 입력 받는 제 1 패스 게이트(PG1) 및 상기 제 1 제어신호(Ctrl1)에 응답하여 턴온 여부가 결정되고 상기 제 1 지연기(221-1)의 출력(Rowenud1)을 입력 받는 제 2 패스 게이트(PG2)로 구성된다. 상기 제 1 제어신호(Ctrl1)는 직접 및 인버터(IVN)에 의해 반전되어 입력되고, 상기 제 1 및 제 2 패스 게이트(PG1, PG2)의 턴온여부를 결정한다.
상기 제 2 선택부(222-2)는 상기 제 2 제어신호(Ctrl2)에 응답하여 턴온 여부가 결정되고 제 1 단위 지연신호(Rowend1)를 입력 받는 제 1 패스 게이트(PG1) 및 상기 제 2 제어신호(Ctrl2)에 응답하여 턴온 여부가 결정되고 상기 제 2 지연기(222-1)의 출력(Rowenud2)을 입력 받는 제 2 패스 게이트(PG2)로 구성된다. 상기 제 1 선택부(221-2)와 제 2 선택부(222-2)는 입력 신호가 다를 뿐, 그 구성은 동일하므로 따로 도시하지 않았다.
도 6은 오버드라이브 신호 생성부의 상세한 구성을 보여주는 도면이다. 상기 오버드라이브 신호 생성부(30)는 종래 기술과 동일하게 제 1, 제 2 인버터(31, 33) 및 제 1 낸드 게이트(32)로 구성될 수 있다. 상기 제 1 인버터(31)는 제 2 지연신호(Rowen2)를 반전시킨다. 상기 제 1 낸드 게이트(32)는 상기 제 1 인버터(31)의 출력 및 로우 인에이블 신호(Rowen)를 입력 받는다. 상기 제 2 인버터(33)는 상기 제 1 낸드 게이트(32)의 출력을 반전시켜 오버드라이브 신호(OVD)를 생성한다. 따라서 상기 오버드라이브 신호 생성부(30)는 상기 로우 인에이블 신호(Rowen)와 상기 제 2 지연신호(Rowen2)의 인에이블 타이밍 차이만큼의 펄스 폭을 갖는 오버드라이브 신호(OVD)를 생성할 수 있다.
도 7은 제어신호(Ctrl1, Ctrl2)의 인에이블 여부에 따라 생성되는 제 1 지연 신호(Rowen1) 및 제 2 지연신호(Rowen2)의 타이밍도를 나타낸 도면이다.
도 7을 참조하여 본 발명의 실시예에 따른 센스앰프 오버드라이브 신호 생성회로(1)의 동작에 대해 살펴보면 다음과 같다.
먼저, 웨이퍼(Wafer) 상에서 반도체 메모리 장치의 테스트가 수행되어 최적의 오버드라이브 신호의 펄스 폭을 조절하기 위해서, 제 1 및 제 2 테스트 모드 신호(TM1, TM2)가 하이로 인에이블 된다. 상기 제 1 및 제 2 테스트 모드 신호(TM1, TM2)는 순차적으로 인에이블 시키는 것이 바람직하다. 이 때, 퓨즈셋의 퓨즈는 모두 커팅되지 않은 상태이므로 상기 제 1 및 제 2 옵션 퓨즈신호(OF1, OF2)는 모두 디스에이블 상태이다. 상기 제 1 및 제 2 옵션 퓨즈신호(OF1, OF2)가 모두 디스에이블 상태이므로 리셋부(211-1)의 출력은 디스에이블 되고, 상기 제 1 및 제 2 신호 조합부(211-2, 211-3)는 디스에이블 된 제 1 및 제 2 퓨즈신호(Fuse1, Fuse2)를 생성한다. 상기 제 1 및 제 2 퓨즈신호(Fuse1, Fuse2)가 디스에이블 되므로, 상기 제 1 및 제 2 제어신호 생성부(212-1, 212-2)는 리프레쉬 신호(REF)의 인에이블 여부와 무관하게 입력 받는 제 1 및 제 2 테스트 모드 신호(TM1, TM2)를 각각 제 1 및 제 2 제어신호(Ctrl1, Ctrl2)로 출력한다. 예를 들어, 제 1 테스트 모드 신호(TM1)만 하이로 인에이블 되었을 때는 제 1 제어신호(Ctrl1)는 인에이블 된 제 1 테스트 모드 신호(TM1)가 되고, 제 2 제어신호(Ctrl2)는 디스에이블 된다. 반대로 제 2 테스트 모드 신호(TM2)만 하이로 인에이블 되었을 때는 제 2 제어신호(Ctrl2)는 인에이블 된 제 2 테스트 모드 신호(TM2)가 되고 제 1 제어신호(Ctrl1)는 디스에이블 된다.
상기 기준 지연부(10)는 로우 인에이블 신호(Rowen)를 입력 받고, 상기 로우 인에이블 신호(Rowen)의 라이징 에지를 소정 시간(Δt)만큼 지연하여 제 1 지연신호(Rowen1)를 생성한다. 상기 소정의 시간(Δt)은 반도체 메모리 장치의 설계단계에서 임의로 조절 가능한 시간이다. 상기 지연 조절부(200)의 가변 지연부(220)는 상기 제 1 및 제 2 제어신호(Ctrl1, Ctrl2)에 응답하여 제 1 지연신호(Rowen1)의 라이징 에지를 지연시켜 제 2 지연신호(Rowen2)를 생성한다. 제 1 및 제 2 테스트 모드 신호(TM1, TM2)가 모두 디스에이블 상태인 경우에는 제 1 및 제 2 제어신호(Ctrl1, Ctrl2)가 모두 디스에이블 되므로 가장 긴 지연을 수행하여 제 2 지연신호(Rowen2)를 생성하며 상기 제 1 및 제 2 테스트 모드 신호(TM1, TM2)가 모두 하이로 인에이블 된 경우에는 제 1 및 제 2 제어신호(Ctrl1, Ctrl2)가 모두 인에이블 되므로 가장 짧은 지연을 수행하여 제 2 지연신호(Rowen2)를 생성한다.
상기 오버드라이브 신호 생성부(30)는 상기 로우 인에이블 신호(Rowen) 및 상기 제 2 지연신호(Rowen2)를 입력 받아 오버드라이브 신호(OVD)를 생성한다. 상기 오버드라이브 신호(OVD)는 상기 오버드라이브 신호 생성부(30)로 가장 짧은 지연이 수행된 제 2 지연신호(Rowen2)가 입력되는 경우 가장 작은 펄스 폭을 갖고, 가장 긴 지연이 수행된 제 2 지연신호(Rowen2)가 입력되는 경우 가장 큰 펄스 폭을 갖는다. 따라서 상기 테스트 모드 신호(TM1, TM2)의 인에이블 여부에 따라 최적의 오버드라이브 신호(OVD)의 펄스 폭을 조절할 수 있다.
이후에 테스트가 종료되면, 테스트 모드 신호(TM1, TM2)는 모두 디스에이블 되고, 오버드라이브 신호(OVD)가 최적의 펄스 폭을 갖도록 회로를 수정할 수 있다. 그 후, 옵션 퓨즈신호(OF1, OF2)를 인에이블 시키기 위해 상기 옵션 퓨즈신호(OF1, OF2)를 생성하는 퓨즈셋의 퓨즈를 커팅할 수 있다.
상기 퓨즈를 모두 커팅한 경우, 상기 제 1 및 제 2 옵션 퓨즈신호(OF1, OF2)는 인에이블 된다. 상기 제 1 테스트 모드 신호(TM1) 및 제 2 테스트 모드 신호(TM2)가 디스에이블 된 상태이므로, 상기 제 1 및 제 2 퓨즈신호(Fuse1, Fuse2)는 모두 인에이블 된다.
이후, 상기 제어신호 생성부(212)는 반도체 메모리 장치의 동작모드에 따라 가변하는 제어신호(Ctrl1, Ctrl2)를 생성한다. 반도체 메모리 장치의 노멀동작에서, 상기 리프레쉬 신호(REF)는 디스에이블 되므로, 상기 제 1 제어신호 생성부(212-1) 및 제 2 제어신호 생성부(212-2)는 디스에이블 된 제 1 제어신호(Ctrl1) 및 제 2 제어신호(Ctrl2)를 생성한다.
상기 가변 지연부(220)는 상기 제 1 및 제 2 제어신호(Ctrl1, Ctrl2)를 입력 받아 상기 기준 지연부(10)에서 생성된 제 1 지연신호(Rowen1)를 지연시킨다. 제 1 가변 지연유닛(221)의 제 1 지연기(221-1)는 제 1 지연신호(Rowen1)의 라이징 에지를 단위 시간(UD)만큼 지연시킨다. 디스에이블 된 제 1 제어신호(Ctrl1)를 입력 받는 제 1 선택부(221-2)의 제 1 패스 게이트(PG1)는 턴오프되고 제 2 패스 게이트(PG2)는 턴온된다. 따라서 상기 제 1 선택부(221-2)는 턴온된 제 2 패스 게이트(PG2)를 통해 제 1 지연신호(Rowen1)가 단위시간(UD)만큼 지연된 신호(Rowenud1)를 제 1 단위 지연신호(Rowend1)로 출력한다.
상기 제 1 단위 지연신호(Rowend1)는 제 2 가변 지연유닛(222)으로 입력된 다. 상기 제 2 지연기(222-1)는 상기 제 1 단위 지연신호(Rowend1)의 라이징 에지를 단위 시간(UD)만큼 지연시킨다. 디스에이블 된 제 2 제어신호(Ctrl2)를 입력 받는 제 2 선택부(222-2)의 제 1 패스 게이트(PG1)는 턴오프 되고 상기 제 2 패스 게이트(PG2)는 턴온된다. 따라서 상기 제 2 선택부(222-2)는 턴온된 제 2 패스 게이트(PG2)를 통해서 제 2 지연기(222-1)의 출력(Rowenud2, 제 1 단위 지연신호(Rowend1)의 라이징 에지를 단위 시간(UD)만큼 지연시킨 신호(Rowenud2)를 제 2 지연신호(Rowen2)로 출력한다.
위와 같은 과정을 통해서 상기 제 2 지연신호(Rowen2)는 제 1 지연신호(Rowen1)가 단위 시간의 두 배(2UD)만큼 지연된 신호가 된다. 상기 오버드라이브 신호 생성부(30)는 상기 제 2 지연신호(Rowen2) 및 상기 로우 인에이블 신호(Rowen)를 입력 받는다. 따라서, 상기 오버드라이브 신호 생성부(30)는 상기 기준 지연부(10)의 지연시간인 소정의 시간(Δt)과 상기 단위 시간의 두 배(2UD)의 합(Δt+2UD)만큼의 펄스 폭을 갖는 오버드라이브 신호(OVD)를 생성한다.
반도체 메모리 장치의 리프레쉬 동작모드에서는, 상기 리프레쉬 신호(REF)는 인에이블 된다. 상기 리프레쉬 신호(REF)가 인에이블 되므로, 상기 제어신호 생성부(212)는 상기 인에이블 된 리프레쉬 신호(REF)를 제 1 및 제 2 제어신호(Ctrl1, Ctrl2)로 생성한다. 상기 제 1 및 제 2 제어신호(Ctrl1, Ctrl2)가 모두 인에이블 되므로 상기 가변 지연부(220)는 제 1 지연신호(Rowen1)를 지연시키지 않고 그대로 제 2 지연신호(Rowen2)로 출력하게 된다.
따라서 상기 오버드라이브 신호 생성부(30)는 상기 기준 지연부(10)의 지연 시간인 소정의 시간(Δt)만큼의 펄스 폭을 갖는 오버드라이브 신호(OVD)를 생성한다.
위와 같이 가변하는 펄스 폭을 갖는 오버드라이브 신호를 통해 반도체 메모리 장치의 동작이 수행되는 경우, 원하지 않는 페일(Fail)이 발생할 수 있다. 즉, 리프레쉬 동작모드에서 오버드라이브 신호의 펄스 폭을 너무 작게하여 리프레쉬 동작이 수행되는 경우, 리프레쉬 동작이 충분히 수행되지 않는 등의 문제가 발생할 수 있다.
이러한 문제점을 해결하기 위해 본 발명은 리셋부(211-1)를 구비하고 있는 것이다. 즉, 제 1 또는 제 2 테스트 모드 신호(TM1, TM2)를 다시 인가할 경우 상기 리셋부(211-1)의 출력은 디스에이블 되므로 옵션 퓨즈신호(OF1, OF2)의 인에이블 여부와 무관하게 상기 제 1 및 제 2 퓨즈신호(Fuse1, Fuse2)를 디스에이블 시킨다. 따라서 제 1 및 제 2 제어신호 생성부(212-1, 212-2)는 리프레쉬 신호(REF)와 무관하게 제 1 및 제 2 테스트 모드 신호(TM1, TM2)를 제 1 및 제 2 제어신호(Ctrl1, Ctrl2)로 생성한다.
웨이퍼 상의 테스트에서, 테스트 모드 신호에 의해 오버드라이브 신호의 최적의 구간을 설정하고, 노멀 동작모드에서는 상기 최적의 구간을 갖는 오버드라이브 신호를 생성하고, 리프레쉬 동작모드에서는 상기 소정의 시간만큼의 구간을 갖는 오버드라이브 신호를 생성하여 전류소모를 줄일 수 있으며, 반도체 메모리 장치의 동작에 페일이 발생하는 경우 이를 수정할 수 있다는 것으로 본 발명의 특징을 이해할 수 있다.
도 8은 본 발명의 실시예에 따른 반도체 메모리 장치를 보여주는 도면이다. 본 발명의 실시예에 따른 반도체 메모리 장치는 센스앰프 오버드라이브 신호 생성회로(1), 센스앰프 드라이버(2) 및 센스앰프(3)를 포함한다. 상기 센스앰프 오버드라이브 신호 생성회로(1)는 본 발명의 실시예에 따른 것이고, 상기 센스앰프 드라이버(2) 및 상기 센스앰프(3)는 종래기술에 따른 것이므로 상세한 구성 및 동작의 설명은 생략하기로 한다.
본 발명의 실시예에 따른 반도체 메모리 장치는, 노멀 동작모드와 리프레쉬 동작모드에서 서로 다른 펄스 폭을 갖는 오버드라이브 신호를 입력 받아 센싱동작을 수행함으로써, 전류소모를 줄일 수 있는 효과가 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래기술에 따른 센스앰프 오버드라이브 신호 생성회로의 블록도,
도 2는 본 발명의 실시예에 따른 센스앰프 오버드라이브 신호 생성회로의 블록도,
도 3은 도 2의 제어부의 상세한 구성을 보여주는 회로도,
도 4는 도 2의 가변 지연부의 상세한 구성을 보여주는 도면,
도 5는 도 4의 제 1 선택부의 상세한 구성을 보여주는 블록도,
도 6은 도 2의 오버드라이브 신호 생성부의 구성을 보여주는 회로도,
도 7은 본 발명의 실시예에 따른 센스앰프 오버드라이브 신호 생성회로의 동작을 보여주는 타이밍도,
도 8은 본 발명의 실시예에 따른 반도체 메모리 장치를 보여주는 도면이다.
<도면의 주요부분에 대한 부호의 설명>
1: 센스앰프 오버드라이브 신호 생성회로 2: 센스앰프 드라이버
3: 센스앰프 10: 기준 지연부
20/200: 지연 조절부 30: 오버드라이브 신호 생성부
210: 제어부 220: 가변 지연부

Claims (38)

  1. 로우 인에이블 신호를 소정시간만큼 지연시켜 제 1 지연신호를 생성하는 기준 지연부;
    리프레쉬 신호 및 테스트 모드 신호에 따라 가변 지연시간만큼 상기 제 1 지연신호를 지연시켜 제 2 지연신호를 생성하는 지연 조절부; 및
    상기 제 2 지연신호 및 상기 로우 인에이블 신호를 입력 받아 오버드라이브 신호를 생성하는 오버드라이브 신호 생성부;
    를 포함하는 센스앰프 오버드라이브 신호 생성회로.
  2. 제 1 항에 있어서,
    상기 지연 조절부는, 상기 리프레쉬 신호에 응답하여 리프레쉬 동작모드일 때, 노멀 동작모드일 때보다, 더 짧은 시간만큼 지연을 수행하는 것을 특징으로 하는 센스앰프 오버드라이브 신호 생성회로.
  3. 제 2 항에 있어서,
    상기 지연 조절부는, 상기 리프레쉬 신호 및 상기 테스트 모드 신호에 따라 제어신호를 생성하는 제어부; 및
    상기 제어신호에 응답하여 상기 제 1 지연신호를 지연시켜 상기 제 2 지연신호를 생성하는 가변 지연부;
    로 구성되는 것을 특징으로 하는 센스앰프 오버드라이브 신호 생성회로.
  4. 제 3 항에 있어서,
    상기 제어부는, 옵션 퓨즈신호를 더 입력 받아 상기 제어신호를 생성하는 것을 특징으로 하는 센스앰프 오버드라이브 신호 생성회로.
  5. 제 4 항에 있어서,
    상기 리프레쉬 신호는, 상기 리프레쉬 동작모드에서 인에이블 되고, 상기 노멀 동작모드에서 디스에이블 되는 것을 특징으로 하는 센스앰프 오버드라이브 신호 생성회로.
  6. 제 5 항에 있어서,
    상기 제어부는, 상기 옵션 퓨즈신호가 디스에이블 된 경우, 상기 리프레쉬 신호와 무관하게 상기 테스트 모드 신호를 상기 제어신호로 생성하는 것을 특징으로 하는 센스앰프 오버드라이브 신호 생성회로.
  7. 제 6 항에 있어서,
    상기 제어부는, 상기 옵션 퓨즈신호 및 상기 테스트 모드 신호를 입력 받아 퓨즈신호를 생성하는 퓨즈신호 생성부; 및
    상기 퓨즈신호 및 상기 테스트 모드 신호를 입력 받아 상기 제어신호를 생성 하는 제어신호 생성부;
    로 구성된 것을 특징으로 하는 센스앰프 오버드라이브 신호 생성회로.
  8. 제 7 항에 있어서,
    상기 퓨즈신호 생성부는, 상기 옵션 퓨즈신호가 디스에이블 되면 상기 테스트 모드 신호와 무관하게 디스에이블 된 퓨즈신호를 생성하는 것을 특징으로 하는 센스앰프 오버드라이브 신호 생성회로.
  9. 제 7 항에 있어서,
    상기 퓨즈신호 생성부는, 상기 테스트 모드 신호가 디스에이블 되면 상기 옵션퓨즈 신호에 응답하여 인에이블 되는 상기 퓨즈신호를 생성하는 것을 특징으로 하는 센스앰프 오버드라이브 신호 생성회로.
  10. 제 7 항에 있어서,
    상기 제어신호 생성부는, 상기 퓨즈신호가 인에이블 된 경우, 상기 리프레쉬 신호가 인에이블 되면 상기 리프레쉬 신호를 상기 제어신호로 생성하는 것을 특징으로 하는 센스앰프 오버드라이브 신호 생성회로.
  11. 제 7 항에 있어서,
    상기 제어신호 생성부는, 상기 퓨즈신호가 인에이블 된 경우, 상기 리프레쉬 신호가 디스에이블 되면 상기 테스트 모드 신호를 상기 제어신호로 생성하는 것을 특징으로 하는 센스앰프 오버드라이브 신호 생성회로.
  12. 제 4 항에 있어서,
    상기 가변 지연부는, 상기 리프레쉬 신호가 상기 제어신호로 입력될 때, 상기 테스트 모드 신호가 상기 제어신호로 입력 될 때보다 더 짧은 지연을 수행하는 것을 특징으로 하는 센스앰프 오버드라이브 신호 생성회로.
  13. 제 3 항에 있어서,
    상기 제어부는, 제 1, 제 2 테스트 모드 신호 및 제 1, 제 2 옵션퓨즈 신호를 입력 받아 제 1 및 제 2 퓨즈신호를 생성하는 퓨즈신호 생성부; 및
    상기 제 1, 제 2 테스트 모드 신호 및 리프레쉬 신호를 입력 받아 제 1 및 제 2 제어신호를 생성하는 제어신호 생성부;
    로 구성되는 것을 특징으로 하는 센스앰프 오버드라이브 신호 생성회로.
  14. 제 13 항에 있어서,
    상기 퓨즈 신호 생성부는, 상기 제 1 및 제 2 테스트 모드 신호를 입력 받는 리셋부;
    상기 제 1 옵션 퓨즈신호 및 상기 리셋부의 출력을 입력 받아 상기 제 1 퓨즈신호를 생성하는 제 1 신호 조합부; 및
    상기 제 2 옵션 퓨즈신호 및 상기 리셋부의 출력을 입력 받아 상기 제 2 퓨즈신호를 생성하는 제 2 신호 조합부;
    로 구성되는 것을 특징으로 하는 센스앰프 오버드라이브 신호 생성회로.
  15. 제 14 항에 있어서,
    상기 리셋부는, 상기 제 1 또는 제 2 테스트 모드 신호가 인에이블 되면 인에이블 되는 신호를 출력하는 것을 특징으로 하는 센스앰프 오버드라이브 신호 생성회로.
  16. 제 14 항에 있어서,
    상기 제 1 신호 조합부는, 상기 제 1 옵션 퓨즈신호가 디스에이블 된 경우 상기 리셋부의 출력과 무관하게 디스에이블 된 상기 제 1 퓨즈신호를 생성하는 것을 특징으로 하는 센스앰프 오버드라이브 신호 생성회로.
  17. 제 14 항에 있어서,
    상기 제 1 신호 조합부는, 상기 제 1 옵션 퓨즈신호가 인에이블 된 경우 상기 리셋부의 출력에 응답하여 상기 제 1 퓨즈신호를 인에이블 시키는 것을 특징으로 하는 센스앰프 오버드라이브 신호 생성회로.
  18. 제 14 항에 있어서,
    상기 제 2 신호 조합부는, 상기 제 2 옵션 퓨즈신호가 디스에이블 된 경우 상기 리셋부의 출력과 무관하게 디스에이블 된 상기 제 2 퓨즈신호를 생성하는 것을 특징으로 하는 센스앰프 오버드라이브 신호 생성회로.
  19. 제 14 항에 있어서,
    상기 제 2 신호 조합부는, 상기 제 2 옵션 퓨즈신호가 인에이블 된 경우 상기 리셋부의 출력에 응답하여 상기 제 2 퓨즈신호를 인에이블 시키는 것을 특징으로 하는 센스앰프 오버드라이브 신호 생성회로.
  20. 제 13 항에 있어서,
    상기 제어신호 생성부는,
    상기 제 1 테스트 모드 신호, 상기 제 1 퓨즈신호 및 상기 리프레쉬 신호를 입력 받아 상기 제 1 제어신호를 생성하는 제 1 제어신호 생성부; 및
    상기 제 2 테스트 모드 신호, 상기 제 2 퓨즈신호 및 상기 리프레쉬 신호를 입력 받아 상기 제 2 제어신호를 생성하는 제 2 제어신호 생성부;
    로 구성되는 것을 특징으로 하는 센스앰프 오버드라이브 신호 생성회로.
  21. 제 20 항에 있어서,
    상기 제 1 제어신호 생성부는, 상기 제 1 퓨즈신호가 디스에이블 되면 상기 리프레쉬 신호와 무관하게 상기 제 1 테스트 모드 신호를 상기 제 1 제어신호로 생 성하는 것을 특징으로 하는 센스앰프 오버드라이브 신호 생성회로.
  22. 제 20 항에 있어서,
    상기 제 1 제어신호 생성부는, 상기 제 1 퓨즈신호가 인에이블 된 경우, 상기 리프레쉬 신호가 인에이블 되면 상기 리프레쉬 신호를 상기 제어신호로 생성하는 것을 특징으로 하는 센스앰프 오버드라이브 신호 생성회로.
  23. 제 20 항에 있어서,
    상기 제 1 제어신호 생성부는, 상기 제 1 퓨즈신호가 인에이블 된 경우, 상기 리프레쉬 신호가 디스에이블 되면 상기 제 1 테스트 모드 신호를 상기 제 1 제어신호로 생성하는 것을 특징으로 하는 센스앰프 오버드라이브 신호 생성회로.
  24. 제 20 항에 있어서,
    상기 제 2 제어신호 생성부는, 상기 제 2 퓨즈신호가 디스에이블 되면 상기 리프레쉬 신호와 무관하게 상기 제 2 테스트 모드 신호를 상기 제 2 제어신호로 생성하는 것을 특징으로 하는 센스앰프 오버드라이브 신호 생성회로.
  25. 제 20 항에 있어서,
    상기 제 2 제어신호 생성부는, 상기 제 2 퓨즈신호가 인에이블 된 경우, 상기 리프레쉬 신호가 인에이블 되면 상기 리프레쉬 신호를 상기 제어신호로 생성하 는 것을 특징으로 하는 센스앰프 오버드라이브 신호 생성회로.
  26. 제 20 항에 있어서,
    상기 제 2 제어신호 생성부는, 상기 제 2 퓨즈신호가 인에이블 된 경우, 상기 리프레쉬 신호가 디스에이블 되면 상기 제 2 테스트 모드 신호를 상기 제 2 제어신호로 생성하는 것을 특징으로 하는 센스앰프 오버드라이브 신호 생성회로.
  27. 제 13 항에 있어서,
    상기 가변 지연부는, 제 1 지연신호 및 상기 제 1 제어신호를 입력 받아 단위 지연신호를 생성하는 제 1 가변 지연유닛; 및
    상기 단위 지연신호 및 제 2 제어신호를 입력 받아 제 2 지연신호를 생성하는 제 2 가변 지연유닛;
    으로 구성되는 것을 특징으로 하는 센스앰프 오버드라이브 신호 생성회로.
  28. 제 27 항에 있어서,
    상기 제 1 가변 지연유닛은, 상기 제 1 제어신호가 인에이블 되면 상기 제 1 지연신호를 상기 단위 지연신호로 출력하고, 상기 제 1 제어신호가 디스에이블 되면 상기 제 1 지연신호를 상기 단위 시간만큼 지연하여 상기 단위 지연신호로 출력하는 것을 특징으로 하는 센스앰프 오버드라이브 신호 생성회로.
  29. 제 28 항에 있어서,
    상기 제 1 가변 지연유닛은, 상기 제 1 지연신호를 입력 받고 상기 제 1 지연신호를 상기 단위 시간만큼 지연시키는 제 1 지연기; 및
    상기 제 1 지연기의 출력, 상기 제 1 지연신호 및 상기 제 1 제어신호를 입력 받고, 상기 제 1 제어신호에 응답하여 상기 제 1 지연기의 출력 또는 상기 제 1 지연신호를 상기 단위 지연신호로 출력하는 제 1 선택부;
    로 구성되는 것을 특징으로 하는 센스앰프 오버드라이브 신호 생성회로.
  30. 제 29 항에 있어서,
    상기 제 1 선택부는, 상기 제 1 지연신호를 입력 받고, 상기 제 1 제어신호에 의해 턴온 여부가 결정되는 제 1 패스게이트; 및
    상기 제 1 지연기의 출력을 입력 받고, 상기 제 1 제어신호에 응답하여 턴온 여부가 결정되는 제 2 패스 게이트;
    로 구성되는 것을 특징으로 하는 센스앰프 오버드라이브 신호 생성회로.
  31. 제 27 항에 있어서,
    상기 제 2 가변 지연유닛은, 상기 제 2 제어신호가 인에이블 되면 상기 단위 지연신호를 상기 제 2 지연신호로 출력하고, 상기 제 2 제어신호가 디스에이블 되면 상기 단위 지연신호를 상기 단위 시간만큼 지연하여 상기 제 2 지연신호로 출력하는 것을 특징으로 하는 센스앰프 오버드라이브 신호 생성회로.
  32. 제 31 항에 있어서,
    상기 제 2 가변 지연유닛은, 상기 단위 지연신호를 입력 받고 상기 제 1 단위 지연신호를 상기 단위 시간만큼 지연시키는 제 2 지연기; 및
    상기 제 2 지연기의 출력, 상기 단위 지연신호 및 상기 제 2 제어신호를 입력 받고, 상기 제 2 제어신호에 응답하여 상기 제 2 지연기의 출력 또는 상기 제 1 단위 지연신호를 상기 단위 지연신호로 출력하는 제 2 선택부;
    로 구성되는 것을 특징으로 하는 센스앰프 오버드라이브 신호 생성회로.
  33. 제 32 항에 있어서,
    상기 제 2 선택부는, 상기 제 1 단위 지연신호를 입력 받고, 상기 제 2 제어신호에 응답하여 턴온 여부가 결정되는 제 1 패스게이트; 및
    상기 제 2 지연기의 출력을 입력 받고, 상기 제 2 제어신호에 응답하여 턴온 여부가 결정되는 제 2 패스게이트;
    로 구성되는 것을 특징으로 하는 센스앰프 오버드라이브 신호 생성회로.
  34. 로우 인에이블 신호를 입력 받고, 리프레쉬 신호 및 테스트 모드 신호에 따라 상기 로우 인에이블 신호를 가변하는 시간만큼 지연시켜 오버드라이브 신호를 생성하는 센스앰프 오버드라이브 신호 생성회로;
    상기 오버드라이브 신호를 입력 받아 비트라인 센스앰프를 구동시키는 센스앰프 드라이버; 및
    상기 센스앰프 드라이버에 의해 구동되어 오버드라이브 동작을 수행하는 비트라인 센스앰프;
    를 포함하는 반도체 메모리 장치.
  35. 제 34 항에 있어서,
    상기 센스앰프 오버드라이브 신호 생성회로는, 상기 로우 인에이블 신호를 소정시간만큼 지연시켜 제 1 지연신호를 생성하는 기준 지연부;
    상기 리프레쉬 신호 및 상기 테스트 모드 신호에 따라 가변 지연시간만큼 상기 제 1 지연신호를 지연시켜 제 2 지연신호를 생성하는 지연 조절부; 및
    상기 제 2 지연신호 및 상기 로우 인에이블 신호를 입력 받아 오버드라이브 신호를 생성하는 오버드라이브 신호 생성부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  36. 제 35 항에 있어서,
    상기 지연 조절부는, 상기 리프레쉬 신호에 응답하여 리프레쉬 동작모드일 때, 노멀 동작모드일 때보다, 더 짧은 시간만큼 지연을 수행하는 것을 특징으로 하는 반도체 메모리 장치.
  37. 제 36 항에 있어서,
    상기 지연 조절부는, 상기 리프레쉬 신호 및 상기 테스트 모드 신호에 따라 제어신호를 생성하는 제어부; 및
    상기 제어신호에 응답하여 상기 제 1 지연신호를 지연시켜 상기 제 2 지연신호를 생성하는 가변 지연부;
    로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  38. 제 37 항에 있어서,
    상기 제어부는, 옵션 퓨즈신호를 더 입력 받아 상기 제어신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
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