KR100980403B1 - 오토리프레쉬 제어회로 및 이를 이용하는 반도체 메모리 장치 - Google Patents

오토리프레쉬 제어회로 및 이를 이용하는 반도체 메모리 장치 Download PDF

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Abstract

본 발명에 따른 오토리프레쉬 제어회로는 리프레쉬 정보 및 동작모드 정보를 갖고 있는 정보 조합신호와 제 1 및 제 2 칩선택 신호에 응답하여 제 1 및 제 2 제어신호를 동시에 인에이블 시키거나, 개별적으로 인에이블 시키도록 구성되는 제어신호 생성부; 및 복수개의 커맨드 신호와 상기 제 1 및 제 2 제어신호에 응답하여 제 1 및 제 2 오토리프레쉬 신호를 생성하도록 구성되는 오토리프레쉬 신호 생성부; 를 포함한다.
Figure R1020080089074
오토리프레쉬, 랭크, 칩선택

Description

오토리프레쉬 제어회로 및 이를 이용하는 반도체 메모리 장치{Auto Refresh Control Circuit and Semiconductor Memory Apparatus using the same}
본 발명은 반도체 설계 기술에 관한 것으로, 더 상세하게는 오토리프레쉬 제어회로 및 이를 이용하는 반도체 메모리 장치에 관한 것이다.
최근 반도체 메모리 장치 설계분야에서, 하나의 칩(Chip)내에 2개의 독립적인 칩이 내장된 것처럼 동작하게 하는 2 랭크(Rank) 디램(DRAM)이 개발되고 있다. 상기 2 랭크 디램은 동작모드에 따라 1개의 랭크로서 동작하거나 2개의 랭크로서 동작할 수 있는 디램을 의미한다.
상기 2 랭크 디램은 칩을 선택하는 커맨드(Command)인 칩선택 신호(Chip Selection, CS)를 두 개 사용하여 제 1 및 제 2 랭크를 1개의 랭크로서 함께 동작시키거나 아니면 2개의 랭크로서 개별적으로 동작시키는 것이 가능하다. 1Gb 디램을 예를 들어 설명하면, 상기 1Gb 디램을 512Mb씩 2 랭크로 구성하고, 두 개의 칩선택 신호를 이용하여 상기 2 랭크를 개별적으로 동작시키거나, 상기 2 랭크를 한꺼번에 동작시킬 수 있다.
상기 2 랭크 디램에서, 제 1 및 제 2 랭크가 1 랭크로서 함께 동작할 때는, 제 1 및 제 2 랭크가 동시에 오토리프레쉬 동작을 수행하도록 할 필요성이 있다.
또한, 상기 2 랭크 디램에서, 제 1 및 제 2 랭크가 개별적으로 동작할 때에는, 제 1 및 제 2 랭크가 동시에 오토리프레쉬 동작을 수행하거나, 랭크 별로 개별적으로 오토리프레쉬 동작을 수행하도록 할 필요성이 있다.
본 발명은 2 랭크로 구성되는 반도체 메모리 장치에서, 상기 반도체 메모리의 2랭크가 개별적으로 동작할 때, 동시에 오토리프레쉬 동작을 수행시키거나, 개별적으로 오토리프레쉬 동작을 수행시킬 수 있는 오토리프레쉬 제어회로를 제공하는데 그 목적이 있다.
본 발명의 실시예에 따른 오토리프레쉬 제어회로는 리프레쉬 정보 및 동작모드 정보를 갖고 있는 정보 조합신호와 제 1 및 제 2 칩선택 신호에 응답하여 제 1 및 제 2 제어신호를 동시에 인에이블 시키거나, 개별적으로 인에이블 시키도록 구성되는 제어신호 생성부; 및 복수개의 커맨드 신호와 상기 제 1 및 제 2 제어신호에 응답하여 제 1 및 제 2 오토리프레쉬 신호를 생성하도록 구성되는 오토리프레쉬 신호 생성부;를 포함한다.
또한 본 발명의 실시예에 따른 반도체 메모리 장치는 제 1 오토리프레쉬 신호에 응답하여 오토리프레쉬 동작을 수행하는 제 1 랭크; 제 2 오토리프레쉬 신호에 응답하여 오토리프레쉬 동작을 수행하는 제 2 랭크; 및 리프레쉬 정보 및 동작모드 정보를 갖는 정보 조합신호와 제 1 내지 제 2 칩선택 신호 및 복수개의 커맨드 신호에 응답하여 상기 제 1 및 제 2 오토리프레쉬 신호를 동시에 인에이블 시키거나 개별적으로 인에이블 시키도록 구성된 오토리프레쉬 제어회로; 를 포함한다.
본 발명에 의하면, 2 랭크로 구성되는 반도체 메모리 장치에 있어서, 2 랭크가 1 랭크처럼 함께 동작하는 경우, 모든 랭크가 오토리프레쉬 동작을 수행하도록 제어하고, 2 랭크가 개별적으로 동작하는 경우, 동작하는 랭크 별로 오토리프레쉬 동작이 수행되도록 제어하거나, 동시에 오토리프레쉬 동작이 수행되도록 제어할 수 있다.
도 1은 본 발명의 실시예에 따른 오토리프레쉬 제어회로(1)의 구성을 보여주는 블록도이다. 본 발명의 실시예에 따른 오토리프레쉬 제어회로(1)는 제어신호 생성부(100) 및 오토리프레쉬 신호 생성부(200)를 포함한다.
상기 제어신호 생성부(100)는 리프레쉬 정보 및 동작모드 정보를 갖는 정보 조합신호(EMRS_csmode)와 제 1 및 제 2 칩선택 신호(cs0, cs1)에 응답하여 제 1 및 제 2 제어신호(cs0_EMRS, cs1_EMRS)를 동시에 인에이블 시키거나 개별적으로 인에이블 시킬 수 있다.
본 발명의 실시예에 따른 오토리프레쉬 제어회로(1)는 신호 조합부(110)를 더 포함할 수 있다. 상기 신호 조합부(110)는 상기 리프레쉬 정보를 갖는 리프레쉬 정보신호(EMRS3_aref) 및 상기 동작모드 정보를 갖는 동작모드 신호(cs_mode)를 입력 받고, 이들을 조합하여 상기 정보 조합신호(EMRS_csmode)를 생성한다.
본 발명의 실시예에서, 상기 리프레쉬 정보신호(EMRS3_aref)는 반도체 메모리 장치의 2 랭크가 개별적으로 동작할 때, 동시에 오토리프레쉬 동작을 수행할지 아니면 랭크 별로 오토리프레쉬 동작을 수행할지를 결정할 수 있는 신호이다. 예를 들어, 상기 리프레쉬 정보신호(EMRS3_aref)는 동시에 오토리프레쉬 동작이 수행되도록 할 때는 하이 레벨의 신호가 되고, 랭크 별로 오토리프레쉬 동작이 수행되도록 할 때, 로우 레벨의 신호가 될 수 있다.
상기 동작모드 신호(cs_mode)는 동작모드 정보를 갖고 있는 신호이다. 즉, 반도체 메모리 장치가 2 랭크로 구성될 때, 2 랭크가 1 랭크처럼 전체적으로 동작할지 또는 2 랭크가 개별적으로 동작할지 여부를 결정하는 신호이다. 예를 들어, 2 랭크로 구성되는 반도체 메모리 장치에서, 2 랭크가 개별적으로 동작할 때, 상기 동작모드 신호(cs_mode)는 하이로 인에이블 되고, 1 랭크처럼 전체적으로 동작할 때, 상기 동작모드 신호(cs_mode)는 로우로 디스에이블 될 수 있다. 상기 동작모드 신호는, 예를 들어, 모드 레지스터 셋(Mode Register Set, MRS)을 통해 생성될 수 있는 신호이다.
따라서 상기 정보 조합신호(EMRS_csmode)는 리프레쉬 정보와 동작모드 정보를 함께 갖고 있는 신호가 된다. 즉, 상기 정보 조합신호(EMRS_csmode)는 2 개의 랭크가 개별적으로 동작할 때(상기 동작모드 신호(cs_mode)가 하이로 인에이블 되었을 때), 2개의 랭크가 동시에 오토리프레쉬 동작을 수행하도록 할 때는 로우 레벨의 신호가 될 수 있고, 2개의 랭크가 개별적으로 오토리프레쉬 동작을 수행하도록 할 때는 하이 레벨의 신호가 될 수 있다.
상기 제어신호 생성부(100)는 상기 정보 조합신호(EMRS_csmode)와 제 1 및 제 2 칩선택 신호(cs0, cs1)에 응답하여 제 1 및 제 2 제어신호(cs0_EMRS, cs1_EMRS)를 생성한다. 상기 제어신호 생성부(100)는 상기 정보 조합신 호(EMRS_csmode)가 로우 레벨일 때, 상기 제 1 및 제 2 칩선택 신호(cs0, cs1)에 무관하게 상기 제 1 및 제 2 제어신호(cs0_EMRS, cs1_EMRS)를 모두 인에이블 시킨다. 상기 정보 조합신호(EMRS_csmode)가 하이 레벨일 때는, 상기 제 1 및 제 2 칩선택 신호(cs0, cs1)의 인에이블 여부에 따라 상기 제 1 및 제 2 제어신호(cs0_EMRS, cs1_EMRS)를 인에이블 시킨다. 예를 들어, 상기 정보 조합신호(EMRS_csmode)가 하이 레벨일 때, 상기 제 1 칩선택 신호(cs0)가 인에이블 되고 상기 제 2 칩선택 신호(cs1)가 디스에이블 된다면, 상기 제 1 제어신호(cs0_EMRS)는 인에이블 되고 상기 제 2 제어신호(cs1_EMRS)는 디스에이블 된다.
상기 칩선택 신호(cs0, cs1)는 외부에서 입력 핀(Pin)을 통해 입력되는 신호로서, 반도체 메모리 장치가 랭크 별로 동작할 때, 동작하는 랭크를 선택하는 신호이다. 예를 들어, 상기 제 1 랭크만이 동작될 때, 상기 제 1 칩선택 신호(cs0)는 인에이블 되고, 상기 제 2 칩선택 신호(cs1)는 디스에이블 된다. 제 1 및 제 2 랭크가 모두 동작될 때는, 상기 제 1 및 제 2 칩선택 신호(cs0, cs1)가 모두 인에이블 된다.
본 발명의 실시예에 따른 오토리프레쉬 제어회로(1)는 리프레쉬 정보신호(EMRS3_aref)를 생성하는 리프레쉬 정보신호 생성부(120)를 더 포함할 수 있다. 상기 리프레쉬 정보신호 생성부(130)는 오토리프레쉬 모드신호(aref_mode) 및 클럭인에이블 신호(CKE)를 입력 받아 상기 리프레쉬 정보신호(EMRS3_aref)를 생성한다.
상기 오토리프레쉬 모드신호(aref_mode)를 입력 받는 상기 리프레쉬 정보신호 생성부(120)는 2개의 랭크가 동시에 오토리프레쉬 동작을 수행할지 또는 개별적 으로 오토리프레쉬 동작을 수행할지를 구분하기 위해 구비될 수 있다. 예를 들어, 상기 오토리프레쉬 모드신호(aref_mode)는 각 랭크가 동시에 오토리프레쉬 동작이 수행될 수 있도록 하기 위해서 하이 레벨의 신호가 될 수 있고, 개별적으로 오토리프레쉬 동작이 수행될 수 있도록 하기 위해서 로우 레벨의 신호가 될 수 있다. 상기 오토리프레쉬 모드신호(aref_mode)는 반도체 메모리 장치가 구비하는 모드 레지스터 셋(Mode Register Set)을 통해 입력될 수 있는 신호이다. 물론 이에 한정하는 것은 아니고 모드 레지스터 셋뿐 만 아니라 테스트 모드신호(Testmode) 및 퓨즈(Fuse)를 이용하는 방법으로 생성할 수도 있다.
상기 클럭 인에이블 신호(CKE)는 반도체 메모리 장치가 액티브(Active)될 때, 하이로 인에이블 된 상태를 유지하는 신호이다. 상기 클럭 인에이블 신호(CKE)를 입력 받는 상기 리프레쉬 정보신호 생성부(120)는 오토리프레쉬 동작과 셀프 리프레쉬 동작을 구분하기 위해 구비될 수도 있다. 오토리프레쉬 동작은 반도체 메모리 장치가 액티브(Active) 상태일 때 수행되고, 셀프리프레쉬 동작은 오토리프레쉬 동작과 다르게 반도체 메모리 장치가 스탠바이(Standby) 상태일 때 수행된다. 따라서 셀프 리프레쉬 동작이 수행될 때는 상기 클럭 인에이블 신호(CKE)는 로우로 디스에이블 된 상태를 유지한다. 상기 리프레쉬 정보신호 생성부(120)는 상기 클럭 인에이블 신호(CKE)가 반전된 신호(CKEB)를 입력 받으므로, 셀프 리프레쉬 동작이 수행될 때는 하이 레벨의 리프레쉬 정보신호(EMRS3_aref)를 생성한다.
즉, 상기 리프레쉬 정보신호 생성부(120)는 셀프리프레쉬 동작이 수행되거나 각 랭크가 동시에 오토리프레쉬 동작을 수행하도록 할 때는, 로우 레벨의 리프레쉬 정보신호(EMRS3_aref)를 생성하고, 각 랭크가 개별적으로 오토리프레쉬 동작을 수행하도록 할 때는 하이 레벨의 리프레쉬 정보신호(EMRS3_aref)를 생성한다.
상기 오토리프레쉬 신호 생성부(200)는 복수개의 커맨드 신호(RAS, CAS, WE)와 상기 제 1 및 제 2 제어신호(cs0_EMRS, cs1_EMRS)에 응답하여 제 1 및 제 2 오토리프레쉬 신호(aref_rank0, aref_rank1)를 생성한다. 상기 복수개의 커맨드 신호(RAS, CAS, WE, cs0, cs1))는 반도체 메모리 장치의 입력 핀을 통해 입력되는 커맨드 신호로서, 로우 어드레스 스트로브(Row Address Strobe, RAS), 컬럼 어드레스 스트로브(Column Address Strobe, CAS), 라이트 인에이블 신호(Write Enable, WE), 칩선택 신호(Chip Selection, CS) 등이 있을 수 있다. 일반적으로, 반도체 메모리 장치는 상기 예시된 커맨드를 조합하여 액티브 동작(Active), 프리차지 동작(Precharge), 리드 동작(Read), 라이트 동작(Write) 및 오토리프레쉬 동작 등을 수행할 수 있다.
상기 제 1 및 제 2 오토리프레쉬 신호(aref_rank0, aref_rank1)는 반도체 메모리 장치의 각 랭크가 오토리프레쉬 동작을 수행하도록 하는 신호이다. 예를 들어, 제 1 오토 리프레쉬 신호(aref_rank0)가 인에이블 되고, 제 2 오토리프레쉬 신호(aref_rank1)는 디스에이블 된다면, 제 1 랭크만이 오토리프레쉬 동작을 수행하게 되는 것이다.
도 2는 도 1의 신호 조합부(110)의 상세한 구성을 보여주는 회로도이다. 상기 신호 조합부(110)는 제 1 인버터(IV1), 제 2 인버터(IV2) 및 제 1 낸드 게이트(ND1)로 구성된다. 상기 제 1 인버터(IV1)는 상기 리프레쉬 정보신 호(EMRS3_aref)를 반전시킨다. 상기 제 1 낸드 게이트(ND1)는 상기 제 1 인버터(IV1)의 출력 및 상기 동작모드 신호(cs_mode)를 입력 받는다. 상기 제 2 인버터(IV2)는 상기 제 1 낸드 게이트(ND1)의 출력을 반전시켜 정보 조합신호(EMRS_csmode)를 생성한다. 따라서 상기 신호 조합부(110)는 상기 리프레쉬 정보신호(EMRS3_aref)가 로우 레벨이고, 상기 동작모드 신호(cs_mode)가 하이 레벨일 때(2 랭크가 개별적으로 동작하고 오토리프레쉬 동작이 수행될 때)만 상기 정보 조합신호(EMRS_csmode)를 하이로 인에이블 시킨다.
도 3은 도 1의 제어신호 생성부(100)의 상세한 구성을 보여주는 회로도이다. 상기 제어신호 생성부(100)는 제 3 인버터(IV3), 제 4 인버터(IV4), 제 2 낸드 게이트(ND2) 및 제 3 낸드 게이트(ND3)로 구성된다. 상기 제 3 인버터(IV3)는 제 1 칩선택 신호(cs0)를 반전시키고, 상기 제 4 인버터(IV4)는 제 2 칩선택 신호(cs1)를 반전시킨다. 상기 제 2 낸드 게이트(ND2)는 상기 제 3 인버터(IV3)의 출력 및 정보 조합신호(EMRS_csmode)를 입력 받아 제 1 제어신호(cs0_EMRS)를 생성하고, 상기 제 3 낸드 게이트(ND3)는 상기 제 4 인버터(IV4)의 출력 및 상기 정보 조합신호(EMRS_csmode)를 입력 받아 제 2 제어신호(cs1_EMRS)를 생성한다. 따라서, 상기 제어신호 생성부(100)는 상기 정보 조합신호(EMRS_csmode)가 로우 레벨이면, 제 1 및 제 2 칩선택 신호(cs0, cs1)에 무관하게 상기 제 1 및 제 2 제어신호(cs0_EMRS, cs1_EMRS)를 모두 인에이블 시키며, 상기 정보 조합신호(EMRS_csmode)가 하이 레벨이면 상기 제 1 및 제 2 칩선택 신호(cs0, cs1)의 인에이블 여부에 따라 제 1 및 제 2 제어신호(cs0_EMRS, cs1_EMRS)를 인에이블 시킬 수 있다.
도 4는 도 1의 리프레쉬 정보신호 생성부(120)의 상세한 구성을 보여주는 회로도이다. 상기 리프레쉬 정보신호 생성부(120)는 제 1 노어 게이트(NOR1) 및 제 5 인버터(IV5)로 구성된다. 상기 제 1 노어 게이트(NOR1)는 오토리프레쉬 모드신호(aref_mode) 및 클럭 인에이블 신호(CKE)가 반전된 신호(CKEB)를 입력 받는다. 상기 제 5 인버터(IV5)는 상기 제 1 노어 게이트(NOR1)의 출력을 반전시킨다. 따라서 상기 리프레쉬 정보신호 생성부(120)는 상기 오토리프레쉬 모드신호(aref_mode) 및 상기 클럭인에이블 신호(CKE)가 반전된 신호(CKEB)가 모두 로우 레벨일 때만 로우로 디스에이블 되는 상기 리프레쉬 정보신호(EMRS3_aref)를 생성한다.
도 5는 도 1의 오토리프레쉬 신호 생성부(200)의 상세한 구성을 보여주는 회로도이다. 상기 오토리프레쉬 신호 생성부(200)는 커맨드 디코딩부(210) 및 오토리프레쉬 신호 출력부(220)로 구성된다.
상기 커맨드 디코딩부(210)는 제 1 내지 제 2 피모스 트랜지스터(P1, P2) 제 1 내지 제 5 엔모스 트랜지스터(N1~N5) 및 제 6 인버터(IV3)로 구성되는 종래기술로 구현할 수 있다. 상기 커맨드 디코딩부(210)는 복수개의 커맨드 신호(RAS, CAS, WE, cs0, cs1)를 입력 받고 이를 디코딩하여 반도체 메모리 장치가 어떤 동작을 수행할지 여부를 결정한다. 예를 들어, 오토리프레쉬 동작이 수행될 때 RAS, CAS, WE는 모두 하이로 인에이블 되고, 동작모드에 따라 상기 제 1 및 제 2 칩선택 신호는 모두 하이로 인에이블 되거나 개별적으로 하이로 인에이블 될 수 있다. 따라서 오토리프레쉬 동작이 수행될 때, 상기 커맨드 디코딩부(210)는 하이로 인에이블 되는 신호를 출력한다.
상기 오토리프레쉬 신호 출력부(220)는 상기 커맨드 디코딩부(210)의 출력과 상기 제 1 및 제 2 제어신호(cs0_EMRES, cs1_EMRS)에 응답하여 제 1 및 제 2 오토리프레쉬 신호(aref_rank0, aref_rank1)를 생성한다. 상기 오토리프레쉬 신호 생성부(220)는 상기 커맨드 디코딩부(210)의 출력이 인에이블 되었을 때, 상기 제 1 및 제 2 제어신호(cs0_EMRS, cs1_EMRS)의 인에이블 여부에 따라 상기 제 1 및 제 2 오토리프레쉬 신호(aref_rank0, aref_rank1)를 인에이블 시킨다. 예를 들어, 반도체 메모리 장치가 개별적으로 동작하여 제 1 제어신호(cs0_EMRS)가 인에이블 되고 제 2 제어신호(cs1_EMRS)가 디스에이블 되면, 상기 제 1 오토리프레쉬 신호(aref_rank0)만을 인에이블 시켜 제 1 랭크만이 오토리프레쉬 동작을 수행하도록 하는 것이다.
상기 오토리프레쉬 신호 출력부(220)는 제 4 낸드 게이트(ND4), 제 5 낸드 게이트(ND5), 제 7 인버터(IV7) 및 제 8 인버터(IV8)로 구성된다. 상기 제 4 낸드 게이트(ND4)는 상기 커맨드 디코딩부(210)의 출력 및 상기 제 1 제어신호(cs0_EMRS)를 입력 받는다. 상기 제 7 인버터(IV7)는 상기 제 4 낸드 게이트(ND4)의 출력을 반전시켜 제 1 오토리프레쉬 신호(aref_rank0)를 생성한다. 상기 제 5 낸드 게이트(ND5)는 상기 커맨드 디코딩부(210)의 출력 및 상기 제 2 제어신호(cs1_EMRS)를 입력 받는다. 상기 제 8 인버터(IV8)는 상기 제 5 낸드 게이트(ND5)의 출력을 반전시켜 상기 제 2 오토리프레쉬 신호(aref_rank1)를 생성한다.
도 1 내지 도5를 참조하여 본 발명의 실시예에 따른 오토리프레쉬 제어회로(1)의 동작을 살펴보면 다음과 같다.
2 랭크로 구성되는 반도체 메모리 장치에서, 2 랭크가 1 랭크처럼 함께 동작할 때 상기 동작모드 신호(cs_mode)는 로우로 디스에이블 된다. 따라서 상기 신호 조합부(110)는 리프레쉬 정보신호(EMRS3_aref)와 무관하게 상기 정보 조합신호(EMRS_csmode)를 로우로 디스에이블 시킨다. 상기 정보 조합신호(EMRS_csmode)가 로우 레벨이므로, 상기 제어신호 생성부(100)는 제 1 및 제 2 칩선택 신호(cs0, cs1)와 무관하게 제 1 및 제 2 제어신호(cs1_EMRS)를 모두 하이로 인에이블 시킨다.
한편, 오토리프레쉬 동작이 수행되도록 커맨드 디코딩부(210)가 커맨드 신호(RAS, CAS, WE, cs0, cs1)를 조합하여 하이로 인에이블 되는 신호를 출력한다. 따라서 오토 리프레쉬 신호 출력부(220)는 제 1 및 제 2 오토리프레쉬 신호(aref_rank0, aref_rank1)를 모두 인에이블 시켜 제 1 랭크 및 제 2 랭크 모두가 오토리프레쉬 동작을 수행하도록 한다.
위와는 반대로, 2 랭크가 개별적으로 동작할 때의 경우에는 상기 동작모드 신호(cs_mode)가 하이로 인에이블 된다. 따라서 상기 정보 조합신호(EMRS_csmode)는 상기 리프레쉬 정보신호(EMRS3_aref)에 따라 하이 레벨이 되거나 로우 레벨이 된다. 먼저 각 랭크 별로 오토리프레쉬 동작이 수행되도록 할 때, 상기 오토리프레쉬 모드신호(aref_mode)는 로우 레벨의 신호로 상기 리프레쉬 정보신호 생성부(120)로 입력될 수 있다. 상기 리프레쉬 정보신호 생성부(120)는 로우 레벨의 오토리프레쉬 모드신호(aref_mode) 및 로우 레벨의 반전된 클럭 인에이블 신호(CKEB)를 입력 받아 로우 레벨의 리프레쉬 정보신호(EMRS3_aref)를 생성한다.
상기 신호 조합부(110)는 하이 레벨의 동작모드 신호(cs_mode) 및 로우 레벨의 리프레쉬 정보신호(EMRS3_aref)를 입력 받아 하이 레벨의 정보 조합신호(EMRS_csmode)를 생성한다. 따라서 상기 제어신호 생성부(100)는 제 1 및 제 2 칩선택 신호(cs0, cs1)의 인에이블 여부에 따라서 상기 제 1 및 제 2 제어신호(cs0_EMRS, cs1_EMRS)를 개별적으로 인에이블 시킬 수 있다. 예를 들어, 상기 정보 조합신호(EMRS_csmode)가 하이 레벨일 때, 상기 제 1 칩선택 신호(cs0)가 인에이블 되고 제 2 칩선택 신호(cs1)가 디스에이블 되면, 제 1 제어신호(cs0_EMRS)는 인에이블 되고 제 2 제어신호(cs1_EMRS)는 디스에이블 된다.
오토리프레쉬 동작이 수행되어 상기 커맨드 디코딩부(210)가 하이로 인에이블 되는 신호를 출력하면, 상기 오토리프레쉬 신호 출력부(220)는 제 1 및 제 2 제어신호(cs0_EMRS, cs1_EMRS)의 인에이블 여부에 따라서 상기 제 1 및 제 2 오토 리프레쉬 신호(aref_rank0, aref_rank1)를 개별적으로 인에이블 시킴으로써, 각 랭크가 개별적으로 오토리프레쉬 동작을 수행하도록 할 수 있는 것이다.
다음으로 2 랭크가 개별적으로 동작할 때, 2 랭크가 동시에 오토리프레쉬 동작을 수행하도록 하기 위해서, 상기 오토리프레쉬 모드신호(aref_mode)는 로우 레벨의 신호로 상기 리프레쉬 정보신호 생성부(120)로 입력될 수 있다. 따라서 상기 리프레쉬 정보신호 생성부(120)는 하이 레벨의 리프레쉬 정보신호(EMRS3_aref)를 생성한다.
하이 레벨의 리프레쉬 정보신호(EMRS3_aref)와 하이 레벨의 동작모드 신호(cs_mode)를 입력 받는 신호 조합부(110)는 로우 레벨의 정보 조합신 호(EMRS_csmode)를 생성한다. 따라서 로우 레벨의 정보 조합신호(EMRS_csmode)를 입력 받는 상기 제어신호 생성부(100)는 제 1 및 제 2 칩선택 신호(cs0, cs1)의 인에이블 여부에 무관하게 제 1 및 제 2 제어신호(cs0_EMRS, cs1_EMRS)를 모두 인에이블 시킨다. 따라서 오토리프레쉬 신호 생성부(200)는 제 1 및 제 2 오토리프레쉬 신호(aref_rank0, aref_rank1)를 동시에 인에이블 시키므로, 2 랭크가 개별적으로 동작할 때도, 각 랭크가 동시에 오토리프레쉬 동작을 수행하도록 할 수 있다.
도 6은 본 발명의 실시예에 따른 반도체 메모리 장치(10)의 구성을 보여주는 블록도이다. 본 발명의 실시예에 따른 반도체 메모리 장치(10)는 제 1 랭크(rank0, 2), 제 2 랭크(rank1, 3) 및 오토리프레쉬 제어회로(1)를 포함한다. 상기 오토리프레쉬 제어회로(1)는, 위에서 설명한 바와 같이, 리프레쉬 정보와 동작모드 정보를 갖는 정보 조합신호(EMRS_csmode), 제 1 내지 제 2 칩선택 신호(cs0, cs1) 및 복수개의 커맨드 신호(RAS, CAS, WE)에 응답하여 제 1 및 제 2 오토리프레쉬 신호(aref_rank0, aref_rank1)를 모두 인에이블 시키거나 개별적으로 인에이블 시킬 수 있다. 상기 제 1 랭크(2)는 상기 제 1 오토리프레쉬 신호(aref_rank0)에 응답하여 오토리프레쉬 동작을 수행한다. 상기 제 2 랭크(3)는 상기 제 2 오토리프레쉬 신호(aref_rank1)에 응답하여 오토리프레쉬 동작을 수행한다.
2 랭크로 구성되는 반도체 메모리 장치에서, 제 1 및 제 2 랭크(2, 3)가 하나의 랭크인 것처럼 함께 동작할 때, 제 1 및 제 2 랭크(2, 3)가 모두 오토리프레쉬 동작을 수행하도록 제어하고, 제 1 및 제 2 랭크(2, 3)가 개별적으로 동작할 때, 동작을 수행하는 랭크만이 개별적으로 오토리프레쉬 동작을 수행하도록 제어하 거나, 각 랭크가 동시에 오토리프레쉬 동작을 수행하도록 제어할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시괼 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 실시예에 따른 오토리프레쉬 제어회로의 블록도,
도 2는 도 1의 신호 조합부의 상세한 구성을 보여주는 회로도,
도 3은 도 1의 제어신호 생성부의 상세한 구성을 보여주는 회로도,
도 4는 도 1의 리프레쉬 정보신호 생성부의 상세한 구성을 보여주는 회로도,
도 5는 도 1의 오토리프레쉬 신호 생성부의 상세한 구성을 보여주는 회로도,
도 6는 본 발명의 실시예에 따른 반도체 메모리 장치의 블록도이다.
<도면의 주요부분에 대한 부호의 설명>
1: 오토리프레쉬 제어회로 2: 제 1 랭크
3: 제 2 랭크 10: 반도체 메모리 장치
100: 제어신호 생성부 110: 신호 조합부
120: 리프레쉬 정보신호 생성부 200: 오토리프레쉬 신호 생성부
210: 커맨드 디코딩부 220: 오토리프레쉬 신호 출력부

Claims (23)

  1. 리프레쉬 정보 및 동작모드 정보를 갖고 있는 정보 조합신호와 제 1 및 제 2 칩선택 신호에 응답하여 제 1 및 제 2 제어신호를 동시에 인에이블 시키거나, 개별적으로 인에이블 시키도록 구성되는 제어신호 생성부; 및
    복수개의 커맨드 신호와 상기 제 1 및 제 2 제어신호에 응답하여 제 1 및 제 2 오토리프레쉬 신호를 동시에 인에이블 시키거나, 개별적으로 인에이블 시키도록 구성된 오토리프레쉬 신호 생성부;
    를 포함하는 오토리프레쉬 제어회로.
  2. 제 1 항에 있어서,
    상기 리프레쉬 정보를 갖는 리프레쉬 정보신호 및 상기 동작모드 정보를 갖는 동작모드 신호를 입력 받아 상기 정보 조합신호를 생성하는 신호 조합부를 더 포함하는 것을 특징으로 하는 오토리프레쉬 제어회로.
  3. 제 2 항에 있어서,
    상기 신호 조합부는, 상기 리프레쉬 정보신호가 디스에이블 되고 상기 동작모드 신호가 인에이블 되었을 때, 상기 정보 조합신호를 인에이블 시키는 것을 특징으로 하는 오토리프레쉬 제어회로.
  4. 제 2 항에 있어서,
    상기 제어신호 생성부는, 상기 정보 조합신호가 디스에이블 되면 상기 제 1 및 제 2 칩선택 신호에 무관하게 상기 제 1 및 제 2 제어신호를 모두 인에이블 시키는 것을 특징으로 하는 오토리프레쉬 제어회로.
  5. 제 2 항에 있어서,
    상기 제어신호 생성부는, 상기 정보 조합신호가 인에이블 되면 상기 제 1 및 제 2 칩선택 신호의 인에이블 여부에 따라 상기 제 1 및 제 2 제어신호를 인에이블 시키는 것을 특징으로 하는 오토리프레쉬 제어회로.
  6. 제 2 항에 있어서,
    오토리프레쉬 모드신호 및 클럭 인에이블 신호를 입력 받아 상기 리프레쉬 정보신호를 생성하도록 구성된 리프레쉬 정보신호 생성부를 더 포함하는 것을 특징으로 하는 오토리프레쉬 제어회로.
  7. 제 6 항에 있어서,
    상기 오토리프레쉬 모드신호는 모드 레지스터 셋(Mode Register Set)에서 생성되는 것을 특징으로 하는 오토리프레쉬 제어회로.
  8. 제 6 항에 있어서,
    상기 오토리프레쉬 모드신호는 테스트 모드 신호 또는 퓨즈회로를 통해 생성 되는 것을 특징으로 하는 오토리프레쉬 제어회로.
  9. 제 1 항에 있어서,
    상기 오토리프레쉬 신호 생성부는, 상기 복수개의 커맨드 신호와 상기 제 1 및 제 2 칩선택 신호를 입력 받아 조합하는 커맨드 디코딩부;
    상기 커맨드 디코딩부의 출력과 상기 제 1 및 제 2 제어신호에 응답하여 상기 제 1 및 제 2 오토리프레쉬 신호를 생성하는 오토리프레쉬 신호 출력부;
    로 구성되는 것을 특징으로 하는 오토리프레쉬 제어회로.
  10. 제 1 오토리프레쉬 신호에 응답하여 오토리프레쉬 동작을 수행하는 제 1 랭크;
    제 2 오토리프레쉬 신호에 응답하여 오토리프레쉬 동작을 수행하는 제 2 랭크; 및
    리프레쉬 정보 및 동작모드 정보를 갖는 정보 조합신호와 제 1 내지 제 2 칩선택 신호 및 복수개의 커맨드 신호에 응답하여 상기 제 1 및 제 2 오토리프레쉬 신호를 동시에 인에이블 시키거나 개별적으로 인에이블 시키도록 구성된 오토리프레쉬 제어회로;
    를 포함하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 오토리프레쉬 제어회로는, 상기 정보 조합신호와 상기 제 1 및 제 2 칩선택 신호에 응답하여 제 1 및 제 2 제어신호를 동시에 인에이블 시키거나, 개별적으로 인에이블 시키도록 구성되는 제어신호 생성부; 및
    상기 복수개의 커맨드 신호와 상기 제 1 및 제 2 제어신호에 응답하여 상기 제 1 및 제 2 오토리프레쉬 신호를 생성하도록 구성되는 오토리프레쉬 신호 생성부;
    로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 리프레쉬 정보를 갖는 리프레쉬 정보신호 및 상기 동작모드 정보를 갖는 동작모드 신호를 입력 받아 정보 조합신호를 생성하는 신호 조합부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 신호 조합부는, 상기 리프레쉬 정보신호가 디스에이블 되고 상기 동작모드 신호가 인에이블 되었을 때, 상기 정보 조합신호를 인에이블 시키는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 12 항에 있어서,
    상기 제어신호 생성부는, 상기 정보 조합신호가 디스에이블 되면 상기 제 1 및 제 2 칩선택 신호에 무관하게 상기 제 1 및 제 2 제어신호를 모두 인에이블 시키는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 12 항에 있어서,
    상기 제어신호 생성부는, 상기 정보 조합신호가 인에이블 되면 상기 제 1 및 제 2 칩선택 신호의 인에이블 여부에 따라 상기 제 1 및 제 2 제어신호를 인에이블 시키는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 12 항에 있어서,
    오토리프레쉬 모드신호 및 클럭 인에이블 신호를 입력 받아 상기 리프레쉬 정보신호를 생성하도록 구성된 리프레쉬 정보신호 생성부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 16 항에 있어서,
    상기 오토리프레쉬 모드신호는, 모드 레지스터 셋(Mode Register Set)에서 생성되는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제 16 항에 있어서,
    상기 오토리프레쉬 모드신호는, 테스트 모드 신호 또는 퓨즈회로를 통해 생성되는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 11 항에 있어서,
    상기 오토리프레쉬 신호 생성부는, 상기 복수개의 커맨드 신호와 상기 제 1 및 제 2 칩선택 신호를 입력 받아 조합하는 커맨드 디코딩부;
    상기 커맨드 디코딩부의 출력과 상기 제 1 및 제 2 제어신호에 응답하여 상기 제 1 및 제 2 오토리프레쉬 신호를 생성하는 오토리프레쉬 신호 출력부;
    로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제 1 항에 있어서,
    상기 동작모드 정보는, 반도체 메모리 장치가 제 1 및 제 2 랭크로 구성될 때, 상기 제 1 및 제 2 랭크가 하나의 랭크로서 전체적으로 동작하는지 여부 또는 제 1 및 제 2 랭크가 개별적으로 동작하는지 여부에 대한 정보를 갖는 것을 특징으로 하는 오토리프레쉬 제어회로.
  21. 제 20 항에 있어서,
    상기 리프레쉬 정보는, 상기 제 1 및 제 2 랭크가 개별적으로 동작할 때, 상기 제 1 및 제 2 랭크의 오토리프레쉬 동작을 동시에 수행할지 여부 또는 개별적으로 수행할지 여부에 대한 정보를 갖는 것을 특징으로 하는 오토리프레쉬 제어회로.
  22. 제 10 항에 있어서,
    상기 동작모드 정보는, 상기 제 1 및 제 2 랭크가 하나의 랭크로서 전체적으로 동작하는지 여부 또는 상기 제 1 및 제 2 랭크가 개별적으로 동작하는지 여부에 대한 정보를 갖는 것을 특징으로 하는 반도체 메모리 장치.
  23. 제 22 항에 있어서,
    상기 리프레쉬 정보는, 상기 제 1 및 제 2 랭크가 개별적으로 동작할 때, 상기 제 1 및 제 2 랭크의 오토리프레쉬 동작을 동시에 수행할지 여부 또는 개별적으로 수행할지 여부에 대한 정보를 갖는 것을 특징으로 하는 반도체 메모리 장치.
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