KR20000052491A - 뱅크별로 선택적인 셀프 리프레쉬가 가능한 동적 메모리장치 - Google Patents

뱅크별로 선택적인 셀프 리프레쉬가 가능한 동적 메모리장치 Download PDF

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Abstract

뱅크별로 선택적인 셀프 리프레쉬가 가능한 동적 메모리 장치가 제공된다. 본 발명의 동적 메모리 장치는 대응하는 메모리 뱅크들의 메모리 셀의 워드라인을 선택하는 다수개의 로우디코더들; 셀프 리프레쉬 모드에서, 순차적으로 변화하는 내부 어드레스를 발생하는 어드레스 발생부; 리프레쉬되는 메모리 뱅크를 지정하기 위한 리프레쉬 뱅크 지정 신호를 발생하는 리프레쉬 뱅크 지정부; 및 리프레쉬 뱅크 지정 신호에 의하여 하나 또는 다수개의 리프레쉬되는 메모리 뱅크를 지정하며, 내부 어드레스의 정보에 따라서 지정된 메모리 뱅크에 대응하는 로우디코더에 리프레쉬 어드레스를 제공하는 뱅크 선택 디코더를 구비한다. 본 발명의 뱅크 선별 리프레쉬가 가능한 동적 메모리 장치에 의하여, 선택되는 메모리 뱅크 또는 데이터가 저장된 일부의 메모리 뱅크에 대해서만 셀프 리프레쉬를 수행함으로써, 전류의 소모를 최소화할 수 있다.

Description

뱅크별로 선택적인 셀프 리프레쉬가 가능한 동적 메모리 장치{DRAM performable selectively self-refresh operation for memory bank}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 저장된 데이터를 재충전하는 리프레쉬 동작을 수행하는 동적 메모리 장치에 관한 것이다.
일반적 반도체 메모리 장치는 크게 동적 메모리 장치(Dynamic RAM, 이하, 'DRAM'이라 함)와 정적 메모리 장치(Static RAM, 이하, 'SRAM'이라 함)로 분류된다. SRAM은 래치를 형성하는 4개의 트랜지스터로 기본 셀을 구현한다. 그러므로 전원이 제거되지 않는 한, 저장된 데이터는 손상없이 보존된다. 따라서 데이터를 재충전시키는 리프레쉬(REFRESH) 동작은 요구되지 않는다. 그러나, DRAM은 1개의 트랜지스터와 1개의 캐퍼시터로 기본 셀을 구성하고, 캐퍼시터에 데이터를 저장한다. 그런데 반도체 기판 위에 형성된 캐퍼시터는 주변과 완벽하게 전기적으로 분리되지 않는 경우도 발생할 수 있다. 그러므로, 누설 전류가 발생하여 메모리 셀의 데이터가 손상될 수 있다. 따라서, DRAM은 정기적으로 메모리 셀 내의 데이터를 재충전하는 리프레쉬 동작이 요구된다. 그런데, 반도체 메모리 장치의 셀프 리프레쉬 동작은 외부에서 입력되는 명령(command) 신호에 의하여, 자체적으로 내부 어드레스를 순차적으로 변화시키면서 리프레쉬를 수행하는 동작이다.
한편, 최근의 반도체 메모리 장치는 고집적화, 대용량화 추세에 따라, 다수개로 구분되는 메모리 뱅크들이 하나의 메모리 칩내에 내장된다. 그리고 각 메모리 뱅크 마다 일정량의 데이터를 입출력할 수 있다. 그리고 최근에 개발된 제품중에서 무선전화기, 데이터 뱅크, 펜텀(pentom)형 컴퓨터를 복합화한 개인정보관리기(PDA: Personal Data Assistance)에 장착되는 동적 메모리들은 데이터 통신 동작 중에는 대부분의 메모리 뱅크를 사용하지만, 스탠바이 모드에는 특정한 메모리 뱅크에만 시스템에 필요한 데이터를 저장하는 기술을 적용하고 있다. 이러한 개인 정보 관리기의 구현에는 전류의 소모를 최소화하는 것이 요구된다.
도 1은 종래의 DRAM에서 셀프 리프레쉬 동작과 관련되는 회로들의 블락도이다. 본 명세서에서는, 설명의 편의를 위하여, 4개의 메모리 뱅크들(101_i, i=1~4)을 가지는 동적 메모리 장치가 도시된다. 그리고 도 1에서는 리프레쉬 동작과 관련되는 부분이 개략적으로 도시되며, 셀프 리프레쉬 동작과 관련없는 부분의 도시는 생략된다.
각각의 메모리 뱅크들(101_i, i=1~4)은 행들과 열들에 배열되는 복수개의 메모리 셀들을 가진다. 그리고 로우 디코더들(103_i, i=1~4)은 대응하는 메모리 뱅크에서의 행 어드레스를 지정한다. 칼럼 디코더들(105_1, 105_2)은 대응하는 메모리 뱅크에서의 열 어드레스를 지정한다. 셀프 리프레쉬 진입 발생기(107)는 셀프 리프레쉬 동작에 진입됨을 감지하여 리프레쉬 지시 신호(PRFH)를 발생한다. 내부 어드레스 발생기 및 카운터(109)는 셀프 리프레쉬 동작을 위한 내부 어드레스(FRA1~FRAn)를 일정 주기 마다 자발적으로 생성하며, 상기 내부 어드레스는 순차적으로 변화시킨다. 스위치(111)는 노말 모드에서는 외부 어드레스(A1~An)를, 셀프 리프레쉬 모드에서는 상기 내부 어드레스(FRA1~FRAn)를 로우 디코더들(103_i, i=1~4)에 입력한다.
그리고 셀프 리프레쉬 동작은 일반적으로 다음과 같은 일련의 과정을 통하여 수행된다. 즉, 반도체 메모리 장치는 외부로부터 입력되는 명령(command) 신호에 의하여 셀프 리프레쉬 모드로 진입한다. 그리고 일정 주기 마다 순차적으로 행 어드레스를 증감시킨다. 그리고 증감되는 행 어드레스에 따라 순차적으로 행번지를 변화시키면서 메모리 셀의 워드라인이 선택된다. 그리고 이 워드라인에 대응하는 캐패시터에 저장된 전하는 감지 증폭수단에 의하여 증폭되어 다시 캐패시터에 저장된다. 이러한 일련의 리프레쉬 과정을 통하여, 저장된 데이터가 손상없이 보존된다. 이러한 셀프 리프레쉬 과정은 캐패시터에 저장된 데이터를 감지 증폭하면서 많은 전류를 소모한다.
그런데, 도 1에 도시된 종래의 동적 메모리 장치에서는 모든 메모리 뱅크에 대하여 셀프 리프레쉬 동작이 수행된다. 즉, 특정한 메모리 뱅크에만 데이터가 저장되어 있는 경우에도, 모든 메모리 뱅크에 대하여 셀프 리프레쉬가 수행된다.
또한 백바이어스(back-bias) 전압 발생회로나 내부 전원 전압 발생 회로 등을 나타내는 내부 전압 발생부(113_i, i=1~4)는 일반적으로 각 메모리 뱅크 별로 존재함에도 불구하고, 리프레쉬 동작시 전부 구동된다.
전술한 바와 같은 종래의 동적 메모리 장치는 모든 메모리 뱅크에 대하여 셀프 리프레쉬 동작을 수행함으로써, 불필요하게 전류 소모를 증가하는 문제점을 지닌다. 또한 셀프-리프레쉬 모드에 진입하면, 각 메모리 뱅크별로 존재하는 내부 전압 발생부(113_i, i=1~4)가 전부 동작하여 전류 소모를 더욱 증가시킨다.
본 발명의 목적은 다수개의 메모리 뱅크들을 구비하는 반도체 메모리 장치로서, 선택되는 일부의 뱅크에 대해서만 셀프 리프레쉬 동작을 수행할 수 있는 동적 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 선택적으로 리프레쉬되는 뱅크 동작에 관련된 내부 전압 발생부의 동작을 제어하여, 전류 소모를 줄이는 동적 메모리 장치를 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 동적 메모리 장치에서 리프레쉬 동작과 관련되는 회로들의 블락도이다.
도 2는 본 발명의 일실시예에 따른 뱅크별 셀프 리프레쉬가 가능한 동적 메모리 장치에서, 셀프 리프레쉬 동작과 관련되는 회로들의 블락도이다.
도 3은 도 2의 리프레쉬 진입 발생기를 구체적으로 나타내는 회로도이며, 도 4는 도 3의 관련 신호들의 타이밍도이다.
도 5는 도 2의 스위치를 나타내는 회로도이다.
도 6은 도 2의 리프레쉬 제어부를 나타내는 회로도로서, 외부 어드레스에 의하여 리프레쉬 제어 신호가 발생되는 회로도이다.
도 7은 도 2의 리프레쉬 제어부를 구현하는 다른 회로도로서, 제어 퓨즈에 의하여 리프레쉬 제어 신호가 발생된다.
도 8은 도 2의 리프레쉬 제어부를 나타내는 또 다른 회로도이다.
도 9는 도 2의 디코딩부를 구체적으로 나타내는 회로도이다.
도 10은 도 2의 뱅크 선택 디코더를 나타내는 회로도로서, 상기 리프레쉬 뱅크 지정 신호에 의하여 하나의 뱅크가 선택되는 경우를 나타내는 회로도이다.
도 11은 도 10의 프리디코더를 더욱 구체적으로 나타내는 회로도이다.
도 12는 도 10의 프리디코더를 더욱 구체적으로 나타내는 다른 회로도이다.
도 13은 도 2의 뱅크 선택 디코더를 나타내는 다른 회로도로서, 리프레쉬되는 뱅크의 수를 다양하게 제어할 수 있는 회로도이다.
도 14는 도 2의 내부 전압 발생부를 나타내는 회로도이다.
상기와 같은 본 발명이 이루고자 하는 기술적 과제를 달성하기 위한 본 발명의 일면은 각각이 독립하여 메모리 억세스 동작이 가능한 다수개의 메모리 뱅크들; 및 셀프 리프레쉬 동작에서, 상기 메모리 뱅크 중 1 내지 복수개의 메모리 뱅크를 지정하여 리프레쉬를 수행하게 하는 리프레쉬 제어 회로를 구비한다.
또한 본 발명의 다른 일면은 상기 메모리 뱅크들 각각에 대응하여 배치되어, 상기 메모리 뱅크들에 내부 전압을 공급하는 다수개의 전압 발생부들을 더 구비하고, 상기 전압 발생부의 인에이블은 대응하는 상기 메모리 뱅크의 리프레쉬 수행 여부에 의하여 결정된다.
또한 본 발명의 또 다른 일면은 행과 열로 배열되어 복수개의 메모리 셀들로 구성되는 다수개의 메모리 뱅크들을 가지며, 셀프 리프레쉬 모드에서 시간마다 저장된 데이터를 리프레쉬하는 동적 메모리 장치에 관한 것이다. 본 발명의 동적 메모리 장치는 대응하는 상기 메모리 뱅크들의 메모리 셀의 워드라인을 선택하는 다수개의 로우디코더들; 셀프 리프레쉬 모드에서, 순차적으로 변화하는 내부 어드레스를 발생하는 어드레스 발생부; 리프레쉬되는 메모리 뱅크 지정을 위한 리프레쉬 뱅크 지정 신호를 발생하는 리프레쉬 뱅크 지정부; 및 상기 리프레쉬 뱅크 지정 신호에 의하여 하나 또는 복수개의 리프레쉬되는 메모리 뱅크를 지정하며, 상기 내부 어드레스의 정보에 따라서 상기 지정된 메모리 뱅크에 대응하는 상기 로우디코더에 리프레쉬 어드레스를 제공하는 뱅크 선택 디코더를 구비한다.
본 발명의 뱅크 선별 리프레쉬가 가능한 동적 메모리 장치에 의하여, 종래 기술의 동적 메모리 장치에서와 같이 모든 메모리 뱅크를 리프레쉬하는 대신에, 선택되는 메모리 뱅크 또는 데이터가 저장된 일부의 메모리 뱅크에 대해서만 셀프 리프레쉬를 수행함으로써, 전류의 소모를 최소화할 수 있다. 그리고 리프레쉬가 수행되는 메모리 뱅크에 대응하는 내부 전압 발생부만을 구동함으로써, 전류의 소모를 더욱 최소화할 수 있다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조번호 및 참조부호는 동일한 부재임을 나타낸다.
도 2는 본 발명의 일실시예에 따른 뱅크별 셀프 리프레쉬가 가능한 동적 메모리 장치에서, 셀프 리프레쉬 동작과 관련되는 회로들의 블락도이다.
도 2를 참조하면, 본 발명의 뱅크별 셀프 리프레쉬가 가능한 동적 메모리 장치는 다수개의 메모리 뱅크들을 가진다. 본 명세서에서 설명의 편의를 위하여 4개의 메모리 뱅크들(201_i, i=1~4)을 가지는 동적 메모리 장치가 예로서 기술된다.
메모리 뱅크들(201_i, i=1~4) 각각은 행들과 열들에 배열되는 복수개의 메모리 셀들을 가진다. 그리고 각 메모리 뱅크들에 대응하여 배치되는 로우 디코더들(203_i, i=1~4)은 대응하는 메모리 뱅크에서의 행 어드레스를 지정한다. 예를 들면, 로우 디코더들(203_1)는 메모리 뱅크(201_1)에서의 행 어드레스를 선택한다.
칼럼 디코더들(205_1, 205_2)은 대응하는 메모리 뱅크에서의 열 어드레스를 지정한다. 예를 들면, 칼럼 디코더(205_1)은 메모리 뱅크들(201_1, 및 201_2)에서의 열 어드레스를 선택한다.
리프레쉬 진입 발생기(207)는 셀프 리프레쉬 진입을 감지하여 리프레쉬 지시 신호(PRFH)를 발생한다. 즉, 리프레쉬 모드에 진입하면, 상기 리프레쉬 지시 신호(PRFH)는 '하이'로 활성한다. 리프레쉬 진입 발생기(207)의 구성 및 작용 효과는 후술되는 도 3을 참조하여 구체적으로 기술된다.
내부 어드레스 발생기 및 카운터(209)는 셀프 리프레쉬 동작에서 일정 주기 마다 펄스를 발생하고, 그 펄스에 응답하여 순차적으로 증가하는 카운팅 어드레스(FRA1~FRAn)를 발생한다. 그리고 상기 카운팅 어드레스(FRA1~FRAn)의 조합은 지정되는 행 어드레스를 순차적으로 변화시킨다. 스위치(211)는 리프레쉬 진입 발생기(207)에서 발생되는 리프레쉬 지시 신호(PRFH)에 응답하여 외부 어드레스(A1~An) 또는 카운팅 어드레스(FRA1~FRAn)를 전송하여 내부 어드레스(RA1~RAn)를 발생한다. 즉, 스위치(211)는 노말 모드에서에서는 외부 어드레스(A1~An)를, 리프레쉬 모드에서는 카운팅 어드레스(FRA1~FRAn)를 전송하여 내부 어드레스(RA1~RAn)를 발생한다. 스위치(211)는, 후술되는 도 5를 참조하여, 구체적으로 기술된다.
다시 도 2를 참조하면, 본 발명의 동적 메모리 장치는, 도 1의 종래 기술과 비교하여, 뱅크 선택 디코더(213), 디코딩부(215) 및 리프레쉬 제어부(217)를 더 구비한다. 그리고 디코딩부(215) 및 리프레쉬 제어부(217)로서, 본 명세서의 리프레쉬 뱅크 지정회로가 구현될 수 있다. 또한 뱅크 선택 디코더(213), 디코딩부(215) 및 리프레쉬 제어부(217)로서, 본 명세서의 리프레쉬 제어 회로가 구현될 수 있다.
리프레쉬 뱅크 지정 회로(215, 217)는 제1 내지 제4 리프레쉬 뱅크 지정 신호들(PREF_i, i=1~4)을 발생한다. 상기 제1 내지 제4 리프레쉬 뱅크 지정 신호들(PREF_i, i=1~4)에 의하여, 리프레쉬되는 메모리 뱅크가 결정된다.
리프레쉬 제어부(217)는 리프레쉬 제어 신호들(RCON1, RCON2)을 생성하여, 뱅크 디코딩부(215)에 공급한다. 리프레쉬 제어 신호들(RCON1, RCON2)은 2 이상으로 확장될 수 있으나, 본 명세서에서는 2개로 구성되는 경우가 기술된다. 상기 리프레쉬 제어 신호들(RCON1, RCON2)은 리프레쉬되는 메모리 뱅크의 선택을 제어한다. 그리고 리프레쉬 제어부(217)의 구체적인 설명은 후술하는 도 6, 도 7 및 도 8을 참조하여 기술된다.
상기 디코딩부(215)는 셀프 리프레쉬 모드에서 상기 리프레쉬 제어 신호들(RCON1, RCON2)을 디코딩하여, 상기 제1 내지 제4 리프레쉬 뱅크 지정 신호들(PREF_i, i=1~4)을 발생한다. 그리고 상기 디코딩부(215)에 대한 구체적인 설명은 후술하는 도 9를 참조하여 기술된다.
뱅크 선택 디코더(213)는 셀프 리프레쉬 모드에서, 상기 제1 내지 제4 리프레쉬 뱅크 지정 신호(PREF_i, i=1~4)와 내부 어드레스(RA1~RAn)를 수신한다. 상기 뱅크 선택 디코더(213)는 상기 제1 내지 제4 리프레쉬 뱅크 지정 신호(PREF_i, i=1~4) 또는 이들의 조합에 의하여 선택되는 메모리 뱅크들의 로우 디코더에 상기 리프레쉬 어드레스를 공급한다.
예를 들어, 상기 제1 내지 제4 리프레쉬 뱅크 지정 신호(PREF_i, i=1~4)에 의하여, 메모리 뱅크(201_1, 도 2참조)가 선택되어 리프레쉬되는 경우에는 상기 내부 어드레스(RA1~RAn)의 정보가 메모리 뱅크(201_1)의 메모리 셀의 행 어드레스를 선택하는 로우 디코더(203_1)에 리프레스 어드레스(DRAai, i=1~n)로서 제공된다. 그리고 상기 뱅크 선택 디코더(213)의 구체적인 설명은 후술하는 도 10 내지 도 13을 참조하여 기술된다.
내부 전압 발생부(113_i, i=1~4)는 각 메모리 뱅크(201_i, i=1~4)와 관련 회로들에 DC 전압을 공급하는 회로들을 나타낸다. 내부 전압 발생부(113_i, i=1~4)에는 백바이어스(back-bias) 전압, 내부 전원 전압 발생 회로, 그 밖의 내부적으로 전압을 발생하는 회로들 중의 어느 하나 또는 여러개가 포함될 수 있다. 본 발명의 실시예에 따른 동적 메모리 장치에서 내부 전압 발생부(113_i, i=1~4)는 각 메모리 뱅크 별로 존재하여, 대응하는 메모리 뱅크에서 셀프 리프레쉬 동작이 수행될 때만 인에이블되어 구동된다.
본 명세서에서는 설명의 편의를 위하여 셀프 리프레쉬 모드에 대해서는 상기 내부 전압 발생부(113_i, i=1~4)가 메모리 뱅크별로 인에이블되는 예가 대표적으로 기술된다. 그러나, 셀프 리프레쉬 모드만이 아니라, 메모리 뱅크별로 구동되는 모든 동작 모드에서도 본 발명의 기술적 사상이 적용될 수 있음은 당업자에는 자명한 사실이다.
내부 전압 발생기(113_i, i=1~4)의 대표적인 예는 후술되는 도 14를 참조하여 자세히 기술된다.
도 3은 도 2의 리프레쉬 진입 발생기(207)를 구체적으로 나타내는 회로도이다. 그리고 도 4는 도 3의 관련 신호들의 타이밍도이다. 도 3 및 도 4를 참조하여, 리프레쉬 진입 발생기(207)의 구성 및 동작을 기술하면, 다음과 같다.
리프레쉬 진입 발생기(209)는 진입 감지부(301), 래치부(303) 및 종료 감지부(305)를 구비한다. 진입 감지부(301)는 내부 클락 신호(PCLK), 제1 내부 클락 인에이블 신호(PCKE1), 칩 선택 신호(/CS), 칼럼 어드레스 스트로브 신호(/CAS), 로우 어드레스 스트로브 신호(/RAS) 및 기입 인에이블 신호(/WE)에 의하여, 셀프 리프레쉬 모드로 진입됨을 감지할 수 있다. 즉, 반도체 메모리 장치가 셀프 리프레쉬로 진입하면, 진입 감지부(301)의 출력 신호(N302)는 "하이"상태로 천이된다.
래치부(303)는 진입 감지부(301)의 출력 신호(N302)를 래치하여 리프레쉬 지시 신호(PRFH)를 발생한다. 그리고 종료 감지부(305)는 셀프 리프레쉬가 종료되면, 제2 내부 클락 인에이블 신호(PCKE2)에 응답하여 진입 감지부(301)의 출력 신호(N302)를 "로우" 상태로 전환시킨다.
내부 클락 인에이블 신호 발생부(307)은 클락 인에이블 신호(CKE)에 응답하여 제1 및 제2 내부 클락 인에이블 신호(PCKE1, PCKE2)를 발생한다. 그리고 내부 클락 발생부(309)는 클락 신호(CLK)에 응답하여 내부 클락 신호(PCLK)를 발생한다.
도 4를 참조하여, 도 3과 관련되는 신호들의 타이밍을 기술하면, 다음과 같다. 클락 신호(CLK)는 반도체 메모리 장치의 마스터 클락이 되며, 내부 클락 신호(PCLK)는 클락 신호의 상승 단부에 응답하여 발생된다. 클락 인에이블 신호(CKE)는 다음 클락의 유효성을 지시하는 신호이다. 본 명세서에서의 클락 인에이블 신호(CKE)는 셀프 리프레쉬가 진행될 때 "로우"로 된다. 제1 내부 클락 인에이블 신호(PCKE1)는 클락 인에이블 신호(CKE)의 하강 단부에 응답하여 "하이" 펄스로 발생하며, 제2 내부 클락 인에이블 신호(PCKE1)는 클락 인에이블 신호(CKE)의 상승 단부에 응답하여 "로우" 펄스로 발생한다.
따라서, 칩 선택 신호(/CS), 칼럼 어드레스 스트로브 신호(/CAS), 및 로우 어드레스 스트로브 신호(/RAS)가 모두 "로우" 레벨로 인에이블되고 클락 인에이블 신호(CKE)가 "로우" 레벨로 되면, 리프레쉬 지시 신호(PRFH)는 "하이" 레벨로 래치되어 셀프 리프레쉬로 진입함을 나타낸다. 그리고 클락 인에이블 신호(CKE)가 "하이" 레벨로 되면, 리프레쉬 지시 신호(PRFH)는 "로우" 레벨로 래치되어 셀프 리프레쉬가 종료됨을 나타낸다.
도 5는 도 2의 스위치(211)를 나타내는 회로도이다. 이를 참조하면, 스위치(211)는 외부 어드레스(A1~An) 또는 카운팅 어드레스(FRA1~FRAn)를 전송하여, 내부 어드레스(RA1~RAn)로서 발생한다. 즉, 리프레쉬 지시 신호(PRFH)가 '하이'인 리프레쉬 모드에서는, 전송 게이트(501)가 턴온된다. 따라서 내부 어드레스(RA1~RAn)는 카운팅 어드레스(FRA1~FRAn)과 동일한 정보로 래치된다. 그리고 리프레쉬 지시 신호(PRFH)가 '로우'인 노말 모드에서는, 전송 게이트(503)가 턴온된다. 따라서 내부 어드레스(RA1~RAn)는 외부 어드레스(A1~An)와 동일한 정보로 래치된다.
도 6은 도 2의 리프레쉬 제어부(217)를 나타내는 회로도로서, 외부 어드레스에 의하여 리프레쉬 제어 신호가 발생되는 회로도이다. 설명의 편의를 위하여, 본 명세서에서는 외부 어드레스(A10/A11)에 의하여, 리프레쉬 제어 신호(RCON1/RCON2)가 발생되는 예가 기술된다. 그러나, 상기 외부 어드레스는 반드시 A10 또는 A11일 필요는 없다. 그리고 본 명세서에서는 외부 어드레스(A10/A11)에 의하여 상기 리프레쉬 제어 신호(RCON1/RCON2)가 발생되는 것을 함께 도시하나, 이는 하나의 외부 어드레스에 의하여 하나의 리프레쉬 제어 신호가 발생하는 것을 나타낸다.
도 6을 참조하면, 리프레쉬 제어부(217)는 전송 게이트(601), 앤모스 트랜지스터(603) 및 래치(605)로 구성된다. 전송게이트(601)는, 모드 레지스터 셋팅 신호(PMRS)의 '하이'인 구간에서, 특정의 외부 어드레스(A10/A11)를 입력한다. 여기서, 모드 레지스터 셋팅 신호(PMRS)는 DRAM 제어 신호의 조합, 예를 들면, /RAS, /CAS, /CS, 기입 인에이블 신호(/WE)가 모두 활성하는 구간에서 '하이'로 활성하는 신호이다.
앤모스 트랜지스터(603)는 전원 전압 공급 초기의 파워-업 구간에서 소정의 시간동안 '하이'레벨로 되는 프리차아지 신호(PRE)에 의하여 게이팅된다. 그리고 래치(605)는 전송 게이트(601)에 의하여 전송된 외부 어드레스(A10/A11) 또는 상기 프리차아지 신호(PRE)에 의하여 발생되는 신호(N602)를 래치한다.
따라서, 프리차아지 구간에서는 리프레쉬 제어 신호(RCON1/RCON2)는 '로우'로 래치된다. 그리고 프리차아지 신호(PRE)가 '로우'로 된 후에, 모드 레지스터 셋팅 신호(PMRS)의 '하이'인 구간에서 입력되는 외부 어드레스(A10/A11)가 전송 게이트(601)에 의하여 전송된다.
이때 입력되는 외부 어드레스(A10/A11)에 의하여 리프레쉬 제어 신호(RCON1/RCON2)가 발생된다. 즉, 외부 어드레스(A10/A11)가 '하이'인 경우에는 리프레쉬 제어 신호(RCON1/RCON2)는 '하이'로 래치되며, 외부 어드레스(A10/A11)가 '로우'인 경우에는 리프레쉬 제어 신호(RCON1/RCON2)는 '로우'로 래치된다.
도 6과 같은 리프레쉬 제어부에서, 외부 어드레스(A10/A11)가 데이터를 저장하는 메모리 뱅크를 지정하는 어드레스인 경우에는, 본 발명의 실시예에 따른 동적 메모리 장치에서의 리프레쉬 동작은 데이터가 저장된 메모리 뱅크에 대해서만 수행될 수 있다.
도 7은 도 2의 리프레쉬 제어부(217)를 구현하는 다른 회로도로서, 제어 퓨즈에 의하여 리프레쉬 제어 신호(RCON1, RCON2)가 발생된다. 본 명세서에서는, 설명의 편의를 위하여, 제어 퓨즈(FUSE1/FUSE2)에 의하여 상기 리프레쉬 제어 신호(RCON1/RCON2)가 발생되는 예가 기술된다.
도 7의 제어부는 제어 퓨즈(FUSE1/FUSE2), 앤모스 트랜지스터(701), 래치부(703) 및 버퍼부(705)를 구비한다. 앤모스 트랜지스터(701)는 비교적 큰 저항적 요소를 가진다. 따라서 제어 퓨즈(FUSE1/FUSE2)가 절단되는 경우에는, 앤모스 트랜지스터(701)의 드레인 단자(N702)는 '로우'가 된다. 이때, 리프레쉬 제어 신호(RCON1/RCON2)는 '하이'로 래치된다.
그러나 제어 퓨즈(FUSE1/FUSE2)가 절단되지 않는 경우에는, 앤모스 트랜지스터(701)의 드레인 단자(N702)는 '하이'가 된다. 이때, 상기 리프레쉬 제어 신호(RCON1/RCON2)는 '로우'의 래치를 유지한다.
도 7과 같은 리프레쉬 제어부에서, 제어 퓨즈(FUSE1/FUSE2)의 절단을 데이터를 저장하는 메모리 뱅크를 지정하는 어드레스 정보에 의하여 수행하는 장치를 부가하는 경우에는, 본 발명의 동적 메모리 장치의 리프레쉬 동작은 데이터가 저장된 메모리 뱅크에 대해서만 수행될 수 있다.
도 8은 도 2의 리프레쉬 제어부(217)를 나타내는 또 다른 회로도로서, 도 6과 마찬가지로, 외부 어드레스에 의하여 리프레쉬 제어 신호가 발생되는 회로도이다. 도 8을 참조하면, 리프레쉬 제어부(217)는 전송 게이트(801) 및 래치(803)로 구성된다. 전송게이트(801)는, 제1 내부 클락 인에이블 신호(PCKE1)과 내부 클락 신호(PCLK)가 '하이'인 구간에서, 외부 어드레스(A10/A11)를 입력한다. 래치(803)는 전송 게이트(801)에 의하여 전송된 외부 어드레스(A10/A11)를 래치하여, 리프레쉬 제어 신호(RCON1/RCON2)를 발생한다. 즉, 외부 어드레스(A10/A11)가 '하이'인 경우에는 리프레쉬 제어 신호(RCON1/RCON2)는 '하이'로 래치되며, 외부 어드레스(A10/A11)가 '로우'인 경우에는 리프레쉬 제어 신호(RCON1/RCON2)는 '로우'로 래치된다.
도 9는 도 2의 디코딩부(215)를 구체적으로 나타내는 회로도이다. 이를 참조하면, 디코딩부(215)는 리프레쉬 지시 신호(PRFH)가 '하이'인 리프레쉬 모드에서는 인에이블되는 4개의 낸드 게이트(909, 911, 913, 915)와 리프레쉬 제어 신호(RCON1, RCON2)를 디코딩하는 다른 4개의 낸드 게이트(901, 903, 905, 907)을 구비한다.
리프레쉬 모드에서 RCON1과 RCON2가 모두 '로우'인 경우에는, 낸드 게이트(901)의 출력신호(N602)는 '로우'가 된다. 그리고 낸드 게이트(909)의 출력 신호인 제1 리프레쉬 뱅크 지정 신호(PREF_1)가 '하이'로 된다.
리프레쉬 모드에서 RCON1가 '하이'이고 RCON2가 '로우'인 경우에는, 낸드 게이트(903)의 출력신호(N904)는 '로우'가 된다. 그리고 낸드 게이트(911)의 출력 신호인 제2 리프레쉬 뱅크 지정 신호(PREF_2)가 '하이'로 된다.
리프레쉬 모드에서 RCON1가 '로우'이고 RCON2가 '하이'인 경우에는, 낸드 게이트(905)의 출력신호(N906)는 '로우'가 된다. 그리고 낸드 게이트(913)의 출력 신호인 제3 리프레쉬 뱅크 지정 신호(PREF_3)가 '하이'로 된다.
리프레쉬 모드에서 RCON1과 RCON2가 모두 '하이'인 경우에는, 낸드 게이트(907)의 출력신호(N908)는 '로우'가 된다. 그리고 낸드 게이트(915)의 출력 신호인 제4 리프레쉬 뱅크 지정 신호(PREF_4)가 '하이'로 된다.
도 10은 도 2의 뱅크 선택 디코더(213)을 나타내는 회로도로서, 리프레쉬 뱅크 지정 신호에 의하여 하나의 뱅크가 선택되는 경우를 나타내는 회로도이다. 이를 참조하면, 도 10의 뱅크 선택 디코더(213)는 4개의 버퍼부들(1001,1003,1005,1007)과 4개의 프리디코더들(1011, 1013, 1015, 1017)을 구비한다.
버퍼부들(1001,1003,1005,1007)은 상기 제1 내지 제4 리프레쉬 뱅크 지정 신호(PREF_i, i=1~4)를 각각 버퍼링하여 제1 내지 제4 디코딩 신호(PREF_j, j=a,b,c,d)를 발생한다. 따라서 제1 내지 제4 디코딩 신호(PREF_j, j=a,b,c,d)는 제1 내지 제4 리프레쉬 뱅크 지정 신호(PREF_i, i=1~4)와 각각 동일한 정보를 가진다. 도 2를 참조하면, 제1 내지 제4 디코딩 신호(PREF_j, j=a,b,c,d)는 각각 내부 전압 발생부(113_i, i=1~4)에 제공되어, 내부 전압 발생부(113_i, i=1~4)를 제어한다.
다시 도 10을 참조하면, 프리디코더들(1011, 1013, 1015, 1017)은 각각 제1 내지 제4 디코딩 신호(PREF_j, j=a,b,c,d)에 응답하여 인에이블된다. 그리고 인에이블되는 프리디코더들(1011, 1013, 1015, 1017)은 내부 어드레스(RA1~RAn)을 입력하여 리프레쉬 어드레스(DRAji, j=a,b,c,d, i=1~n)을 발생한다. 프리디코더들(711, 713, 715, 717)의 더욱 구체적인 설명은, 후술하는 도 11 및 도 12를 참조하여, 기술된다.
도 10의 뱅크 선택 디코더(213)의 동작은 제1 리프레쉬 뱅크 지정 신호(PREF_1)이 활성하는 경우가 예로서 기술된다. 제1 리프레쉬 뱅크 지정 신호(PREF_1)이 활성되면, 상기 제1 디코딩 신호(PREF_a)가 활성된다. 그리고 제1 디코딩 신호(PREF_a)의 활성에 의하여 상기 제1 프리디코더(1011)가 인에이블된다. 따라서 제1 리프레쉬 어드레스(DRAai, i=1~n)는 상기 내부 어드레스(RA1~RAn)의 정보를 지닌다. 그리고 리프레쉬 어드레스(DRAai, i=1~n)는 제1 메모리 뱅크(201_1, 도 2 참조)의 행을 디코딩하는 제1 로우디코더(203_1)에 전송되어 궁극적으로는 제1 메모리 뱅크(201_1)의 메모리 셀들을 리프레쉬한다.
도 10의 뱅크 선택 디코더에서 제1 리프레쉬 뱅크 지정 신호(PREF_1)이 활성될 때, 제2 내지 제4 리프레쉬 뱅크 지정 신호(PREF_i, i=2,3,4)는 비활성된다. 따라서 제2 내지 제4 디코딩 신호(PREF_j, j=b,c,d)는 비활성되고, 제2 내지 제4 프리디코더들(1013, 1015, 1017)은 디스에이블된다. 따라서 제2 내지 제4 리프레쉬 어드레스(DRAji, j=b,c,d, i=1~n)는 모두 프리차아지 상태인 '로우'를 유지한다. 그러므로 제2 내지 제4의 메모리 뱅크(201_i, i=2~4)의 메모리 셀들은 리프레쉬 동작이 수행되지 않는다. 도 10과 같은 뱅크 선택 디코더를 이용하여, 본 발명의 뱅크 선별 리프레쉬가 가능한 동적 메모리 장치를 구현하는 경우에는 하나의 메모리 뱅크만이 선택되어 리프레쉬 어드레스가 제공된다.
다시 도 9 및 도 10을 참조하여, RCON1과 RCON2에 따른 뱅크의 선택을 정리하면, 표 1과 같다.
도 11은 도 10의 프리디코더를 더욱 구체적으로 나타내는 회로도이다. 제1 내지 제4 프리디코더(1011, 1013, 1015, 1017)는 동일한 구성으로 구현될 수 있으므로, 본 명세서에서는 대표적으로 제1 프리디코더(1011)에 대해서만 기술한다.
도 11을 참조하면, 제1 프리디코더(1011)는 낸드 게이트(1101) 및 인버터(1103)로서 구현될 수 있다. 낸드 게이트(1101)는 제1 디코딩 신호(PREF_a)의 활성에 의하여 인에이블된다. 따라서 제1 리프레쉬 어드레스(DRAi, i=1~n)는 상기 제1 카운팅 어드레스(RAi, i=1~n)와 동일한 정보를 가진다.
도 12는 도 10의 프리디코더를 더욱 구체적으로 나타내는 다른 회로도이다. 이를 참조하면, 도 12의 제1 프리디코더(1011)는 낸드 게이트(1201), 전송게이트(1203), 앤모스 트랜지스터(1205) 및 래치(1207)을 구비한다. 낸드 게이트(1201)는 제1 디코딩 신호(PREF_a)와 제1 프리차아지 제어 신호(PDRE)를 입력 신호로 한다. 그리고 낸드 게이트(1201)의 출력 신호(N1202)는 상기 전송 게이트(1203)를 제어한다. 제1 프리차아지 신호(PDRE)는, 프리차아지 구간에서 '로우' 상태이고 프리차아지 구간이 종료하면 '하이'로 된다.
전송 게이트(1203)는 낸드 게이트(1201)의 출력 신호(N1202)에 응답하여 상기 내부 어드레스(RAi, i=1~n)를 전송한다. 앤모스 트랜지스터(1205)는 프리차아지 구간에서 활성하는 제2 프리차아지 제어신호(PDRA)에 응답하여, 프리디코더의 출력 신호인 리프레쉬 어드레스(DRAai, i=1~n)를 '로우'로 프리차아지시킨다. 래치(1207)는 전송게이트(1203)에 의하여 전송되는 신호 또는 앤모스 트랜지스터(1205)에 의하여 프리차아지된 신호를 래치한다.
따라서 프리차아지 구간이 경료되고, 제1 디코딩 신호(PREF_a)가 활성하면, 리프레쉬 어드레스(DRAai, i=1~n)는 내부 어드레스(RAi, i=1~n)와 동일한 정보로서 래치된다.
도 13은 도 2의 뱅크 선택 디코더(213)을 나타내는 다른 회로도로서, 리프레쉬되는 뱅크의 수를 다양하게 제어할 수 있는 회로도이다. 이를 참조하면, 도 13의 뱅크 선택 디코더(213)는 4개의 로직부들(1301, 1303, 1305, 1307)과 4개의 프리디코더들(1311, 1313, 1315, 1317)을 구비한다.
제1 로직부(1301)는 제1 내지 제4 리프레쉬 뱅크 지정 신호(PREF_i, i=1~4)를 입력 신호로 논리합 연산을 수행하여 제1 디코딩 신호(PREF_a')를 발생한다. 제2 로직부(1303)는 제2 내지 제4 리프레쉬 뱅크 지정 신호(PREF_i, i=2~4)를 입력 신호로 논리합 연산을 수행하여 제2 디코딩 신호(PREF_b')를 발생한다. 제3 로직부(1305)는 제3 내지 제4 리프레쉬 뱅크 지정 신호(PREF_i, i=3~4)를 입력 신호로 논리합 연산을 수행하여 제3 디코딩 신호(PREF_b')를 발생한다. 제4 로직부(1301)는 제4 리프레쉬 뱅크 지정 신호(PREF_4)를 버퍼링하여, 제4 디코딩 신호(PREF_d')를 발생한다.
제1 내지 제4 리프레쉬 뱅크 지정 신호(PREF_i, i=1~4)의 활성에 따른 디코딩 신호들의 제어를 살펴보면, 다음과 같다.
제1 리프레쉬 뱅크 지정 신호(PREF_1)가 활성하면, 제1 디코딩 신호(PREF_a')가 활성되고 제2 내지 제4 디코딩 신호는 비활성된다. 따라서 제1 리프레쉬 어드레스(DRAai, i=1~n)는 내부 어드레스(RA1~RAn)의 정보를 가지지만, 제2 내지 제4 리프레쉬 어드레스(DRAbi, DRAci, DRAdi, i=1~n)는 프리차이지 상태인 '로우'를 유지한다. 따라서 제1 메모리 뱅크(201_1, 도 2참조)는 리프레쉬 동작을 수행하고, 제2 내지 제4 메모리 뱅크(201_i, i=2~4)는 리프레쉬 동작을 수행하지 않는다.
상기 제2 리프레쉬 뱅크 지정 신호(PREF_2)가 활성하면, 상기 제1 디코딩 신호(PREF_a') 및 제2 디코딩 신호(PREF_b')는 활성하고, 제3 디코딩 신호(PREF_c') 및 제4 디코딩 신호(PREF_d')는 비활성한다. 따라서 제1 및 제2 리프레쉬 어드레스(DRAai, DRAbi, i=1~n)는 상기 내부 어드레스(RA1~RAn)의 정보를 가지지만, 제3 내지 제4 리프레쉬 어드레스(DRAci, DRAdi, i=1~n)는 프리차이지 상태인 '로우'를 유지한다. 따라서 제1 및 제2 메모리 뱅크(201_1, 201_2)는 리프레쉬 동작을 수행하고, 제3 내지 제4 메모리 뱅크(201_3, 201_4)는 리프레쉬 동작을 수행하지 않는다.
상기 제3 리프레쉬 뱅크 지정 신호(PREF_3)가 활성하면, 상기 제1 내지 제3 디코딩 신호(PREF_a', PREF_b', PREF_c')는 활성되고, 제4 디코딩 신호(PREF_d')는 비활성된다. 따라서 제1 내지 제3 리프레쉬 어드레스(DRAai, DRAbi, DRAci, i=1~n)는 상기 내부 어드레스(RA1~RAn)의 정보를 가지지만, 제4 리프레쉬 어드레스(DRAdi, i=1~n)는 프리차이지 상태인 '로우'를 유지한다. 따라서 제1 내지 제3 메모리 뱅크(201_1, 201_2, 201_3)는 리프레쉬 동작을 수행하고, 제4 메모리 뱅크(201_3, 201_4)는 리프레쉬 동작을 수행하지 않는다.
상기 제4 리프레쉬 뱅크 지정 신호(PREF_4)가 활성하면, 상기 제1 내지 제4 디코딩 신호(PREF_a', PREF_b', PREF_c', PREF_d') 모두 활성된다. 따라서 제1 내지 제4 리프레쉬 어드레스(DRAai, DRAbi, DRAci, DRAdi, i=1~n)는 모두 상기 내부 어드레스(RA1~RAn)의 정보를 가진다. 그러므로 제1 내지 제4 메모리 뱅크(201_1, 201_2, 201_3, 201_4) 모두 리프레쉬 동작을 수행된다.
도 13의 프리디코더(1311, 1313, 1315, 1317)은 도 10의 프리디코더(1011, 1013, 1015, 1017)과 동일한 구성으로 구현될 수 있다. 그러므로 그 구체적인 기술은 여기에서 생략된다.
도 13의 뱅크 선택 디코더는 활성되는 프리디코더들(1311, 1313, 1315, 1317)의 수를 다양하게 할 수 있다. 본 발명의 뱅크 선별 리프레쉬가 가능한 동적 메모리 장치에 의하여 데이터가 저장된 메모리 셀을 가지는 메모리 뱅크만을 선별적으로 리프레쉬할 수 있다. 그리고 도 13에서와 같은 뱅크 선택 디코더를 사용하는 경우에는 리프레쉬되는 메모리 뱅크의 뱅크의 수가 다양하게 제어된다.
도 14는 도 2의 내부 전압 발생부를 나타내는 회로도이다. 도 14에서는 도 2의 내부 전압 발생부의 예로 내부 전원 전압 발생 회로가 도시되나, 백바이어스 전압 발생 회로 등의 많은 내부 전압 발생 회로에도 적용될 수 있음은 당업자에게는 자명하다. 또한 본 명세서에서는 제1 내부 전압 발생부(219_1)를 대표적으로 기술하나, 제2 내지 제4의 내부 전압 발생부(219_i, i=2∼4)에 대해서도 마찬가지로 적용될 수 있다.
먼저, 제1 메모리 뱅크(201_1)에 대하여 리프레쉬가 수행되는 경우에, 제1 디코딩 신호(PREF_a)가 "하이"로 된다. 그러면, 피모스 트랜지스터(1401, 1405)가 "턴오프"되고, 앤모스 트랜지스터(1407)은 "턴온"된다. 따라서 도 14의 내부 전원 전압 발생 회로는 인에이블되어 통상적인 경우와 같이, 내부 전원 전압(PIVG)을 발생한다. 내부 전원 전압(PIVG)이 발생되는 동작은 당업자에게는 자명하므로, 본 명세서에서는 그 구체적인 기술이 생략된다.
그리고, 제1 메모리 뱅크(201_1)에 대한 리프레쉬가 수행되지 않는 경우에, 제1 디코딩 신호(PREF_a)가 "로우"로 된다. 그러면, 피모스 트랜지스터(1401, 1405)가 "턴온"되고, 앤모스 트랜지스터(1407)와 피모스 트랜지스터(1403)은 "턴오프"된다. 따라서 도 14의 내부 전원 전압 발생 회로는 디스에이블되어 더 이상 동작이 차단된다.
이와 같이, 도 14의 내부 전압 발생부는 리프레쉬가 수행되는 메모리 뱅크에 대응하는 내부 전압 발생부만이 동작한다. 따라서 리프레쉬가 수행되는 않는 메모리 뱅크에 대응하는 내부 전압 발생부는 동작이 차단됨으로써, 전류 소모를 현저히 감소시킬 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 예를 들면, 본 명세서에서는 4개의 메모리 뱅크로 구성되는 동적 메모리 장치가 기술되나, 메모리 뱅크의 수는 확장 또는 축소가 가능하다. 그리고 리프레쉬 제어 신호가 어드레스 신호에 의하여 생성되는 예가 본 명세서에 기술되었으나, 상기 리프레쉬 제어 신호는 리프레쉬 모드에서 사용되지 않는 신호로서도 생성될 수 있음은 자명한 사실이다.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 뱅크 선별 리프레쉬가 가능한 동적 메모리 장치에 의하여, 종래 기술의 동적 메모리 장치에서와 같이 모든 메모리 뱅크를 리프레쉬하는 대신에, 선택되는 메모리 뱅크 또는 데이터가 저장된 일부의 메모리 뱅크에 대해서만 리프레쉬를 수행함으로써, 전류의 소모를 최소화할 수 있다.
그리고 리프레쉬가 수행되는 메모리 뱅크에 대응하는 내부 전압 발생부만을 구동함으로써, 전류 소모를 감소시킬 수 있다.

Claims (13)

  1. 각각이 독립하여 메모리 억세스 동작이 가능한 다수개의 메모리 뱅크들; 및
    셀프 리프레쉬 동작에서, 상기 메모리 뱅크 중 1 내지 복수개의 메모리 뱅크를 지정하여 리프레쉬를 수행하게 하는 리프레쉬 제어 회로를 구비하는 것을 특징으로 하는 동적 메모리 장치.
  2. 제1 항에 있어서, 리프레쉬되는 상기 1 또는 복수개의 메모리 뱅크의 선택은 제어 신호들의 조합에 의하여 지정되는 명령에 의하여 행하여 지는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  3. 각각이 독립하여 메모리 억세스 동작이 가능한 다수개의 메모리 뱅크들;
    상기 메모리 뱅크들 각각에 대응하여 배치되어, 상기 메모리 뱅크들에 내부 전압을 공급하는 다수개의 전압 발생부들; 및
    셀프 리프레쉬 동작에서, 상기 메모리 뱅크 중 1 내지 복수개의 메모리 뱅크를 지정하여 리프레쉬를 수행하게 하는 리프레쉬 제어 회로를 구비하며,
    상기 전압 발생부의 인에이블은 대응하는 상기 메모리 뱅크의 리프레쉬 수행 여부에 의하여 결정되는 것을 특징으로 하는 동적 메모리 장치.
  4. 제3 항에 있어서, 인에이블되는 전압 발생부는 제어 신호들의 조합에 의하여 지정되는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  5. 제3 항에 있어서, 인에이블되는 전압 발생부는
    백바이어스 전압 발생 회로 및 내부 전원 전압 발생 회로 중의 적어도 어느하나를 포함하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  6. 행과 열로 배열되어 복수개의 메모리 셀들로 구성되는 다수개의 메모리 뱅크들을 가지며, 셀프 리프레쉬 모드에서 시간마다 저장된 데이터를 리프레쉬하는 동적 메모리 장치에 있어서,
    대응하는 상기 메모리 뱅크들의 메모리 셀의 워드라인을 선택하는 다수개의 로우디코더들;
    셀프 리프레쉬 모드에서, 순차적으로 변화하는 내부 어드레스를 발생하는 어드레스 발생부;
    리프레쉬되는 메모리 뱅크 지정을 위한 리프레쉬 뱅크 지정 신호를 발생하는 리프레쉬 뱅크 지정부; 및
    상기 리프레쉬 뱅크 지정 신호에 의하여 하나 또는 복수개의 리프레쉬되는 메모리 뱅크를 지정하며, 상기 내부 어드레스의 정보에 따라서 상기 지정된 메모리 뱅크에 대응하는 상기 로우디코더에 리프레쉬 어드레스를 제공하는 뱅크 선택 디코더를 구비하는 것을 특징으로 하는 동적 메모리 장치.
  7. 제6 항에 있어서, 상기 리프레쉬 뱅크 지정회로는
    리프레쉬되는 메모리 뱅크의 선택을 제어하는 리프레쉬 제어 신호를 발생하는 리프레쉬 제어부; 및
    상기 리프레쉬 제어 신호를 디코딩하여 상기 리프레쉬 뱅크 지정 신호를 발생하는 디코딩부를 구비하는 것을 특징으로 하는 동적 메모리 장치.
  8. 제7 항에 있어서, 상기 리프레쉬 제어부는
    소정의 외부 어드레스 신호에 응답하여 상기 리프레쉬 제어 신호를 발생하는 것을 특징으로 하는 동적 메모리 장치.
  9. 제7 항에 있어서, 상기 리프레쉬 제어부는
    상기 동적 메모리 장치의 셀프 리프레스 모드로의 진입을 나타내는 셀프 리프레쉬 진입 신호를 발생하는 진입 신호 발생부; 및
    상기 셀프 리프레쉬 진입 신호의 활성에 의하여 인에이블되어, 상기 외부 어드레스 신호에 응답하여 상기 리프레쉬 제어 신호를 발생하는 리프레쉬 제어 신호 발생부를 구비하는 것을 특징으로 하는 동적 메모리 장치.
  10. 제7 항에 있어서, 상기 리프레쉬 제어부는
    소정의 제어 퓨즈를 구비하며, 상기 제어 퓨즈의 절단에 응답하여 활성하는 상기 리프레쉬 제어 신호를 발생하는 것을 특징으로 하는 동적 메모리 장치.
  11. 제6 항에 있어서, 상기 뱅크 선택 디코더는
    상기 리프레쉬 뱅크 지정 신호에 의하여 선택되는 메모리 뱅크에 상기 리프레쉬 어드레스를 제공하는 것을 특징으로 하는 동적 반도체 메모리 장치.
  12. 제11 항에 있어서, 상기 뱅크 선택 디코더는
    상기 리프레쉬 뱅크 지정 신호에 의하여 인에이블되어, 상기 내부 어드레스에 대응하는 상기 리프레쉬 어드레스를 선택되는 메모리 뱅크에 대응되는 로우디코더에 제공하기 위한 프리디코더를 적어도 하나를 구비하는 것을 특징으로 하는 동적 반도체 메모리 장치.
  13. 각각이 독립하여 메모리 억세스 동작이 가능한 다수개의 메모리 뱅크들;
    상기 메모리 뱅크들 각각에 대응하여 배치되어, 상기 메모리 뱅크들에 내부 전압을 공급하는 다수개의 전압 발생부들; 및
    셀프 리프레쉬 동작에서, 상기 메모리 뱅크 중 1 내지 복수개의 메모리 뱅크를 지정하여 리프레쉬를 수행하게 하는 리프레쉬 제어 회로를 구비하며,
    상기 전압 발생부의 인에이블은 리프레쉬가 수행되는 상기 메모리 뱅크의 수에 의해 결정되는 것을 특징으로 하는 동적 메모리 장치.
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JP2000004014A JP2000215665A (ja) 1999-01-12 2000-01-12 バンク別に選択的なセルフリフレッシュが可能な動的メモリ装置
CNB001027905A CN1162867C (zh) 1999-01-12 2000-01-12 能选择执行存储体的自刷新操作的动态随机存取存储器

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Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100424178B1 (ko) * 2001-09-20 2004-03-24 주식회사 하이닉스반도체 반도체 메모리 장치의 내부어드레스 발생회로
KR100437610B1 (ko) * 2001-09-20 2004-06-30 주식회사 하이닉스반도체 정상 모드와 부분 어레이 셀프 리프레쉬 모드를 갖는저전력 반도체 메모리 장치
KR100443909B1 (ko) * 2001-05-07 2004-08-09 삼성전자주식회사 반도체 메모리 장치의 부분 어레이 셀프 리플레쉬 동작을수행하기 위한 장치 및 방법
KR100447563B1 (ko) * 2000-10-27 2004-09-08 가부시끼가이샤 도시바 반도체 메모리
KR100481923B1 (ko) * 2002-07-15 2005-04-13 주식회사 하이닉스반도체 반도체 메모리 장치
KR100506057B1 (ko) * 2002-07-15 2005-08-03 주식회사 하이닉스반도체 부분 어레이 셀프 리프레시를 수행하는 반도체 메모리 장치
KR100680942B1 (ko) * 2001-06-28 2007-02-08 주식회사 하이닉스반도체 반도체 메모리의 셀프-리프레쉬 장치
US7180808B2 (en) 2003-11-14 2007-02-20 Samsung Electronics Co., Ltd. Semiconductor memory device for performing refresh operation
KR100798772B1 (ko) * 2005-09-29 2008-01-29 주식회사 하이닉스반도체 반도체 메모리 장치
US7324399B2 (en) 2005-07-19 2008-01-29 Samsung Electronics Co., Ltd Refresh control circuit and method for performing a repetition refresh operation and semiconductor memory device having the same
KR100806341B1 (ko) * 2006-10-18 2008-03-03 삼성전자주식회사 부분 리프레쉬 동작을 수행하는 메모리 장치 및 방법
US7379367B2 (en) 2003-07-30 2008-05-27 Samsung Electronics Co., Ltd. Memory controller and semiconductor comprising the same
KR100854456B1 (ko) * 2006-11-20 2008-08-27 주식회사 하이닉스반도체 리프레쉬 제어회로
US7457185B2 (en) 2005-09-29 2008-11-25 Hynix Semiconductor Inc. Semiconductor memory device with advanced refresh control
KR100892729B1 (ko) * 2007-12-27 2009-04-10 주식회사 하이닉스반도체 반도체 집적 회로 및 그의 리프레시 방법
KR100976408B1 (ko) * 2008-11-06 2010-08-17 주식회사 하이닉스반도체 내부전압 발생회로
KR100980403B1 (ko) * 2008-09-10 2010-09-07 주식회사 하이닉스반도체 오토리프레쉬 제어회로 및 이를 이용하는 반도체 메모리 장치
KR20140029839A (ko) * 2012-08-30 2014-03-11 에스케이하이닉스 주식회사 메모리 장치
US8988962B2 (en) 2012-02-06 2015-03-24 Samsung Electronics Co., Ltd. Refresh circuit of a semiconductor memory device and refresh control method of the semiconductor memory device

Families Citing this family (67)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100361658B1 (ko) * 2000-11-30 2002-11-22 삼성전자 주식회사 반도체 메모리 장치 및 이 장치의 전압 레벨 조절방법
US6629194B2 (en) * 2001-05-31 2003-09-30 Intel Corporation Method and apparatus for low power memory bit line precharge
US6940774B2 (en) * 2001-07-26 2005-09-06 Infineon Technologies Ag Integrated dynamic memory and operating method
DE10136544B4 (de) * 2001-07-26 2004-02-12 Infineon Technologies Ag Integrierter dynamischer Speicher und Betriebsverfahren
US6625078B2 (en) * 2002-02-11 2003-09-23 United Memories, Inc. Look-ahead refresh for an integrated circuit memory
US6618314B1 (en) * 2002-03-04 2003-09-09 Cypress Semiconductor Corp. Method and architecture for reducing the power consumption for memory devices in refresh operations
US6944708B2 (en) * 2002-03-22 2005-09-13 Intel Corporation Method of self-refresh in large memory arrays
JP2003338193A (ja) * 2002-05-21 2003-11-28 Mitsubishi Electric Corp 半導体メモリモジュール
KR100535071B1 (ko) * 2002-11-07 2005-12-07 주식회사 하이닉스반도체 셀프 리프레쉬 장치
US7617356B2 (en) * 2002-12-31 2009-11-10 Intel Corporation Refresh port for a dynamic memory
EP2012374B1 (en) 2003-09-24 2012-04-25 Kyocera Corporation Multi-layer piezoelectric element
US7142478B2 (en) * 2004-03-19 2006-11-28 Infineon Technologies Ag Clock stop detector
US7099234B2 (en) * 2004-06-28 2006-08-29 United Memories, Inc. Low power sleep mode operation technique for dynamic random access memory (DRAM) devices and integrated circuit devices incorporating embedded DRAM
KR100609039B1 (ko) * 2004-06-30 2006-08-10 주식회사 하이닉스반도체 입출력 라인 회로
KR100618858B1 (ko) * 2004-08-31 2006-08-31 삼성전자주식회사 리프레쉬 수행 시 리프레쉬 할 뱅크의 개수를 가변할 수있는 반도체 메모리 장치 및 그 리프레쉬 방법
KR100618704B1 (ko) * 2004-12-20 2006-09-08 주식회사 하이닉스반도체 메모리 장치의 ｍｒｓ 설정동작 제어 방법
US7953921B2 (en) * 2004-12-28 2011-05-31 Qualcomm Incorporated Directed auto-refresh synchronization
KR100642759B1 (ko) * 2005-01-28 2006-11-10 삼성전자주식회사 선택적 리프레쉬가 가능한 반도체 메모리 디바이스
US8244971B2 (en) 2006-07-31 2012-08-14 Google Inc. Memory circuit system and method
US8089795B2 (en) 2006-02-09 2012-01-03 Google Inc. Memory module with memory stack and interface with enhanced capabilities
US8081474B1 (en) 2007-12-18 2011-12-20 Google Inc. Embossed heat spreader
US7386656B2 (en) 2006-07-31 2008-06-10 Metaram, Inc. Interface circuit system and method for performing power management operations in conjunction with only a portion of a memory circuit
US8130560B1 (en) 2006-11-13 2012-03-06 Google Inc. Multi-rank partial width memory modules
US8386722B1 (en) 2008-06-23 2013-02-26 Google Inc. Stacked DIMM memory interface
US8077535B2 (en) 2006-07-31 2011-12-13 Google Inc. Memory refresh apparatus and method
US8335894B1 (en) 2008-07-25 2012-12-18 Google Inc. Configurable memory system with interface circuit
US8438328B2 (en) 2008-02-21 2013-05-07 Google Inc. Emulation of abstracted DIMMs using abstracted DRAMs
US9542352B2 (en) 2006-02-09 2017-01-10 Google Inc. System and method for reducing command scheduling constraints of memory circuits
US20080082763A1 (en) 2006-10-02 2008-04-03 Metaram, Inc. Apparatus and method for power management of memory circuits by a system or component thereof
US7392338B2 (en) 2006-07-31 2008-06-24 Metaram, Inc. Interface circuit system and method for autonomously performing power management operations in conjunction with a plurality of memory circuits
US8397013B1 (en) 2006-10-05 2013-03-12 Google Inc. Hybrid memory module
US8796830B1 (en) 2006-09-01 2014-08-05 Google Inc. Stackable low-profile lead frame package
US9171585B2 (en) 2005-06-24 2015-10-27 Google Inc. Configurable memory circuit system and method
US20080028136A1 (en) 2006-07-31 2008-01-31 Schakel Keith R Method and apparatus for refresh management of memory modules
US8060774B2 (en) 2005-06-24 2011-11-15 Google Inc. Memory systems and memory modules
US10013371B2 (en) 2005-06-24 2018-07-03 Google Llc Configurable memory circuit system and method
US8090897B2 (en) 2006-07-31 2012-01-03 Google Inc. System and method for simulating an aspect of a memory circuit
US8041881B2 (en) 2006-07-31 2011-10-18 Google Inc. Memory device with emulated characteristics
US8359187B2 (en) 2005-06-24 2013-01-22 Google Inc. Simulating a different number of memory circuit devices
US8169233B2 (en) 2009-06-09 2012-05-01 Google Inc. Programming of DIMM termination resistance values
US9507739B2 (en) 2005-06-24 2016-11-29 Google Inc. Configurable memory circuit system and method
GB2441726B (en) * 2005-06-24 2010-08-11 Metaram Inc An integrated memory core and memory interface circuit
US8327104B2 (en) 2006-07-31 2012-12-04 Google Inc. Adjusting the timing of signals associated with a memory system
US8055833B2 (en) 2006-10-05 2011-11-08 Google Inc. System and method for increasing capacity, performance, and flexibility of flash storage
US8111566B1 (en) 2007-11-16 2012-02-07 Google, Inc. Optimal channel design for memory devices for providing a high-speed memory interface
JP2007035151A (ja) * 2005-07-26 2007-02-08 Elpida Memory Inc 半導体メモリ装置およびメモリシステムのリフレッシュ制御方法
JP4428319B2 (ja) * 2005-08-30 2010-03-10 エルピーダメモリ株式会社 半導体記憶装置およびバンク・リフレッシュ方法
US7379316B2 (en) 2005-09-02 2008-05-27 Metaram, Inc. Methods and apparatus of stacking DRAMs
KR100689863B1 (ko) * 2005-12-22 2007-03-08 삼성전자주식회사 반도체 메모리 장치 및 그에 따른 방법
US9632929B2 (en) 2006-02-09 2017-04-25 Google Inc. Translating an address associated with a command communicated between a system and memory circuits
US7286377B1 (en) * 2006-04-28 2007-10-23 Mosaid Technologies Incorporated Dynamic random access memory device and method for self-refreshing memory cells with temperature compensated self-refresh
US7724589B2 (en) 2006-07-31 2010-05-25 Google Inc. System and method for delaying a signal communicated from a system to at least one of a plurality of memory circuits
JP4984872B2 (ja) * 2006-12-15 2012-07-25 富士通セミコンダクター株式会社 半導体メモリ、半導体メモリの動作方法、メモリコントローラおよびシステム
US8209479B2 (en) 2007-07-18 2012-06-26 Google Inc. Memory circuit system and method
US8080874B1 (en) 2007-09-14 2011-12-20 Google Inc. Providing additional space between an integrated circuit and a circuit board for positioning a component therebetween
KR100899394B1 (ko) * 2007-10-31 2009-05-27 주식회사 하이닉스반도체 리프래쉬 제어 회로
KR100974225B1 (ko) * 2008-12-23 2010-08-06 주식회사 하이닉스반도체 임피던스 조정 주기 설정회로 및 반도체 집적회로
JP2010170596A (ja) * 2009-01-20 2010-08-05 Elpida Memory Inc 半導体記憶装置
JP2011086044A (ja) * 2009-10-14 2011-04-28 Ricoh Co Ltd メモリバックアップ制御装置と画像形成装置と情報処理装置
KR101796116B1 (ko) 2010-10-20 2017-11-10 삼성전자 주식회사 반도체 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 그 동작방법
KR101239682B1 (ko) * 2010-12-29 2013-03-06 에스케이하이닉스 주식회사 내부전압생성회로 및 반도체 집적회로
CN103426466B (zh) * 2012-05-25 2016-12-14 安凯(广州)微电子技术有限公司 一种动态随机存取存储器的控制方法、装置和设备
US9727462B2 (en) 2013-01-30 2017-08-08 Hewlett Packard Enterprise Development Lp Runtime backup of data in a memory module
JP6163073B2 (ja) * 2013-09-26 2017-07-12 キヤノン株式会社 画像処理装置とその制御方法、及びプログラム
KR102289001B1 (ko) 2014-06-09 2021-08-13 삼성전자주식회사 솔리드 스테이드 드라이브 및 그것의 동작 방법
KR20170045795A (ko) * 2015-10-20 2017-04-28 삼성전자주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
KR20210053017A (ko) 2019-11-01 2021-05-11 삼성전자주식회사 프로세싱 소자를 포함하는 메모리 장치 및 상기 메모리 장치를 포함하는 메모리 시스템

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4758993A (en) * 1984-11-19 1988-07-19 Fujitsu Limited Random access memory device formed on a semiconductor substrate having an array of memory cells divided into sub-arrays
JPH0229989A (ja) * 1988-07-19 1990-01-31 Mitsubishi Electric Corp ダイナミックランダムアクセスメモリ装置
US4961167A (en) * 1988-08-26 1990-10-02 Mitsubishi Denki Kabushiki Kaisha Substrate bias generator in a dynamic random access memory with auto/self refresh functions and a method of generating a substrate bias therein
US5404543A (en) * 1992-05-29 1995-04-04 International Business Machines Corporation Method and system for reducing an amount of power utilized by selecting a lowest power mode from a plurality of power modes
US5594699A (en) * 1993-09-20 1997-01-14 Fujitsu Limited DRAM with reduced electric power consumption
JPH09167488A (ja) * 1995-12-18 1997-06-24 Mitsubishi Electric Corp 半導体記憶装置
IL121044A (en) * 1996-07-15 2000-09-28 Motorola Inc Dynamic memory device
KR100253081B1 (ko) * 1997-06-25 2000-09-01 윤종용 셀프-리프레시 모드를 가지는 다이나믹 랜덤 액세스 메모리 장치
KR100381966B1 (ko) * 1998-12-28 2004-03-22 주식회사 하이닉스반도체 반도체메모리장치및그구동방법

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100447563B1 (ko) * 2000-10-27 2004-09-08 가부시끼가이샤 도시바 반도체 메모리
KR100443909B1 (ko) * 2001-05-07 2004-08-09 삼성전자주식회사 반도체 메모리 장치의 부분 어레이 셀프 리플레쉬 동작을수행하기 위한 장치 및 방법
KR100680942B1 (ko) * 2001-06-28 2007-02-08 주식회사 하이닉스반도체 반도체 메모리의 셀프-리프레쉬 장치
KR100437610B1 (ko) * 2001-09-20 2004-06-30 주식회사 하이닉스반도체 정상 모드와 부분 어레이 셀프 리프레쉬 모드를 갖는저전력 반도체 메모리 장치
KR100424178B1 (ko) * 2001-09-20 2004-03-24 주식회사 하이닉스반도체 반도체 메모리 장치의 내부어드레스 발생회로
KR100481923B1 (ko) * 2002-07-15 2005-04-13 주식회사 하이닉스반도체 반도체 메모리 장치
KR100506057B1 (ko) * 2002-07-15 2005-08-03 주식회사 하이닉스반도체 부분 어레이 셀프 리프레시를 수행하는 반도체 메모리 장치
US7379367B2 (en) 2003-07-30 2008-05-27 Samsung Electronics Co., Ltd. Memory controller and semiconductor comprising the same
US7180808B2 (en) 2003-11-14 2007-02-20 Samsung Electronics Co., Ltd. Semiconductor memory device for performing refresh operation
US7324399B2 (en) 2005-07-19 2008-01-29 Samsung Electronics Co., Ltd Refresh control circuit and method for performing a repetition refresh operation and semiconductor memory device having the same
US7457185B2 (en) 2005-09-29 2008-11-25 Hynix Semiconductor Inc. Semiconductor memory device with advanced refresh control
KR100798772B1 (ko) * 2005-09-29 2008-01-29 주식회사 하이닉스반도체 반도체 메모리 장치
KR100806341B1 (ko) * 2006-10-18 2008-03-03 삼성전자주식회사 부분 리프레쉬 동작을 수행하는 메모리 장치 및 방법
KR100854456B1 (ko) * 2006-11-20 2008-08-27 주식회사 하이닉스반도체 리프레쉬 제어회로
KR100892729B1 (ko) * 2007-12-27 2009-04-10 주식회사 하이닉스반도체 반도체 집적 회로 및 그의 리프레시 방법
KR100980403B1 (ko) * 2008-09-10 2010-09-07 주식회사 하이닉스반도체 오토리프레쉬 제어회로 및 이를 이용하는 반도체 메모리 장치
US8009497B2 (en) 2008-09-10 2011-08-30 Hynix Semiconductor Inc. Auto-refresh control circuit and a semiconductor memory device using the same
KR100976408B1 (ko) * 2008-11-06 2010-08-17 주식회사 하이닉스반도체 내부전압 발생회로
US8988962B2 (en) 2012-02-06 2015-03-24 Samsung Electronics Co., Ltd. Refresh circuit of a semiconductor memory device and refresh control method of the semiconductor memory device
KR20140029839A (ko) * 2012-08-30 2014-03-11 에스케이하이닉스 주식회사 메모리 장치

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