JP2000222878A - ダイナミックアクセスメモリ - Google Patents
ダイナミックアクセスメモリInfo
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- JP2000222878A JP2000222878A JP11020127A JP2012799A JP2000222878A JP 2000222878 A JP2000222878 A JP 2000222878A JP 11020127 A JP11020127 A JP 11020127A JP 2012799 A JP2012799 A JP 2012799A JP 2000222878 A JP2000222878 A JP 2000222878A
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- circuit
- vpp
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
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- G—PHYSICS
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- G11C—STATIC STORES
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- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 Ｖｐｐ発生回路の消費電流を低減させたＤＲ
ＡＭを得る。 【解決手段】 アクティブディテクタ回路２２、アクテ
ィブポンプ回路２３、スタンバイディテクタ回路２４と
スタンバイポンプ回路２５を有するＶｐｐ発生回路２０
を備えたダイナミックアクセスメモリにおいて、制御回
路２１により、セルフリフレッシュモード時に、アクテ
ィブディテクタ回路２２によるＶｐｐ配線の電位のモニ
ター動作とアクティブポンプ回路２３によるＶｐｐ配線
の電位昇圧動作とを停止させる。
ＡＭを得る。 【解決手段】 アクティブディテクタ回路２２、アクテ
ィブポンプ回路２３、スタンバイディテクタ回路２４と
スタンバイポンプ回路２５を有するＶｐｐ発生回路２０
を備えたダイナミックアクセスメモリにおいて、制御回
路２１により、セルフリフレッシュモード時に、アクテ
ィブディテクタ回路２２によるＶｐｐ配線の電位のモニ
ター動作とアクティブポンプ回路２３によるＶｐｐ配線
の電位昇圧動作とを停止させる。
Description
【０００１】
【発明の属する技術分野】この発明は、ダイナミックア
クセスメモリ（以下、ＤＲＡＭと称す）に関し、特に、
セルフリフレッシュモード時におけるＶｐｐ発生回路の
制御に関するものである。
クセスメモリ（以下、ＤＲＡＭと称す）に関し、特に、
セルフリフレッシュモード時におけるＶｐｐ発生回路の
制御に関するものである。
【０００２】
【従来の技術】ＤＲＡＭは、揮発性のメモリであるの
で、データ保持のために、メモリセルを一定期間内にリ
フレッシュさせることが必要である。リフレッシュの一
つとして、セルフリフレッシュモードがある。セルフリ
フレッシュモードは、ＣＢＲ（ＣＡＳ Ｂｅｆｏｒｅ
ＲＡＳ）タイミングで、ＲＡＳ信号及びＣＡＳ信号が、
それぞれ”Ｈ”レベルから”Ｌ”レベルに変化し、両信
号が”Ｌ”レベルの間、ＤＲＡＭ内部で生成された内部
ＲＡＳ信号に基づく行アドレス信号によって、次々にワ
ード線が選択され、選択されたワード線に接続されたメ
モリセルがリフレッシュされる。
で、データ保持のために、メモリセルを一定期間内にリ
フレッシュさせることが必要である。リフレッシュの一
つとして、セルフリフレッシュモードがある。セルフリ
フレッシュモードは、ＣＢＲ（ＣＡＳ Ｂｅｆｏｒｅ
ＲＡＳ）タイミングで、ＲＡＳ信号及びＣＡＳ信号が、
それぞれ”Ｈ”レベルから”Ｌ”レベルに変化し、両信
号が”Ｌ”レベルの間、ＤＲＡＭ内部で生成された内部
ＲＡＳ信号に基づく行アドレス信号によって、次々にワ
ード線が選択され、選択されたワード線に接続されたメ
モリセルがリフレッシュされる。
【０００３】図６は、従来のＤＲＡＭの構成を示す図で
ある。図において、１は、ＲＡＳ信号（ＥＸＴＺＲＡＳ
信号）を受け取り、ＥＸＴＺＲＡＳ信号に同期した内部
ＲＡＳ信号（ＺＲＡＳ信号）を生成するＲＡＳバッフ
ァ、２は、ＣＡＳ信号（ＥＸＴＺＣＡＳ信号）を受け取
り、ＥＸＴＺＣＡＳ信号に同期した内部ＣＡＳ信号（Ｚ
ＣＡＳ信号）を生成するＣＡＳバッファ、３は、ライト
イネーブル信号（ＥＸＴＺＷＥ信号）を受け取り、書き
込み動作のための制御信号を生成するＷＥバッファ、４
は、ＺＲＡＳ信号に同期して、ワード線選択のためのア
ドレス信号を受け取るロウアドレスバッファ、５は、ロ
ウアドレスバッファ４からのアドレス信号をデコードす
るロウデコーダ、６は、ロウデコーダ５からのデコード
結果に基づいて、ワード線（ＷＬ）を駆動するためのワ
ードドライバ、７は、ＣＡＳバッファ２からのＺＣＡＳ
信号に同期して、ＥＸＴＡＤＤ信号を受け取るコラムア
ドレスバッファ、８は、コラムアドレスバッファ７から
のＥＸＴＡＤＤ信号をデコードし、ビット線（ＢＬ）を
選択するコラムデコーダ、９はメモリセルアレイ、１０
はセンスアンプ、１１は、メモリセルアレイ９に対する
データの入出力を制御するためのＩ／Ｏ回路、１２は、
ＺＲＡＳ信号に基づいて、セルフリフレッシュモード時
に、ワード線選択のためのアドレス信号を生成する内部
アドレス発生回路、１３は、ＺＲＡＳ信号およびＺＣＡ
Ｓ信号に基づいて、ノーマルモードからセルフリフレッ
シュモードに移ったことを検知し、制御信号（ＺＢＢＵ
信号）を生成するセルフリフレッシュ切換回路、１４
は、ＺＢＢＵ信号に基づいて、ＺＲＡＳ信号の周期を変
化させるためのＺＲＥＦＳ信号を生成し、ＲＡＳバッフ
ァ１に出力するセルフリフレッシュリング発振器、１５
は、ワード線を駆動するためのワードドライバ６に接続
されたＶｐｐ配線の電位をモニターし、その電位をＶｐ
ｐに保持するためのＶＰＰ発生回路である。ワード線駆
動用電位であるＶｐｐは、ＤＲＡＭの電源電位Ｖｃｃよ
りも高い電位（Ｖｃｃ＋Ｖｔｈ以上）を示す。ＭＣはメ
モリセルを示す。ロウアドレスバッファ４には、ノーマ
ルモード時には、ＥＸＴＡＤＤ信号が入力され、セルフ
リフレッシュモード時には、内部アドレス発生回路１２
で生成されたアドレス信号が入力される。ワードドライ
バ６は、Ｖｐｐ配線の電位であるＶｐｐが供給される。
ある。図において、１は、ＲＡＳ信号（ＥＸＴＺＲＡＳ
信号）を受け取り、ＥＸＴＺＲＡＳ信号に同期した内部
ＲＡＳ信号（ＺＲＡＳ信号）を生成するＲＡＳバッフ
ァ、２は、ＣＡＳ信号（ＥＸＴＺＣＡＳ信号）を受け取
り、ＥＸＴＺＣＡＳ信号に同期した内部ＣＡＳ信号（Ｚ
ＣＡＳ信号）を生成するＣＡＳバッファ、３は、ライト
イネーブル信号（ＥＸＴＺＷＥ信号）を受け取り、書き
込み動作のための制御信号を生成するＷＥバッファ、４
は、ＺＲＡＳ信号に同期して、ワード線選択のためのア
ドレス信号を受け取るロウアドレスバッファ、５は、ロ
ウアドレスバッファ４からのアドレス信号をデコードす
るロウデコーダ、６は、ロウデコーダ５からのデコード
結果に基づいて、ワード線（ＷＬ）を駆動するためのワ
ードドライバ、７は、ＣＡＳバッファ２からのＺＣＡＳ
信号に同期して、ＥＸＴＡＤＤ信号を受け取るコラムア
ドレスバッファ、８は、コラムアドレスバッファ７から
のＥＸＴＡＤＤ信号をデコードし、ビット線（ＢＬ）を
選択するコラムデコーダ、９はメモリセルアレイ、１０
はセンスアンプ、１１は、メモリセルアレイ９に対する
データの入出力を制御するためのＩ／Ｏ回路、１２は、
ＺＲＡＳ信号に基づいて、セルフリフレッシュモード時
に、ワード線選択のためのアドレス信号を生成する内部
アドレス発生回路、１３は、ＺＲＡＳ信号およびＺＣＡ
Ｓ信号に基づいて、ノーマルモードからセルフリフレッ
シュモードに移ったことを検知し、制御信号（ＺＢＢＵ
信号）を生成するセルフリフレッシュ切換回路、１４
は、ＺＢＢＵ信号に基づいて、ＺＲＡＳ信号の周期を変
化させるためのＺＲＥＦＳ信号を生成し、ＲＡＳバッフ
ァ１に出力するセルフリフレッシュリング発振器、１５
は、ワード線を駆動するためのワードドライバ６に接続
されたＶｐｐ配線の電位をモニターし、その電位をＶｐ
ｐに保持するためのＶＰＰ発生回路である。ワード線駆
動用電位であるＶｐｐは、ＤＲＡＭの電源電位Ｖｃｃよ
りも高い電位（Ｖｃｃ＋Ｖｔｈ以上）を示す。ＭＣはメ
モリセルを示す。ロウアドレスバッファ４には、ノーマ
ルモード時には、ＥＸＴＡＤＤ信号が入力され、セルフ
リフレッシュモード時には、内部アドレス発生回路１２
で生成されたアドレス信号が入力される。ワードドライ
バ６は、Ｖｐｐ配線の電位であるＶｐｐが供給される。
【０００４】図７は、図６のＶｐｐ発生回路１５の構成
を示した図である。図において、１６はアクティブディ
テクタ回路、１７はアクティブポンプ回路、１８はスタ
ンバイディテクタ回路、１９はスタンバイポンプ回路で
ある。アクティブディテクタ回路１６およびアクティブ
ポンプ回路１７は、ＺＲＡＳ信号に同期して動作する。
スタンバイディテクタ回路１８およびスタンバイポンプ
回路１９は、ＺＲＡＳ信号に非同期に動作する。アクテ
ィブディテクタ回路１６およびスタンバイディテクタ回
路１８は、Ｖｐｐ配線の電位をモニターする。Ｖｐｐ配
線の電位が予め設定された検知レベルよりも低い場合に
は、アクティブポンプ回路１７およびスタンバイポンプ
回路１９は、アクティブディテクタ回路１６およびスタ
ンバイディテクタ回路１８からのモニター結果（ＥＮＡ
ＣＴ信号、ＥＮＳＴＢ信号）をそれぞれ受け取り、Ｖｐ
ｐ配線の電位をＶｐｐまで昇圧させる。アクティブディ
テクタ回路１６は、ＺＲＡＳ信号がＨレベルからＬレベ
ルに変化した後の一定の期間、Ｖｐｐ配線の電位をモニ
ターし、一方、スタンバイディテクタ回路１８は、Ｖｐ
ｐ配線の電位を常時モニターする。スタンバイポンプ回
路１９は、ＺＲＡＳ信号の周期に影響されずに、一定の
ポンプ能力（Ｖｐｐ配線への電流の供給能力）を有す
る。
を示した図である。図において、１６はアクティブディ
テクタ回路、１７はアクティブポンプ回路、１８はスタ
ンバイディテクタ回路、１９はスタンバイポンプ回路で
ある。アクティブディテクタ回路１６およびアクティブ
ポンプ回路１７は、ＺＲＡＳ信号に同期して動作する。
スタンバイディテクタ回路１８およびスタンバイポンプ
回路１９は、ＺＲＡＳ信号に非同期に動作する。アクテ
ィブディテクタ回路１６およびスタンバイディテクタ回
路１８は、Ｖｐｐ配線の電位をモニターする。Ｖｐｐ配
線の電位が予め設定された検知レベルよりも低い場合に
は、アクティブポンプ回路１７およびスタンバイポンプ
回路１９は、アクティブディテクタ回路１６およびスタ
ンバイディテクタ回路１８からのモニター結果（ＥＮＡ
ＣＴ信号、ＥＮＳＴＢ信号）をそれぞれ受け取り、Ｖｐ
ｐ配線の電位をＶｐｐまで昇圧させる。アクティブディ
テクタ回路１６は、ＺＲＡＳ信号がＨレベルからＬレベ
ルに変化した後の一定の期間、Ｖｐｐ配線の電位をモニ
ターし、一方、スタンバイディテクタ回路１８は、Ｖｐ
ｐ配線の電位を常時モニターする。スタンバイポンプ回
路１９は、ＺＲＡＳ信号の周期に影響されずに、一定の
ポンプ能力（Ｖｐｐ配線への電流の供給能力）を有す
る。
【０００５】なお、一般的に、４Ｍビット以降のＤＲＡ
Ｍにおいては、１ＭビットＤＲＡＭで採用されていたＶ
ｐｐ発生回路のように、Ｖｐｐ配線の電位を単に昇圧さ
せるポンプ回路だけを備えた構成ではなく、メモリセル
のトランジスタのゲート酸化膜に対する過剰な高電圧の
印加の抑制やシェアードセンスアンプ方式におけるビッ
ト線昇圧に対応できるように、図７に示したとおり、Ｖ
ｐｐ発生回路１５には、アクティブディテクタ回路１６
およびスタンバイディテクタ回路１８の２つのディテク
タ回路とアクティブポンプ回路１７およびスタンバイポ
ンプ回路１９の２つのポンプ回路とが備わっている。
Ｍにおいては、１ＭビットＤＲＡＭで採用されていたＶ
ｐｐ発生回路のように、Ｖｐｐ配線の電位を単に昇圧さ
せるポンプ回路だけを備えた構成ではなく、メモリセル
のトランジスタのゲート酸化膜に対する過剰な高電圧の
印加の抑制やシェアードセンスアンプ方式におけるビッ
ト線昇圧に対応できるように、図７に示したとおり、Ｖ
ｐｐ発生回路１５には、アクティブディテクタ回路１６
およびスタンバイディテクタ回路１８の２つのディテク
タ回路とアクティブポンプ回路１７およびスタンバイポ
ンプ回路１９の２つのポンプ回路とが備わっている。
【０００６】図８は、Ｖｐｐ発生回路１５の動作を説明
するためのタイミングチャート図である。各回路は遅延
を有しており、入力信号に対して、出力信号は、遅れて
出力される。まず、読み出し動作および書き込み動作で
あるノーマルモード時（スタンバイ時を含む）におい
て、ＥＸＴＺＲＡＳ信号のＨレベルからＬレベルの立ち
下がりに同期して、ＺＲＡＳ信号もＨレベルからＬレベ
ルに変化する。ＺＲＡＳ信号がＨレベルからＬレベルに
変化した後の一定の期間、アクティブディテクタ回路１
６が、Ｖｐｐ配線の電位をモニターし、検知レベルより
も低い場合、ＥＮＡＣＴ信号（Ｈレベル）を生成し、ア
クティブポンプ回路１７へ出力する。ＨレベルのＥＮＡ
ＣＴ信号を受け取ったアクティブポンプ回路１７は、Ｖ
ｐｐ配線の電位をＶｐｐまで昇圧させる。ＺＲＡＳ信号
がＨレベルからＬレベルに変化した後の一定の期間以外
は、アクティブディテクタ回路１６は動作しない（非活
性状態）が、ＺＲＡＳ信号のレベルに関係なく、Ｖｐｐ
配線を常時モニターするスタンバイディテクタ回路１８
によって、Ｖｐｐ配線の電位が検知レベルよりも低い場
合には、ＥＮＳＴＢ信号を生成（Ｈレベル）し、スタン
バイポンプ回路１９によって、Ｖｐｐ配線の電位がＶｐ
ｐに昇圧される。アクティブディテクタ回路１６の非活
性状態に基づき、アクティブポンプ回路１７も動作しな
い。
するためのタイミングチャート図である。各回路は遅延
を有しており、入力信号に対して、出力信号は、遅れて
出力される。まず、読み出し動作および書き込み動作で
あるノーマルモード時（スタンバイ時を含む）におい
て、ＥＸＴＺＲＡＳ信号のＨレベルからＬレベルの立ち
下がりに同期して、ＺＲＡＳ信号もＨレベルからＬレベ
ルに変化する。ＺＲＡＳ信号がＨレベルからＬレベルに
変化した後の一定の期間、アクティブディテクタ回路１
６が、Ｖｐｐ配線の電位をモニターし、検知レベルより
も低い場合、ＥＮＡＣＴ信号（Ｈレベル）を生成し、ア
クティブポンプ回路１７へ出力する。ＨレベルのＥＮＡ
ＣＴ信号を受け取ったアクティブポンプ回路１７は、Ｖ
ｐｐ配線の電位をＶｐｐまで昇圧させる。ＺＲＡＳ信号
がＨレベルからＬレベルに変化した後の一定の期間以外
は、アクティブディテクタ回路１６は動作しない（非活
性状態）が、ＺＲＡＳ信号のレベルに関係なく、Ｖｐｐ
配線を常時モニターするスタンバイディテクタ回路１８
によって、Ｖｐｐ配線の電位が検知レベルよりも低い場
合には、ＥＮＳＴＢ信号を生成（Ｈレベル）し、スタン
バイポンプ回路１９によって、Ｖｐｐ配線の電位がＶｐ
ｐに昇圧される。アクティブディテクタ回路１６の非活
性状態に基づき、アクティブポンプ回路１７も動作しな
い。
【０００７】次に、セルフリフレッシュモード時には、
セルフリフレッシュリング発振器１４により、ＺＲＡＳ
信号の周期が、ノーマルモード時に比べて長くなる。例
えば、６４ＭビットＤＲＡＭでは、ＺＲＡＳ信号の周期
は、ノーマルモード時には、８４ｎｓ〜１６μｓである
のに対して、セルフリフレッシュモード時には、約３０
μｓである。ノーマルモード時と同様に、アクティブデ
ィテクタ回路１６およびスタンバイディテクタ回路１８
によって、Ｖｐｐ配線の電位がモニターされ、必要に応
じて、Ｖｐｐに昇圧される。ＺＢＢＵ信号のＨレベルか
らＬレベルへの変化は、ノーマルモードからセルフリフ
レッシュモードに移ったことを示している。
セルフリフレッシュリング発振器１４により、ＺＲＡＳ
信号の周期が、ノーマルモード時に比べて長くなる。例
えば、６４ＭビットＤＲＡＭでは、ＺＲＡＳ信号の周期
は、ノーマルモード時には、８４ｎｓ〜１６μｓである
のに対して、セルフリフレッシュモード時には、約３０
μｓである。ノーマルモード時と同様に、アクティブデ
ィテクタ回路１６およびスタンバイディテクタ回路１８
によって、Ｖｐｐ配線の電位がモニターされ、必要に応
じて、Ｖｐｐに昇圧される。ＺＢＢＵ信号のＨレベルか
らＬレベルへの変化は、ノーマルモードからセルフリフ
レッシュモードに移ったことを示している。
【０００８】なお、図８において、Ｖｐｐ配線、ＥＮＡ
ＣＴ信号およびＥＮＳＴＢ信号の点線部分は、Ｖｐｐ配
線の電位が検知レベルよりも高く、Ｖｐｐ配線の電位を
Ｖｐｐまで昇圧させる必要がない場合を示している。一
方、実線部分は、上述したとおり、Ｖｐｐ配線の電位が
検知レベルよりも低く、Ｖｐｐへの昇圧が必要な場合を
示している。
ＣＴ信号およびＥＮＳＴＢ信号の点線部分は、Ｖｐｐ配
線の電位が検知レベルよりも高く、Ｖｐｐ配線の電位を
Ｖｐｐまで昇圧させる必要がない場合を示している。一
方、実線部分は、上述したとおり、Ｖｐｐ配線の電位が
検知レベルよりも低く、Ｖｐｐへの昇圧が必要な場合を
示している。
【０００９】
【発明が解決しようとする課題】上記のような従来のＤ
ＲＡＭでは、２つのディテクタ回路と２つのポンプ回路
とを有するＶｐｐ発生回路によって、ノーマルモード時
およびセルフリフレッシュモード時において、Ｖｐｐ配
線の電位がＶｐｐに保たれているが、その消費電流は大
きく、例えば、６４ＭビットＤＲＡＭでは、Ｖｐｐ発生
回路によって、全消費電流の約３０％が消費されてお
り、Ｖｐｐ発生回路の消費電流を低減させなければなら
ないという問題点があった。
ＲＡＭでは、２つのディテクタ回路と２つのポンプ回路
とを有するＶｐｐ発生回路によって、ノーマルモード時
およびセルフリフレッシュモード時において、Ｖｐｐ配
線の電位がＶｐｐに保たれているが、その消費電流は大
きく、例えば、６４ＭビットＤＲＡＭでは、Ｖｐｐ発生
回路によって、全消費電流の約３０％が消費されてお
り、Ｖｐｐ発生回路の消費電流を低減させなければなら
ないという問題点があった。
【００１０】この発明は、上述のような課題を解決する
ためになされたものであり、Ｖｐｐ発生回路の消費電流
を低減させたＤＲＡＭを得ることを目的とするものであ
る。
ためになされたものであり、Ｖｐｐ発生回路の消費電流
を低減させたＤＲＡＭを得ることを目的とするものであ
る。
【００１１】
【課題を解決するための手段】この発明に係るＤＲＡＭ
においては、セルフリフレッシュモード時に、第１のポ
ンプ回路によるＶｐｐ配線の電位昇圧動作を停止させる
制御回路を備えたものである。
においては、セルフリフレッシュモード時に、第１のポ
ンプ回路によるＶｐｐ配線の電位昇圧動作を停止させる
制御回路を備えたものである。
【００１２】また、制御回路は、セルフリフレッシュモ
ード時に、ディテクタ回路によるＶｐｐ配線の電位のモ
ニター動作を停止させる。
ード時に、ディテクタ回路によるＶｐｐ配線の電位のモ
ニター動作を停止させる。
【００１３】また、制御回路は、ディテクタ回路および
第１のポンプ回路に接続され、セルフリフレッシュモー
ド時に、ノーマルモードからセルフリフレッシュモード
に移ったことを通知する第１の制御信号を受け取り、デ
ィテクタ回路のモニター動作および第１のポンプ回路の
電位昇圧動作をそれぞれ停止させるための第２の制御信
号を生成し、ディテクタ回路および第１のポンプ回路に
出力する。
第１のポンプ回路に接続され、セルフリフレッシュモー
ド時に、ノーマルモードからセルフリフレッシュモード
に移ったことを通知する第１の制御信号を受け取り、デ
ィテクタ回路のモニター動作および第１のポンプ回路の
電位昇圧動作をそれぞれ停止させるための第２の制御信
号を生成し、ディテクタ回路および第１のポンプ回路に
出力する。
【００１４】さらに、制御回路は、ノーマルモード時に
は、ＲＡＳ信号をディテクタ回路および第１のポンプ回
路に出力する。
は、ＲＡＳ信号をディテクタ回路および第１のポンプ回
路に出力する。
【００１５】さらにまた、ディテクタ回路は、セルフリ
フレッシュモード時に、第１の制御信号により、第１の
ポンプ回路へのモニター結果の出力が禁止される。
フレッシュモード時に、第１の制御信号により、第１の
ポンプ回路へのモニター結果の出力が禁止される。
【００１６】
【発明の実施の形態】図１は、この発明におけるＤＲＡ
Ｍの構成を示す図である。図において、１は、ＲＡＳ信
号（ＥＸＴＺＲＡＳ信号）を受け取り、ＥＸＴＺＲＡＳ
信号に同期した内部ＲＡＳ信号（ＺＲＡＳ信号）を生成
するＲＡＳバッファ、２は、ＣＡＳ信号（ＥＸＴＺＣＡ
Ｓ信号）を受け取り、ＥＸＴＺＣＡＳ信号に同期した内
部ＣＡＳ信号（ＺＣＡＳ信号）を生成するＣＡＳバッフ
ァ、３は、ライトイネーブル信号（ＥＸＴＺＷＥ信号）
を受け取り、書き込み動作のための制御信号を生成する
ＷＥバッファ、４は、ＺＲＡＳ信号に同期して、ワード
線選択のためのアドレス信号を受け取るロウアドレスバ
ッファ、５は、ロウアドレスバッファ４からのアドレス
信号をデコードするロウデコーダ、６は、ロウデコーダ
５からのデコード結果に基づいて、ワード線（ＷＬ）を
駆動するためのワードドライバ、７は、ＣＡＳバッファ
２からのＺＣＡＳ信号に同期して、ＥＸＴＡＤＤ信号を
受け取るコラムアドレスバッファ、８は、コラムアドレ
スバッファ７からのＥＸＴＡＤＤ信号をデコードし、ビ
ット線（ＢＬ）を選択するコラムデコーダ、９はメモリ
セルアレイ、１０はセンスアンプ、１１は、メモリセル
アレイ９に対するデータの入出力を制御するためのＩ／
Ｏ回路、１２は、ＺＲＡＳ信号に基づいて、セルフリフ
レッシュモード時に、ワード線選択のためのアドレス信
号を生成する内部アドレス発生回路、１３は、ＺＲＡＳ
信号およびＺＣＡＳ信号に基づいて、ノーマルモードか
らセルフリフレッシュモードに移ったことを検知し、制
御信号（ＺＢＢＵ信号）を生成するセルフリフレッシュ
切換回路、１４は、ＺＢＢＵ信号に基づいて、ＺＲＡＳ
信号の周期を変化させるためのＺＲＥＦＳ信号を生成
し、ＲＡＳバッファ１に出力するセルフリフレッシュリ
ング発振器、２０は、ワード線を駆動するためのワード
ドライバ６に接続されたＶｐｐ配線の電位をモニター
し、その電位をＶｐｐに保持するためのＶＰＰ発生回路
である。２１は、ＺＢＢＵ信号およびＺＲＡＳ信号に基
づいて、ＺＲＡＳ２信号を生成し、Ｖｐｐ発生回路２０
を制御するための制御回路である。ワード線駆動用電位
であるＶｐｐは、ＤＲＡＭの電源電位Ｖｃｃよりも高い
電位（Ｖｃｃ＋Ｖｔｈ以上）を示す。ＭＣはメモリセル
を示す。ロウアドレスバッファ４には、ノーマルモード
時には、ＥＸＴＡＤＤ信号が入力され、セルフリフレッ
シュモード時には、内部アドレス発生回路１２で生成さ
れたアドレス信号が入力される。ワードドライバ６は、
Ｖｐｐ配線の電位であるＶｐｐが供給される。
Ｍの構成を示す図である。図において、１は、ＲＡＳ信
号（ＥＸＴＺＲＡＳ信号）を受け取り、ＥＸＴＺＲＡＳ
信号に同期した内部ＲＡＳ信号（ＺＲＡＳ信号）を生成
するＲＡＳバッファ、２は、ＣＡＳ信号（ＥＸＴＺＣＡ
Ｓ信号）を受け取り、ＥＸＴＺＣＡＳ信号に同期した内
部ＣＡＳ信号（ＺＣＡＳ信号）を生成するＣＡＳバッフ
ァ、３は、ライトイネーブル信号（ＥＸＴＺＷＥ信号）
を受け取り、書き込み動作のための制御信号を生成する
ＷＥバッファ、４は、ＺＲＡＳ信号に同期して、ワード
線選択のためのアドレス信号を受け取るロウアドレスバ
ッファ、５は、ロウアドレスバッファ４からのアドレス
信号をデコードするロウデコーダ、６は、ロウデコーダ
５からのデコード結果に基づいて、ワード線（ＷＬ）を
駆動するためのワードドライバ、７は、ＣＡＳバッファ
２からのＺＣＡＳ信号に同期して、ＥＸＴＡＤＤ信号を
受け取るコラムアドレスバッファ、８は、コラムアドレ
スバッファ７からのＥＸＴＡＤＤ信号をデコードし、ビ
ット線（ＢＬ）を選択するコラムデコーダ、９はメモリ
セルアレイ、１０はセンスアンプ、１１は、メモリセル
アレイ９に対するデータの入出力を制御するためのＩ／
Ｏ回路、１２は、ＺＲＡＳ信号に基づいて、セルフリフ
レッシュモード時に、ワード線選択のためのアドレス信
号を生成する内部アドレス発生回路、１３は、ＺＲＡＳ
信号およびＺＣＡＳ信号に基づいて、ノーマルモードか
らセルフリフレッシュモードに移ったことを検知し、制
御信号（ＺＢＢＵ信号）を生成するセルフリフレッシュ
切換回路、１４は、ＺＢＢＵ信号に基づいて、ＺＲＡＳ
信号の周期を変化させるためのＺＲＥＦＳ信号を生成
し、ＲＡＳバッファ１に出力するセルフリフレッシュリ
ング発振器、２０は、ワード線を駆動するためのワード
ドライバ６に接続されたＶｐｐ配線の電位をモニター
し、その電位をＶｐｐに保持するためのＶＰＰ発生回路
である。２１は、ＺＢＢＵ信号およびＺＲＡＳ信号に基
づいて、ＺＲＡＳ２信号を生成し、Ｖｐｐ発生回路２０
を制御するための制御回路である。ワード線駆動用電位
であるＶｐｐは、ＤＲＡＭの電源電位Ｖｃｃよりも高い
電位（Ｖｃｃ＋Ｖｔｈ以上）を示す。ＭＣはメモリセル
を示す。ロウアドレスバッファ４には、ノーマルモード
時には、ＥＸＴＡＤＤ信号が入力され、セルフリフレッ
シュモード時には、内部アドレス発生回路１２で生成さ
れたアドレス信号が入力される。ワードドライバ６は、
Ｖｐｐ配線の電位であるＶｐｐが供給される。
【００１７】図２は、図１のＶｐｐ発生回路２０および
制御回路２１の構成を示した図である。図において、２
２はアクティブディテクタ回路、２３はアクティブポン
プ回路、２４はスタンバイディテクタ回路、２５はスタ
ンバイポンプ回路である。アクティブディテクタ回路２
２およびアクティブポンプ回路２３は、制御回路２１か
らのＺＲＡＳ２信号に同期して動作する。スタンバイデ
ィテクタ回路２４およびスタンバイポンプ回路２５は、
ＺＲＡＳ２信号に非同期に動作する。アクティブディテ
クタ回路２２およびスタンバイディテクタ回路２４は、
Ｖｐｐ配線の電位をモニターする。Ｖｐｐ配線の電位が
Ｖｐｐよりも低い場合には、アクティブポンプ回路２３
およびスタンバイポンプ回路２５は、アクティブディテ
クタ回路２２およびスタンバイディテクタ回路２４から
のモニター結果（ＥＮＡＣＴ信号、ＥＮＳＴＢ信号）を
それぞれ受け取り、Ｖｐｐ配線の電位をＶｐｐまで昇圧
する。アクティブディテクタ回路２２は、ＺＲＡＳ２信
号がＨレベルからＬレベルに変化した後の一定の期間、
Ｖｐｐ配線の電位をモニターし、一方、スタンバイディ
テクタ回路２４は、Ｖｐｐ配線の電位を常時モニターす
る。制御回路２１は、インバータ回路２６、２８および
ＮＯＲ回路２７で構成され、ＺＢＢＵ信号とＺＲＡＳ信
号とに基づいて、ＺＲＡＳ２信号を生成し、アクティブ
ディテクタ回路２２およびアクティブポンプ回路２３へ
それぞれ出力する。スタンバイポンプ回路２５は、従来
技術と同様に、一定のポンプ能力（Ｖｐｐ配線への電流
の供給能力）を有する。
制御回路２１の構成を示した図である。図において、２
２はアクティブディテクタ回路、２３はアクティブポン
プ回路、２４はスタンバイディテクタ回路、２５はスタ
ンバイポンプ回路である。アクティブディテクタ回路２
２およびアクティブポンプ回路２３は、制御回路２１か
らのＺＲＡＳ２信号に同期して動作する。スタンバイデ
ィテクタ回路２４およびスタンバイポンプ回路２５は、
ＺＲＡＳ２信号に非同期に動作する。アクティブディテ
クタ回路２２およびスタンバイディテクタ回路２４は、
Ｖｐｐ配線の電位をモニターする。Ｖｐｐ配線の電位が
Ｖｐｐよりも低い場合には、アクティブポンプ回路２３
およびスタンバイポンプ回路２５は、アクティブディテ
クタ回路２２およびスタンバイディテクタ回路２４から
のモニター結果（ＥＮＡＣＴ信号、ＥＮＳＴＢ信号）を
それぞれ受け取り、Ｖｐｐ配線の電位をＶｐｐまで昇圧
する。アクティブディテクタ回路２２は、ＺＲＡＳ２信
号がＨレベルからＬレベルに変化した後の一定の期間、
Ｖｐｐ配線の電位をモニターし、一方、スタンバイディ
テクタ回路２４は、Ｖｐｐ配線の電位を常時モニターす
る。制御回路２１は、インバータ回路２６、２８および
ＮＯＲ回路２７で構成され、ＺＢＢＵ信号とＺＲＡＳ信
号とに基づいて、ＺＲＡＳ２信号を生成し、アクティブ
ディテクタ回路２２およびアクティブポンプ回路２３へ
それぞれ出力する。スタンバイポンプ回路２５は、従来
技術と同様に、一定のポンプ能力（Ｖｐｐ配線への電流
の供給能力）を有する。
【００１８】図３は、Ｖｐｐ発生回路２０および制御回
路２１の動作を説明するためのタイミングチャート図で
ある。各回路は遅延を有しており、入力信号に対して、
出力信号は、遅れて出力される。まず、読み出し動作お
よび書き込み動作であるノーマルモード時（スタンバイ
時を含む）について説明する。上述の従来技術と同様
に、ＥＸＴＺＲＡＳ信号のＨレベルからＬレベルの立ち
下がりに同期して、ＺＲＡＳ信号もＨレベルからＬレベ
ルに変化する。制御回路２１は、ＺＲＡＳ信号をＲＡＳ
バッファ１から受け取り、ＺＲＡＳ信号をＺＲＡＳ２信
号として、アクティブディテクタ回路２２およびアクテ
ィブポンプ回路２３へ出力する。ＺＲＡＳ２信号がＨレ
ベルからＬレベルに変化した後の一定の期間、アクティ
ブディテクタ回路２２が、Ｖｐｐ配線の電位をモニター
し、検知レベルよりも低い場合、ＥＮＡＣＴ信号（Ｈレ
ベル）を生成し、アクティブポンプ回路２３へ出力す
る。ＨレベルのＥＮＡＣＴ信号を受け取ったアクティブ
ポンプ回路２３は、Ｖｐｐ配線の電位をＶｐｐに昇圧さ
せる。ＺＲＡＳ２信号がＨレベルからＬレベルに変化し
た後の一定の期間以外は、アクティブディテクタ回路２
２は動作しない（非活性状態）が、ＺＲＡＳ２信号のレ
ベルに関係なく、Ｖｐｐ配線の電位を常時モニターする
スタンバイディテクタ回路２４によって、検知レベルよ
りも低い場合には、ＥＮＳＴＢ信号を生成（Ｈレベル）
し、スタンバイポンプ回路２５によって、Ｖｐｐ配線の
電位をＶｐｐに昇圧させることができる。ノーマルモー
ド時には、セルフリフレッシュ切換回路１３からのＺＢ
ＢＵ信号はＨレベルであり、セルフリフレッシュリング
発振器１４は動作しない。アクティブディテクタ回路２
２の非活性状態に基づき、アクティブポンプ回路２３も
動作しない。
路２１の動作を説明するためのタイミングチャート図で
ある。各回路は遅延を有しており、入力信号に対して、
出力信号は、遅れて出力される。まず、読み出し動作お
よび書き込み動作であるノーマルモード時（スタンバイ
時を含む）について説明する。上述の従来技術と同様
に、ＥＸＴＺＲＡＳ信号のＨレベルからＬレベルの立ち
下がりに同期して、ＺＲＡＳ信号もＨレベルからＬレベ
ルに変化する。制御回路２１は、ＺＲＡＳ信号をＲＡＳ
バッファ１から受け取り、ＺＲＡＳ信号をＺＲＡＳ２信
号として、アクティブディテクタ回路２２およびアクテ
ィブポンプ回路２３へ出力する。ＺＲＡＳ２信号がＨレ
ベルからＬレベルに変化した後の一定の期間、アクティ
ブディテクタ回路２２が、Ｖｐｐ配線の電位をモニター
し、検知レベルよりも低い場合、ＥＮＡＣＴ信号（Ｈレ
ベル）を生成し、アクティブポンプ回路２３へ出力す
る。ＨレベルのＥＮＡＣＴ信号を受け取ったアクティブ
ポンプ回路２３は、Ｖｐｐ配線の電位をＶｐｐに昇圧さ
せる。ＺＲＡＳ２信号がＨレベルからＬレベルに変化し
た後の一定の期間以外は、アクティブディテクタ回路２
２は動作しない（非活性状態）が、ＺＲＡＳ２信号のレ
ベルに関係なく、Ｖｐｐ配線の電位を常時モニターする
スタンバイディテクタ回路２４によって、検知レベルよ
りも低い場合には、ＥＮＳＴＢ信号を生成（Ｈレベル）
し、スタンバイポンプ回路２５によって、Ｖｐｐ配線の
電位をＶｐｐに昇圧させることができる。ノーマルモー
ド時には、セルフリフレッシュ切換回路１３からのＺＢ
ＢＵ信号はＨレベルであり、セルフリフレッシュリング
発振器１４は動作しない。アクティブディテクタ回路２
２の非活性状態に基づき、アクティブポンプ回路２３も
動作しない。
【００１９】次に、セルフリフレッシュモード時につい
て説明する。セルフリフレッシュ切換回路１３が、ＣＢ
ＲタイミングでＬレベルに変化したＺＲＡＳ信号および
ＺＣＡＳ信号をそれぞれ受け取り、セルフリフレッシュ
モードに入ったことを通知するためのＬレベルのＺＢＢ
Ｕ信号を生成する。セルフリフレッシュ発振器１４は、
ＺＢＢＵ信号を受け取り、ＺＲＡＳ信号の周期を長くす
るためのＺＲＥＦＳ信号を生成し、ＲＡＳバッファ１に
出力する。ＲＡＳバッファ１は、ＺＲＥＦＳ信号に基づ
いて、ノーマルモード時よりも長い周期のＺＲＡＳ信号
を生成する。例えば、６４ＭビットＤＲＡＭでは、ＺＲ
ＡＳ信号の周期は、ノーマルモード時の８４ｎｓ〜１６
μｓに対して、上述した従来技術と同様に、セルフリフ
レッシュモード時には、約３０μｓに設定される。内部
アドレス発生回路１２は、ＺＲＡＳ信号を受け取り、リ
フレッシュのために、ワード線選択用のアドレス信号を
生成する。制御回路２１は、ＬレベルのＺＢＢＵ信号と
周期の長くなったＺＲＡＳ信号をそれぞれ受け取り、Ｈ
レベルのＺＲＡＳ２信号を生成し、Ｖｐｐ発生回路２０
へ出力する。
て説明する。セルフリフレッシュ切換回路１３が、ＣＢ
ＲタイミングでＬレベルに変化したＺＲＡＳ信号および
ＺＣＡＳ信号をそれぞれ受け取り、セルフリフレッシュ
モードに入ったことを通知するためのＬレベルのＺＢＢ
Ｕ信号を生成する。セルフリフレッシュ発振器１４は、
ＺＢＢＵ信号を受け取り、ＺＲＡＳ信号の周期を長くす
るためのＺＲＥＦＳ信号を生成し、ＲＡＳバッファ１に
出力する。ＲＡＳバッファ１は、ＺＲＥＦＳ信号に基づ
いて、ノーマルモード時よりも長い周期のＺＲＡＳ信号
を生成する。例えば、６４ＭビットＤＲＡＭでは、ＺＲ
ＡＳ信号の周期は、ノーマルモード時の８４ｎｓ〜１６
μｓに対して、上述した従来技術と同様に、セルフリフ
レッシュモード時には、約３０μｓに設定される。内部
アドレス発生回路１２は、ＺＲＡＳ信号を受け取り、リ
フレッシュのために、ワード線選択用のアドレス信号を
生成する。制御回路２１は、ＬレベルのＺＢＢＵ信号と
周期の長くなったＺＲＡＳ信号をそれぞれ受け取り、Ｈ
レベルのＺＲＡＳ２信号を生成し、Ｖｐｐ発生回路２０
へ出力する。
【００２０】ノーマルモード時も含めて、アクティブデ
ィテクタ回路２２およびアクティブポンプ回路２３に、
ＨレベルのＺＲＡＳ２信号が入力されると、アクティブ
ディテクタ回路２２およびアクティブポンプ回路２３は
非活性状態となり、アクティブディテクタ回路２２によ
るＶｐｐ配線の電位のモニター動作およびアクティブポ
ンプ回路２３によるＶｐｐ配線への電位昇圧の動作が行
われなくなる。
ィテクタ回路２２およびアクティブポンプ回路２３に、
ＨレベルのＺＲＡＳ２信号が入力されると、アクティブ
ディテクタ回路２２およびアクティブポンプ回路２３は
非活性状態となり、アクティブディテクタ回路２２によ
るＶｐｐ配線の電位のモニター動作およびアクティブポ
ンプ回路２３によるＶｐｐ配線への電位昇圧の動作が行
われなくなる。
【００２１】セルフリフレッシュモードに移ると、ＺＲ
ＡＳ２信号およびＺＢＢＵ信号により、ＥＮＡＣＴ信号
は、Ｌレベルに固定される。セルフリフレッシュモード
時には、Ｖｐｐ配線の電位は、Ｖｐｐ配線に接続された
スタンバイディテクタ回路２４によって、常時モニター
され、検知レベルよりも低い場合には、ＥＮＳＴＢ信号
が生成（Ｈレベル）される。そして、スタンバイポンプ
回路２５によって、Ｖｐｐ配線の電位がＶｐｐに昇圧さ
れる。
ＡＳ２信号およびＺＢＢＵ信号により、ＥＮＡＣＴ信号
は、Ｌレベルに固定される。セルフリフレッシュモード
時には、Ｖｐｐ配線の電位は、Ｖｐｐ配線に接続された
スタンバイディテクタ回路２４によって、常時モニター
され、検知レベルよりも低い場合には、ＥＮＳＴＢ信号
が生成（Ｈレベル）される。そして、スタンバイポンプ
回路２５によって、Ｖｐｐ配線の電位がＶｐｐに昇圧さ
れる。
【００２２】セルフリフレッシュモードが終了すると、
ＥＸＴＺＲＡＳ信号がＬレベルからＨレベルとなり、Ｚ
ＢＢＵ信号がＬレベルからＨレベルに変化し、ノーマル
モードに移る。ノーマルモード時には、アクティブディ
テクタ回路２２およびアクティブポンプ回路２３は、Ｚ
ＲＡＳ２信号に同期して動作する。
ＥＸＴＺＲＡＳ信号がＬレベルからＨレベルとなり、Ｚ
ＢＢＵ信号がＬレベルからＨレベルに変化し、ノーマル
モードに移る。ノーマルモード時には、アクティブディ
テクタ回路２２およびアクティブポンプ回路２３は、Ｚ
ＲＡＳ２信号に同期して動作する。
【００２３】ノーマルモード時には、ＺＲＡＳ信号の周
期が短くなり、それに伴って、読み出し動作や書き込み
動作が頻繁に行われるため、Ｖｐｐ配線からの消費電流
も大きくなり、アクティブポンプ回路２３とスタンバイ
ポンプ回路２５の両方のポンプ能力が必要である。６４
ＭビットＤＲＡＭでは、ノーマルモード時には、２つの
ポンプ回路が動作する。
期が短くなり、それに伴って、読み出し動作や書き込み
動作が頻繁に行われるため、Ｖｐｐ配線からの消費電流
も大きくなり、アクティブポンプ回路２３とスタンバイ
ポンプ回路２５の両方のポンプ能力が必要である。６４
ＭビットＤＲＡＭでは、ノーマルモード時には、２つの
ポンプ回路が動作する。
【００２４】一方、セルフリフレッシュモード時には、
ＺＲＡＳ信号の周期が数十μｓオーダー（例えば、６４
ＭビットＤＲＡＭでは約３０μｓ）に設定され、ノーマ
ルモード時に比べて、Ｖｐｐ配線からの消費電流も小さ
くなるので、アクティブポンプ回路２３のポンプ能力を
省いたとしても、スタンバイポンプ回路２５のポンプ能
力だけで、Ｖｐｐ配線からの消費電流に対応できる。従
って、セルフリフレッシュモード時に、制御回路２１に
より、アクティブディテクタ回路２２およびアクティブ
ポンプ回路２３をそれぞれ非活性状態になるように制御
している。
ＺＲＡＳ信号の周期が数十μｓオーダー（例えば、６４
ＭビットＤＲＡＭでは約３０μｓ）に設定され、ノーマ
ルモード時に比べて、Ｖｐｐ配線からの消費電流も小さ
くなるので、アクティブポンプ回路２３のポンプ能力を
省いたとしても、スタンバイポンプ回路２５のポンプ能
力だけで、Ｖｐｐ配線からの消費電流に対応できる。従
って、セルフリフレッシュモード時に、制御回路２１に
より、アクティブディテクタ回路２２およびアクティブ
ポンプ回路２３をそれぞれ非活性状態になるように制御
している。
【００２５】図３において、Ｖｐｐ配線、ＥＮＡＣＴ信
号およびＥＮＳＴＢ信号の点線部分は、Ｖｐｐ配線が検
知レベルよりも高く、Ｖｐｐ配線の電位をＶｐｐまで昇
圧させる必要がない場合を示している。また、実線部分
は、上述したとおり、Ｖｐｐ配線が検知レベルよりも低
く、Ｖｐｐへの昇圧が必要な場合を示している。
号およびＥＮＳＴＢ信号の点線部分は、Ｖｐｐ配線が検
知レベルよりも高く、Ｖｐｐ配線の電位をＶｐｐまで昇
圧させる必要がない場合を示している。また、実線部分
は、上述したとおり、Ｖｐｐ配線が検知レベルよりも低
く、Ｖｐｐへの昇圧が必要な場合を示している。
【００２６】図４は、図２のアクティブディテクタ回路
２２の構成を示した図である。図において、２９〜３３
はトランジスタ、３４、３８、３９、４０、４２はイン
バータ回路、３５は遅延回路、３６はＮＯＲ回路、４１
はＮＡＮＤ回路である。３７はトランスファーゲート回
路であり、ＮＯＲ回路３６からのＥＮＤＥＴ信号および
ＥＮＤＥＴ信号の反転信号であるＺＥＮＤＥＴ信号に基
づき、インバータ回路３４からインバータ回路３８への
信号の伝達を制御する。ＺＥＮＤＥＴ信号は、ＮＯＲ回
路３６からのＥＮＤＥＴ信号が、インバータ回路（図示
せず）によって反転したものである。なお、図１および
図２には図示されていないが、アクティブディテクタ回
路２２には、図４に示されるように、ＺＢＢＵ信号が入
力されている。
２２の構成を示した図である。図において、２９〜３３
はトランジスタ、３４、３８、３９、４０、４２はイン
バータ回路、３５は遅延回路、３６はＮＯＲ回路、４１
はＮＡＮＤ回路である。３７はトランスファーゲート回
路であり、ＮＯＲ回路３６からのＥＮＤＥＴ信号および
ＥＮＤＥＴ信号の反転信号であるＺＥＮＤＥＴ信号に基
づき、インバータ回路３４からインバータ回路３８への
信号の伝達を制御する。ＺＥＮＤＥＴ信号は、ＮＯＲ回
路３６からのＥＮＤＥＴ信号が、インバータ回路（図示
せず）によって反転したものである。なお、図１および
図２には図示されていないが、アクティブディテクタ回
路２２には、図４に示されるように、ＺＢＢＵ信号が入
力されている。
【００２７】従来のアクティブディテクタ回路１６との
構成の違いは、まず、インバータ回路４０からの出力信
号とＺＢＢＵ信号との論理演算を行うためのＮＡＮＤ回
路４１と、その演算結果を反転させるためのインバータ
回路４２とを設けた点であり、インバータ回路４２から
の出力信号が、ＥＮＡＣＴ信号となる。従来技術では、
インバータ回路４０からの出力信号が、ＥＮＡＣＴ信号
であった。更に、ＺＲＡＳ２信号が、遅延回路３５に入
力されているのに対して、従来技術では、遅延回路に
は、ＺＲＡＳ２信号ではなく、ＺＲＡＳ信号が入力され
ていた。
構成の違いは、まず、インバータ回路４０からの出力信
号とＺＢＢＵ信号との論理演算を行うためのＮＡＮＤ回
路４１と、その演算結果を反転させるためのインバータ
回路４２とを設けた点であり、インバータ回路４２から
の出力信号が、ＥＮＡＣＴ信号となる。従来技術では、
インバータ回路４０からの出力信号が、ＥＮＡＣＴ信号
であった。更に、ＺＲＡＳ２信号が、遅延回路３５に入
力されているのに対して、従来技術では、遅延回路に
は、ＺＲＡＳ２信号ではなく、ＺＲＡＳ信号が入力され
ていた。
【００２８】アクティブディテクタ回路２２は、ノーマ
ルモード時に、ＥＮＤＥＴ信号の制御により、トランジ
スタ２９に印加されるＶｐｐ配線の電位をモニターし、
モニター結果に応じて、ＥＮＡＣＴ信号を生成する。ア
クティブディテクタ回路２２によるＶｐｐ配線の電位の
モニター動作は、Ｖｐｐ配線の電位が、予め設定された
検知レベルよりも高い場合には、Ｈレベルの信号をイン
バータ回路３４に出力する。トランスファーゲート回路
３７、インバータ回路３８、４０、ＮＡＮＤ回路４１お
よびインバータ回路４２を介して、ＬレベルのＥＮＡＣ
Ｔ信号が生成される。ＬレベルのＥＮＡＣＴ信号によ
り、アクティブポンプ回路２３は、Ｖｐｐ配線の電位昇
圧動作を行わない。Ｖｐｐ配線の電位が、検知レベルよ
りも低い場合には、インバータ回路３４に、Ｌレベルの
信号が入力される。トランスファーゲート回路３７、イ
ンバータ回路３８、４０、ＮＡＮＤ回路４１およびイン
バータ回路４２を介して、ＨレベルのＥＮＡＣＴ信号が
生成される。ＨレベルのＥＮＡＣＴ信号により、アクテ
ィブポンプ回路２３は、Ｖｐｐ配線に対するＶｐｐへの
電位昇圧動作を行う。ＺＢＢＵ信号は、Ｈレベルであ
る。ノーマルモード時には、ＺＢＢＵ信号はＨレベルで
あるので、インバータ回路４０からの出力信号のレベル
が、インバータ回路４２からのＥＮＡＣＴ信号のレベル
となる。
ルモード時に、ＥＮＤＥＴ信号の制御により、トランジ
スタ２９に印加されるＶｐｐ配線の電位をモニターし、
モニター結果に応じて、ＥＮＡＣＴ信号を生成する。ア
クティブディテクタ回路２２によるＶｐｐ配線の電位の
モニター動作は、Ｖｐｐ配線の電位が、予め設定された
検知レベルよりも高い場合には、Ｈレベルの信号をイン
バータ回路３４に出力する。トランスファーゲート回路
３７、インバータ回路３８、４０、ＮＡＮＤ回路４１お
よびインバータ回路４２を介して、ＬレベルのＥＮＡＣ
Ｔ信号が生成される。ＬレベルのＥＮＡＣＴ信号によ
り、アクティブポンプ回路２３は、Ｖｐｐ配線の電位昇
圧動作を行わない。Ｖｐｐ配線の電位が、検知レベルよ
りも低い場合には、インバータ回路３４に、Ｌレベルの
信号が入力される。トランスファーゲート回路３７、イ
ンバータ回路３８、４０、ＮＡＮＤ回路４１およびイン
バータ回路４２を介して、ＨレベルのＥＮＡＣＴ信号が
生成される。ＨレベルのＥＮＡＣＴ信号により、アクテ
ィブポンプ回路２３は、Ｖｐｐ配線に対するＶｐｐへの
電位昇圧動作を行う。ＺＢＢＵ信号は、Ｈレベルであ
る。ノーマルモード時には、ＺＢＢＵ信号はＨレベルで
あるので、インバータ回路４０からの出力信号のレベル
が、インバータ回路４２からのＥＮＡＣＴ信号のレベル
となる。
【００２９】セルフリフレッシュモード時に移り、ＺＢ
ＢＵ信号がＬレベルとなった後は、ＺＲＡＳ信号のレベ
ルによらず、ＺＲＡＳ２信号はＨレベルに固定される。
これにより、ＺＲＡＳ２信号により生成されるＥＮＤＥ
Ｔ信号は、Ｌレベルに固定され、セルフリフレッシュ期
間は、アクティブディテクタ回路２２は非活性状態とな
り、また、ＺＢＢＵ信号のＬレベルにより、アクティブ
ポンプ回路２３の活性化信号であるＥＮＡＣＴ信号もＬ
レベルに固定される。このように、セルフリフレッシュ
モード時には、アクティブディテクタ回路２２によるＨ
レベルのＥＮＡＣＴ信号の生成が禁止されるので、アク
ティブポンプ回路２３によるＶｐｐ配線に対する電位昇
圧動作は行われない。
ＢＵ信号がＬレベルとなった後は、ＺＲＡＳ信号のレベ
ルによらず、ＺＲＡＳ２信号はＨレベルに固定される。
これにより、ＺＲＡＳ２信号により生成されるＥＮＤＥ
Ｔ信号は、Ｌレベルに固定され、セルフリフレッシュ期
間は、アクティブディテクタ回路２２は非活性状態とな
り、また、ＺＢＢＵ信号のＬレベルにより、アクティブ
ポンプ回路２３の活性化信号であるＥＮＡＣＴ信号もＬ
レベルに固定される。このように、セルフリフレッシュ
モード時には、アクティブディテクタ回路２２によるＨ
レベルのＥＮＡＣＴ信号の生成が禁止されるので、アク
ティブポンプ回路２３によるＶｐｐ配線に対する電位昇
圧動作は行われない。
【００３０】図５は、アクティブポンプ回路２３の構成
を示した図である。４３は制御部、４４はポンプ部であ
る。制御部４３は、インバータ回路４５、４７およびＮ
ＡＮＤ回路４６から構成されている。インバータ回路４
５は、ＺＲＡＳ２信号の反転信号を生成する。ＮＡＮＤ
回路４６は、インバータ回路４５からの出力信号とＥＮ
ＡＣＴ信号との論理演算を行い、その結果をインバータ
回路４７へ出力する。ポンプ部４４は、インバータ回路
４７からのＨレベルの出力信号により、Ｖｐｐ配線の電
位をＶｐｐに昇圧するが、セルフリフレッシュモード時
には、ＺＲＡＳ２信号がＨレベル、ＥＮＡＣＴ信号がＬ
レベルであるため、Ｌレベルの出力信号が、インバータ
回路４７からポンプ部４４に出力されるので、アクティ
ブポンプ回路２３による電位昇圧動作が行われない。
を示した図である。４３は制御部、４４はポンプ部であ
る。制御部４３は、インバータ回路４５、４７およびＮ
ＡＮＤ回路４６から構成されている。インバータ回路４
５は、ＺＲＡＳ２信号の反転信号を生成する。ＮＡＮＤ
回路４６は、インバータ回路４５からの出力信号とＥＮ
ＡＣＴ信号との論理演算を行い、その結果をインバータ
回路４７へ出力する。ポンプ部４４は、インバータ回路
４７からのＨレベルの出力信号により、Ｖｐｐ配線の電
位をＶｐｐに昇圧するが、セルフリフレッシュモード時
には、ＺＲＡＳ２信号がＨレベル、ＥＮＡＣＴ信号がＬ
レベルであるため、Ｌレベルの出力信号が、インバータ
回路４７からポンプ部４４に出力されるので、アクティ
ブポンプ回路２３による電位昇圧動作が行われない。
【００３１】このように構成されたＤＲＡＭでは、制御
回路２１により、セルフリフレッシュモード時に、動作
不要なアクティブディテクタ回路２２およびアクティブ
ポンプ回路２３を非活性状態にしているので、Ｖｐｐ配
線に対するアクティブディテクタ回路２２によるモニタ
ー動作やアクティブポンプ回路２３による電位昇圧動作
が停止し、セルフリフレッシュモード時のアクティブデ
ィテクタ回路２２およびアクティブポンプ回路２３の各
動作による無駄な消費電流が無くなり、従来技術に比
べ、Ｖｐｐ発生回路２０の消費電流を低減させることが
できる。特に、セルフリフレッシュモード時に、消費電
流の大きいアクティブポンプ回路２３の電位昇圧動作を
停止させることは、Ｖｐｐ発生回路２０の消費電流を低
減させるのに効果的である。
回路２１により、セルフリフレッシュモード時に、動作
不要なアクティブディテクタ回路２２およびアクティブ
ポンプ回路２３を非活性状態にしているので、Ｖｐｐ配
線に対するアクティブディテクタ回路２２によるモニタ
ー動作やアクティブポンプ回路２３による電位昇圧動作
が停止し、セルフリフレッシュモード時のアクティブデ
ィテクタ回路２２およびアクティブポンプ回路２３の各
動作による無駄な消費電流が無くなり、従来技術に比
べ、Ｖｐｐ発生回路２０の消費電流を低減させることが
できる。特に、セルフリフレッシュモード時に、消費電
流の大きいアクティブポンプ回路２３の電位昇圧動作を
停止させることは、Ｖｐｐ発生回路２０の消費電流を低
減させるのに効果的である。
【００３２】更に、セルフリフレッシュモード時のアク
ティブディテクタ回路２２において、上述したように、
ＺＲＡＳ２信号により、ＥＮＤＥＴ信号がＬレベルに固
定されるので、トランジスタ３２、３３がオフ状態とな
り、ＺＲＡＳ信号に同期して動作していた従来技術に比
べ、アクティブディテクタ回路２２で発生する貫通電流
を抑えることができる。
ティブディテクタ回路２２において、上述したように、
ＺＲＡＳ２信号により、ＥＮＤＥＴ信号がＬレベルに固
定されるので、トランジスタ３２、３３がオフ状態とな
り、ＺＲＡＳ信号に同期して動作していた従来技術に比
べ、アクティブディテクタ回路２２で発生する貫通電流
を抑えることができる。
【００３３】更にまた、６４ＭビットＤＲＡＭでは、制
御回路２１を採用することにより、従来のＶｐｐ発生回
路１５で生じていた消費電流の約５０％の消費電流を低
減させることができる。
御回路２１を採用することにより、従来のＶｐｐ発生回
路１５で生じていた消費電流の約５０％の消費電流を低
減させることができる。
【００３４】
【発明の効果】以上のように、この発明によれば、制御
回路を備えることにより、セルフリフレッシュモード時
に、ＲＡＳ信号に同期した第１のポンプ回路の電位昇圧
動作が停止するので、Ｖｐｐ発生回路の消費電流を低減
させたＤＲＡＭを得ることができる。
回路を備えることにより、セルフリフレッシュモード時
に、ＲＡＳ信号に同期した第１のポンプ回路の電位昇圧
動作が停止するので、Ｖｐｐ発生回路の消費電流を低減
させたＤＲＡＭを得ることができる。
【００３５】また、制御回路を備えることにより、セル
フリフレッシュモード時に、更に、ＲＡＳ信号に同期し
たディテクタ回路のモニター動作も停止するので、Ｖｐ
ｐ発生回路の消費電流を低減させたＤＲＡＭを得ること
ができる。
フリフレッシュモード時に、更に、ＲＡＳ信号に同期し
たディテクタ回路のモニター動作も停止するので、Ｖｐ
ｐ発生回路の消費電流を低減させたＤＲＡＭを得ること
ができる。
【図１】 この発明におけるＤＲＡＭの構成を示す図で
ある。
ある。
【図２】 図１のＶｐｐ発生回路２０および制御回路２
１の構成を示した図である。
１の構成を示した図である。
【図３】 Ｖｐｐ発生回路２０および制御回路２１の動
作を説明するためのタイミングチャート図である。
作を説明するためのタイミングチャート図である。
【図４】 図２のアクティブディテクタ回路２２の構成
を示した図である。
を示した図である。
【図５】 図２のアクティブポンプ回路２３の構成を示
した図である。
した図である。
【図６】 従来のＤＲＡＭの構成を示した図である。
【図７】 図６のＶｐｐ発生回路１５の構成を示した図
である。
である。
【図８】 Ｖｐｐ発生回路１５の動作を説明するための
タイミングチャート図である。
タイミングチャート図である。
２０ Ｖｐｐ発生回路、 ２１ 制御回路、 ２２ ア
クティブディテクタ回路、 ２３ アクティブポンプ回
路、 ２４ スタンバイディテクタ回路、 ２５ スタ
ンバイポンプ回路、 ２６ インバータ回路、 ２７
ＮＯＲ回路、２８ インバータ回路、 ４１ ＮＡＮＤ
回路、 ４２ インバータ回路、 ４３ 制御部、 ４
４ ポンプ部、 ４５ インバータ回路、 ４６ ＮＡ
ＮＤ回路、 ４７ インバータ回路。
クティブディテクタ回路、 ２３ アクティブポンプ回
路、 ２４ スタンバイディテクタ回路、 ２５ スタ
ンバイポンプ回路、 ２６ インバータ回路、 ２７
ＮＯＲ回路、２８ インバータ回路、 ４１ ＮＡＮＤ
回路、 ４２ インバータ回路、 ４３ 制御部、 ４
４ ポンプ部、 ４５ インバータ回路、 ４６ ＮＡ
ＮＤ回路、 ４７ インバータ回路。
Claims (5)
- 【請求項１】 ノーマルモード時に、ＲＡＳ信号に同期
して、ワード線駆動用電位Ｖｐｐを保持するＶｐｐ配線
の電位をモニターするディテクタ回路と、前記ＲＡＳ信
号に同期して、前記ディテクタ回路のモニター結果に基
づいて、前記Ｖｐｐ配線の電位を前記ワード線駆動用電
位Ｖｐｐに昇圧させる第１のポンプ回路と、前記ＲＡＳ
信号に非同期に、前記Ｖｐｐ配線の電位を前記ワード線
駆動用電位Ｖｐｐに昇圧させる第２のポンプ回路とを有
するダイナミックアクセスメモリにおいて、 セルフリフレッシュモード時に、前記第１のポンプ回路
による前記Ｖｐｐ配線の電位昇圧動作を停止させる制御
回路を備えたことを特徴とするダイナミックアクセスメ
モリ。 - 【請求項２】 前記制御回路は、前記セルフリフレッシ
ュモード時に、前記ディテクタ回路による前記Ｖｐｐ配
線の電位のモニター動作を停止させることを特徴とする
請求項１記載のダイナミックアクセスメモリ。 - 【請求項３】 前記制御回路は、前記ディテクタ回路お
よび前記第１のポンプ回路に接続され、前記セルフリフ
レッシュモード時に、前記ノーマルモードから前記セル
フリフレッシュモードに移ったことを通知する第１の制
御信号を受け取り、前記ディテクタ回路のモニター動作
および前記第１のポンプ回路の電位昇圧動作をそれぞれ
停止させるための第２の制御信号を生成し、前記ディテ
クタ回路および前記第１のポンプ回路に出力することを
特徴とする請求項２記載のダイナミックアクセスメモ
リ。 - 【請求項４】 前記制御回路は、前記ノーマルモード時
には、前記ＲＡＳ信号を前記ディテクタ回路および前記
第１のポンプ回路に出力することを特徴とする請求項３
記載のダイナミックアクセスメモリ。 - 【請求項５】 前記ディテクタ回路は、前記セルフリフ
レッシュモード時に、前記第１の制御信号により、前記
第１のポンプ回路へのモニター結果の出力が禁止される
ことを特徴とする請求項４記載のダイナミックアクセス
メモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11020127A JP2000222878A (ja) | 1999-01-28 | 1999-01-28 | ダイナミックアクセスメモリ |
| US09/413,819 US20020009010A1 (en) | 1999-01-28 | 1999-10-07 | Dynamic random access memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11020127A JP2000222878A (ja) | 1999-01-28 | 1999-01-28 | ダイナミックアクセスメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000222878A true JP2000222878A (ja) | 2000-08-11 |
Family
ID=12018471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11020127A Pending JP2000222878A (ja) | 1999-01-28 | 1999-01-28 | ダイナミックアクセスメモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20020009010A1 (ja) |
| JP (1) | JP2000222878A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6853567B2 (en) | 2002-11-28 | 2005-02-08 | Hynix Semiconductor Inc. | Pumping voltage generator |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100521375B1 (ko) * | 2003-02-13 | 2005-10-12 | 삼성전자주식회사 | 동작 모드에 따라 데이터 재저장 시간을 가변시킬 수 있는반도체 메모리 장치 |
| US6862239B1 (en) | 2003-10-29 | 2005-03-01 | Taiwan Semiconductor Manufacturing Company, Limited | Circuit and method for self-refresh of DRAM cells through monitoring of cell leakage currents |
| US7035131B2 (en) * | 2004-05-06 | 2006-04-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Dynamic random access memory cell leakage current detector |
| US7177220B2 (en) * | 2004-05-07 | 2007-02-13 | Taiwan Semiconductor Manufacturing Co., Ltd | Refresh counter with dynamic tracking of process, voltage and temperature variation for semiconductor memory |
| US7235997B2 (en) * | 2004-07-14 | 2007-06-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | CMOS leakage current meter |
-
1999
- 1999-01-28 JP JP11020127A patent/JP2000222878A/ja active Pending
- 1999-10-07 US US09/413,819 patent/US20020009010A1/en not_active Abandoned
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6853567B2 (en) | 2002-11-28 | 2005-02-08 | Hynix Semiconductor Inc. | Pumping voltage generator |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020009010A1 (en) | 2002-01-24 |
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