CN112823389A - 半导体装置在深睡模式中执行刷新操作 - Google Patents

半导体装置在深睡模式中执行刷新操作 Download PDF

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Abstract

本文公开一种设备，所述设备包含：存储器单元阵列，其包含多个存储器单元；第一计数器电路，其被配置成在第一操作模式期间周期性地更新计数值；突发时钟生成器，其被配置成当所述计数值指示预定值时连续地生成突发脉冲预定次数；以及行地址控制电路，其被配置成响应于所述突发脉冲在所述存储器单元阵列上执行刷新操作。

Description

半导体装置在深睡模式中执行刷新操作
背景技术
当正在自刷新模式中操作DRAM时，响应于周期性生成的振荡器信号自动执行刷新操作。利用此操作，恢复保存在存储器单元阵列中的易失性数据。在自刷新模式中，因为包含在DRAM中的许多内部电路不被激活，所以DRAM的消耗电流较小。然而，在自刷新模式中，因为执行周期性刷新操作，所以刷新操作所需的电路维持处于激活状态。
发明内容
描述一种用于半导体装置在深睡模式中执行刷新操作的设备和方法。在本公开的一方面中，一种设备包含：存储器单元阵列，其包含多个存储器单元；以及第一计数器电路，其被配置成在第一操作模式期间周期性地更新计数值。所述设备进一步包含：突发时钟生成器，其被配置成当计数值指示预定值时连续地生成突发脉冲预定次数；以及行地址控制电路，其被配置成响应于突发脉冲而在存储器单元阵列上执行刷新操作。
在本公开的另一方面中，一种设备包含：存储器单元阵列，其包含多个存储器单元；以及刷新控制电路，其包含被配置成生成刷新地址的刷新计数器。所述设备进一步包含：行地址控制电路，其被配置成在由刷新地址指定的存储器单元中的至少一个上执行刷新操作；以及电压生成器，其被配置成基于外部电压生成内部电压。在第一操作模式中，刷新计数器被配置成在第一周期期间更新刷新地址预定次数，且被配置成在第二周期期间保持所述刷新地址。在第二操作模式中，刷新计数器被配置成周期性地更新刷新地址。电压生成器被配置成在第一操作模式中的第二周期期间停止生成内部电压。
在本公开的另一方面中，一种设备包含被配置成周期性地更新计数值的第一电路，且包含第二电路，所述第二电路被配置成当计数值达到预定值之后流逝了预定时间时激活开始信号。所述设备进一步包含第三电路，其被配置成响应于开始信号连续地生成突发脉冲预定次数。所述预定次数是与预定值相同的值。
附图说明
图1是根据本公开的实施例的半导体装置的框图。
图2是被供应到存储器单元阵列、阵列电路和外围电路的内部电位的解释性图式。
图3是展示数据保持是否需要相应内部电位以及刷新操作是否需要相应内部电位的图式。
图4是用于阐释当半导体装置进入深睡模式时的操作的流程图。
图5是展示刷新控制电路的配置的电路图。
图6和7是用于阐释刷新控制电路的操作的时序图。
图8是生成内部电位的电路的电路图。
图9是展示图8中展示的电路的电路操作的波形图。
具体实施方式
下文将参考附图来详细解释本发明的各种实施例。以下详细描述参考附图，附图借助于说明展示其中可以实践本发明的特定方面和实施例。这些实施例经充分详细描述以使所属领域的技术人员能够实践本发明。在不脱离本发明的范围的情况下，可以利用其它实施例并且可以做出结构、逻辑和电气方面的改变。本文所公开的各种实施例不一定相互排斥，因为一些所公开的实施例可与一或多个其它所公开的实施例组合以形成新的实施例。
图1是根据本公开的实施例的半导体装置的框图。举例来说，半导体装置10可以是并入在单个半导体芯片中的LPDDR4 SDRAM。半导体装置10可实施于例如存储器模块衬底或母板等外部衬底上。如图1所示，半导体装置10包含存储器单元阵列11。存储器单元阵列11中的每一个包含多个字线WL、多个位线BL，以及布置在字线WL与位线BL的交叉点处的多个存储器单元MC。字线WL的选择由行地址控制电路12作出，且位线BL的选择由列解码器13作出。感测放大器14连接到相应位线BL和本地I/O线对LIOT/B。本地I/O线对LIOT/B经由充当开关的转移栅极15连接到主I/O线对MIOT/B。字线WL由字驱动器16激活。
包含在半导体装置10中的多个外部端子分别包含命令地址端子21、时钟端子22、数据端子23、数据掩码端子24和电源端子25到29。数据端子23连接到I/O电路18。
命令地址信号CA被供应到命令地址端子21。在被供应到命令地址端子21的命令地址信号CA当中，与地址相关的信号经由命令地址输入电路31传递到地址解码器32，且与命令相关的信号经由命令地址输入电路31传递到命令控制电路33。地址解码器32对地址信号进行解码以生成行地址XADD和列地址YADD。行地址XADD被供应到行地址控制电路12，且列地址YADD被供应到列解码器13。在命令地址信号CA当中，时钟启用信号CKE被供应到内部时钟生成器35。
当发布活动命令时，命令控制电路33激活活动信号ACT，且当发布读取命令或写入命令时，命令控制电路33激活读取/写入信号R/W。当在发布活动命令之后发布读取命令时，从存储器单元阵列11读取读取数据。从存储器单元阵列11读取的读取数据经由读取放大器17传递到I/O电路18，且从数据端子23输出到外部。
互补外部时钟信号CK和/CK被供应到时钟端子22。互补外部时钟信号CK和/CK输入到时钟输入电路34。时钟输入电路34基于互补外部时钟信号CK和/CK生成内部时钟信号ICLK。将内部时钟信号ICLK至少供应到命令控制电路33和内部时钟生成器35。内部时钟生成器35由(例如)时钟启用信号CKE激活，且基于内部时钟信号ICLK生成内部时钟信号LCLK。内部时钟信号LCLK被供应到I/O电路18。当执行读取操作时，将内部时钟信号LCLK用作定时信号以限定从数据端子23输出读取数据DQ的定时。当执行写入操作时，将写入数据从外部输入到数据端子23。当执行写入操作时，可容许将数据掩码信号DM从外部输入到数据掩码端子24。
分别将电位VDD1、VDD2和VSS供应到电源端子25到27。这些电位VDD1、VDD2和VSS被供应到电压生成器36。电压生成器36基于电位VDD1、VDD2和VSS生成随后描述的不同类型的内部电位。
电位VDDQ和VSSQ分别从电源端子28和29供应到I/O电路18。将专用电位VDDQ和VSSQ分配到I/O电路18以免致使由I/O电路18生成的电源噪声传播到其它电路块。
半导体装置10还包含刷新控制电路37。自动刷新信号AREF、自刷新进入信号SELF_en、自刷新退出信号SELF_ex、深睡模式进入信号DSM_en和深睡模式退出信号DSM_ex从命令控制电路33供应到刷新控制电路37。当激活自动刷新信号AREF时，执行自动刷新操作。当激活自刷新进入信号SELF_en时，半导体装置10进入自刷新模式，且当激活自刷新退出信号SELF_ex时，半导体装置10从自刷新模式转变到正常操作模式。当激活深睡模式进入信号DSM_en时，半导体装置10进入深睡模式，且当激活深睡模式退出信号DSM_ex时，半导体装置10从深睡模式转变到自刷新模式。深睡模式是一种消耗功率甚至低于自刷新模式中的消耗功率的操作模式。从深睡模式转变到自刷新模式花费相对长的时间(例如，200μs)。
当半导体装置10进入深睡模式时，周期性地激活功率控制信号IGOFF。当激活功率控制信号IGOFF时，电压生成器36停止生成内部电压电位的一部分。
如图2所示，包含在半导体装置10中的电路可分类成存储器单元阵列41、阵列电路42和外围电路43。电压生成器36将内部电位VCCP供应到存储器单元阵列41。内部电位VCCP是使字线WL升压所需的电位。电压生成器36将内部电位VCCP、VDRV、VEQ、VGIDL、VYSPP和VYS供应到阵列电路42。内部电位VDRV是不激活字线WL所需的电位。内部电位VEQ是使位线BL均衡所需的电位。内部电位VGIDL是稍微低于内部电位VCCP的电位。内部电位VYSPP是生成内部电位VYS所需的电位，且内部电位VYS是操作列开关所需的电位。电压生成器36将内部电位VCCP和内部电位VDLP供应到外围电路43。内部电位VDLP是操作延迟电路所需的电位。
图3展示数据保持是否需要相应内部电位以及刷新操作是否需要相应内部电位。如图3所示，内部电位VNWL、VBB、VPLT、VBLP和VNSG是数据保持所需的内部电位。此外，内部电位VCCP、VNWL、VBB、VDRV、VEQ、VGIDL、VPLT、VBLP、VARY、VDLP和VNSG是刷新操作所需的内部电位。当半导体装置10处于自刷新模式时，刷新操作所需的所有内部电位由电压生成器36生成。然而，当半导体装置10进入深睡模式时，电压生成器36停止生成刷新操作所需的内部电位的一部分或降低其电平。确切地说，当半导体装置10进入深睡模式时，电压生成器36停止生成内部电位VDRV、VEQ、VGIDL、VYSPP、VDLP和VYS，且将内部电位VCCP的电平从3.1伏降低到2.5伏。内部电位VDRV和VGIDL箝位到外部电位VDD1，且内部电位VEQ、VYSPP、VDLP和VYS箝位到外部电位VDD2。即使当半导体装置10进入深睡模式时，也继续生成其它内部电位VNWL、VBB、VPLT、VBLP、VARY和VNSG，且维持其目标电平。
图4是用于阐释当半导体装置10进入深睡模式时的操作的流程图。首先，当半导体装置10进入深睡模式(S1)时，停止上文描述的预定内部电位的生成，且停止正生成的内部电位的电平并将其箝位到外部电位VDD1或VDD2(S2)。随后，在不执行任何刷新操作的情况下，执行周期性的计数操作(S3)。随后，当任何深睡模式退出命令尚未发生(S4：N)且计数值达到预定值(S5)时，激活电压生成器36且重新开始先前已经箝位到外部电位VDD1或VDD2的内部电位的生成(S6)，且接着执行刷新操作(S7)。刷新操作执行的次数由预定计数值确定。当刷新操作执行了预定次数时，再次停止内部电位的生成，且再次停止正生成的内部电位的电平并将其箝位到外部电位VDD1或VDD2(S2)。重复上文描述的操作直至发布深睡模式退出命令。当深睡模式退出命令发生(S4：Y)时，将刷新操作执行等于当前计数值的次数(S8)，且接着深睡模式结束。
如图5所示，刷新控制电路37包含：RS锁存器电路51，其在接收到自刷新进入信号SELF_en和自刷新退出信号SELF_ex后生成自刷新模式状态信号SSRS；以及RS锁存器电路52，其在接收到深睡模式进入信号DSM_en和深睡模式退出信号DSM_ex后生成深睡模式状态信号SDSS。在其中半导体装置10处于自刷新模式的周期期间在高电平下激活自刷新模式状态信号SSRS。在其中半导体装置10处于深睡模式的周期期间在高电平下激活深睡模式状态信号SDSS。
深睡模式状态信号SDSS输入到RS锁存器电路53的输入节点中的一个。AND门电路61的输出信号输入到RS锁存器电路53的输入节点中的另一个。从RS锁存器电路53输出的深睡模式选择信号SDSBS输入到刷新计数器71。在其中在高电平下激活深睡模式选择信号SDSBS的周期期间，刷新计数器71响应于突发脉冲信号BP来更新刷新地址R_ADD，且激活刷新信号REF。刷新地址R_ADD和刷新信号REF被供应到图1中展示的行地址控制电路12。当激活刷新信号REF时，行地址控制电路12选择由刷新地址R_ADD指示的字线WL且刷新连接到选定子线WL的存储器单元MC。
自刷新模式状态信号SSRS和深睡模式选择信号SDSBS输入到AND门电路62。从AND门电路62输出的自刷新模式选择信号SDSSRS输入到刷新计数器71。在其中在高电平下激活自刷新模式选择信号SDSSRS的周期期间，刷新计数器71响应于自刷新脉冲信号SRFDMR来更新刷新地址R_ADD且激活刷新信号REF。自刷新脉冲信号SRFDMR是由振荡器电路72周期性地激活的振荡器信号SRFDM已经通过AND电路73的信号。在其中激活自刷新模式选择信号SDSSRS的周期期间，AND电路73输出振荡器信号SRFDM作为自刷新脉冲信号SRFDMR。
当自刷新模式选择信号SDSSRS和深睡模式选择信号SDSBS在低电平下均不激活时，刷新计数器71响应于自动刷新信号AREF来更新刷新地址R_ADD并激活刷新信号REF。
刷新控制电路37进一步包含计数器电路74和75以及突发时钟生成器76。计数器电路74由深睡模式选择信号SDSBS激活且对自刷新脉冲信号SRFDMR进行计数。在当前实施例中，计数器电路74的最大计数值为512，且当计数器电路74的计数值达到最大值时，激活脉冲信号SREF512_ex。将脉冲信号SREF512_ex反馈给计数器电路74。当激活脉冲信号SREF512_ex时，计数器电路74的计数值复位到0(零)。
脉冲信号SREF512_ex被供应到计数器电路75。当激活脉冲信号SREF512_ex或结束信号END之后已经流逝了预定时间时，计数器电路75激活突发开始信号BST。自从激活脉冲信号SREF512_ex或结束信号END直至激活突发开始信号BST的预定时间是(例如)100μs。此预定时间基于电压生成器36致使内部电位返回到预定电平所需的时间来设定。也就是说，在电压生成器36已经停止生成预定内部电位的状态中，电压生成器36重新开始预定内部电位的生成。在此情况下，如果预定内部电位返回到预定电平所需的时间为100μs，则由计数器电路75限定的预定时间为100μs已足够。
突发开始信号BST输入到突发时钟生成器76。突发时钟生成器76响应于突发开始信号BST。在断言突发开始信号BST之后，计数器电路74的计数值BCNT接着连续地重复地对突发脉冲信号BP进行脉冲控制，其次数等于计数值BCNT。在此情况下，当突发开始信号BST是响应于脉冲信号SREF512_ex的信号时，突发时钟生成器76中待采取的计数值BCNT的值为计数器电路74的最大值，即，512。另一方面，当突发开始信号BST是响应于结束信号END的信号时，突发时钟生成器76中待采取的计数值BCNT的值是激活深睡模式退出信号DSM_ex的时间点处计数器电路74的计数值。当突发脉冲信号BP的输出完成时，突发时钟生成器76激活突发结束信号REFCMAX。
突发结束信号REFCMAX和深睡模式状态信号SDSS输入到AND门电路61。相应地，在深睡模式状态信号SDSS不被激活之后，从RS锁存器电路53输出的深睡模式选择信号SDSBS的激活周期延长至激活突发结束信号REFCMAX的时间点。
突发结束信号REFCMAX和脉冲信号SREF512_ex输入到RS锁存器电路54。相应地，从RS锁存器电路54输出的控制信号SDSBCS在自从激活脉冲信号SREF512_ex直至激活突发结束信号REFCMAX的周期期间变为高电平。控制信号SDSBCS和深睡模式状态信号SDSS输入到AND门电路63。相应地，除自从激活脉冲信号SREF512_ex直至激活突发结束信号REFCMAX的周期外，在其中在高电平下激活深睡模式状态信号SDSS的周期期间，从AND门电路63输出的功率控制信号IGOFF始终处于高电平。当在高电平下激活功率控制信号IGOFF时，图1中展示的电压生成器36的一部分不被激活，且停止预定内部电位的生成。
图6和7是用于阐释刷新控制电路37的操作的时序图。图6展示以下情况中的操作：在深睡模式中，当正执行刷新操作时发布深睡模式的退出命令；且图7展示以下情况中的操作：在深睡模式中，在其中不执行任何刷新操作的周期期间发布深睡模式的退出命令。
在图6中所展示的实例中，半导体装置10在时间t11处进入自刷新模式，且在时间t19处退出自刷新模式。此外，半导体装置10在时间t12处进入深睡模式，且在时间t18处退出深睡模式。因此，半导体装置10在从时间t11到时间t12的周期以及从时间t18到时间t19的周期期间在自刷新模式中操作，且在从时间t12到时间t18的周期期间在深睡模式中操作。
首先，当在时间t11处发布自刷新模式的进入命令时，自刷新模式状态信号SSRS和自刷新模式选择信号SDSSRS移位到高电平。相应地，刷新计数器71响应于自刷新脉冲信号SRFDMR来更新刷新地址R_ADD并激活刷新信号REF。也就是说，执行正常自刷新操作。
接下来，当在时间t12处发布深睡模式的进入命令时，深睡模式状态信号SDSS和深睡模式选择信号SDSBS移位到高电平，且自刷新模式选择信号SDSSRS移位到低电平。相应地，刷新计数器71响应于突发脉冲信号BP来更新刷新地址R_ADD并激活刷新信号REF。也就是说，执行深睡模式中的自刷新操作。
当半导体装置10进入深睡模式时，在高电平下激活功率控制信号IGOFF，且停止电压生成器36生成预定内部电位。相应地，半导体装置10的电流消耗变得小于当其处于自刷新模式时的电流消耗。当半导体装置10进入深睡模式时，开始计数器电路74对自刷新脉冲信号SRFDMR的计数操作。自刷新脉冲信号SRFDMR的生成循环可以是固定的或可根据环境温度改变。当计数器电路74的计数操作推进且计数值在时间t13处达到最大值(＝512)时，激活脉冲信号SREF512_ex。自从计数器电路74已经开始计数操作直至计数值达到最大值(＝512)的周期为(例如)25℃下24.4ms，且为(例如)85℃下3.66ms。当激活脉冲信号SREF512_ex时，控制信号SDSBCS移位到高电平，且响应于此，功率控制信号IGOFF移位到低电平。因此，重新开始电压生成器36所进行的预定内部电位的生成操作。电压生成器36使预定内部电位电平稳定需要预定时间(例如100μs)。当激活脉冲信号SREF512_ex时，开始计数器电路75的计数操作，且在预定时间(例如100μs)已经流逝之后，在时间t14处激活突发开始信号BST。因此，在激活突发开始信号BST的定时处，内部电位的电平已经稳定。
当激活突发开始信号BST时，开始突发时钟生成器76对突发脉冲信号BP的输出。对突发脉冲信号BP进行脉冲控制的次数等于计数器电路74的计数值BCNT的数目，且在此实例中为512次。举例来说，突发脉冲信号BP的输出间隔为200ns。在此情况下，突发时钟生成器76输出突发脉冲信号BP 512次所需的时间为近似102μs。相应地，在正常自刷新模式中，立即执行周期性地(例如每隔47.6μs)执行的刷新操作512次。当突发脉冲信号BP的输出在时间t15处结束时，激活突发结束信号REFCMAX，且功率控制信号IGOFF再次移位到高电平。因此，半导体装置10的电流消耗再次显著减小。当半导体装置10处于深睡模式时，重复地执行上文描述的操作。以此方式，当半导体装置10处于深睡模式时，密集地执行512个刷新操作，且仅在执行刷新操作的周期内生成刷新操作所需的内部电位，且在不执行刷新操作的周期期间，停止刷新操作所需的内部电位的生成。相应地，相比于半导体装置10处于正常自刷新模式的情况，其电流消耗可减少更多。
在图6中所展示的实例中，计数器电路74的计数值在时间t16处再次达到最大值(＝512)，且响应于此，执行密集的刷新操作。虽然在时间t18处完成此刷新操作，但在图6所示的实例中，在正执行刷新操作的时间t17处，发布深睡模式的退出命令。响应于此，深睡模式状态信号SDSS立即移位到低电平；然而，深睡模式选择信号SDSBS的电平的移位搁置直至激活突发结束信号REFCMAX的时间t18。相应地，半导体装置10不立即退出深睡模式，且其在完成512个刷新操作后移位到自刷新模式。随后，当在时间t19处发布自刷新模式的退出命令时，半导体装置10从自刷新模式移位到正常操作模式。
在图7中所展示的实例中，半导体装置10在时间t20处进入自刷新模式，且在时间t29处退出自刷新模式。此外，半导体装置10在时间t21处进入深睡模式，且在时间t28处退出深睡模式。因此，半导体装置10在从时间t20到时间t21的周期以及从时间t28到时间t29的周期期间在自刷新模式中操作，且在从时间t21到时间t28的周期期间在深睡模式中操作。
半导体装置10进入自刷新模式以及进入深睡模式的方式与参考图6描述的方式相同，且因此省略其多余的描述。在图7中所展示的实例中，在从时间t22到时间t23的周期以及从时间t24到时间t25的周期期间，执行密集的刷新操作。在从时间t21到时间t22的周期和从时间t23到时间t24的周期期间，停止生成预定内部电位，且消耗电流减小。在停止生成内部电位的时间t26处，发布深睡模式的退出命令。响应于此，激活结束信号END，且开始计数器电路75的计数操作。随后，在预定时间(例如100μs)已经流逝之后，在时间t27处激活突发开始信号BST。
当激活突发开始信号BST时，开始突发时钟生成器76对突发脉冲信号BP的输出。突发脉冲信号BP被输出的次数与计数器电路74的计数值BCNT的数目相同，且其在此实例中为N(<512)次。当在时间t28处结束突发脉冲信号BP的输出时，激活突发结束信号REFCMAX。响应于此，深睡模式选择信号SDSBS移位到低电平，且自刷新模式选择信号SDSSRS移位到高电平。相应地，半导体装置10从深睡模式移位到自刷新模式。随后，当在时间t29处发布自刷新模式的退出命令时，半导体装置10从自刷新模式移位到正常操作模式。
以此方式，当在其中停止生成预定内部电位的周期期间发布深睡模式的退出命令时，半导体装置10在执行刷新操作与计数器电路74的当前计数值BCNT的数目相同的次数之后退出深睡模式。也就是说，当半导体装置10退出深睡模式时立即执行未处理的刷新操作。相应地，半导体装置10可在不留下任何未处理的刷新操作的情况下退出深睡模式。
图8是生成内部电位VDRV的电路80的电路图。图9是展示电路80的电路操作的波形图。在图9所示的实例中，功率控制信号IGOFF在时间t31和t33处从低电平移位到高电平，且功率控制信号IGOFF在时间t32和t34处从高电平移位到低电平。由生成器81生成内部电位VDRV。生成器81包含检测内部电位VDRV的电平的检测电路82，和执行升压操作的泵电路83。生成器81将内部电位VDRV的电平控制为预定电平。功率控制信号IGOFF输入到生成器81，且当功率控制信号IGOFF在时间t31和t33处变为高电平时停止内部电位VDRV的生成操作。当生成器81停止内部电位VDRV的生成操作时，内部电位VDRV的电平降低。通过比较器84将内部电位VDRV的电平与外部电位VDD1进行比较，且当内部电位VDRV的电平变得低于外部电位VDD1的电平时，锁存信号LatCLK反转到高电平。当锁存信号LatCLK反转到高电平时，从锁存器电路85输出的箝位信号ClampEn变为高电平。相应地，激活箝位电路86，且内部电位VDRV箝位到外部电位VDD1。当箝位信号ClampEn变为高电平时，比较器84停止比较操作，借此减少消耗电流。此外，箝位信号ClampEn反馈给NOR电路87。相应地，当箝位信号ClampEn变为高电平时，锁存信号LatCLK固定在低电平。当锁存信号LatCLK变为低电平时，锁存器电路85执行锁存操作，借此将箝位信号ClampEn固定到高电平。
当功率控制信号IGOFF在时间t32和t34处变为低电平时，生成器81重新开始内部电位VDRV的生成操作以为刷新操作做准备。同时，从锁存器电路85输出的箝位信号ClampEn被设定为低电平。因此，再次激活比较器84和NOR电路87，且功率控制信号IGOFF变为准备好进行控制，这在功率控制信号IGOFF下一次移位到高电平时执行。
图8中展示的电路80使用在不激活生成器81的时间处将升高的内部电位VDRV箝位到外部电位VDD1或VDD2的方法。因为NMOS晶体管将归因于晶体管源极端子升至VDD1而充当不良开关，所以箝位电路86使用PMOS晶体管88作为开关。当箝位信号ClampEn处于高电平时，PMOS晶体管88将浮动状态中的VDRV节点连接到外部电位VDD1。因为内部电位VDRV被设定为比外部电位VDD1高的电平，所以在正常状态中，PMOS晶体管88的衬底电位不可设定为VDD1。同时，当晶体管88的衬底电位设定为VDRV时，如果停止由生成器81生成内部电位VDRV，则晶体管88的衬底电位变为浮动状态，使得无法保证过多泄漏电流的移除。因此，通过从互不相同的电源供应连接到外部电位VDD1的PMOS晶体管89的栅极电位和连接到内部电位VDRV的PMOS晶体管90的栅极电位，生成晶体管88的衬底电位。相应地，当建立VDRV>VDD1时，晶体管88的衬底电位变为VDRV，且当建立VDRV<VDD1时，晶体管88的衬底电位变为VDD1。
尽管已经在某些优选实施例和实例的上下文中公开了本发明，但是所属领域的技术人员应理解，本发明延伸超出具体公开的实施例到其它替代实施例和/或本发明以及其显而易见的修改和等效物的使用。另外，基于本公开，在本发明的范围内的其它修改对于所属领域的技术人员来说将是显而易见的。还预期可进行实施例的特定特征和方面的各种组合或子组合，并仍然落入本发明的范围内。应理解，所公开实施例的各种特征和方面可彼此组合或替代彼此以便形成本发明的变化模式。因此，希望本文中所公开的本发明的至少一些的范围不应受上文所描述的特定的公开的实施例的限制。

Claims (20)

1.一种设备，其包括：
存储器单元阵列，其包含多个存储器单元；
第一计数器电路，其被配置成在第一操作模式期间周期性地更新计数值；
突发时钟生成器，其被配置成当所述计数值指示预定值时连续地生成突发脉冲预定次数；以及
行地址控制电路，其被配置成响应于所述突发脉冲而在所述存储器单元阵列上执行刷新操作。
2.根据权利要求1所述的设备，其进一步包括被配置成周期性地激活振荡器脉冲的振荡器电路，
其中所述第一计数器电路被配置成在所述第一操作模式期间响应于所述振荡器脉冲而更新所述计数值。
3.根据权利要求2所述的设备，其中所述行地址控制电路被配置成在第二操作模式期间响应于所述振荡器脉冲而在所述存储器单元阵列上执行所述刷新操作。
4.根据权利要求1所述的设备，其进一步包括电压生成器，所述电压生成器被配置成基于外部电压生成至少供应到所述行地址控制电路的内部电压，
其中所述电压生成器被配置成在所述第一操作模式中将所述内部电压箝位到所述外部电压直至所述计数值达到所述预定值。
5.根据权利要求4所述的设备，其进一步包括第二计数器电路，所述第二计数器电路被配置成在所述计数值指示所述预定值之后流逝了预定时间时激活所述突发时钟生成器。
6.根据权利要求5所述的设备，其中所述电压生成器被配置成从所述突发时钟生成器完成生成所述突发脉冲预定次数时到所述计数值指示所述预定值时将所述内部电压箝位到所述外部电压。
7.根据权利要求3所述的设备，其中所述突发时钟生成器被配置成即使当激活所述突发时钟生成器时操作模式从所述第一操作模式改变到所述第二操作模式，也生成所述突发脉冲所述预定次数。
8.根据权利要求7所述的设备，其中所述预定次数是与所述预定值相同的值。
9.根据权利要求3所述的设备，其中所述突发时钟生成器被配置成在当解除激活所述突发时钟生成器时操作模式从所述第一操作模式改变到所述第二操作模式的情况下，生成所述突发脉冲多次，少于所述预定次数。
10.根据权利要求9所述的设备，其中所述多次是与所述操作模式从所述第一操作模式改变到所述第二操作模式的时间处的所述计数值相同的值。
11.一种设备，其包括：
存储器单元阵列，其包含多个存储器单元；
刷新控制电路，其包含被配置成生成刷新地址的刷新计数器；
行地址控制电路，其被配置成在由所述刷新地址指定的所述存储器单元中的至少一个上执行刷新操作；以及
电压生成器，其被配置成基于外部电压生成内部电压，
其中在第一操作模式中，所述刷新计数器被配置成在第一周期期间更新所述刷新地址预定次数，且被配置成在第二周期期间保持所述刷新地址，
其中在第二操作模式中，所述刷新计数器被配置成周期性地更新所述刷新地址，且
其中所述电压生成器被配置成在所述第一操作模式中的所述第二周期期间停止生成所述内部电压。
12.根据权利要求11所述的设备，其中所述电压生成器被配置成在所述第一操作模式中的所述第二周期期间将所述内部电压箝位到所述外部电压。
13.根据权利要求11所述的设备，其中所述第一周期和所述第二周期在所述第一操作模式中交替地呈现。
14.根据权利要求11所述的设备，
其中所述刷新控制电路进一步包含：
振荡器电路，其被配置成周期性地激活振荡器脉冲；以及
第一计数器电路，其被配置成在所述第一操作模式期间响应于所述振荡器脉冲而更新计数值，且
其中当所述计数值达到预定值时，所述第二周期结束。
15.根据权利要求14所述的设备，在所述第二操作模式期间响应于所述振荡器脉冲执行所述刷新操作。
16.一种设备，其包括：
第一电路，其被配置成周期性地更新计数值；
第二电路，其被配置成在所述计数值达到预定值之后流逝了预定时间时激活开始信号；以及
第三电路，其被配置成响应于所述开始信号连续地生成突发脉冲预定次数，
其中所述预定次数是与所述预定值相同的值。
17.根据权利要求16所述的设备，其进一步包括被配置成基于外部电压生成内部电压的电压生成器，
其中所述电压生成器被配置成停止生成所述内部电压直至所述计数值达到所述预定值。
18.根据权利要求17所述的设备，其中所述电压生成器被配置成当所述计数值达到所述预定值时开始生成所述内部电压。
19.根据权利要求18所述的设备，其中所述电压生成器被配置成在所述第三电路生成所述突发脉冲所述预定次数之后停止生成所述内部电压。
20.根据权利要求16所述的设备，其中所述电压生成器被配置成当所述电压生成器停止生成所述内部电压时将所述内部电压箝位到所述外部电压。
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