KR20210059789A - 딥 슬립 모드에서 리프레시 동작을 수행하는 반도체 디바이스 - Google Patents

딥 슬립 모드에서 리프레시 동작을 수행하는 반도체 디바이스 Download PDF

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요시노리 마쯔이
기요히로 후루따니
다까히꼬 후끼아게
기-준 남
존 디. 포터
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Abstract

본 명세서에 개시된 장치는, 복수의 메모리 셀을 포함하는 메모리 셀 어레이, 제1 동작 모드 동안 카운트 값을 주기적으로 업데이트하도록 구성된 제1 카운터 회로, 카운트 값이 미리 결정된 값을 나타낼 때에 미리 결정된 횟수만큼 버스트 펄스를 연속적으로 생성하도록 구성된 버스트 클록 생성기, 및 버스트 펄스에 응답하여 메모리 셀 어레이에 대해 리프레시 동작을 수행하도록 구성된 행 어드레스 제어 회로를 포함한다.

Description

딥 슬립 모드에서 리프레시 동작을 수행하는 반도체 디바이스
DRAM이 셀프 리프레시 모드(self-refresh mode)에서 동작될 때, 리프레시 동작은 주기적으로 생성되는 발진기 신호에 응답하여 자동으로 수행된다. 이 동작에 따라, 메모리 셀 어레이 내에 보유된 휘발성 데이터가 복원된다. 셀프 리프레시 모드에서는, DRAM에 포함된 많은 내부 회로가 비활성화되기 때문에, DRAM의 소비 전류가 작다. 그러나, 셀프 리프레시 모드에서는, 주기적인 리프레시 동작이 수행되기 때문에, 리프레시 동작에 필요한 회로가 활성화된 상태로 유지된다.
딥 슬립 모드에서 리프레시 동작을 수행하는 반도체 디바이스를 위한 장치 및 방법이 설명된다. 본 개시의 일 양태에서, 장치는 복수의 메모리 셀을 포함하는 메모리 셀 어레이 및 제1 동작 모드 동안 카운트 값을 주기적으로 업데이트하도록 구성된 제1 카운터 회로를 포함한다. 상기 장치는 카운트 값이 미리 결정된 값을 나타낼 때에 미리 결정된 횟수만큼 버스트 펄스를 연속적으로 생성하도록 구성된 버스트 클록 생성기, 및 버스트 펄스에 응답하여 메모리 셀 어레이에 대해 리프레시 동작을 수행하도록 구성된 행 어드레스 제어 회로(row address control circuit)를 더 포함한다.
본 개시의 다른 양태에서, 장치는 복수의 메모리 셀을 포함하는 메모리 셀 어레이 및 리프레시 어드레스를 생성하도록 구성된 리프레시 카운터를 포함하는 리프레시 제어 회로를 포함한다. 상기 장치는 리프레시 어드레스에 의해 지정된 메모리 셀 중 적어도 하나에 대해 리프레시 동작을 수행하도록 구성된 행 어드레스 제어 회로, 및 외부 전압에 기초하여 내부 전압을 생성하도록 구성된 전압 생성기를 더 포함한다. 제1 동작 모드에서, 리프레시 카운터는 제1 기간 동안 미리 결정된 횟수만큼 리프레시 어드레스를 업데이트하도록 구성되고 제2 기간 동안 리프레시 어드레스를 보유하도록 구성된다. 제2 동작 모드에서, 리프레시 카운터는 리프레시 어드레스를 주기적으로 업데이트하도록 구성된다. 전압 생성기는 제1 동작 모드에서 제2 기간 동안 내부 전압을 생성하는 것을 정지하도록 구성된다.
본 개시의 다른 양태에서, 장치는 카운트 값을 주기적으로 업데이트하도록 구성된 제1 회로를 포함하고, 카운트 값이 미리 결정된 값에 도달한 후 미리 결정된 시간이 경과될 때에 시작 신호를 활성화하도록 구성된 제2 회로를 포함한다. 상기 장치는 시작 신호에 응답하여 미리 결정된 횟수만큼 버스트 펄스를 연속적으로 생성하도록 구성된 제3 회로를 더 포함한다. 미리 결정된 횟수는 미리 결정된 값과 동일한 값이다.
도 1은 본 개시의 일 실시형태에 따른 반도체 디바이스의 블록도이다.
도 2는 메모리 셀 어레이, 어레이 회로 및 주변 회로에 공급되는 내부 전위의 설명도이다.
도 3은 각각의 내부 전위가 데이터 보존에 필요한지의 여부, 및 각각의 내부 전위가 리프레시 동작에 필요한지의 여부를 나타내는 도면이다.
도 4는 반도체 디바이스가 딥 슬립 모드에 진입할 때의 동작을 설명하기 위한 흐름도이다.
도 5는 리프레시 제어 회로의 구성을 나타내는 회로도이다.
도 6 및 도 7은 리프레시 제어 회로의 동작을 설명하기 위한 타이밍 차트이다.
도 8은 내부 전위를 생성하는 회로의 회로도이다.
도 9는 도 8에 나타낸 회로의 회로 동작을 나타내는 파형도이다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시형태를 상세하게 설명할 것이다. 이하의 상세한 설명은 본 발명이 실시될 수 있는 특정 양태 및 실시형태를 예시로서 나타내는 첨부 도면을 참조한다. 이들 실시형태는 당업자가 본 발명을 실시할 수 있도록 충분히 상세하게 설명된다. 본 발명의 범위를 벗어나지 않고 다른 실시형태들이 이용될 수 있고, 구조적, 논리적 및 전기적 변화가 이루어질 수 있다. 일부 개시된 실시형태가 새로운 실시형태를 형성하기 위해 하나 이상의 개시된 다른 실시형태와 조합될 수 있으므로, 본 명세서에 개시된 다양한 실시형태가 상호 배타적일 필요는 없다.
도 1은 본 개시의 일 실시형태에 따른 반도체 디바이스의 블록도이다. 예를 들어, 반도체 디바이스(10)는 싱글 반도체 칩에 통합된 LPDDR4 SDRAM일 수 있다. 반도체 디바이스(10)는 메모리 모듈 기판 또는 마더보드와 같은 외부 기판 상에 구현될 수 있다. 도 1에 나타낸 바와 같이, 반도체 디바이스(10)는 메모리 셀 어레이(11)를 포함한다. 메모리 셀 어레이(11) 각각은 복수의 워드 라인(WL), 복수의 비트 라인(BL), 및 복수의 워드 라인(WL)과 복수의 비트 라인(BL)의 교차점에 제공된 복수의 메모리 셀(MC)을 포함한다. 워드 라인(WL)의 선택은 행 어드레스 제어 회로(12)에 의해 이루어지고, 비트 라인(BL)의 선택은 열 디코더(13)에 의해 이루어진다. 감지 증폭기(14)는 대응하는 비트 라인(BL) 및 로컬 I/O 라인 쌍(LIOT/B)에 연결된다. 로컬 I/O 라인 쌍(LIOT/B)은 스위치로서 기능하는 전송 게이트(15)를 통해 메인 I/O 라인 쌍(MIOT/B)에 연결된다. 워드 라인(WL)은 워드 드라이버(16)에 의해 활성화된다.
반도체 디바이스(10)에 포함된 복수의 외부 단자는 각각 커맨드 어드레스 단자(21), 클록 단자(22), 데이터 단자(23), 데이터 마스크 단자(24) 및 전원 단자(25 내지 29)를 포함한다. 데이터 단자(23)는 I/O 회로(18)에 연결된다.
커맨드 어드레스 신호(CA)는 커맨드 어드레스 단자(21)에 공급된다. 커맨드 어드레스 단자(21)에 공급되는 커맨드 어드레스 신호(CA) 중, 어드레스와 관련된 신호는 커맨드 어드레스 입력 회로(31)를 통해 어드레스 디코더(32)에 전송되고, 커맨드와 관련된 신호는 커맨드 어드레스 입력 회로(31)를 통해 커맨드 제어 회로(33)에 전송된다. 어드레스 디코더(32)는 어드레스 신호를 디코딩하여 행 어드레스(XADD) 및 열 어드레스(YADD)를 생성한다. 행 어드레스(XADD)는 행 어드레스 제어 회로(12)에 공급되고, 열 어드레스(YADD)는 열 디코더(13)에 공급된다. 커맨드 어드레스 신호(CA) 중, 클록 인에이블 신호(CKE)는 내부 클록 생성기(35)에 공급된다.
액티브 커맨드가 발행될 때, 커맨드 제어 회로(33)는 액티브 신호(ACT)를 활성화하고, 판독 커맨드 또는 기록 커맨드가 발행될 때, 커맨드 제어 회로(33)는 판독/기록 신호(R/W)를 활성화한다. 액티브 커맨드가 발행된 후에 판독 커맨드가 발행될 때, 판독 데이터가 메모리 셀 어레이(11)로부터 판독된다. 메모리 셀 어레이(11)로부터 판독된 판독 데이터는 판독 증폭기(17)를 통해 I/O 회로(18)에 전송되고, 데이터 단자(23)로부터 외부로 출력된다.
상보형 외부 클록 신호(CK 및 /CK)가 클록 단자(22)에 공급된다. 상보형 외부 클록 신호(CK 및 /CK)는 클록 입력 회로(34)에 입력된다. 클록 입력 회로(34)는 상보형 외부 클록 신호(CK 및 /CK)에 기초하여 내부 클록 신호(ICLK)를 생성한다. 내부 클록 신호(ICLK)는 적어도 커맨드 제어 회로(33) 및 내부 클록 생성기(35)에 공급된다. 내부 클록 생성기(35)는, 예를 들어 클록 인에이블 신호(CKE)에 의해 활성화되고, 내부 클록 신호(ICLK)에 기초하여 내부 클록 신호(LCLK)를 생성한다. 내부 클록 신호(LCLK)는 I/O 회로(18)에 공급된다. 판독 동작이 수행될 때, 내부 클록 신호(LCLK)는 판독 데이터(DQ)가 데이터 단자(23)로부터 출력될 때의 타이밍을 정의하기 위한 타이밍 신호로서 사용된다. 기록 동작이 수행될 때, 판독 데이터는 외부로부터 데이터 단자(23)로 입력된다. 기록 동작이 수행될 때, 데이터 마스크 신호(DM)가 외부로부터 데이터 마스크 단자(24)로 입력되는 것은 허용된다.
전원 전위(VDD1, VDD2 및 VSS)는 전원 단자(25 내지 27)에 각각 공급된다. 이들 전원 전위(VDD1, VDD2 및 VSS)는 전압 생성기(36)에 공급된다. 전압 생성기(36)는 전원 전위(VDD1, VDD2 및 VSS)에 기초하여 후술하는 다양한 유형의 내부 전위를 생성한다.
전원 전위(VDDQ 및 VSSQ)는 각각 전원 단자(28 및 29)로부터 I/O 회로(18)로 공급된다. 전용 전원 전위(VDDQ 및 VSSQ)는 I/O 회로(18)에 의해 생성된 전원 노이즈가 다른 회로 블록으로 전파되지 않도록 I/O 회로(18)에 할당된다.
반도체 디바이스(10)는 또한 리프레시 제어 회로(37)를 포함한다. 자동 리프레시 신호(AREF), 셀프 리프레시 진입 신호(SELF_en), 셀프 리프레시 종료 신호(SELF_ex), 딥 슬립 모드 진입 신호(DSM_en) 및 딥 슬립 모드 종료 신호(DSM_ex)가 커맨드 제어 회로(33)로부터 리프레시 제어 회로(37)로 공급된다. 자동 리프레시 신호(AREF)가 활성화될 때, 자동 리프레시 동작이 수행된다. 셀프 리프레시 진입 신호(SELF_en)가 활성화될 때, 반도체 디바이스(10)는 셀프 리프레시 모드에 진입하고, 셀프 리프레시 종료 신호(SELF_ex)가 활성화될 때, 반도체 디바이스(10)는 셀프 리프레시 모드로부터 정상 동작 모드로 시프트한다. 딥 슬립 모드 진입 신호(DSM_en)가 활성화될 때, 반도체 디바이스(10)는 딥 슬립 모드에 진입하고, 딥 슬립 모드 종료 신호(DSM_ex)가 활성화될 때, 반도체 디바이스(10)는 딥 슬립 모드로부터 셀프 리프레시 모드로 시프트한다. 딥 슬립 모드는 셀프 리프레시 모드보다 소비 전력이 훨씬 낮은 동작 모드이다. 딥 슬립 모드로부터 셀프 리프레시 모드로 시프트하는 것은 비교적 긴 시간(예를 들어, 200㎲)이 걸린다.
반도체 디바이스(10)가 딥 슬립 모드에 진입할 때, 전력 제어 신호(IGOFF)가 주기적으로 활성화된다. 전력 제어 신호(IGOFF)가 활성화될 때, 전압 생성기(36)는 내부 전압 전위의 일부를 생성하는 것을 정지한다.
도 2에 나타낸 바와 같이, 반도체 디바이스(10)에 포함되는 회로는 메모리 셀 어레이(41), 어레이 회로(42) 및 주변 회로(43)로 분류될 수 있다. 전압 생성기(36)는 내부 전위(VCCP)를 메모리 셀 어레이(41)에 공급한다. 내부 전위(VCCP)는 워드 라인(WL)을 부스팅하기 위해 필요한 전위이다. 전압 생성기(36)는 어레이 회로(42)에 내부 전위(VCCP, VDRV, VEQ, VGIDL, VYSPP 및 VYS)를 공급한다. 내부 전위(VDRV)는 워드 라인(WL)을 비활성화하기 위해 필요한 전위이다. 내부 전위(VEQ)는 비트 라인(BL)을 등화하기 위해 필요한 전위이다. 내부 전위(VGIDL)는 내부 전위(VCCP)보다 약간 낮은 전위이다. 내부 전위(VYSPP)는 내부 전위(VYS)를 생성하기 위해 필요한 전위이고, 내부 전위(VYS)는 열 스위치를 작동시키기 위해 필요한 전위이다. 전압 생성기(36)는 내부 전위(VCCP) 및 내부 전위(VDLP)를 주변 회로(43)에 공급한다. 내부 전위(VDLP)는 지연 회로를 작동시키기 위해 필요한 전위이다.
도 3은 각각의 내부 전위가 데이터 보존에 필요한지의 여부, 및 각각의 내부 전위가 리프레시 동작에 필요한지의 여부를 나타낸다. 도 3에 나타낸 바와 같이, 내부 전위(VNWL, VBB, VPLT, VBLP 및 VNSG)는 데이터 보존에 필요한 내부 전위이다. 또한, 내부 전위(VCCP, VNWL, VBB, VDRV, VEQ, VGIDL, VPLT, VBLP, VARY, VDLP 및 VNSG)는 리프레시 동작에 필요한 내부 전위이다. 반도체 디바이스(10)가 셀프 리프레시 모드에 있을 때, 리프레시 동작에 필요한 모든 내부 전위가 전압 생성기(36)에 의해 생성된다. 그러나, 반도체 디바이스(10)가 딥 슬립 모드에 진입할 때, 전압 생성기(36)는 리프레시 동작에 필요한 내부 전위의 일부의 생성을 정지하거나 그의 레벨을 낮춘다. 구체적으로, 반도체 디바이스(10)가 딥 슬립 모드에 진입할 때, 전압 생성기(36)는 내부 전위(VDRV, VEQ, VGIDL, VYSPP, VDLP 및 VYS)의 생성을 정지하고, 내부 전위(VCCP)의 레벨을 3.1 볼트로부터 2.5 볼트로 낮춘다. 내부 전위(VDRV 및 VGIDL)는 외부 전위(VDD1)에 클램핑되고, 내부 전위(VEQ, VYSPP, VDLP 및 VYS)는 외부 전위(VDD2)에 클램핑된다. 반도체 디바이스(10)가 딥 슬립 모드에 진입하더라도, 다른 내부 전위(VNWL, VBB, VPLT, VBLP, VARY 및 VNSG)의 생성은 계속되고 그의 목표 레벨은 유지된다.
도 4는 반도체 디바이스(10)가 딥 슬립 모드에 진입할 때의 동작을 설명하기 위한 흐름도이다. 먼저, 반도체 디바이스(10)가 딥 슬립 모드에 진입할 때(S1), 전술한 미리 결정된 내부 전위의 생성이 정지되고, 생성되고 있는 내부 전위의 레벨이 정지되며 외부 전위(VDD1 또는 VDD2)에 클램핑된다(S2). 이어서, 어떠한 리프레시 동작도 수행하지 않고 주기적인 카운팅 동작이 수행된다(S3). 그 후, 딥 슬립 모드 종료 커맨드가 발생되지 않고(S4: N) 카운트 값이 미리 결정된 값에 도달할 때(S5), 전압 생성기(36)가 활성화되고 사전에 외부 전위(VDD1 또는 VDD2)에 클램핑된 내부 전위의 생성이 재시작되며(S6), 그 후에 리프레시 동작이 수행된다(S7). 수행되는 리프레시의 횟수는 미리 결정된 카운트 값에 의해 결정된다. 리프레시 동작이 미리 결정된 횟수 동안 수행될 때, 내부 전위의 생성이 재차 정지되고, 생성되고 있는 내부 전위의 레벨이 재차 정지되며 외부 전위(VDD1 또는 VDD2)에 클램핑된다(S2). 전술한 동작은 딥 슬립 모드 종료 커맨드가 발행될 때까지 반복된다. 딥 슬립 모드 종료 커맨드가 발생할 때(S4: Y), 리프레시 동작이 현재 카운트 값과 동일한 횟수 동안 수행되고(S8), 그 후에 딥 슬립 모드가 종료된다.
도 5에 나타낸 바와 같이, 리프레시 제어 회로(37)는 셀프 리프레시 진입 신호(SELF_en) 및 셀프 리프레시 종료 신호(SELF_ex)의 수신 시 셀프 리프레시 모드 상태 신호(SSRS)를 생성하는 RS 래치 회로(51), 및 딥 슬립 모드 진입 신호(DSM_en) 및 딥 슬립 모드 종료 신호(DSM_ex)의 수신 시 딥 슬립 모드 상태 신호(SDSS)를 생성하는 RS 래치 회로(52)를 포함한다. 셀프 리프레시 모드 상태 신호(SSRS)는 반도체 디바이스(10)가 셀프 리프레시 모드에 있는 기간 동안 하이 레벨로 활성화된다. 딥 슬립 모드 상태 신호(SDSS)는 반도체 디바이스(10)가 딥 슬립 모드에 있는 기간 동안 하이 레벨로 활성화된다.
딥 슬립 모드 상태 신호(SDSS)는 RS 래치 회로(53)의 입력 노드 중 하나에 입력된다. AND 게이트 회로(61)의 출력 신호는 RS 래치 회로(53)의 입력 노드 중 다른 하나에 입력된다. RS 래치 회로(53)로부터 출력되는 딥 슬립 모드 선택 신호(SDSBS)는 리프레시 카운터(71)에 입력된다. 딥 슬립 모드 선택 신호(SDSBS)가 하이 레벨로 활성화되는 기간 동안, 리프레시 카운터(71)는 버스트 펄스 신호(BP)에 응답하여 리프레시 어드레스(R_ADD)를 업데이트하고, 리프레시 신호(REF)를 활성화한다. 리프레시 어드레스(R_ADD) 및 리프레시 신호(REF)는 도 1에 나타낸 행 어드레스 제어 회로(12)에 공급된다. 리프레시 신호(REF)가 활성화될 때, 행 어드레스 제어 회로(12)는 리프레시 어드레스(R_ADD)에 의해 표시되는 워드 라인(WL)을 선택하고 선택된 워드 라인(WL)에 연결된 메모리 셀(MC)을 리프레시한다.
셀프 리프레시 모드 상태 신호(SSRS) 및 딥 슬립 모드 선택 신호(SDSBS)는 AND 게이트 회로(62)에 입력된다. AND 게이트 회로(62)로부터 출력되는 셀프 리프레시 모드 선택 신호(SDSSRS)는 리프레시 카운터(71)에 입력된다. 셀프 리프레시 모드 선택 신호(SDSSRS)가 하이 레벨로 활성화되는 기간 동안, 리프레시 카운터(71)는 셀프 리프레시 펄스 신호(SRFDMR)에 응답하여 리프레시 어드레스(R_ADD)를 업데이트하고, 리프레시 신호(REF)를 활성화한다. 셀프 리프레시 펄스 신호(SRFDMR)는, 발진기 회로(72)에 의해 주기적으로 활성화되는 발진기 신호(SRFDM)가 AND 회로(73)를 통과한 신호이다. 셀프 리프레시 모드 선택 신호(SDSSRS)가 활성화되는 기간 동안, AND 회로(73)는 셀프 리프레시 펄스 신호(SRFDMR)로서 발진기 신호(SRFDM)를 출력한다.
셀프 리프레시 모드 선택 신호(SDSSRS) 및 딥 슬립 모드 선택 신호(SDSBS)가 모두 로우 레벨로 비활성화될 때, 리프레시 카운터(71)는 자동 리프레시 신호(AREF)에 응답하여 리프레시 어드레스(R_ADD)를 업데이트하고, 리프레시 신호(REF)를 활성화한다.
리프레시 제어 회로(37)는 카운터 회로(74 및 75) 및 버스트 클록 생성기(76)를 더 포함한다. 카운터 회로(74)는 딥 슬립 모드 선택 신호(SDSBS)에 의해 활성화되고 셀프 리프레시 펄스 신호(SRFDMR)를 카운트한다. 본 실시형태에서, 카운터 회로(74)의 최대 카운트 값은 512이고, 카운터 회로(74)의 카운트 값이 최대 값에 도달할 때, 펄스 신호(SREF512_ex)가 활성화된다. 펄스 신호(SREF512_ex)는 카운터 회로(74)로 피드백된다. 펄스 신호(SREF512_ex)가 활성화될 때, 카운터 회로(74)의 카운트 값은 0(제로)으로 리셋된다.
펄스 신호(SREF512_ex)는 카운터 회로(75)에 공급된다. 펄스 신호(SREF512_ex) 또는 종료 신호(END)가 활성화된 후 미리 결정된 시간이 경과될 때, 카운터 회로(75)는 버스트 시작 신호(BST)를 활성화한다. 펄스 신호(SREF512_ex) 또는 종료 신호(END)가 활성화되고 나서 버스트 시작 신호 (BST)가 활성화될 때까지의 미리 결정된 시간은, 예를 들어 100㎲이다. 이 미리 결정된 시간은 전압 생성기(36)가 내부 전위를 미리 결정된 레벨로 복귀시키는 데 필요한 시간에 기초하여 설정된다. 즉, 전압 생성기(36)가 미리 결정된 내부 전위를 생성하는 것을 정지한 상태에서, 전압 생성기(36)는 미리 결정된 내부 전위의 생성을 재시작한다. 이 경우, 미리 결정된 내부 전위가 미리 결정된 레벨로 복귀하는 데 필요한 시간이 100㎲인 경우, 카운터 회로(75)에 의해 정의된 미리 결정된 시간은 100㎲이면 충분하다.
버스트 시작 신호(BST)는 버스트 클록 생성기(76)에 입력된다. 버스트 클록 생성기(76)는 버스트 시작 신호(BST)에 응답한다. 버스트 시작 신호(BST)가 어서트된 후, 카운터 회로(74)의 카운트 값(BCNT)은 카운트 값(BCNT)과 동일한 횟수만큼 반복해서 버스트 펄스 신호(BP)를 연속적으로 펄스한다. 이 경우, 버스트 시작 신호(BST)가 펄스 신호(SREF512_ex)에 응답하는 신호일 때, 버스트 클록 생성기(76)에서 취해야 할 카운트 값(BCNT)의 값은 카운터 회로(74)의 최대 값, 즉 512이다. 한편, 버스트 시작 신호(BST)가 종료 신호(END)에 응답하는 신호일 때, 버스트 클록 생성기(76)에서 취해야 할 카운트 값(BCNT)의 값은 딥 슬립 모드 종료 신호(DSM_ex)가 활성화되는 시점에서의 카운터 회로(74)의 카운트 값이다. 버스트 펄스 신호(BP)의 출력이 완료될 때, 버스트 클록 생성기(76)는 버스트 종료 신호(REFCMAX)를 활성화한다.
버스트 종료 신호(REFCMAX) 및 딥 슬립 모드 상태 신호(SDSS)는 AND 게이트 회로(61)에 입력된다. 따라서, 딥 슬립 모드 상태 신호(SDSS)가 비활성화된 후, RS 래치 회로(53)로부터 출력되는 딥 슬립 모드 선택 신호(SDSBS)의 활성화 기간은 버스트 종료 신호(REFCMAX)가 활성화되는 시점까지 연장된다.
버스트 종료 신호(REFCMAX) 및 펄스 신호(SREF512_ex)는 RS 래치 회로(54)에 입력된다. 따라서, RS 래치 회로(54)로부터 출력되는 제어 신호(SDSBCS)는 펄스 신호(SREF512_ex)가 활성화되고 나서 버스트 종료 신호(REFCMAX)가 활성화될 때까지의 기간 동안 하이 레벨로 된다. 제어 신호(SDSBCS) 및 딥 슬립 모드 상태 신호(SDSS)는 AND 게이트 회로(63)에 입력된다. 따라서, 펄스 신호(SREF512_ex)가 활성화되고 나서 버스트 종료 신호(REFCMAX)가 활성화될 때까지의 기간을 제외하고는, AND 게이트 회로(63)로부터 출력되는 전력 제어 신호(IGOFF)는 딥 슬립 모드 상태 신호(SDSS)가 하이 레벨로 활성화되는 기간 동안 항상 하이 레벨에 있다. 전력 제어 신호(IGOFF)가 하이 레벨로 활성화될 때, 도 1에 나타낸 전압 생성기(36)의 일부가 비활성화되고 미리 결정된 내부 전위의 생성이 정지된다.
도 6 및 도 7은 리프레시 제어 회로(37)의 동작을 설명하기 위한 타이밍 차트이다. 도 6은 딥 슬립 모드에서 리프레시 동작이 수행될 때에 딥 슬립 모드의 종료 커맨드가 발행되는 경우의 동작을 나타내고, 도 7은 딥 슬립 모드에서 어떠한 리프레시 동작도 수행되지 않는 기간 동안 딥 슬립 모드의 종료 커맨드가 발행되는 경우의 동작을 나타낸다.
도 6에 나타낸 실시예에서, 반도체 디바이스(10)는 시간 t11에서 셀프 리프레시 모드에 진입하고 시간 t19에서 셀프 리프레시 모드를 종료한다. 또한, 반도체 디바이스(10)는 시간 t12에서 딥 슬립 모드에 진입하고 시간 t18에서 딥 슬립 모드를 종료한다. 따라서, 반도체 디바이스(10)는 시간 t11부터 시간 t12까지의 기간 및 시간 t18부터 시간 t19까지의 기간 동안 셀프 리프레시 모드로 동작되고, 시간 t12부터 시간 t18까지의 기간 동안 딥 슬립 모드로 동작된다.
처음에, 시간 t11에서 셀프 리프레시 모드의 진입 커맨드가 발행될 때, 셀프 리프레시 모드 상태 신호(SSRS) 및 셀프 리프레시 모드 선택 신호(SDSSRS)가 하이 레벨로 시프트된다. 따라서, 리프레시 카운터(71)는 셀프 리프레시 펄스 신호(SRFDMR)에 응답하여 리프레시 어드레스(R_ADD)를 업데이트하고, 리프레시 신호(REF)를 활성화한다. 즉, 정상 셀프 리프레시 동작이 수행된다.
다음에, 시간 t12에서 딥 슬립 모드 진입 커맨드가 발행될 때, 딥 슬립 모드 상태 신호(SDSS) 및 딥 슬립 모드 선택 신호(SDSBS)가 하이 레벨로 시프트되고, 셀프 리프레시 모드 선택 신호(SDSSRS)가 로우 레벨로 시프트된다. 따라서, 리프레시 카운터(71)는 버스트 펄스 신호(BP)에 응답하여 리프레시 어드레스(R_ADD)를 업데이트하고, 리프레시 신호(REF)를 활성화한다. 즉, 딥 슬립 모드에서 셀프 리프레시 동작이 수행된다.
반도체 디바이스(10)가 딥 슬립 모드에 진입할 때, 전력 제어 신호(IGOFF)가 하이 레벨로 활성화되고, 전압 생성기(36)에 의한 미리 결정된 내부 전위의 생성이 정지된다. 따라서, 반도체 디바이스(10)의 전류 소모는 셀프 리프레시 모드에 있을 때보다 작아진다. 반도체 디바이스(10)가 딥 슬립 모드에 진입할 때, 카운터 회로(74)에 의한 셀프 리프레시 펄스 신호(SRFDMR)의 카운팅 동작이 시작된다. 셀프 리프레시 펄스 신호(SRFDMR)의 생성 사이클은 고정될 수 있거나 환경 온도에 따라 변경될 수 있다. 카운터 회로(74)에 의한 카운팅 동작이 진행되고 시간 t13에서 카운트 값이 최대 값(= 512)에 도달할 때, 펄스 신호(SREF512_ex)가 활성화된다. 카운터 회로(74)가 카운트 동작을 시작하고 나서 카운트 값이 최대 값(= 512)에 도달할 때까지의 기간은, 예를 들어 25℃에서 24.4ms이고, 예를 들어 85℃에서 3.66ms이다. 펄스 신호(SREF512_ex)가 활성화될 때, 제어 신호(SDSBCS)가 하이 레벨로 시프트되고, 이에 응답하여 전력 제어 신호(IGOFF)가 로우 레벨로 시프트된다. 그 결과, 전압 생성기(36)에 의한 미리 결정된 내부 전위의 생성 동작이 재시작된다. 전압 생성기(36)가 미리 결정된 내부 전위 레벨을 안정화시키기 위해서는 미리 결정된 시간(예를 들어, 100㎲)이 필요하다. 펄스 신호(SREF512_ex)가 활성화될 때, 카운터 회로(75)에 의한 카운팅 동작이 시작되고, 미리 결정된 시간(예를 들어, 100㎲)이 경과된 후, 시간 t14에서 버스트 시작 신호(BST)가 활성화된다. 따라서, 버스트 시작 신호(BST)가 활성화되는 타이밍에서, 내부 전위 레벨은 이미 안정적이다.
버스트 시작 신호(BST)가 활성화될 때, 버스트 클록 생성기(76)에 의한 버스트 펄스 신호(BP)의 출력이 시작된다. 버스트 펄스 신호(BP)가 펄스되는 횟수는 카운터 회로(74)의 카운트 값(BCNT)의 수와 동일하고, 이 실시예에서는 512회이다. 버스트 펄스 신호(BP)의 출력 간격은, 예를 들어 200ns이다. 이 경우, 버스트 클록 생성기(76)가 버스트 펄스 신호(BP)를 512회 출력하는 데 필요한 시간은 약 102㎲이다. 따라서, 정상적인 셀프 리프레시 모드에서는, 주기적으로(예를 들어, 47.6㎲마다) 수행되는 리프레시 동작이 한번에 512회 수행된다. 시간 t15에서 버스트 펄스 신호(BP)의 출력이 종료될 때, 버스트 종료 신호(REFCMAX)가 활성화되고, 전력 제어 신호(IGOFF)가 재차 하이 레벨로 시프트된다. 따라서, 반도체 디바이스(10)의 전류 소모는 재차 현저하게 감소된다. 반도체 디바이스(10)가 딥 슬립 모드에 있을 때, 전술한 동작이 반복적으로 수행된다. 이와 같이, 반도체 디바이스(10)가 딥 슬립 모드에 있을 때, 512회의 리프레시 동작이 집중적으로 수행되고, 리프레시 동작이 수행되는 기간에만 리프레시 동작에 필요한 내부 전위가 생성되며, 리프레시 동작이 수행되지 않는 기간 동안, 리프레시 동작에 필요한 내부 전위의 생성은 정지된다. 따라서, 반도체 디바이스(10)가 정상 셀프 리프레시 모드에 있는 경우에 비해, 그의 전류 소모를 더욱 감소시킬 수 있다.
도 6에 나타낸 실시예에서, 카운터 회로(74)의 카운트 값은 시간 t16에서 재차 최대 값(= 512)에 도달하고, 이에 응답하여 집중적인 리프레시 동작이 수행된다. 이 리프레시 동작이 시간 t18에서 완료되는 동안, 도 6에 나타낸 실시예에서는, 리프레시 동작이 수행되고 있는 시간 t17에서 딥 슬립 모드의 종료 커맨드가 발행된다. 이에 응답하여, 딥 슬립 모드 상태 신호(SDSS)가 즉시 로우 레벨로 시프트되고; 그러나, 딥 슬립 모드 선택 신호(SDSBS)의 레벨의 시프팅은 버스트 종료 신호(REFCMAX)가 활성화되는 시간 t18까지 보류된다. 따라서, 반도체 디바이스(10)는 즉시 딥 슬립 모드를 종료하지 않고, 512회의 리프레시 동작의 완료 시에 셀프 리프레시 모드로 시프트된다. 그 후, 시간 t19에서 셀프 리프레시 모드의 종료 커맨드가 발행될 때, 반도체 디바이스(10)는 셀프 리프레시 모드로부터 정상 동작 모드로 시프트된다.
도 7에 나타낸 실시예에서, 반도체 디바이스(10)는 시간 t20에서 셀프 리프레시 모드에 진입하고 시간 t29에서 셀프 리프레시 모드를 종료한다. 또한, 반도체 디바이스(10)는 시간 t21에서 딥 슬립 모드에 진입하고 시간 t28에서 딥 슬립 모드를 종료한다. 따라서, 반도체 디바이스(10)는 시간 t20부터 시간 t21까지의 기간 및 시간 t28부터 시간 t29까지의 기간 동안 셀프 리프레시 모드로 동작되고, 시간 t21부터 시간 t28까지의 기간 동안 딥 슬립 모드로 동작된다.
반도체 디바이스(10)가 셀프 리프레시 모드에 진입하고 딥 슬립 모드에 진입하는 방식은 도 6을 참조하여 설명한 것과 동일하므로, 이에 대한 중복 설명은 생략한다. 도 7에 나타낸 실시예에서, 시간 t22부터 시간 t23까지의 기간 및 시간 t24부터 시간 t25까지의 기간 동안, 집중적인 리프레시 동작이 수행된다. 시간 t21부터 시간 t22까지의 기간 및 시간 t23부터 시간 t24까지의 기간 동안, 미리 결정된 내부 전위의 생성이 정지되고, 소비 전류가 감소된다. 내부 전위의 생성이 정지된 시간 t26에서, 딥 슬립 모드의 종료 커맨드가 발행된다. 이에 응답하여, 종료 신호(END)가 활성화되고, 카운터 회로(75)에 의한 카운팅 동작이 시작된다. 그 후, 미리 결정된 시간(예를 들어, 100㎲)이 경과된 후, 시간 t27에서 버스트 시작 신호(BST)가 활성화된다.
버스트 시작 신호(BST)가 활성화될 때, 버스트 클록 생성기(76)에 의한 버스트 펄스 신호(BP)의 출력이 시작된다. 버스트 펄스 신호(BP)가 출력되는 횟수는 카운터 회로(74)의 카운트 값(BCNT)의 수와 동일하고, 이 실시예에서는 N(<512)회이다. 시간 t28에서 버스트 펄스 신호(BP)의 출력이 종료될 때, 버스트 종료 신호(REFCMAX)가 활성화된다. 이에 응답하여, 딥 슬립 모드 선택 신호(SDSBS)가 로우 레벨로 시프트되고, 셀프 리프레시 모드 선택 신호(SDSSRS)가 하이 레벨로 시프트된다. 따라서, 반도체 디바이스(10)는 딥 슬립 모드로부터 셀프 리프레시 모드로 시프트된다. 그 후, 시간 t29에서 셀프 리프레시 모드의 종료 커맨드가 발행될 때, 반도체 디바이스(10)는 셀프 리프레시 모드로부터 정상 동작 모드로 시프트된다.
이와 같이, 미리 결정된 내부 전위의 생성이 정지된 기간 동안 딥 슬립 모드의 종료 커맨드가 발행될 때, 반도체 디바이스(10)는 카운터 회로(74)의 현재 카운트 값(BCNT)의 수와 동일한 횟수만큼 리프레시 동작을 수행한 후에 딥 슬립 모드를 종료한다. 즉, 반도체 디바이스(10)가 딥 슬립 모드를 종료할 때에 미처리 리프레시 동작이 한번에 수행된다. 따라서, 반도체 디바이스(10)는 미처리 리프레시 동작을 남기지 않고 딥 슬립 모드를 종료할 수 있다.
도 8은 내부 전위(VDRV)를 생성하는 회로(80)의 회로도이다. 도 9는 회로(80)의 회로 동작을 나타내는 파형도이다. 도 9에 나타낸 실시예에서는, 전력 제어 신호(IGOFF)가 시간 t31 및 t33에서 로우 레벨로부터 하이 레벨로 시프트되고, 전력 제어 신호(IGOFF)가 시간 t32 및 t34에서 하이 레벨로부터 로우 레벨로 시프트된다. 내부 전위(VDRV)는 생성기(81)에 의해 생성된다. 생성기(81)는 내부 전위(VDRV)의 레벨을 검출하는 검출 회로(82) 및 부스팅 동작을 수행하는 펌프 회로(83)를 포함한다. 생성기(81)는 내부 전위(VDRV)의 레벨을 미리 결정된 레벨로 제어한다. 전력 제어 신호(IGOFF)가 생성기(81)에 입력되고, 전력 제어 신호(IGOFF)가 시간 t31 및 t33에서 하이 레벨로 될 때에 내부 전위(VDRV)의 생성 동작이 정지된다. 생성기(81)가 내부 전위(VDRV)의 생성 동작을 정지할 때, 내부 전위(VDRV)의 레벨이 낮아진다. 내부 전위(VDRV)의 레벨은 비교기(84)에 의해 외부 전위(VDD1)와 비교되고, 내부 전위(VDRV)의 레벨이 외부 전위(VDD1)의 레벨보다 낮아질 때, 래치 신호(LatCLK)가 하이 레벨로 반전된다. 래치 신호(LatCLK)가 하이 레벨로 반전될 때, 래치 회로(85)로부터 출력되는 클램프 신호(ClampEn)가 하이 레벨로 된다. 따라서, 클램프 회로(86)가 활성화되고, 내부 전위(VDRV)가 외부 전위(VDD1)에 클램핑된다. 클램프 신호(ClampEn)가 하이 레벨로 될 때, 비교기(84)는 비교 동작을 정지하여, 소비 전류를 감소시킨다. 또한, 클램프 신호(ClampEn)는 NOR 회로(87)로 피드백된다. 따라서, 클램프 신호(ClampEn)가 하이 레벨로 될 때, 래치 신호(LatCLK)는 로우 레벨로 고정된다. 래치 신호(LatCLK)가 로우 레벨로 될 때, 래치 회로(85)는 래치 동작을 수행하여, 클램프 신호(ClampEn)를 하이 레벨로 고정한다.
전력 제어 신호(IGOFF)가 시간 t32 및 t34에서 로우 레벨로 될 때, 생성기(81)는 내부 전위(VDRV)의 생성 동작을 재시작하여 리프레시 동작을 준비한다. 동시에, 래치 회로(85)로부터 출력되는 클램프 신호(ClampEn)가 로우 레벨로 설정된다. 그 결과, 비교기(84) 및 NOR 회로(87)가 재차 활성화되고, 전력 제어 신호(IGOFF)는 이 전력 제어 신호(IGOFF)가 다음번에 하이 레벨로 시프트될 때에 실행되는 제어를 준비하게 된다.
도 8에 나타낸 회로(80)는 생성기(81)를 비활성화하는 시점에 부스팅된 내부 전위(VDRV)를 외부 전위(VDD1 또는 VDD2)에 클램핑하는 방법을 사용한다. NMOS 트랜지스터가 VDD1로 상승된 트랜지스터 소스 단자로 인해 불량 스위치로서 기능할 것이기 때문에, 클램프 회로(86)는 PMOS 트랜지스터(88)를 스위치로서 사용한다. PMOS 트랜지스터(88)는 클램프 신호(ClampEn)가 하이 레벨에 있을 때에 플로팅 상태의 VDRV 노드를 외부 전위(VDD1)에 연결한다. 내부 전위(VDRV)가 외부 전위(VDD1)보다 높은 레벨로 설정되기 때문에, 정상 상태에서 PMOS 트랜지스터(88)의 기판 전위는 VDD1로서 설정될 수 없다. 한편, 트랜지스터(88)의 기판 전위가 VDRV로서 설정될 때, 생성기(81)에 의한 내부 전위(VDRV)의 생성이 정지되는 경우, 트랜지스터(88)의 기판 전위가 플로팅 상태로 되어, 과도한 누설 전류의 제거가 보장될 수 없다. 따라서, 외부 전위(VDD1)에 연결된 PMOS 트랜지스터(89)의 게이트 전위 및 내부 전위(VDRV)에 연결된 PMOS 트랜지스터(90)의 게이트 전위를 서로 다른 전원으로부터 공급함으로써, 트랜지스터(88)의 기판 전위가 생성된다. 따라서, VDRV>VDD1이 설정될 때, 트랜지스터(88)의 기판 전위는 VDRV로 되고, VDRV<VDD1이 설정될 때, 트랜지스터(88)의 기판 전위는 VDD1로 된다.
본 발명이 특정의 바람직한 실시형태 및 실시예의 맥락에서 개시되었지만, 본 발명이 구체적으로 개시된 실시형태를 초월하여 본 발명의 다른 대체 실시형태 및/또는 용도 및 이들의 자명한 변형 및 균등물로 확대된다는 것을 당업자는 이해할 것이다. 또한, 본 발명의 범위 내에 있는 다른 변형도 본 개시에 기초하여 당업자에게 쉽게 명백해질 것이다. 또한, 실시형태의 특정 특징 및 양태의 다양한 조합 또는 하위 조합이 이루어질 수 있으며 여전히 본 발명의 범위 내에 속한다는 것이 고려된다. 개시된 실시형태의 다양한 특징 및 양태는 개시된 발명의 다양한 모드를 형성하기 위해 서로 조합되거나 대체될 수 있음을 이해해야 한다. 따라서, 본 명세서에 개시된 본 발명의 적어도 일부의 범위는 전술한 특정의 개시된 실시형태에 의해 한정되지 않는 것으로 의도된다.

Claims (20)

  1. 장치로서,
    복수의 메모리 셀을 포함하는 메모리 셀 어레이;
    제1 동작 모드 동안 카운트 값을 주기적으로 업데이트하도록 구성된 제1 카운터 회로;
    상기 카운트 값이 미리 결정된 값을 나타낼 때에 미리 결정된 횟수만큼 버스트 펄스를 연속적으로 생성하도록 구성된 버스트 클록 생성기; 및
    상기 버스트 펄스에 응답하여 상기 메모리 셀 어레이에 대해 리프레시 동작을 수행하도록 구성된 행 어드레스 제어 회로를 포함하는, 장치.
  2. 제1항에 있어서, 발진기 펄스를 주기적으로 활성화하도록 구성된 발진기 회로를 더 포함하고,
    상기 제1 카운터 회로는 상기 제1 동작 모드 동안 상기 발진기 펄스에 응답하여 상기 카운트 값을 업데이트하도록 구성되는, 장치.
  3. 제2항에 있어서, 상기 행 어드레스 제어 회로는 제2 동작 모드 동안 상기 발진기 펄스에 응답하여 상기 메모리 셀 어레이에 대해 상기 리프레시 동작을 수행하도록 구성되는, 장치.
  4. 제1항에 있어서, 외부 전압에 기초하여 적어도 상기 행 어드레스 제어 회로에 공급되는 내부 전압을 생성하도록 구성된 전압 생성기를 더 포함하고,
    상기 전압 생성기는 상기 카운트 값이 상기 미리 결정된 값에 도달할 때까지 상기 제1 동작 모드에서 상기 내부 전압을 상기 외부 전압에 클램핑하도록 구성되는, 장치.
  5. 제4항에 있어서, 상기 카운트 값이 상기 미리 결정된 값을 나타낸 후 미리 결정된 시간이 경과될 때에 상기 버스트 클록 생성기를 활성화하도록 구성된 제2 카운터 회로를 더 포함하는, 장치.
  6. 제5항에 있어서, 상기 전압 생성기는 상기 버스트 클록 생성기가 상기 미리 결정된 횟수만큼 상기 버스트 펄스를 생성하는 것을 종료할 때부터 상기 카운트 값이 상기 미리 결정된 값을 나타낼 때까지 상기 내부 전압을 상기 외부 전압에 클램핑하도록 구성되는, 장치.
  7. 제3항에 있어서, 상기 버스트 클록 생성기는 상기 버스트 클록 생성기가 활성화될 때에 동작 모드가 상기 제1 동작 모드로부터 상기 제2 동작 모드로 변경되더라도 상기 미리 결정된 횟수만큼 상기 버스트 펄스를 생성하도록 구성되는, 장치.
  8. 제7항에 있어서, 상기 미리 결정된 횟수는 상기 미리 결정된 값과 동일한 값인, 장치.
  9. 제3항에 있어서, 상기 버스트 클록 생성기는 상기 버스트 클록 생성기가 비활성화될 때에 동작 모드가 상기 제1 동작 모드로부터 상기 제2 동작 모드로 변경되는 경우에 상기 미리 결정된 횟수보다 적은 복수의 횟수만큼 상기 버스트 펄스를 생성하도록 구성되는, 장치.
  10. 제9항에 있어서, 상기 복수의 횟수는 상기 동작 모드가 상기 제1 동작 모드로부터 상기 제2 동작 모드로 변경되는 시점에서의 상기 카운트 값과 동일한 값인, 장치.
  11. 장치로서,
    복수의 메모리 셀을 포함하는 메모리 셀 어레이;
    리프레시 어드레스를 생성하도록 구성된 리프레시 카운터를 포함하는 리프레시 제어 회로;
    상기 리프레시 어드레스에 의해 지정된 상기 메모리 셀 중 적어도 하나에 대해 리프레시 동작을 수행하도록 구성된 행 어드레스 제어 회로; 및
    외부 전압에 기초하여 내부 전압을 생성하도록 구성된 전압 생성기를 포함하고,
    제1 동작 모드에서, 상기 리프레시 카운터는 제1 기간 동안 미리 결정된 횟수만큼 상기 리프레시 어드레스를 업데이트하도록 구성되고 제2 기간 동안 상기 리프레시 어드레스를 보유하도록 구성되며,
    제2 동작 모드에서, 상기 리프레시 카운터는 상기 리프레시 어드레스를 주기적으로 업데이트하도록 구성되고,
    상기 전압 생성기는 상기 제1 동작 모드에서 상기 제2 기간 동안 상기 내부 전압을 생성하는 것을 정지하도록 구성되는, 장치.
  12. 제11항에 있어서, 상기 전압 생성기는 상기 제1 동작 모드에서 상기 제2 기간 동안 상기 내부 전압을 상기 외부 전압에 클램핑하도록 구성되는, 장치.
  13. 제11항에 있어서, 상기 제1 기간 및 상기 제2 기간은 상기 제1 동작 모드에서 교대로 나타나는, 장치.
  14. 제11항에 있어서,
    상기 리프레시 제어 회로는,
    발진기 펄스를 주기적으로 활성화하도록 구성된 발진기 회로; 및
    상기 제1 동작 모드 동안 상기 발진기 펄스에 응답하여 카운트 값을 업데이트하도록 구성된 제1 카운터 회로를 더 포함하고,
    상기 제2 기간은 상기 카운트 값이 미리 결정된 값에 도달할 때에 종료하는, 장치.
  15. 제14항에 있어서, 상기 리프레시 동작은 상기 제2 동작 모드 동안 상기 발진기 펄스에 응답하여 수행되는, 장치.
  16. 장치로서,
    카운트 값을 주기적으로 업데이트하도록 구성된 제1 회로;
    상기 카운트 값이 미리 결정된 값에 도달한 후 미리 결정된 시간이 경과될 때에 시작 신호를 활성화하도록 구성된 제2 회로; 및
    상기 시작 신호에 응답하여 미리 결정된 횟수만큼 버스트 펄스를 연속적으로 생성하도록 구성된 제3 회로를 포함하고,
    상기 미리 결정된 횟수는 상기 미리 결정된 값과 동일한 값인, 장치.
  17. 제16항에 있어서, 외부 전압에 기초하여 내부 전압을 생성하도록 구성된 전압 생성기를 더 포함하고,
    상기 전압 생성기는 상기 카운트 값이 상기 미리 결정된 값에 도달할 때까지 상기 내부 전압을 생성하는 것을 정지하도록 구성되는, 장치.
  18. 제17항에 있어서, 상기 전압 생성기는 상기 카운트 값이 상기 미리 결정된 값에 도달할 때에 상기 내부 전압을 생성하는 것을 시작하도록 구성되는, 장치.
  19. 제18항에 있어서, 상기 전압 생성기는 상기 제3 회로가 상기 미리 결정된 횟수만큼 상기 버스트 펄스를 생성한 후에 상기 내부 전압을 생성하는 것을 정지하도록 구성되는, 장치.
  20. 제16항에 있어서, 상기 전압 생성기는 상기 전압 생성기가 상기 내부 전압을 생성하는 것을 정지할 때에 상기 내부 전압을 상기 외부 전압에 클램핑하도록 구성되는, 장치.
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