JP2008165847A - 半導体メモリ装置、半導体装置、メモリシステム及びリフレッシュ制御方法 - Google Patents

半導体メモリ装置、半導体装置、メモリシステム及びリフレッシュ制御方法 Download PDF

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Abstract

【課題】複数のバンクに付随するキャッシュメモリの有効活用とＰＡＳＲによるセルフリフレッシュ時の消費電流の低減を両立可能な半導体メモリ装置等を提供する。
【解決手段】本発明の半導体メモリ装置は、複数のバンク（Ａ、Ｂ、Ｃ、Ｄ）に区分されたメモリセルアレイと、複数のバンクにそれぞれ付随しワード線のデータを保持する複数のキャッシュメモリとを備える。各バンクにはセルフリフレッシュ期間中にデータを保持する保持領域と非保持領域とが共通に含まれるように設定されている。セルフリフレッシュ期間中に所定の間隔ｔ０で、ＰＡＳＲ状態制御部１９とバンク活性化制御部２０の動作により、ロウアドレスの一部（Ｘ５〜Ｘ８）に基づき選択ワード線が保持領域に含まれる場合は全バンクが同時に活性化されてリフレッシュが実行され、選択ワード線が非保持領域に含まれる場合は全バンクが非活性状態となってリフレッシュが実行されない。
【選択図】図６

Description

本発明は、ＤＲＡＭ（Dynamic Random Access Memory）等の半導体メモリ装置に対するリフレッシュ技術の分野に関し、特に、待機時に消費電流を低減するためにメモリセルアレイ中に設定された一部の領域のみを対象とするパーシャルアレイセルフリフレッシュ方式の技術分野に関するものである。
近年、携帯電話等の携帯機器には大容量のＤＲＡＭが搭載されるようになっているが、携帯機器の待機時の低消費電力化を図るため、ＤＲＡＭのセルフリフレッシュ時の消費電流を低減することが要望されている。そのための有効な手法として、パーシャルアレイセルフリフレッシュ（以下、ＰＡＳＲと呼ぶ）が提案されている（例えば、特許文献１参照）。このＰＡＳＲは、一般に複数のバンクから構成されるメモリセルアレイ内において、一部のバンクに対して選択的にセルフリフレッシュを実行するものである。この場合、保持する必要があるデータを特定のバンクに記憶させた状態で、そのバンクに対してのみセルフリフレッシュを実行すればよい。
図１３に、上述のＰＡＳＲの設定例を示している。ＰＡＳＲは、例えば所定の設定コマンドを入力することにより、設定用レジスタの一部（図１３では、下位３ビット）にＰＡＳＲの設定情報が書き込まれる。ＤＲＡＭが全部で４つのバンクＡ、Ｂ、Ｃ、Ｄを有するとすると、ＰＡＳＲの設定情報に基づき、データを保持すべきリフレッシュ対象のバンク数を、全バンク、２バンク（バンクＡ／Ｂ）、１バンク（バンクＡ）の３通りから選択的に設定することができる。バンクの選択は、図１３に示すように２ビットのバンク選択アドレスＢＡ０、ＢＡ１に基づいて行われる。
図１４は、図１３のＰＡＳＲの制御を実現するためのＤＲＡＭの要部構成を示すブロック図である。図１４においては、ＤＲＡＭの全体構成のうちセルフリフレッシュ制御部１０１、ＰＡＳＲ状態制御部１０２、バンク活性化制御部１０３の部分のみを示している。セルフリフレッシュの開始時／終了時には、セルフリフレッシュ制御部１０１、ＰＡＳＲ状態制御部１０２、バンク活性化制御部１０３のそれぞれにＰＡＳＲＥｎｔｒｙ／Ｅｘｉｔ信号が入力される。また、図１３のＰＡＳＲの設定情報として、２通りのリフレッシュ対象バンク（２バンク／１バンク）に対応する制御信号がＰＡＳＲ状態制御部1０２に入力される。
セルフリフレッシュが開始されると、セルフリフレッシュ制御部１０１のセルフリフレッシュオシレータ１０１ａから所定の間隔で発生される内部クロックに同期して、リフレッシュカウンタ１０１ｂがロウアドレスを順次カウントアップして出力する。ＰＡＳＲ状態制御部１０２では、図１３の設定情報に応じて、２バンクの設定時にはレジスタＲ１０がハイレベルにセットされ、１バンクの設定時にはレジスタＲ１１がハイレベルにセットされる。２つのＡＮＤゲートＡ１０、Ａ１１は、一端に２つのレジスタＲ１０、Ｒ１１の出力が接続され、他端にＰＡＳＲＥｎｔｒｙ／Ｅｘｉｔ信号が接続され、バンク停止信号Ｓ１、Ｓ２をそれぞれ出力する。
バンク活性化制御部１０３では、バンク選択デコーダ１０４に入力される２ビットのバンク選択アドレスＢＡ０、ＢＡ１に応じて、通常動作時に４本のデコード信号のうちの１本が選択的に活性化される。一方、バンク選択デコーダ１０４に入力されるＰＡＳＲＥｎｔｒｙ／Ｅｘｉｔ信号により、セルフリフレッシュの期間中は４本のデコード信号の全てが活性化される。４本のデコード信号はそれぞれ各バンクＡ〜Ｄのバンクアクティブ信号発生部１０５ａ、１０５ｂ、１０５ｃ、１０５ｄに入力される。また、上述のバンク停止信号Ｓ１がバンクＣ、Ｄのバンクアクティブ信号発生部１０５ｃ、１０５ｄに入力され、バンク停止信号Ｓ２がバンクＢ、Ｃ、Ｄのバンクアクティブ信号発生部１０５ｂ、１０５ｃ、１０５ｄに入力される。
各々のバンクアクティブ信号発生部１０５ａ〜１０５ｄは、入力されているバンク停止信号Ｓ１、Ｓ２が非活性の状態（ローレベル）で、入力されているデコード信号が活性化された状態（ハイレベル）のとき、対応するバンクに出力されるバンクアクティブ信号Ａａ、Ａｂ、Ａｃ、Ａｄを活性化する。これにより、１バンクを対象にセルフリフレッシュが実行される場合、バンクアクティブ信号Ａａのみが活性化され、２バンクを対象にセルフリフレッシュが実行される場合、バンクアクティブ信号Ａａ、Ａｂの２つのみが活性化される。セルフリフレッシュ期間中は、所定の間隔でリフレッシュカウンタ１０１ｂから出力されるロウアドレスにより、リフレッシュ対象のバンクの選択ワード線のみが活性化されてリフレッシュが実行され、リフレッシュ対象ではないバンクのリフレッシュの実行が停止される。
図１５は、リフレッシュ対象として１バンク（バンクＡ）が設定される場合のセルフリフレッシュの動作例を示す図である。セルフリフレッシュ期間中は、セルフリフレッシュオシレータ１０１ａから間隔ｔ０の内部クロックが出力され、それに同期してコマンドデコーダから内部コマンドＲＥＦが供給される。このとき、設定用レジスタの設定情報に応じてリフレッシュ対象であるバンクＡが指定され、これにより図１４の構成においてバンクアクティブ信号Ａａのみ選択的に活性化される。よって、バンクＡの選択ワード線のリフレッシュが実行され、他のバンクＢ、Ｃ、Ｄのリフレッシュは実行されない。同様の動作は間隔ｔ０で繰り返され、セルフリフレッシュ期間が終了するまで継続される。このような動作により、セルフリフレッシュ期間中にリフレッシュ対象のバンク数が削減されるので、その分だけＤＲＡＭの待機時の消費電流を低減することが可能となる。
特開２００４−１１８９３８号公報
一般にＤＲＡＭのメモリセルアレイにおいて、選択ワード線上の各メモリセルのデータがセンスアンプ列に読み出された後、バンクごとのセンスアンプ列がキャッシュメモリとして機能する。この場合、１バンクを活性化してアクセスする場合のキャッシュ容量は、選択ワード線に対応する１ページ分になる。一方、例えば４バンク構成のＤＲＡＭに対し、全てのバンクを同時に活性化してアクセスする場合、４バンクに対応する４ページ分のキャッシュ容量を利用することができる。
しかし、上述のＰＡＳＲによりリフレッシュ対象のバンク数が限定されている場合、ＤＲＡＭのセルフリフレッシュ期間中には、リフレッシュ対象のバンクのみが活性化されてデータが保持される。一方、リフレッシュ対象以外のバンクは、キャッシュメモリの保持される１ページ分のデータを含めてセルフリフレッシュの実行によりデータが消失する。携帯機器に搭載されるＤＲＡＭは待機時に頻繁にセルフリフレッシュが実行されるのが通常であり、セルフリフレッシュ期間中もキャッシュメモリのデータを保持し続けることが望ましい。しかし、キャッシュ容量を最大化するには、全バンクをリフレッシュ対象としてＰＡＳＲを設定する必要があるので、待機時に消費電流を低減することができなくなる。このように、従来のＤＲＡＭでは、全バンクのキャッシュ容量の最大化とＰＡＳＲによる消費電流の低減を両立することが難しいという問題がある。
そこで、本発明はこれらの問題を解決するためになされたものであり、複数のバンクに付随するキャッシュメモリを有効に活用しつつ、セルフリフレッシュ時にデータを保持すべき領域を限定して待機時の消費電流を低減可能な半導体メモリ装置等を提供することを目的とする。
上記課題を解決するために、本発明の半導体メモリ装置は、複数のワード線と複数のビット線の交点に配置されたメモリセル群を複数のバンクに区分して配置したメモリセルアレイと、前記複数のバンクにそれぞれ付随し、ロウアドレスにより選択されるワード線のデータを保持する複数のキャッシュメモリと、前記複数のバンクのそれぞれにおいて、セルフリフレッシュ期間中にデータを保持する保持領域とデータを保持しない非保持領域とが共通に含まれるように、前記メモリセルアレイ全体のデータ保持容量を設定する設定手段と、セルフリフレッシュ期間中に所定の間隔でリフレッシュ対象のロウアドレスを順次出力し、活性化されたバンクにおいて前記リフレッシュ対象のロウアドレスに対応する選択ワード線に対するリフレッシュを実行するリフレッシュ制御手段と、前記所定の間隔でセルフリフレッシュを実行する際、前記リフレッシュ対象のロウアドレスに基づき、前記選択ワード線が前記保持領域に含まれる場合は前記複数のバンクの全てを活性化するとともに、前記選択ワード線が前記非保持領域に含まれる場合は前記複数のバンクの全てを非活性状態とするバンク制御手段とを備えて構成される。
このような構成を備えた本発明によれば、通常動作時に全てのバンクにそれぞれ付随するキャッシュメモリにデータが保持された状態でセルフリフレッシュ期間に移行すると、所定間隔で出力されるリフレッシュ対象のロウアドレスが参照され、各バンクの保持領域に対してリフレッシュが実行される一方、各バンクの非保持領域に対するリフレッシュは実行されない。この場合、データを保持すべきバンク数を限定するのではなく、各バンクに共通に含まれる保持領域を限定するように設定される。そのため、全てのバンクの保持領域に含まれるデータがキャッシュメモリに保持される場合、セルフリフレッシュ期間をまたがってキャッシュメモリを利用し続けることができる。従って、利用可能なキャッシュ容量を減少させることなく、ＰＡＳＲによる待機時の消費電流の低減を実現することができる。
本発明の半導体メモリ装置において、前記キャッシュメモリは、前記バンク内の選択ワード線上の各メモリセルのデータを前記複数のビット線を介して増幅する複数のセンスアンプを含むセンスアンプ列であってもよい。
本発明の半導体メモリ装置において、前記設定手段は、前記データ保持容量を前記メモリセルアレイ全体の記憶容量の２Ｎ分の１（Ｎ：１以上Ｍ以下の整数）のＭ段階の記憶容量の中から選択的に設定可能としてもよい。これにより、簡単な構成で所望のデータ保持容量を選択することができる。
本発明の半導体メモリ装置において、前記バンク制御手段は、前記リフレッシュ対象のロウアドレスに含まれるＫビットのパターンに基づき、前記保持領域と前記非保持領域を判別するようにしてもよい。
本発明の半導体メモリ装置において、各々の前記バンクは、同一容量の複数のメモリマットに分割され、前記保持領域と前記非保持領域が前記複数のメモリマットのそれぞれに分散配置されるように構成してもよい。
本発明の半導体メモリ装置において、前記ロウアドレスは、前記メモリマットを選択するための第１のビット群と、各々の前記メモリマット内のワード線を選択するための第２のビット群とを含み、前記バンク制御手段は、前記第２のビット群のパターンに基づき前記保持領域と前記非保持領域を判別するようにしてもよい。
上記課題を解決するために、本発明の半導体装置は、メモリ集積回路と論理集積回路が同一チップ上に構成された半導体装置であって、前記メモリ集積回路は、複数のワード線と複数のビット線の交点に配置されたメモリセル群を複数のバンクに区分して配置したメモリセルアレイと、前記複数のバンクにそれぞれ付随し、ロウアドレスにより選択されるワード線のデータを保持する複数のキャッシュメモリと、前記複数のバンクのそれぞれにおいて、セルフリフレッシュ期間中にデータを保持する保持領域とデータを保持しない非保持領域とが共通に含まれるように、前記メモリセルアレイ全体のデータ保持容量を設定する設定手段と、セルフリフレッシュ期間中に所定の間隔でリフレッシュ対象のロウアドレスを順次出力し、活性化されたバンクにおいて前記リフレッシュ対象のロウアドレスに対応する選択ワード線に対するリフレッシュを実行するリフレッシュ制御手段と、前記所定の間隔でセルフリフレッシュを実行する際、前記リフレッシュ対象のロウアドレスに基づき、前記選択ワード線が前記保持領域に含まれる場合は前記複数のバンクの全てを活性化するとともに、前記選択ワード線が前記非保持領域に含まれる場合は前記複数のバンクの全てを非活性状態とするバンク制御手段とを備え、前記論理集積回路は、前記メモリ集積回路の通常動作を制御するとともに、前記メモリセルアレイにおける前記セルフリフレッシュの開始及び終了を制御するメモリ制御手段と、少なくとも前記キャッシュメモリに保持されるデータを用いて、所定の機能を実現するための演算を実行する演算手段とを備えて構成される。
本発明の半導体装置において、前記メモリ制御手段は、前記設定手段に対し前記データ保持容量を設定するためのコマンドと、セルフリフレッシュ期間の開始と終了を指令するための各コマンドとを前記メモリ集積回路に送出するように構成してもよい。
上記課題を解決するために、本発明のメモリシステムは、メモリ集積回路と論理集積回路が複数のバンクに区分して配置された主記憶メモリと、前記複数のバンクにそれぞれ付随し、アドレスにより選択される領域のデータを保持する複数のキャッシュメモリと、前記複数のバンクのそれぞれにおいて、セルフリフレッシュ期間中にデータを保持する保持領域とデータを保持しない非保持領域とが共通に含まれるように、前記主記憶メモリ全体のデータ保持容量を設定する設定手段と、セルフリフレッシュ要求を受けたとき前記主記憶メモリに対するセルフリフレッシュの実行を制御するコマンドデコーダと、セルフリフレッシュ期間中にリフレッシュ対象のアドレスを順次出力し、活性化されたバンクにおいて前記リフレッシュ対象のアドレスに対応する選択領域に対するリフレッシュを実行するリフレッシュ制御手段と、前記セルフリフレッシュを実行する際、前記リフレッシュ対象のアドレスに基づき、前記選択領域が前記保持領域に含まれる場合は前記複数のバンクの全てを活性化するとともに、前記選択領域が前記非保持領域に含まれる場合は前記複数のバンクの全てを非活性状態とするバンク制御手段とを備えて構成される。
本発明のメモリシステムにおいて、前記主記憶メモリに対する通常動作を指令するとともに、前記主記憶メモリに対する前記セルフリフレッシュの開始及び終了を指令するメモリ制御手段をさらに備えていてもよい。
上記課題を解決するために、本発明のリフレッシュ制御方法は、それぞれキャッシュメモリが付随する複数のバンクに区分されたメモリセルアレイに対するリフレッシュ制御方法であって、前記複数のバンクのそれぞれにおいて、セルフリフレッシュ期間中にデータを保持する保持領域とデータを保持しない非保持領域とが共通に含まれるように、前記メモリセルアレイ全体のデータ保持容量を設定するステップと、セルフリフレッシュ期間の開始を指令するステップと、前記セルフリフレッシュ期間中に所定の間隔でリフレッシュ対象のロウアドレスを順次出力するステップと、前記リフレッシュ対象のロウアドレスに基づき、選択ワード線が前記保持領域に含まれる場合は前記複数のバンクの全てを活性化するとともに、前記選択ワード線が前記非保持領域に含まれる場合は前記複数のバンクの全てを非活性状態とするステップと、活性化された前記複数のバンクにおいて前記リフレッシュ対象のロウアドレスに対応する前記選択ワード線に対するリフレッシュを実行するステップと、前記セルフリフレッシュ期間の終了を指令するステップと、を含んでいる。
本発明のリフレッシュ制御方法において、前記セルフリフレッシュ期間に、同一のロウアドレスに対応する選択ワード線が前記複数のバンクの前記保持領域に含まれる場合、前記複数のバンクを同時に活性化してリフレッシュを実行してもよい。
本発明によれば、半導体メモリ装置のセルフリフレッシュ期間において、リフレッシュ対象のロウアドレスに基づいて、複数のバンクに共通に設定される保持領域のみを対象としてリフレッシュを実行することができる。よって、各バンクの保持領域の一部のデータがそれぞれキャッシュメモリに保持されているとき、ＰＡＳＲに制約されることなくキャッシュメモリを利用できるので、複数のバンクを有する半導体メモリ装置を用いる場合にキャッシュ容量の最大化とＰＡＳＲによる消費電流の低減を両立することができる。また、本発明の構成及び効果は、半導体メモリ装置に加えて、メモリ集積回路と論理集積回路を有する半導体装置、メモリシステム、リフレッシュ制御方法においても実現することができる。
以下、本発明の実施形態について図面を参照しながら説明する。本実施形態においては、複数のバンクに区分されたメモリセルアレイのセルフリフレッシュを実行する構成を備えたＤＲＡＭに対して本発明を適用する場合を説明する。
図１は、本実施形態のＤＲＡＭにおける概略の全体構成を示すブロック図である。本実施形態では、全体の記憶容量が５１２Ｍビットで４バンク構成のＤＲＡＭを例にとって説明する。図１に示すＤＲＡＭは、メモリセルアレイ１０、ロウ周辺回路１１、カラム周辺回路１２、ロウアドレスバッファ１３、カラムアドレスバッファ１４、Ｉ／Ｏ制御部１５、コマンドデコーダ１６、設定用レジスタ１７、セルフリフレッシュ制御部１８、ＰＡＳＲ状態制御部１９、バンク活性化制御部２０を含んで構成される。
メモリセルアレイ１０は、４つのバンクＡ、Ｂ、Ｃ、Ｄに区分され、各バンクが同一の記憶容量（１２８Ｍビット）と同一の構成を備えている。メモリセルアレイ１０は、複数のワード線と複数のビット線の交点に配置された多数のメモリセルを含んでいる。メモリセルアレイ１０へのアクセス時は、指定されたバンクを独立にアクセスすることができる。また、各バンクに対し通常動作時のオートリフレッシュと、待機時のセルフリフレッシュを実行することができる。セルフリフレッシュに関しては、ＰＡＳＲに基づき４つのバンクＡ、Ｂ、Ｃ、Ｄの所定領域に対する部分的なリフレッシュを制御することができるが、詳細は後述する。
ロウ周辺回路１１は、メモリセルアレイ１０の複数のワード線に付随して設けられ、ロウデコーダやワードドライバを含んでいる。カラム周辺回路１２は、メモリセルアレイ１０の複数のビット線に付随して設けられ、カラムデコーダやセンスアンプ列を含んでいる。ロウ周辺回路１１においては、ロウアドレスバッファ１３に保持されるロウアドレスに対応するワード線が選択され、カラム周辺回路１２においてはカラムアドレスバッファ１４に保持されるカラムアドレスに対応するビット線が選択される。選択されたワード線及びビット線に対応するメモリセルのデータは、Ｉ／Ｏ制御部１５により外部との間で入出力される。
コマンドデコーダ１６は、入力された外部コマンドを判別して、対応する内部コマンド又は制御信号を生成して各部に送出する。一方、設定用レジスタ１７には、コマンドデコーダ１６に所定の設定コマンドが入力されたとき、ＤＲＡＭの各種動作モードを設定するために必要な情報が書き込まれる。また、外部コマンドに付随して入力されたアドレスのうち、ロウアドレスがロウアドレスバッファ１３に送られ、カラムアドレスがカラムアドレスバッファ１４に送られる。本実施形態においては、１４ビットのロウアドレスと８ビットのカラムアドレスに応じてメモリセルが選択されるとともに、２ビットのバンク選択アドレスに応じて４つのバンクＡ、Ｂ、Ｃ、Ｄの中の１つが選択される場合を説明する。
セルフリフレッシュ制御部１８は、ＤＲＡＭの待機時のセルフリフレッシュの動作を制御し、所定の間隔でリフレッシュ対象のワード線のロウアドレスを発生する。ＰＡＳＲ状態制御部１９は、ＰＡＳＲの設定情報を保持し、セルフリフレッシュ制御部１８のロウアドレスに基づき各バンクをリフレッシュ対象とするか否かを選択的に切り替え制御する。バンク活性化制御部２０は、ＰＡＳＲ状態制御部１９の切り替え制御に応じてバンクＡ、Ｂ、Ｃ、Ｄのそれぞれに対しバンクアクティブ信号Ａａ、Ａｂ、Ａｃ、Ａｄを供給する。これらＰＡＳＲ状態制御部１９及びバンク活性化制御部２０は、一体的に本発明のバンク制御手段として機能する。なお、これらのセルフリフレッシュ制御部１８、ＰＡＳＲ状態制御部１９、バンク活性化制御部２０の具体的な構成及び動作については後述する。
図２は、４バンク構成のメモリセルアレイ１０とロウアドレス及びカラムアドレスとの関係を示す図である。メモリセルアレイ１０は、所定数のビット線を含む領域ごとにバンクＡ、Ｂ、Ｃ、Ｄに区分される。図２の上部に配置されたバンクＡに関し、ロウアドレスの上位３ビットＸ１１、Ｘ１２、Ｘ１３と、カラムアドレスの下位１ビットＹ０と、３２ビット分のＤＱ０〜３１との関係が示されている。以下では、バンクＡの構成を例にとって説明するが、他のバンクＢ、Ｃ、Ｄについても同様の構成が前提となる。
図２に示すようにバンクＡは、ビット線方向に沿って配置されたロウデコーダ（ＸＤＥＣ）２１を挟んで上下に２分割され、Ｘ１３＝０に対応する上側の領域とＸ１３＝１に対応する下側の領域が対称的に配置される。また、ワード線方向に沿って配置されたカラムデコーダ（ＹＤＥＣ）２２を挟んで左右に２分割され、左側の領域と右側の領域が対称的に配置される。さらに、バンクＡの上下左右の各領域をＤＱ（入出力端子）の４ビット分ごとのグループに細分化して示すとともに、Ｘ１１、Ｘ１２、Ｘ１３、Ｙ０が同一となる４ビット分のＤＱの２グループを含む単位領域ＵＲを示している。
例えば、バンクＡの左上隅には、ＤＱ０〜７を含む単位領域ＵＲが配置されるとともに、ビット線延伸方向に同様のＸ１１、Ｘ１２、Ｘ１３、Ｙ０に対応する４つの単位領域ＵＲが配置される。これら４つの単位領域ＵＲの中には、３２ビットのＤＱ０〜３１が含まれる。そして、バンクＡの全体では、全部で１６個の単位領域ＵＲが配置され、３２ビットのＤＱ０〜３１がワード線延伸方向に４系統（３２×４）含まれる。このように、本実施形態のＤＲＡＭは３２ビットの入出力構成を備え、ビット線方向の４つの単位領域ＵＲを介して、指定されたアドレスに対応する３２ビットのデータを同時に入出力することができる。
図２においては、バンクＡの特定のロウアドレスが指定されたときに、活性化される選択ワード線ＷＬを太線で示している。選択ワード線ＷＬは、Ｘ１３に応じて上側又は下側のいずれかの領域で４本に分かれて活性化されるとともに、Ｙ０に応じて定まる２つの隣接する単位領域ＵＲが選択され、選択ワード線ＷＬ上の各メモリセルにアクセスすることができる。
図３は、各バンクＡ〜Ｄにおける単位領域ＵＲの構成を細分化して示す図である。図３に示すように、図２の１つの単位領域ＵＲは、さらに３２個のメモリマットＭに分割される。ビット線延伸方向には１６個のメモリマットＭが配置され、ワード線延伸方向には２個のメモリマットＭが配置されている。各メモリマットＭのワード線延伸方向の両端には、サブワードドライバＳＷＤが配置されている。また、各メモリマットＭのビット線延伸方向の両端には、センスアンプ列ＳＲが配置されている。図３に示す各々のメモリマットＭに対し、ロウアドレスのうちの９ビットＸ０〜Ｘ８により選択されるワード線と、カラムアドレスのうちの７ビットＹ１〜Ｙ７に応じて選択されるビット線との交点のメモリセルにアクセスすることができる。また、ワード線延伸方向に隣接する２つのメモリマットＭのうち、上側のメモリマットＭにＤＱ０、２、４、６が割り当てられ、下側のメモリマットＭにＤＱ１、３、５、７が割り当てられる。
サブワードドライバＳＷＤは、上側又は下側のメモリマットＭ内に配置されたワード線（サブワード線）を活性化する回路である。図３では、特定のロウアドレスが指定されたとき、対応するサブワードドライバＳＷＤにより、縦方向に隣接する２つのメモリマットＭで選択ワード線ＷＬが活性化された状態を示している。一方、センスアンプ列ＳＲは、メモリマットＭの複数のビット線を介してデータを増幅する多数のセンスアンプを含んで構成され、両側の２つのメモリマットＭに共有されている。図３の配置では、全部で３４個のセンスアンプ列ＳＲが含まれ、活性化された選択ワード線ＷＬを含む２つのメモリマットＳＲに付随する４つのセンスアンプ列ＳＲをハッチングで示している。
本実施形態のＤＲＡＭでは、上述のセンスアンプ列ＳＲがキャッシュメモリとして機能する。すなわち、ロウアドレスに基づき特定のバンクの選択ワード線ＷＬを活性化したときにメモリセルから読み出されたデータは、その後もセンスアンプ列ＳＲに保持される。この状態において、カラムアドレスを指定してアクセスすれば、センスアンプ列に保持されたデータを所定のＤＱを介して外部に読み出すことができる（カラムアクセス）。選択されたメモリマットＭに対しては、両側の２つのセンスアンプ列がそれぞれキャッシュメモリとして機能し、カラムアドレスに応じて選択的にデータを読み出すことができる。
１つのバンク全体では、カラムアクセス時に、８ビットのカラムアドレスに基づき３２ビットのＤＱを介してキャッシュメモリのデータを読み出すことができるので、選択されたワード線に対応する１ページ分のデータ容量は、８ｋビットとなる。一方、本実施形態のＤＲＡＭでは、上述のバンク選択アドレスＢＡ０、ＢＡ１により選択されたバンクを活性化する場合に加えて、４つのバンクを同時に活性化することを想定している。この場合は、カラムアクセス時に４バンク分のキャッシュメモリのデータ容量は、３２ｋビットとなる。なお、キャッシュメモリのデータ容量（キャッシュ容量）とＰＡＳＲの動作との関係については後述する。
図４は、上述のキャッシュメモリとしてのセンスアンプ列ＳＲの構成例を示す図である。メモリマットＭの両側には２つのセンスアンプ列ＳＲ（Ｌ）、ＳＲ（Ｒ）が配置される。ここでは、右側のセンスアンプ列ＳＲ（Ｒ）について説明するが、左側のセンスアンプ列ＳＲ（Ｌ）も対称的な構成を有するので、以下の説明は共通する。図４において、メモリマットＭには、２本のビット線が相補対をなすビット線ペアを構成し、各々のビット線ペアが両側のセンスアンプ列ＳＲ（Ｌ）、ＳＲ（Ｒ）と交互に接続されている。例えば、ビット線ペアＢＬ１Ｂ、ＢＬ１Ｔは、右側のセンスアンプ列ＳＲ（Ｒ）内のセンスアンプＳＡと接続されている。
センスアンプＳＡは、メモリセルの蓄積電荷に応じた各々のビット線ペアの微小電位差を増幅する。センスアンプＳＡの出力側は、１対の選択トランジスタＳＴを経由して一対のローカルＩ／Ｏ線に接続される。１対の選択トランジスタＳＴの各ゲートには、ビット線ペアごとに異なる選択制御線ＹＳが印加される。図４の例では、センスアンプ列ＳＲ（Ｒ）において、ビット線ペアＢＬ１Ｂ、ＢＬ１Ｔに対応する選択制御線ＹＳ１と、ビット線ペアＢＬ３Ｂ、ＢＬ３Ｔに対応する選択制御線ＹＳ３が示されている。カラムアドレスに応じて選択制御線ＹＳが活性化されると、１対の選択トランジスタＳＴがオンとなって、センスアンプＳＡをローカルＩ／Ｏ線に接続することができる。
次に、本実施形態におけるＰＡＳＲの設定情報を保持する設定手段としての設定用レジスタ１７について説明する。図５は、設定用レジスタ１７の具体的な設定例を示す図である。図５に示す設定用レジスタ１７は、下位３ビット分がＰＡＳＲの設定情報に割り当てられ、そのビットパターンに応じてＰＡＳＲによるデータ保持容量の設定が可能となっている。設定用レジスタ１７には、セルフリフレッシュ時にリフレッシュ対象となる保持領域の記憶容量を、全領域（５１２Ｍビット）、２５６Ｍビット、１２８Ｍビット、６４Ｍビット、３２Ｍビットの５通りの中から選択的に設定することができる。図５に示すように、５通りのデータ保持容量と、リフレッシュ対象とされるロウアドレスのビットＸ５〜Ｘ８のパターンの関係を示しているが、具体的な動作については後述する。
次に図６は、本実施形態のＤＲＡＭにおけるセルフリフレッシュに関わる要部構成を示すブロック図である。図６においては、図１の全体構成のうちセルフリフレッシュ制御部１８、ＰＡＳＲ状態制御部１９、バンク活性化制御部２０の部分を詳細に示している。セルフリフレッシュの開始時／終了時には、コマンドデコーダ１６（図１）からセルフリフレッシュ制御部１８、ＰＡＳＲ状態制御部１９、バンク活性化制御部２０のそれぞれにＰＡＳＲＥｎｔｒｙ／Ｅｘｉｔ信号が送出される。また、設定用レジスタ１７から読み出されたＰＡＳＲの設定情報として、４通りのデータ保持容量（２５６Ｍビット／１２８Ｍビット／６４Ｍビット／３２Ｍビット）に対応する制御信号がコマンドデコーダ１６からＰＡＳＲ状態制御部１９に送出される。
セルフリフレッシュ制御部１８は、セルフリフレッシュオシレータ３０とリフレッシュカウンタ３１を含んで構成される。セルフリフレッシュオシレータ３０は、ＤＲＡＭのデータ保持特性に適合する所定の間隔ｔ０の内部クロックを発生する。リフレッシュカウンタ３１は、セルフリフレッシュオシレータ３０の内部クロックに同期するカウンタであり、そのカウント値に対応するリフレッシュ対象のロウアドレスを順次出力する。図６に示すように、リフレッシュカウンタ３１から出力されるロウアドレスのうち４ビットＸ５、Ｘ６、Ｘ７、Ｘ８は、ＰＡＳＲ状態制御部１９に入力される。
ＰＡＳＲ状態制御部１９は、４つのレジスタＲ０〜Ｒ３と、８つのＡＮＤゲートＡ０〜Ａ７と、３つのＯＲゲートＯ０〜Ｏ２を含んで構成される。上述の４通りのデータ保持容量の中で、設定用レジスタ１７の設定情報に含まれる１つのデータ保持容量に対応してレジスタＲ０〜Ｒ３のいずれか１つがハイレベルにセットされる。４つのＡＮＤゲートＡ０〜Ａ３は、一端に４つのレジスタＲ０〜Ｒ３の出力が接続され、他端に上述のＰＡＳＲＥｎｔｒｙ／Ｅｘｉｔ信号が接続される。よって、ＡＮＤゲートＡ０〜Ａ３のうちの１つは、設定用レジスタ１７のデータ保持容量に応じてレジスタＲ０〜Ｒ３のいずれかを介して一端がハイレベルとなり、セルフリフレッシュの開始時にＰＡＳＲＥｎｔｒｙ／Ｅｘｉｔ信号により他端がハイレベルとなり、その出力がハイレベルに変化する。
一方、ＡＮＤゲートＡ４には、ＡＮＤゲートＡ０の出力と上述のロウアドレスのビットＸ８が入力される。ＯＲゲートＯ０には、ロウアドレスの２ビットＸ７、Ｘ８が入力され、ＡＮＤゲートＡ５には、ＡＮＤゲートＡ１の出力とＯＲゲートＯ０の出力が入力される。ＯＲゲートＯ１には、ロウアドレスの３ビットＸ６〜Ｘ８が入力され、ＡＮＤゲートＡ６には、ＡＮＤゲートＡ２の出力とＯＲゲートＯ１の出力が入力される。ＯＲゲートＯ２には、ロウアドレスの４ビットＸ５〜Ｘ８が入力され、ＡＮＤゲートＡ７には、ＡＮＤゲートＡ３の出力とＯＲゲートＯ２の出力が入力される。そして、それぞれのＡＮＤゲートＡ４〜Ａ７からは、この順にバンクＡ、Ｂ、Ｃ、Ｄに対するバンク停止信号Ｓａ、Ｓｂ、Ｓｃ、Ｓｄが出力される。
バンク活性化制御部２０は、バンク選択デコーダ３２と、各バンクＡ〜Ｄのバンクアクティブ信号発生部３３（３３ａ、３３ｂ、３３ｃ、３３ｄ）を含んで構成される。バンク選択デコーダ３２には、２ビットのバンク選択アドレスＢＡ０、ＢＡ１とＰＡＳＲＥｎｔｒｙ／Ｅｘｉｔ信号が入力される。通常動作時は、バンク選択各バンクＡ〜Ｄに供給される４本のデコード信号のうち、２ビットのバンク選択アドレスＢＡ０、ＢＡ１に応じて選択された１本のデコード信号のみが活性化される。一方、ＰＡＳＲＥｎｔｒｙ／Ｅｘｉｔ信号に応じて、セルフリフレッシュ期間においては、バンク選択アドレスＢＡ０、ＢＡ１に関わらず４本のデコード信号が活性化される。
各バンクＡ〜Ｄのバンクアクティブ信号発生部３３には、４つのバンク停止信号Ｓａ、Ｓｂ、Ｓｃ、Ｓｄと、バンク選択デコーダ３２からの４本のデコード信号の中の対応する１本がそれぞれ入力され、各バンクＡ〜Ｄに供給されるバンクアクティブ信号Ａａ、Ａｂ、Ａｃ、Ａｄを出力する。例えば、バンクＡ用のバンクアクティブ信号発生部３３ａは、入力されるバンク停止信号Ｓａ〜Ｓｄが全て非活性の状態（ローレベル）で、かつ入力されたデコード信号が活性化された状態（ハイレベル）のとき、バンクＡに対するバンクアクティブ信号Ａａを活性化する。これに対し、バンク停止信号Ｓａ〜Ｓｄのいずれかが活性化された状態（ハイレベル）か、あるいは入力されたデコード信号が非活性の状態（ローレベル）のとき、バンクＡに対するバンクアクティブ信号Ａａを非活性にする。他のバンクＢ、Ｃ、Ｄへのバンクアクティブ信号Ａｂ、Ａｃ、Ａｄについても、同様の制御が行われる。
図６の構成において、ＰＡＳＲにより設定されたデータ保持容量に応じた動作を説明する。まず、ＰＡＳＲが全領域に設定されているときは、ＰＡＳＲ状態制御部１９から出力される４つのバンク停止信号Ｓａ、Ｓｂ、Ｓｃ、Ｓｄが全て非活性の状態となるので、セルフリフレッシュ時にバンク活性化制御部２０から出力される４つのバンクアクティブ信号Ａａ、Ａｂ、Ａｃ、Ａｄが全て活性化される。これに対し、ＰＡＳＲが一部の領域（２５６Ｍビット、１２８Ｍビット、６４Ｍビット、３２Ｍビット）に設定されているときは、バンク停止信号Ｓａ、Ｓｂ、Ｓｂ、Ｓｄが活性化される否かは、ロウアドレスのビットＸ５〜Ｘ８のパターンに依存して定まる。以下、図７〜図９を参照して、ＰＡＳＲのデータ保持容量に応じたセルフリフレッシュの動作について説明する。
図７は、所定のデータ保持容量に対応する保持領域が各バンクに設定されている場合のセルフリフレッシュ期間におけるリフレッシュ動作を示す図である。ここでは、簡単のため、リフレッシュカウンタ３１から出力されるロウアドレスの下位９ビットが０からスタートすると仮定する。セルフリフレッシュ開始直後は、ロウアドレスのビットＸ５〜Ｘ８が０であるため、４バンクが同時にバンクアクティブ信号Ａａ〜Ａｄにより活性化される。これにより、４バンクのそれぞれの保持領域においてロウアドレスが共通の４本のワード線がリフレッシュ対象として選択されリフレッシュが実行される。一方、リフレッシュカウンタ３１のカウントアップが進みロウアドレスのビットＸ５〜Ｘ８が変化すると、あるタイミングでバンク停止信号Ｓａ〜Ｓｄのいずれかが活性化される。これにより、４バンクが同時に非活性状態になり、それぞれの非保持領域に対応するワード線のリフレッシュは実行されない。このように、４つのバンクの保持領域に対するリフレッシュを同時に実行する時間帯と、４つのバンクの非保持領域に対するリフレッシュを実行しない時間帯が繰り返される。
図８は、ＰＡＳＲの異なるデータ保持容量ごとに図７のセルフリフレッシュ動作を時間軸で比較した図である。図５の設定用レジスタ１７に示す５通りのデータ保持容量として、全領域、２５６Ｍビット、１２８Ｍビット、６４Ｍビット、３２Ｍビットの順に、それぞれ１つのメモリマットＭ内でロウアドレスが変化するセルフリフレッシュの時間範囲内で、４バンクが同時に活性化される時間帯（ハッチング部）と、４バンクが非活性となる時間帯（白抜き部）を示している。なお、時間Ｔｍは、ロウアドレスの下位９ビットＸ０〜Ｘ８が一巡して１つのメモリマットＭ内の全てのワード線が順次リフレッシュされるのに必要な時間を表す。メモリマットＭ内においてロウアドレスの９ビットＸ０〜Ｘ８により５１２本のワード線が選択される場合、セルフリフレッシュの間隔ｔ０に対し、時間Ｔｍは、５１２×ｔ０の関係を満たす。
まず、図８（ａ）に示すように、データ保持容量が全領域に設定されている場合は、セルフリフレッシュ期間の全ての時間帯で４バンクが同時に活性化されてリフレッシュが実行される。一方、図８（ｂ）に示すように、データ保持容量が２５６Ｍビットに設定されている場合、Ｔｍ／２の時間だけ４バンクが同時に活性化されてリフレッシュが実行され、残りのＴｍ／２の時間は４バンクが非活性となる。同様に、図８（ｃ）、（ｄ）、（ｅ）に示すように、データ保持容量の設定が１２８Ｍビット、６４Ｍビット、３２Ｍビットと小さくなるに従って、４バンクが同時に活性化されてリフレッシュが実行される時間が順にＴｍ／４、Ｔｍ／８、Ｔｍ／１６と短くなり、４バンクが非活性となる時間が相対的に長くなる。
次に図９は、ＰＡＳＲの異なるデータ保持容量ごとのメモリマットＭの構成に着目して比較した図である。図８と同様の５通りのデータ保持容量に対し、セルフリフレッシュ期間中にメモリマットＭ内でデータが保持される保持領域（ハッチング部）と、データが保持されない非保持領域（白抜き部）をそれぞれ示している。図９の例では、マットＭ内で縦方向に延伸される各ワード線が左側から右側にかけてロウアドレスが増加する場合を想定する。メモリマットＭ内の５１２本のワード線のうち、保持領域に含まれるワード線数をデータ保持容量ごとに示している。なお、データ保持容量の設定が同様である限り、４バンクの全てのメモリマットＭにおける保持領域と非保持領域の構成は共通となる。
図９（ａ）に示すように、データ保持容量が全領域に設定されている場合は、５１２本のワード線を含むメモリマットＭの全体が保持領域となる。一方、図９（ｂ）に示すように、データ保持領域が２５６Ｍビットに設定されている場合、ビットＸ８が０から１になる位置を境界として、保持領域と非保持領域のワード線数はともに２５６本となる。同様に、図９（ｃ）〜（ｅ）に示すように、データ保持容量が１２８Ｍビット、６４Ｍビット、３２Ｍビットと限定されるに従って、ビットＸ５〜Ｘ８のパターンに応じて保持領域が小さくなり、保持領域のワード線数が順に１２８本、６４本、３２本と減少していく。保持領域と非保持領域に違いは、ロウアドレスに基づき判別できるので、セルフリフレッシュ期間にまたがって保持すべきデータを保持領域に記憶し、セルフリフレッシュ期間に破壊されてもよいデータを非保持領域に記憶するように制御する必要がある。また、保持領域の記憶されたデータのうちキャッシュメモリに保持されている１ページ分のデータは、セルフリフレッシュ期間をまたがっても有効に利用できる。
次に、本実施形態のＰＡＳＲを採用する場合の効果について図１０を用いて説明する。図１０（ａ）は、本実施形態で述べた仕様を有するＤＲＡＭに関し、ＰＡＳＲのデータ保持容量に対応して待機時の消費電流とカラムアクセス時のキャッシュ容量を表に示している。また、図１０（ｂ）は、従来のバンクごとのＰＡＳＲを採用したＤＲＡＭに関し、記憶容量やバンク構成が本実施形態のＤＲＡＭと同様であるとして、図１０（ａ）に対する比較例として示している。
図１０（ａ）に示すように、ＤＲＡＭの待機時の消費電流については、データ保持容量に比例して変化し、バンク数に換算したときの容量が同一である限り図１０（ｂ）と同様になっている。ただし、従来のＰＡＳＲではデータ保持容量の下限が１バンクであるのに対し、本実施形態のＰＡＳＲはバンクによる制約を受けることなくデータ保持容量を縮小でき、その分だけ消費電流を低減することができる。また、カラムアクセス時のキャッシュ容量については、本実施形態のＰＡＳＲでは４バンク全てがリフレッシュ対象となるので、常に４バンク分のキャッシュ容量である３２ｋビットが保たれる。これに対し、従来のＰＡＳＲでは、データを保持するバンク数を制限するほど、キャッシュ容量が小さくなっていく。このように、本実施形態のＰＡＳＲは、キャッシュ容量を犠牲にすることなく、データ保持容量の縮小による消費電流の低減の効果を得られる点で優れている。
以上説明した本発明のＰＡＳＲは、上述のＤＲＡＭに適用する場合に限られることなく、多様な応用例がある。まず、本発明のＰＡＳＲの概念を一般的なメモリシステムに対して適用する場合について、図１１を用いて説明する。図１１に示すメモリシステムは、４つのバンクＡ、Ｂ、Ｃ、Ｄに区分されたメモリ回路４０と、クロックバッファ４１と、コマンドデコーダ４２と、セルフリフレッシュコントローラ４３を含んでいる。このように構成されるメモリシステムは、本実施形態のＤＲＡＭの仕様や半導体チップの構成による制約は受けないが、理解の容易のために記憶容量とバンク構成については既に述べた実施形態と共通である場合を説明する。
各バンクのメモリ回路４０は、１２８Ｍビットの主記憶メモリと８ｋビットのキャッシュメモリを備え、１４ビットのロウアドレス（Ｘ０〜Ｘ１３）と８ビットのカラムアドレス（Ｙ０〜Ｙ７）に基づきアクセスが制御される。また、各バンクのメモリ回路４０の主記憶メモリは、図５のデータ保持容量１２８Ｍビットの設定と同等の領域区分により保持領域ＲＨと非保持領域ＲＮに分けられている。よって、保持領域ＲＨの記憶容量は各バンクの４分の１の３２Ｍビットとなり、非保持領域ＲＮの記憶容量は各バンクの４分の３の９６Ｍビットとなる。なお、図１１では簡単のため、保持領域ＲＨと非保持領域ＲＮに２分割される例を示しているが、それぞれ細分化された多数の領域から構成されていてもよい。
クロックバッファ４１は、入力されるクロックＣＬＫ及び反転クロックＣＬＫＢに基づき動作タイミングを制御するための内部クロックを発生する。コマンドデコーダ４２は、外部から入力される制御信号ＲＡＳＢ、ＣＡＳＢ、ＷＥＢ、ＣＫＥのパターンによるコマンドを判別し、バンク選択信号ＢＡ０、ＢＡ１に基づく所定の制御信号を生成する。そして、セルフリフレッシュ時の開始時／終了時には所定のタイミングでコマンドデコーダ４２がＥｎｔｒｙ／Ｅｘｉｔ信号をセルフリフレッシュコントローラ４３に供給する。セルフリフレッシュコントローラ４３は、セルフリフレッシュ期間中に各バンクのリフレッシュ動作を制御するとともに、リフレッシュ対象のワード線に対応するロウアドレスを順次各バンクに供給する。
セルフリフレッシュ期間においては、各バンクの主記憶メモリの保持領域ＲＨのみを対象にリフレッシュが実行され、非保持領域ＲＮに対するリフレッシュが実行されない。この点では本実施形態のＤＲＡＭと同様であり、セルフリフレッシュに伴う消費電流を低減することができる。通常動作時は、４バンク全てのキャッシュメモリに全部で４ページ分（３２ｋビット）を保持し、外部との間で３２ビットのデータをＤＱを介して入出する。この場合、各キャッシュメモリはセルフリフレッシュ期間をまたがって使用を継続することができる。このように、本発明のＰＡＳＲをメモリシステムに適用する場合も、キャッシュ容量の最大限の活用とセルフリフレッシュ時の電流低減の両立が可能である。
次に、本発明のＰＡＳＲの概念を半導体装置としてＳＯＣ (System On Chip)に対して適用する場合について、図１２を用いて説明する。図１２に示すＳＯＣは、本実施形態のＤＲＡＭを実現する回路に加えて、ＤＲＡＭの制御に必要な回路を含む全体のシステムをチップ上に集積したものである。図１２に示すＳＯＣは、全体がメモリ集積回路ＣＭと論理集積回路ＣＬに大別される。メモリ集積回路ＣＭの構成については、図１１と同様であるので説明を省略する。
論理集積回路ＣＬは、クロックジェネレータ５１と、メモリコントローラ５２と、ロジック演算回路５３を含んでいる。クロックジェネレータ５１は、タイミング基準としてのクロックＣＬＫ及び反転クロックＣＬＫＢを生成し、メモリ集積回路ＣＭのクロックバッファ４１に供給する。メモリコントローラ５２は、上述のコマンドに対応する制御信号ＲＡＳＢ、ＣＡＳＢ、ＷＥＢ、ＣＫＥと、ロウアドレス（Ｘ０〜Ｘ１３）及びカラムアドレス（Ｙ０〜Ｙ７）と、バンク選択信号ＢＡ０、ＢＡ１をそれぞれ発生し、メモリ集積回路ＣＭのコマンドデコーダ４２に供給する。ロジック演算回路５３は、４バンクの各キャッシュメモリからＤＱを介して入力された３２ビットのデータを用いて、メモリコントローラ５２の制御の下で所定の機能を実現する演算を実行する。
図１２のＳＯＣにおいて、セルフリフレッシュ期間における動作と、その効果に関しては図１１の場合と同様である。この場合、ＰＡＳＲによる消費電流の低減の効果を保ちつつ、キャッシュ容量を最大限に活用することができるので、ロジック演算回路５３における演算効率の向上が可能となる。
以上、本実施形態に基づき本発明について具体的に説明したが、本発明は上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができる。例えば、メモリセルアレイ１０は、４個のバンクに限られことなく任意のバンク数に区分される場合であっても本発明を適用することができる。同様に各々のバンクについても、例えば、メモリマットＭに分割される場合の構成を含め、多様な構成に対して本発明を適用することができる。また、ＰＡＳＲ状態制御部１９やバンク活性化制御部２０の構成及び動作についても、本実施形態の構成に限られることなく、多様な構成を採用することができる。
本実施形態のＤＲＡＭにおける概略の全体構成を示すブロック図である。 ４バンク構成のメモリセルアレイとロウアドレス及びカラムアドレスとの関係を示す図である。 各バンクＡ〜Ｄにおける単位領域ＵＲの構成を細分化して示す図である。 キャッシュメモリとしてのセンスアンプ列ＳＲの構成例を示す図である。 設定用レジスタの具体的な設定例を示す図である。。 本実施形態のＤＲＡＭにおけるセルフリフレッシュに関わる要部構成を示すブロック図である。 所定のデータ保持容量に対応する保持領域が各バンクに設定されている場合のセルフリフレッシュ期間におけるリフレッシュ動作を示す図である。 ＰＡＳＲの異なるデータ保持容量ごとに図７のセルフリフレッシュ動作を時間軸で比較した図である。 ＰＡＳＲの異なるデータ保持容量ごとのメモリマットＭの構成に着目して比較した図である。 本実施形態のＰＡＳＲを採用する場合の効果について説明する図である。 本発明のＰＡＳＲの概念を一般的なメモリシステムに対して適用する場合について説明する図である。 本発明のＰＡＳＲの概念を半導体装置としてＳＯＣに対して適用する場合について説明する図である。 従来のＰＡＳＲの設定例を示す図である。 従来のＰＡＳＲの制御を実現するためのＤＲＡＭの要部構成を示すブロック図である。 従来のＰＡＳＲのリフレッシュ対象として１バンク（バンクＡ）が設定される場合のセルフリフレッシュの動作例を示す図である。
符号の説明
１０…メモリセルアレイ
１１…ロウ周辺回路
１２…カラム周辺回路
１３…ロウアドレスバッファ
１４…カラムアドレスバッファ
１５…Ｉ／Ｏ制御部
１６…コマンドデコーダ
１７…設定用レジスタ
１８…セルフリフレッシュ制御部
１９…ＰＡＳＲ状態制御部
２０…バンク活性化制御部
２１…ロウデコーダ
２２…カラムデコーダ
３０…セルフリフレッシュオシレータ
３１…リフレッシュカウンタ
３２…バンク選択デコーダ
３３…バンクアクティブ信号発生部
４１…クロックバッファ
４２…コマンドデコーダ
４３…セルフリフレッシュコントローラ
５１…クロックジェネレータ
５２…メモリコントローラ
５３…ロジック演算回路
ＳＡ…センスアンプ
２０３〜２０６…ＯＲ回路
Ｍ…メモリマット
ＳＷＤ…サブワードドライバ
ＳＲ…センスアンプ列
ＳＡ…センスアンプ
ＳＴ…選択トランジスタ
Ｒ０〜Ｒ３…レジスタ
Ａ０〜Ａ７…ＡＮＤゲート
Ｏ０〜Ｏ２…ＯＲゲート

Claims (12)

  1. 複数のワード線と複数のビット線の交点に配置されたメモリセル群を複数のバンクに区分して配置したメモリセルアレイと、
    前記複数のバンクにそれぞれ付随し、ロウアドレスにより選択されるワード線のデータを保持する複数のキャッシュメモリと、
    前記複数のバンクのそれぞれにおいて、セルフリフレッシュ期間中にデータを保持する保持領域とデータを保持しない非保持領域とが共通に含まれるように、前記メモリセルアレイ全体のデータ保持容量を設定する設定手段と、
    セルフリフレッシュ期間中に所定の間隔でリフレッシュ対象のロウアドレスを順次出力し、活性化されたバンクにおいて前記リフレッシュ対象のロウアドレスに対応する選択ワード線に対するリフレッシュを実行するリフレッシュ制御手段と、
    前記所定の間隔でセルフリフレッシュを実行する際、前記リフレッシュ対象のロウアドレスに基づき、前記選択ワード線が前記保持領域に含まれる場合は前記複数のバンクの全てを活性化するとともに、前記選択ワード線が前記非保持領域に含まれる場合は前記複数のバンクの全てを非活性状態とするバンク制御手段と、
    を備えること特徴とする半導体メモリ装置。
  2. 前記キャッシュメモリは、前記バンク内の選択ワード線上の各メモリセルのデータを前記複数のビット線を介して増幅する複数のセンスアンプを含むセンスアンプ列であることを特徴とする請求項１に記載の半導体メモリ装置。
  3. 前記設定手段は、前記データ保持容量を前記メモリセルアレイ全体の記憶容量の２Ｎ分の１（Ｎ：１以上Ｍ以下の整数）のＭ段階の記憶容量の中から選択的に設定可能であることを特徴とする請求項１に記載の半導体メモリ装置。
  4. 前記バンク制御手段は、前記リフレッシュ対象のロウアドレスに含まれるＫビットのパターンに基づき、前記保持領域と前記非保持領域を判別することを特徴とする請求項１に記載の半導体メモリ装置。
  5. 各々の前記バンクは、同一容量の複数のメモリマットに分割され、前記保持領域と前記非保持領域が前記複数のメモリマットのそれぞれに分散配置されることを特徴とする請求項１に記載の半導体メモリ装置。
  6. 前記ロウアドレスは、前記メモリマットを選択するための第１のビット群と、各々の前記メモリマット内のワード線を選択するための第２のビット群とを含み、前記バンク制御手段は、前記第２のビット群のパターンに基づき前記保持領域と前記非保持領域を判別することを特徴とする請求項５に記載の半導体メモリ装置。
  7. メモリ集積回路と論理集積回路が同一チップ上に構成された半導体装置であって、
    前記メモリ集積回路は、
    複数のワード線と複数のビット線の交点に配置されたメモリセル群を複数のバンクに区分して配置したメモリセルアレイと、
    前記複数のバンクにそれぞれ付随し、ロウアドレスにより選択されるワード線のデータを保持する複数のキャッシュメモリと、
    前記複数のバンクのそれぞれにおいて、セルフリフレッシュ期間中にデータを保持する保持領域とデータを保持しない非保持領域とが共通に含まれるように、前記メモリセルアレイ全体のデータ保持容量を設定する設定手段と、
    セルフリフレッシュ期間中に所定の間隔でリフレッシュ対象のロウアドレスを順次出力し、活性化されたバンクにおいて前記リフレッシュ対象のロウアドレスに対応する選択ワード線に対するリフレッシュを実行するリフレッシュ制御手段と、
    前記所定の間隔でセルフリフレッシュを実行する際、前記リフレッシュ対象のロウアドレスに基づき、前記選択ワード線が前記保持領域に含まれる場合は前記複数のバンクの全てを活性化するとともに、前記選択ワード線が前記非保持領域に含まれる場合は前記複数のバンクの全てを非活性状態とするバンク制御手段と、
    を備え、
    前記論理集積回路は、
    前記メモリ集積回路の通常動作を制御するとともに、前記メモリセルアレイにおける前記セルフリフレッシュの開始及び終了を制御するメモリ制御手段と、
    少なくとも前記キャッシュメモリに保持されるデータを用いて、所定の機能を実現するための演算を実行する演算手段と、
    を備えることを特徴とする半導体装置。
  8. 前記メモリ制御手段は、前記設定手段に対し前記データ保持容量を設定するためのコマンドと、セルフリフレッシュ期間の開始と終了を指令するための各コマンドとを前記メモリ集積回路に送出することを特徴とする請求項７に記載の半導体装置。
  9. 複数のバンクに区分して配置された主記憶メモリと、
    前記複数のバンクにそれぞれ付随し、アドレスにより選択される領域のデータを保持する複数のキャッシュメモリと、
    前記複数のバンクのそれぞれにおいて、セルフリフレッシュ期間中にデータを保持する保持領域とデータを保持しない非保持領域とが共通に含まれるように、前記主記憶メモリ全体のデータ保持容量を設定する設定手段と、
    セルフリフレッシュ要求を受けたとき前記主記憶メモリに対するセルフリフレッシュの実行を制御するコマンドデコーダと、
    セルフリフレッシュ期間中にリフレッシュ対象のアドレスを順次出力し、活性化されたバンクにおいて前記リフレッシュ対象のアドレスに対応する選択領域に対するリフレッシュを実行するリフレッシュ制御手段と、
    前記セルフリフレッシュを実行する際、前記リフレッシュ対象のアドレスに基づき、前記選択領域が前記保持領域に含まれる場合は前記複数のバンクの全てを活性化するとともに、前記選択領域が前記非保持領域に含まれる場合は前記複数のバンクの全てを非活性状態とするバンク制御手段と、
    を備えるメモリシステム。
  10. 前記主記憶メモリに対する通常動作を指令するとともに、前記主記憶メモリに対する前記セルフリフレッシュの開始及び終了を指令するメモリ制御手段をさらに備えることを特徴とする請求項９に記載のメモリシステム。
  11. それぞれキャッシュメモリが付随する複数のバンクに区分されたメモリセルアレイに対するリフレッシュ制御方法であって、
    前記複数のバンクのそれぞれにおいて、セルフリフレッシュ期間中にデータを保持する保持領域とデータを保持しない非保持領域とが共通に含まれるように、前記メモリセルアレイ全体のデータ保持容量を設定するステップと、
    セルフリフレッシュ期間の開始を指令するステップと、
    前記セルフリフレッシュ期間中に所定の間隔でリフレッシュ対象のロウアドレスを順次出力するステップと、
    前記リフレッシュ対象のロウアドレスに基づき、選択ワード線が前記保持領域に含まれる場合は前記複数のバンクの全てを活性化するとともに、前記選択ワード線が前記非保持領域に含まれる場合は前記複数のバンクの全てを非活性状態とするステップと、
    活性化された前記複数のバンクにおいて前記リフレッシュ対象のロウアドレスに対応する前記選択ワード線に対するリフレッシュを実行するステップと、
    前記セルフリフレッシュ期間の終了を指令するステップと、
    を含むこと特徴とするリフレッシュ制御方法。
  12. 前記セルフリフレッシュ期間において、同一のロウアドレスに対応する選択ワード線が前記複数のバンクの前記保持領域に含まれる場合、前記複数のバンクを同時に活性化してリフレッシュが実行されることを特徴とする請求項１１に記載のリフレッシュ制御方法。
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