CN115050411B - 一种存储器 - Google Patents

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Abstract

本公开实施例公开了一种存储器，存储器包括至少一个阵列区；阵列区包括：存储体区、第一锁存区和第二锁存区；其中，第一锁存区耦接于存储体区的第一端，第二锁存区耦接于存储体区的第二端；存储体区的第一端和第二端为沿第一方向相对的两端；第一锁存区和第二锁存区，用于将熔丝数据锁存并传输到存储体区。本公开能够节省布线设置，减小熔丝数据在传输过程中的延迟和损耗，节约功耗。

Description

一种存储器
技术领域
本公开涉及但不限于一种存储器。
背景技术
在集成电路中，基于Anti-fuse（反熔丝）技术的一次可编程器件被广泛应用于各类芯片中。芯片中设置了反熔丝阵列。在芯片上电启动时，反熔丝阵列中存储的熔丝数据（fuse data）会通过内置的传输电路进行发送并锁存在需要用到的地方。
发明内容
有鉴于此，本公开实施例提供了一种存储器，能够节省布线设置，减小熔丝数据在传输过程中的延迟和损耗，节约功耗。
本公开实施例的技术方案是这样实现的：
本公开实施例提供了一种存储器，所述存储器包括至少一个阵列区；所述阵列区包括：存储体区、第一锁存区和第二锁存区；其中，所述第一锁存区耦接于所述存储体区的第一端，所述第二锁存区耦接于所述存储体区的第二端；所述存储体区的第一端和第二端为沿第一方向相对的两端；所述第一锁存区和所述第二锁存区，用于将熔丝数据锁存并传输到所述存储体区。
上述方案中，所述存储体区包括：N个存储体组；所述第一锁存区包括：N个第一锁存单元；所述第二锁存区包括：N个第二锁存单元；N个所述存储体组、N个所述第一锁存单元和N个所述第二锁存单元分别沿第二方向依次排布；所述第二方向垂直于所述第一方向；N个所述存储体组，一一对应耦接N个所述第一锁存单元，以及，一一对应耦接N个所述第二锁存单元。
上述方案中，所述存储器还包括：至少一个反熔丝阵列和至少一条信号路径；至少一条所述信号路径沿所述第一方向延伸，且设置于所述存储体区沿第二方向相对的两端中的至少一端；所述反熔丝阵列，用于存储和发送所述熔丝数据；所述信号路径，分别耦接所述反熔丝阵列、所述第一锁存区和所述第二锁存区，用于将所述熔丝数据传输到所述第一锁存区和所述第二锁存区。
上述方案中，所述反熔丝阵列发送的所述熔丝数据为并行状态；所述存储器还包括：至少一个串行器；所述串行器，设置于所述反熔丝阵列和所述信号路径之间，分别耦接所述反熔丝阵列和所述信号路径，用于将所述反熔丝阵列发送的所述熔丝数据转化为串行状态，并传输到所述信号路径。
上述方案中，所述存储器还包括：至少一个第一并行器和至少一个第二并行器；所述第一并行器，设置于所述信号路径和所述第一锁存区之间，分别耦接所述信号路径和所述第一锁存区，用于将所述信号路径传输的所述熔丝数据转化为并行状态，并传输到所述第一锁存区；所述第二并行器，设置于所述信号路径和所述第二锁存区之间，分别耦接所述信号路径和所述第二锁存区，用于将所述信号路径传输的所述熔丝数据转化为并行状态，并传输到所述第二锁存区。
上述方案中，所述阵列区的数量为两个，包括：第一阵列区和第二阵列区；所述第一阵列区和所述第二阵列区沿所述第一方向相对设置；至少一个所述反熔丝阵列设置于所述第一阵列区和所述第二阵列区之间。
上述方案中，所述反熔丝阵列的数量为一个；所述信号路径的数量为两条，包括：第一信号路径和第二信号路径；所述第一信号路径设置于所述第一阵列区的第三端；所述第一信号路径耦接所述反熔丝阵列，所述第一信号路径还分别耦接所述第一阵列区中的所述第一锁存区和所述第二锁存区；所述第二信号路径设置于所述第二阵列区的第三端；所述第二信号路径耦接所述反熔丝阵列，所述第二信号路径还分别耦接所述第二阵列区中的所述第一锁存区和所述第二锁存区。
上述方案中，所述反熔丝阵列的数量为两个，包括：第一反熔丝阵列和第二反熔丝阵列；所述信号路径的数量为四条，包括：第一信号路径、第二信号路径、第三信号路径和第四信号路径；所述第一信号路径设置于所述第一阵列区的第三端；所述第一信号路径耦接所述第一反熔丝阵列，所述第一信号路径还分别耦接所述第一阵列区中的所述第一锁存区和所述第二锁存区；所述第二信号路径设置于所述第二阵列区的第三端；所述第二信号路径耦接所述第一反熔丝阵列，所述第二信号路径还分别耦接所述第二阵列区中的所述第一锁存区和所述第二锁存区；所述第三信号路径设置于所述第一阵列区的第四端；所述第三信号路径耦接所述第二反熔丝阵列，所述第三信号路径还分别耦接所述第一阵列区中的所述第一锁存区和所述第二锁存区；所述第四信号路径设置于所述第二阵列区的第四端；所述第四信号路径耦接所述第二反熔丝阵列，所述第四信号路径还分别耦接所述第二阵列区中的所述第一锁存区和所述第二锁存区。
上述方案中，所述阵列区的数量为一个；至少一个所述反熔丝阵列设置于靠近所述阵列区的第一端的一侧。
上述方案中，所述反熔丝阵列的数量为一个；所述信号路径的数量为一条；所述信号路径设置于所述阵列区的第三端；所述信号路径耦接所述反熔丝阵列，所述信号路径还分别耦接所述阵列区中的所述第一锁存区和所述第二锁存区。
上述方案中，所述反熔丝阵列的数量为两个，包括：第一反熔丝阵列和第二反熔丝阵列；所述信号路径的数量为两条，包括：第一信号路径和第二信号路径；所述第一信号路径设置于所述阵列区的第三端；所述第一信号路径耦接所述第一反熔丝阵列，所述第一信号路径还分别耦接所述阵列区中的所述第一锁存区和所述第二锁存区；所述第二信号路径设置于所述阵列区的第四端；所述第二信号路径耦接所述第二反熔丝阵列，所述第二信号路径还分别耦接所述阵列区中的所述第一锁存区和所述第二锁存区。
上述方案中，所述反熔丝阵列发送的所述熔丝数据包括：2i个熔丝子数据；所述串行器包括：2i条子数据传输路径；2i条所述子数据传输路径，一一对应接收2i个所述熔丝子数据，以及，一一对应接收2i个子数据控制信号；每条所述子数据传输路径，用于响应于其对应接收的所述子数据控制信号，将其对应接收的所述熔丝子数据传输到所述串行器的输出端，以将所述反熔丝阵列发送的所述熔丝数据转化为串行状态。
上述方案中，所述串行器还包括：i个D锁存器和2i个与门单元；其中，第1个所述D锁存器的时钟输入端接收串行时钟信号；每个所述D锁存器的反相输出端电连接其数据输入端；每个所述D锁存器的同相输出端电连接下一个所述D锁存器的时钟输入端；每个所述与门单元的i个输入端，对应耦接i个D锁存器的同相输出端和反相输出端中的i个输出端；每两个所述与门单元之间至少有一个输入端连接至对应的所述D锁存器的不同输出端；2i个所述与门单元一一对应输出2i个所述子数据控制信号。
上述方案中，所述串行器还包括：2i个子数据锁存器；2i个所述子数据锁存器的输出端一一对应耦接2i条所述子数据传输路径的输入端；2i个所述子数据锁存器，用于一一对应接收2i个所述熔丝子数据，将2i个所述熔丝子数据锁存并传输到2i条所述子数据传输路径。
上述方案中，所述存储器为动态随机存取存储器DRAM。
由此可见，本公开实施例提供了一种存储器，包括至少一个阵列区；阵列区包括：存储体区、第一锁存区和第二锁存区；其中，第一锁存区耦接于存储体区的第一端，第二锁存区耦接于存储体区的第二端；存储体区的第一端和第二端为沿第一方向相对的两端；第一锁存区和第二锁存区，用于将熔丝数据锁存并传输到存储体区。可以理解的是，存储体区中靠近第一端的部分区域可以由第一锁存区获取熔丝数据，存储体区中靠近第二端的部分区域可以由第二锁存区获取熔丝数据，这样，存储体区中的各部分，可以从相对更近的一个锁存区中获取熔丝数据，从而，能够节省布线设置，减小熔丝数据在传输过程中的延迟和损耗，节约功耗。
附图说明
图1为反熔丝技术的说明图；
图2为本公开实施例提供的存储器的结构示意图一；
图3为本公开实施例提供的存储器中存储体区的结构示意图；
图4为本公开实施例提供的存储器的结构示意图二；
图5为本公开实施例提供的存储器的结构示意图三；
图6为本公开实施例提供的存储器的结构示意图四；
图7为本公开实施例提供的存储器的结构示意图五；
图8为本公开实施例提供的存储器的结构示意图六；
图9为本公开实施例提供的存储器的结构示意图七；
图10为本公开实施例提供的存储器的结构示意图八；
图11为本公开实施例提供的存储器的结构示意图九；
图12为本公开实施例提供的存储器中串行器的结构示意图一；
图13为本公开实施例提供的存储器中串行器的结构示意图二；
图14为本公开实施例提供的存储器中串行器的结构示意图三；
图15为本公开实施例提供的存储器中串行器的信号示意图一；
图16为本公开实施例提供的存储器中串行器的结构示意图四；
图17为本公开实施例提供的存储器中串行器的信号示意图二。
具体实施方式
为了使本公开的目的、技术方案和优点更加清楚，下面结合附图和实施例对本公开的技术方案进一步详细阐述，所描述的实施例不应视为对本公开的限制，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本公开保护的范围。
在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。
如果发明文件中出现“第一/第二”的类似描述则增加以下的说明，在以下的描述中，所涉及的术语“第一\第二\第三”仅仅是区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二\第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能够以除了在这里图示或描述的以外的顺序实施。
除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。
基于反熔丝技术的一次可编程（OTP，One Time Programmable）器件（以下简称反熔丝器件），可以被改变电特性，由高阻值状态变为低阻值状态，从而实现对电路的调整与改变。参考图1，反熔丝晶体管Mf即为反熔丝器件，在未编程状态下，其具有较高的电阻。而当反熔丝晶体管Mf接收到烧写信号FsBln时，反熔丝晶体管Mf被击穿，而后呈现较低的电阻，即反熔丝晶体管Mf的状态变为已编程。
反熔丝器件被广泛应用于各类芯片中。例如，DRAM（动态随机存取内存）芯片中利用反熔丝可以存储具有缺陷的存储单元地址信息，进而实现冗余替换（包括行替换和列替换）；也可以通过对反熔丝进行编程，进而实现对芯片内部各种参数（例如电压、电流、频率等）的精确修调。芯片中设置了反熔丝阵列。在芯片上电启动时，反熔丝阵列中存储的熔丝数据会通过内置的传输电路进行发送并锁存在需要用到的地方。熔丝数据可以包括表征冗余替换的地址信息，或者，对芯片内参数进行调整的代码。
图2为本公开实施例提供的存储器的一个可选的结构示意图，如图2所示，存储器80包括至少一个阵列区30。阵列区30包括：存储体区31、第一锁存区32和第二锁存区33。第一锁存区32耦接于存储体区31的第一端，第二锁存区33耦接于存储体区31的第二端。存储体区31的第一端和第二端为沿第一方向Y相对的两端。第一锁存区32和第二锁存区33，用于将熔丝数据锁存并传输到存储体区31。
需要说明的是，本公开实施例中的耦接包括了直接电连接，或者，通过其他元件电连接。下文不再赘述。
本公开实施例中，存储体区31的第一端耦接有第一锁存区32，第一锁存区32可以将熔丝数据传输到存储体区31中靠近第一端的部分区域；相应的，存储体区31的第二端耦接有第二锁存区33，第二锁存区33可以将熔丝数据传输到存储体区31中靠近第二端的部分区域。这里，熔丝数据可以包括表征冗余替换的地址信息，或者，对芯片内参数进行调整的代码。
可以理解的是，存储体区31中的各部分，可以从相对更近的一个锁存区中获取熔丝数据，从而，能够节省布线设置，减小熔丝数据在传输过程中的延迟和损耗，节约功耗。
在本公开的一些实施例中，结合图2和图3，存储体区31包括N个存储体组311，第一锁存区32包括N个第一锁存单元321，第二锁存区33包括N个第二锁存单元331。N个存储体组（Bank Group）311、N个第一锁存单元321和N个第二锁存单元331分别沿第二方向X依次排布，其中，第二方向X垂直于第一方向Y。N个存储体组311，一一对应耦接N个第一锁存单元321，以及，一一对应耦接N个第二锁存单元331。
本公开实施例中，参考图3，N个存储体组311沿第二方向X依次排布，相应的，N个第一锁存单元321也沿第二方向X依次排布，N个第二锁存单元331也沿第二方向X依次排布。每个存储体组311都分别对应耦接了一个第一锁存单元321和一个第二锁存单元331。
可以理解的是，每个存储体组311中靠近第一锁存单元321的部分区域，可以从其对应的第一锁存单元321中获取熔丝数据；相应的，每个存储体组311中靠近第二锁存单元331的部分区域，可以从其对应的第二锁存单元331中获取熔丝数据，从而，使得layout（布线设计）更简单易行；同时，传输熔丝数据的信号传输线的就近连接，避免了信号传输线穿过存储体组311的大部分区域，保证了信号传输线的长度不会过长，从而，减小了熔丝数据在传输过程中的延迟和损耗，节约了功耗。
在本公开的一些实施例中，图2示出的存储器80还包括：至少一个反熔丝阵列和至少一条信号路径。至少一条信号路径沿第一方向Y延伸，且设置于存储体区沿第二方向X相对的两端中的至少一端。其中，反熔丝阵列，用于存储和发送熔丝数据；信号路径，分别耦接反熔丝阵列、第一锁存区和第二锁存区，用于将熔丝数据传输到第一锁存区和第二锁存区。
在本公开的一些实施例中，图2示出的存储器80还包括：至少一个串行器。其中，串行器设置于反熔丝阵列和信号路径之间，串行器分别耦接反熔丝阵列和信号路径。串行器用于将反熔丝阵列发出的熔丝数据转化为串行状态，并传输到信号路径。
在本公开的一些实施例中，图2示出的存储器80还包括：至少一个第一并行器和至少一个第二并行器。第一并行器设置于信号路径和第一锁存区之间，第一并行器分别耦接信号路径和第一锁存区。第一并行器用于将信号路径传输的熔丝数据转化为并行状态，并传输到第一锁存区。第二并行器设置于信号路径和第二锁存区之间，第二并行器分别耦接信号路径和第二锁存区。第二并行器用于将信号路径传输的熔丝数据转化为并行状态，并传输到第二锁存区。
图4至图11均为本公开实施例提供的存储器的可选的结构示意图，下面将结合图4至图11进行说明。
需要说明的是，图4至图11示例出了在N=8的情况下，阵列区的结构。也就是说，在图4至图11中，每个阵列区包括了8个存储体组、8个第一锁存单元和8个第二锁存单元。在一些实施例中，N也可以为其他数值，在此不做限制。
在本公开的一些实施例中，参考图4或图5，阵列区的数量为两个，包括：第一阵列区41和第二阵列区42。第一阵列区41和第二阵列区42沿第一方向Y相对设置。至少一个反熔丝阵列（AB1和/或AB2）设置于第一阵列区41和第二阵列区42之间。
本公开实施例中，反熔丝阵列（AB1和/或AB2）设置于第一阵列区41和第二阵列区42之间，能够同时为第一阵列区41和第二阵列区42提供熔丝数据。熔丝数据经由信号路径传输到第一锁存区32和第二锁存区33，再传输到各个存储体组BG0~BG15。
需要说明的是，图4或图5示出的结构可以应用于DDR（双倍速率同步动态随机存储器）。
在本公开的一些实施例中，参考图4，反熔丝阵列的数量为一个，即为反熔丝阵列AB1；信号路径的数量为两条，包括：第一信号路径P1和第二信号路径P2。第一信号路径P1设置于第一阵列区41的第三端，第一阵列区41的第三端为第一阵列区41在第二方向X上的其中一侧；第一信号路径P1耦接反熔丝阵列AB1，第一信号路径P1还分别耦接第一阵列区41中的第一锁存区32和第二锁存区33。第二信号路径P2设置于第二阵列区42的第三端，第二阵列区42的第三端为第二阵列区42在第二方向X上的其中一侧，其中，第一阵列区41的第三端和第二阵列区42的第三端为第一阵列区41和第二阵列区42在第二方向X上的相同一侧；第二信号路径P2耦接反熔丝阵列AB1，第二信号路径P2还分别耦接第二阵列区42中的第一锁存区32和第二锁存区33。
图4中的箭头示出了熔丝数据的传输路径，参考图4，反熔丝阵列AB1发送了熔丝数据，熔丝数据经由第一信号路径P1，传输到第一阵列区41中的第一锁存区32和第二锁存区33；同时，熔丝数据经由第二信号路径P2，传输到第二阵列区42中的第一锁存区32和第二锁存区33。
本公开实施例中，参考图4，第一阵列区41中的8个存储体组BG0~BG7，分别从其耦接的第一锁存单元321和第二锁存单元331获取熔丝数据。相应的，第二阵列区42中的8个存储体组BG8~BG15，分别从其耦接的第一锁存单元321和第二锁存单元331获取熔丝数据。
可以理解的是，存储体组BG0~BG15中的各个部分，其传输熔丝数据的信号传输线可以就近电连接到第一锁存单元321和第二锁存单元331以获取熔丝数据，使得layout（布线设计）更简单易行；同时，传输熔丝数据的信号传输线的就近连接，避免了信号传输线穿过存储体组BG0~BG15的大部分区域，保证了信号传输线的长度不会过长，从而，减小了熔丝数据在传输过程中的延迟和损耗，节约了功耗。
在本公开的一些实施例中，参考图5，反熔丝阵列的数量为两个，包括：第一反熔丝阵列AB1和第二反熔丝阵列AB2；信号路径的数量为四条，包括：第一信号路径P1、第二信号路径P2、第三信号路径P3和第四信号路径P4。第一信号路径P1设置于第一阵列区41的第三端，第一阵列区41的第三端为第一阵列区41在第二方向X上的其中一侧；第一信号路径P1耦接第一反熔丝阵列AB1，第一信号路径P1还分别耦接第一阵列区41中的第一锁存区32和第二锁存区33。第二信号路径P2设置于第二阵列区42的第三端，第二阵列区42的第三端为第二阵列区42在第二方向X上的其中一侧，其中，第一阵列区41的第三端和第二阵列区42的第三端为第一阵列区41和第二阵列区42在第二方向X上的相同一侧；第二信号路径P2耦接第一反熔丝阵列AB1，第二信号路径P2还分别耦接第二阵列区42中的第一锁存区32和第二锁存区33。第三信号路径P3设置于第一阵列区41的第四端，第一阵列区41的第四端为第一阵列区41在第二方向X上的另外一侧；第三信号路径P3耦接第二反熔丝阵列AB2，第三信号路径P3还分别耦接第一阵列区41中的第一锁存区32和第二锁存区33。第四信号路径P4设置于第二阵列区42的第四端，第二阵列区42的第四端为第二阵列区42在第二方向X上的另外一侧，其中第一阵列区41的第四端和第二阵列区42的第四端为第一阵列区41和第二阵列区42在第二方向X上的相同一侧；第四信号路径P4耦接第二反熔丝阵列AB2，第四信号路径P2还分别耦接第二阵列区42中的第一锁存区32和第二锁存区33。
图5中的箭头示出了熔丝数据的传输路径，参考图5，第一反熔丝阵列AB1发送了熔丝数据，熔丝数据经由第一信号路径P1，传输到第一阵列区41中的第一锁存区32和第二锁存区33；同时，第一反熔丝阵列AB1发送的熔丝数据经由第二信号路径P2，传输到第二阵列区42中的第一锁存区32和第二锁存区33。另一方面，第二反熔丝阵列AB2发送了熔丝数据，熔丝数据经由第三信号路径P3，传输到第一阵列区41中的第一锁存区32和第二锁存区33；同时，第二反熔丝阵列AB2发送的熔丝数据经由第四信号路径P4，传输到第二阵列区42中的第一锁存区32和第二锁存区33。
本公开实施例中，参考图5，第一反熔丝阵列AB1和第二反熔丝阵列AB2在上电时同时发送并传输熔丝数据。第一阵列区41中的存储体组BG0~BG3以及第二阵列区42中的存储体组BG8~BG11，会获取由第一反熔丝阵列AB1发送的熔丝数据。相应的，第一阵列区41中的存储体组BG4~BG7以及第二阵列区42中的存储体组BG12~BG15，会获取由第二反熔丝阵列AB2发送的熔丝数据。这样，可以更快速地完成熔丝数据的传输，减小了熔丝数据在传输过程中的延迟和损耗，节约了功耗。
在本公开的一些实施例中，结合图4和图6，反熔丝阵列AB1和第一信号路径P1之间，以及，反熔丝阵列AB1和第二信号路径P2之间，均设置了串行器p2s。反熔丝阵列AB1发送的熔丝数据为并行状态；串行器p2s可以将并行状态的熔丝数据转换为串行状态，并将串行状态的熔丝数据传输到第一信号路径P1和第二信号路径P2。
相应的，继续结合图4和图6，第一信号路径P1和第一阵列区41中的第一锁存区32之间，以及，第二信号路径P2和第二阵列区42中的第一锁存区32之间，均设置有第一并行器s2p；第一信号路径P1和第一阵列区41中的第二锁存区33之间，以及，第二信号路径P2和第二阵列区42中的第二锁存区33之间，均设置有第二并行器s2p。第一并行器和第二并行器s2p可以将信号路径中传输的串行状态的熔丝数据转换为并行状态，并将并行状态的熔丝数据传输到第一锁存区32和第二锁存区33。
在本公开的一些实施例中，结合图5和图7，第一反熔丝阵列AB1和第一信号路径P1之间，以及，第一反熔丝阵列AB1和第二信号路径P2之间，以及，第二反熔丝阵列AB2和第三信号路径P3之间，以及，第二反熔丝阵列AB2和第四信号路径P4之间，均设置了串行器p2s。第一反熔丝阵列AB1和第二反熔丝阵列AB2发送的熔丝数据为并行状态；串行器p2s可以将并行状态的熔丝数据转换为串行状态，并将串行状态的熔丝数据传输到各信号路径P1~P4。
相应的，继续结合图5和图7，第一信号路径P1和第一阵列区41中的第一锁存区32之间，以及，第二信号路径P2和第二阵列区42中的第一锁存区32之间，以及，第三信号路径P3和第一阵列区41中的第一锁存区32之间，以及，第四信号路径P4和第二阵列区42中的第一锁存区32之间，均设置有第一并行器s2p；第一信号路径P1和第一阵列区41中的第二锁存区33之间，以及，第二信号路径P2和第二阵列区42中的第二锁存区33之间，以及，第三信号路径P3和第一阵列区41中的第二锁存区33之间，以及，第四信号路径P4和第二阵列区42中的第二锁存区33之间，均设置有第二并行器s2p。第一并行器和第二并行器s2p可以将信号路径中传输的串行状态的熔丝数据转换为并行状态，并将并行状态的熔丝数据传输到第一锁存区32和第二锁存区33。
可以理解的是，通过串行器和并行器，将熔丝数据以串行状态在各信号路径中传输，即熔丝数据以单比特状态在各信号路径中传输，由于传输串行状态的数据所需的传输线较少，这样，芯片边缘部分的布线数目可以被减少，从而减小了芯片的面积，提高了芯片的集成度。
在本公开的一些实施例中，参考图8或图9，阵列区的数量为一个，即阵列区41。至少一个反熔丝阵列（AB1和/或AB2）设置于靠近阵列区41的第一端的一侧。
本公开实施例中，反熔丝阵列（AB1和/或AB2）设置于靠近阵列区41的第一端的一侧，能够为阵列区41提供熔丝数据。熔丝数据经由信号路径传输到第一锁存区32和第二锁存区33，再传输到各个存储体组BG0~BG7。
需要说明的是，图8或图9示出的结构可以应用于LPDDR（低功耗双倍速率动态随机存储器）。
在本公开的一些实施例中，参考图8，反熔丝阵列的数量为一个，即为反熔丝阵列AB1；信号路径的数量为一条，即信号路径P1。信号路径P1设置于阵列区41的第三端，阵列区41的第三端为阵列区41在第二方向X上的其中一侧；信号路径P1耦接反熔丝阵列AB1，信号路径P1还分别耦接阵列区41中的第一锁存区32和第二锁存区33。
图8中的箭头示出了熔丝数据的传输路径，参考图8，反熔丝阵列AB1发送了熔丝数据，熔丝数据经由信号路径P1，传输到阵列区41中的第一锁存区32和第二锁存区33。
本公开实施例中，参考图8，阵列区41中的8个存储体组BG0~BG7，分别从其耦接的第一锁存单元321和第二锁存单元331获取熔丝数据。这样，存储体组BG0~BG7中的各个部分，其传输熔丝数据的信号传输线可以就近电连接到第一锁存单元321或第二锁存单元331以获取熔丝数据，使得layout（布线设计）更简单易行；同时，传输熔丝数据的信号传输线的就近连接，避免了信号传输线穿过存储体组BG0~BG7的大部分区域，保证了信号传输线的长度不会过长，从而，减小了熔丝数据在传输过程中的延迟和损耗，节约了功耗。
在本公开的一些实施例中，参考图9，反熔丝阵列的数量为两个，包括：第一反熔丝阵列AB1和第二反熔丝阵列AB2；信号路径的数量为两条，包括：第一信号路径P1和第二信号路径P2。第一信号路径P1设置于阵列区41的第三端，阵列区41的第三端为阵列区41在第二方向X上的其中一侧；第一信号路径P1耦接第一反熔丝阵列AB1，第一信号路径P1还分别耦接阵列区41中的第一锁存区32和第二锁存区33。第二信号路径P2设置于阵列区41的第四端，阵列区41的第四端为阵列区41在第二方向X上的其中另一侧；第二信号路径P2耦接第二反熔丝阵列AB2，第二信号路径P2还分别耦接阵列区41中的第一锁存区32和第二锁存区33。
图9中的箭头示出了熔丝数据的传输路径，参考图9，第一反熔丝阵列AB1发送了熔丝数据，熔丝数据经由第一信号路径P1，传输到阵列区41中的第一锁存区32和第二锁存区33。另一方面，第二反熔丝阵列AB2发送了熔丝数据，熔丝数据经由第二信号路径P2，传输到阵列区41中的第一锁存区32和第二锁存区33。
本公开实施例中，参考图9，第一反熔丝阵列AB1和第二反熔丝阵列AB2在上电时同时发送并传输熔丝数据。阵列区41中的存储体组BG0~BG3，会获取由第一反熔丝阵列AB1发送的熔丝数据。相应的，阵列区41中的存储体组BG4~BG7，会获取由第二反熔丝阵列AB2发送的熔丝数据。这样，可以更快速地完成熔丝数据的传输，减小了熔丝数据在传输过程中的延迟和损耗，节约了功耗。
在本公开的一些实施例中，结合图8和图10，反熔丝阵列AB1和信号路径P1之间，设置了串行器p2s。反熔丝阵列AB1发送的熔丝数据为并行状态；串行器p2s可以将并行状态的熔丝数据转换为串行状态，并将串行状态的熔丝数据传输到信号路径P1。
相应的，继续结合图8和图10，信号路径P1和阵列区41中的第一锁存区32之间，设置有第一并行器s2p；信号路径P1和阵列区41中的第二锁存区33之间，设置有第二并行器s2p。第一并行器和第二并行器s2p可以将信号路径中传输的串行状态的熔丝数据转换为并行状态，并将并行状态的熔丝数据传输到第一锁存区32和第二锁存区33。
在本公开的一些实施例中，结合图9和图11，第一反熔丝阵列AB1和第一信号路径P1之间，以及，第一反熔丝阵列AB1和第二信号路径P2之间，均设置了串行器p2s。第一反熔丝阵列AB1和第二反熔丝阵列AB2发送的熔丝数据为并行状态；串行器p2s可以将并行状态的熔丝数据转换为串行状态，并将串行状态的熔丝数据传输到第一信号路径P1和第二信号路径P2。
相应的，继续结合图9和图11，第一信号路径P1和阵列区41中的第一锁存区32之间，以及，第二信号路径P2和阵列区41中的第一锁存区32之间，均设置有第一并行器s2p；第一信号路径P1和阵列区41中的第二锁存区33之间，以及，第二信号路径P2和阵列区41中的第二锁存区33之间，均设置有第二并行器s2p。第一并行器和第二并行器s2p可以将信号路径中传输的串行状态的熔丝数据转换为并行状态，并将并行状态的熔丝数据传输到第一锁存区32和第二锁存区33。
可以理解的是，通过串行器和并行器，将熔丝数据以串行状态在各信号路径中传输，即熔丝数据以单比特状态在各信号路径中传输，由于传输串行状态的数据所需的传输线较少，这样，芯片边缘部分的布线数目可以被减少，从而减小了芯片的面积，提高了芯片的集成度。
在本公开的一些实施例中，反熔丝阵列发送的熔丝数据包括了2i个熔丝子数据，相应的，串行器包括了2i条子数据传输路径。其中，2i条子数据传输路径一一对应接收信号路径中的2i个熔丝子数据，2i条子数据传输路径还一一对应接收2i个子数据控制信号。每条子数据传输路径，用于响应于其对应接收的子数据控制信号，将其对应接收的熔丝子数据传输到串行器的输出端，以将反熔丝阵列发送的熔丝数据转化为串行状态。
参考图12，图12示例出了在i=3的情况下，串行器中包括的8条子数据传输路径Path0~Path7。8条子数据传输路径Path0~Path7一一对应接收8个熔丝子数据DIN0~DIN7，8条子数据传输路径Path0~Path7还一一对应接收8个子数据控制信号SEL0~SEL7。当子数据控制信号SEL0~SEL7依次分别为高电平时，对应的子数据传输路径Path0~Path7可以依次先后处于导通状态，从而将对应的并行的熔丝子数据DIN0~DIN7先后传输到串行器的输出端，进而输出串行的熔丝子数据DIN0~DIN7。
在本公开的一些实施例中，串行器还包括：i个D锁存器和2i个与门单元。其中，第1个D锁存器的时钟输入端接收串行时钟信号；每个D锁存器的反相输出端电连接其数据输入端，每个D锁存器的同相输出端电连接下一个D锁存器的时钟输入端；每个与门单元的i个输入端，对应耦接i个D锁存器的同相输出端和反相输出端中的i个输出端；每两个与门单元之间至少有一个输入端连接至对应的D锁存器的不同输出端；2i个与门单元一一对应输出2i个子数据控制信号。
参考图13和图14，图13示例出了在i=3的情况下，串行器中包括的8个与门单元A0~A7；图14示例出了在i=3的情况下，串行器中包括的3个D锁存器L1~L3。D锁存器L1的时钟输入端C接收串行时钟信号ClkSer，D锁存器L1的同相输出端Q电连接D锁存器L2的时钟输入端C，D锁存器L2的同相输出端Q电连接D锁存器L3的时钟输入端C。D锁存器L1~L3的反相输出端
Figure 538673DEST_PATH_IMAGE001
均电连接其数据输入端D。
继续参考图13和图14，D锁存器L1同相输出端Q和反相输出端
Figure 813665DEST_PATH_IMAGE002
分别电连接到传输线Q0和Q0b，D锁存器L2同相输出端Q和反相输出端
Figure 221644DEST_PATH_IMAGE002
分别电连接到传输线Q1和Q1b，D锁存器L2同相输出端Q和反相输出端
Figure 371609DEST_PATH_IMAGE002
分别电连接到传输线Q2和Q2b。与门单元A0的三个输入端分别电连接到传输线Q0、Q1和Q2，与门单元A0输出子数据控制信号SEL0；与门单元A1的三个输入端分别电连接到传输线Q0b、Q1和Q2，与门单元A1输出子数据控制信号SEL1；与门单元A2的三个输入端分别电连接到传输线Q0、Q1b和Q2，与门单元A2输出子数据控制信号SEL2；与门单元A3的三个输入端分别电连接到传输线Q0b、Q1b和Q2，与门单元A3输出子数据控制信号SEL3；与门单元A4的三个输入端分别电连接到传输线Q0、Q1和Q2b，与门单元A4输出子数据控制信号SEL4；与门单元A5的三个输入端分别电连接到传输线Q0b、Q1和Q2b，与门单元A5输出子数据控制信号SEL5；与门单元A6的三个输入端分别电连接到传输线Q0、Q1b和Q2b，与门单元A6输出子数据控制信号SEL6；与门单元A7的三个输入端分别电连接到传输线Q0b、Q1b和Q2b，与门单元A7输出子数据控制信号SEL7。
图15为图13和图14对应的信号示意图，结合图13至图15进行说明。D锁存器L1~L3在串行时钟信号ClkSer的触发下，输出信号到传输线Q0、Q0b、Q1、Q1b、Q2和Q2b，这里需要说明的是，传输线Q0b上的信号波形与传输线Q0上的信号波形反相，传输线Q1b上的信号波形与传输线Q1上的信号波形反相，传输线Q2b上的信号波形与传输线Q2上的信号波形反相，Q0b、Q1b和Q2b的信号波形在图15中未示出。
进而，参考图15，与门单元A0~A7输出的子数据控制信号SEL0~SEL7的波形为依次排列的脉冲。这样，结合图12和图15，子数据控制信号SEL0~SEL7中的脉冲会控制其对应的子数据传输路径Path0~Path7处于导通状态，因此，子数据传输路径Path0~Path7会依次导通，且同一时间内只有一个子数据传输路径导通，从而，保证了每个熔丝子数据能够单独被传输，避免了不同熔丝子数据同时传输而相互干扰，保证了所输出的串行数据的完整性。
在本公开的一些实施例中，串行器还包括：2i个子数据锁存器。2i个子数据锁存器的输出端一一对应耦接2i条子数据传输路径的输入端；2i个子数据锁存器，用于一一对应接收2i个熔丝子数据，将2i个熔丝子数据锁存并传输到2i条子数据传输路径。
参考图16和图17，其中，图17为图16对应的信号示意图。在图16中，串行器50中包括了2i个子数据锁存器51，2i条子数据传输路径则以串行模块52示意。结合图16和图17，在i=3的情况下，8个子数据锁存器51在锁存时钟信号ClkLd的触发下，将8个熔丝子数据DIN<7:0>锁存并输出为熔丝子数据Datacap<7:0>，并传输到8条子数据传输路径。进而，8条子数据传输路径在子数据控制信号SEL0~SEL7的控制下，由串行器50的输出端DOUT输出串行状态的熔丝数据。
在本公开的一些实施例中，图2以及图4至图11中示出的存储器80可以为动态随机存取存储器DRAM。
需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。本公开所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (15)

1.一种存储器，其特征在于，所述存储器包括至少一个阵列区；所述阵列区包括：存储体区、第一锁存区和第二锁存区；其中，
所述第一锁存区耦接于所述存储体区的第一端，所述第二锁存区耦接于所述存储体区的第二端；所述存储体区的第一端和第二端为沿第一方向相对的两端；
所述第一锁存区和所述第二锁存区，用于将熔丝数据锁存并传输到所述存储体区。
2.根据权利要求1所述的存储器，其特征在于，所述存储体区包括：N个存储体组；所述第一锁存区包括：N个第一锁存单元；所述第二锁存区包括：N个第二锁存单元；
N个所述存储体组、N个所述第一锁存单元和N个所述第二锁存单元分别沿第二方向依次排布；所述第二方向垂直于所述第一方向；
N个所述存储体组，一一对应耦接N个所述第一锁存单元，以及，一一对应耦接N个所述第二锁存单元。
3.根据权利要求1所述的存储器，其特征在于，所述存储器还包括：至少一个反熔丝阵列和至少一条信号路径；
至少一条所述信号路径沿所述第一方向延伸，且设置于所述存储体区沿第二方向相对的两端中的至少一端；
所述反熔丝阵列，用于存储和发送所述熔丝数据；
所述信号路径，分别耦接所述反熔丝阵列、所述第一锁存区和所述第二锁存区，用于将所述熔丝数据传输到所述第一锁存区和所述第二锁存区。
4.根据权利要求3所述的存储器，其特征在于，所述反熔丝阵列发送的所述熔丝数据为并行状态；所述存储器还包括：至少一个串行器；
所述串行器，设置于所述反熔丝阵列和所述信号路径之间，分别耦接所述反熔丝阵列和所述信号路径，用于将所述反熔丝阵列发送的所述熔丝数据转化为串行状态，并传输到所述信号路径。
5.根据权利要求4所述的存储器，其特征在于，所述存储器还包括：至少一个第一并行器和至少一个第二并行器；
所述第一并行器，设置于所述信号路径和所述第一锁存区之间，分别耦接所述信号路径和所述第一锁存区，用于将所述信号路径传输的所述熔丝数据转化为并行状态，并传输到所述第一锁存区；
所述第二并行器，设置于所述信号路径和所述第二锁存区之间，分别耦接所述信号路径和所述第二锁存区，用于将所述信号路径传输的所述熔丝数据转化为并行状态，并传输到所述第二锁存区。
6.根据权利要求3所述的存储器，其特征在于，所述阵列区的数量为两个，包括：第一阵列区和第二阵列区；
所述第一阵列区和所述第二阵列区沿所述第一方向相对设置；
至少一个所述反熔丝阵列设置于所述第一阵列区和所述第二阵列区之间。
7.根据权利要求6所述的存储器，其特征在于，所述反熔丝阵列的数量为一个；所述信号路径的数量为两条，包括：第一信号路径和第二信号路径；
所述第一信号路径设置于所述第一阵列区的第三端；所述第一信号路径耦接所述反熔丝阵列，所述第一信号路径还分别耦接所述第一阵列区中的所述第一锁存区和所述第二锁存区；
所述第二信号路径设置于所述第二阵列区的第三端；所述第二信号路径耦接所述反熔丝阵列，所述第二信号路径还分别耦接所述第二阵列区中的所述第一锁存区和所述第二锁存区。
8.根据权利要求6所述的存储器，其特征在于，所述反熔丝阵列的数量为两个，包括：第一反熔丝阵列和第二反熔丝阵列；所述信号路径的数量为四条，包括：第一信号路径、第二信号路径、第三信号路径和第四信号路径；
所述第一信号路径设置于所述第一阵列区的第三端；所述第一信号路径耦接所述第一反熔丝阵列，所述第一信号路径还分别耦接所述第一阵列区中的所述第一锁存区和所述第二锁存区；
所述第二信号路径设置于所述第二阵列区的第三端；所述第二信号路径耦接所述第一反熔丝阵列，所述第二信号路径还分别耦接所述第二阵列区中的所述第一锁存区和所述第二锁存区；
所述第三信号路径设置于所述第一阵列区的第四端；所述第三信号路径耦接所述第二反熔丝阵列，所述第三信号路径还分别耦接所述第一阵列区中的所述第一锁存区和所述第二锁存区；
所述第四信号路径设置于所述第二阵列区的第四端；所述第四信号路径耦接所述第二反熔丝阵列，所述第四信号路径还分别耦接所述第二阵列区中的所述第一锁存区和所述第二锁存区。
9.根据权利要求3所述的存储器，其特征在于，所述阵列区的数量为一个；至少一个所述反熔丝阵列设置于靠近所述阵列区的第一端的一侧。
10.根据权利要求9所述的存储器，其特征在于，所述反熔丝阵列的数量为一个；所述信号路径的数量为一条；
所述信号路径设置于所述阵列区的第三端；所述信号路径耦接所述反熔丝阵列，所述信号路径还分别耦接所述阵列区中的所述第一锁存区和所述第二锁存区。
11.根据权利要求9所述的存储器，其特征在于，所述反熔丝阵列的数量为两个，包括：第一反熔丝阵列和第二反熔丝阵列；所述信号路径的数量为两条，包括：第一信号路径和第二信号路径；
所述第一信号路径设置于所述阵列区的第三端；所述第一信号路径耦接所述第一反熔丝阵列，所述第一信号路径还分别耦接所述阵列区中的所述第一锁存区和所述第二锁存区；
所述第二信号路径设置于所述阵列区的第四端；所述第二信号路径耦接所述第二反熔丝阵列，所述第二信号路径还分别耦接所述阵列区中的所述第一锁存区和所述第二锁存区。
12.根据权利要求4所述的存储器，其特征在于，所述反熔丝阵列发送的所述熔丝数据包括：2i个熔丝子数据；所述串行器包括：2i条子数据传输路径；
2i条所述子数据传输路径，一一对应接收2i个所述熔丝子数据，以及，一一对应接收2i个子数据控制信号；每条所述子数据传输路径，用于响应于其对应接收的所述子数据控制信号，将其对应接收的所述熔丝子数据传输到所述串行器的输出端，以将所述反熔丝阵列发送的所述熔丝数据转化为串行状态。
13.根据权利要求12所述的存储器，其特征在于，所述串行器还包括：i个D锁存器和2i个与门单元；其中，
第1个所述D锁存器的时钟输入端接收串行时钟信号；每个所述D锁存器的反相输出端电连接其数据输入端；每个所述D锁存器的同相输出端电连接下一个所述D锁存器的时钟输入端；
每个所述与门单元的i个输入端，对应耦接i个D锁存器的同相输出端和反相输出端中的i个输出端；每两个所述与门单元之间至少有一个输入端连接至对应的所述D锁存器的不同输出端；2i个所述与门单元一一对应输出2i个所述子数据控制信号。
14.根据权利要求12所述的存储器，其特征在于，所述串行器还包括：2i个子数据锁存器；
2i个所述子数据锁存器的输出端一一对应耦接2i条所述子数据传输路径的输入端；2i个所述子数据锁存器，用于一一对应接收2i个所述熔丝子数据，将2i个所述熔丝子数据锁存并传输到2i条所述子数据传输路径。
15.根据权利要求1至14任一项所述的存储器，其特征在于，所述存储器为动态随机存取存储器DRAM。
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