CN110364218B - 集成电路芯片以及包括其的半导体器件 - Google Patents

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Abstract

本申请公开了一种集成电路芯片和一种半导体器件。集成电路芯片包括：多个参考吸收电路，其适用于分别吸收来自多个参考穿通芯片通孔的电流；导线，其适用于电耦接多个参考穿通芯片通孔；比较电压发生电路，其适用于基于导线的电压而产生多个比较电压；至少一个吸收电路，其适用于吸收来自至少一个正常穿通芯片通孔的电流；以及比较电路，其适用于将正常穿通芯片通孔的电压与多个比较电压作比较。半导体器件包括：第一集成电路芯片；第二集成电路芯片；多个参考穿通芯片通孔，其穿过第一集成电路芯片和第二集成电路芯片而形成；以及至少一个正常穿通芯片通孔，其穿过第一集成电路芯片和第二集成电路芯片而形成。

Description

集成电路芯片以及包括其的半导体器件
相关申请的交叉引用
本专利申请要求于2018年3月26日提交的申请号为10-2018-0034370的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的各种示例性实施例总体而言涉及集成电路芯片以及包括多个集成电路芯片的半导体器件。
背景技术
近来，大部分电子系统中用作存储器件的半导体器件的容量和操作速度已经迅速增大。另外，进行了各种尝试以在将具有更大容量的存储器安装在更窄小的面积之内的同时有效地驱动存储器。
另外，为了提高存储器件的集成密度，已经运用了用于层叠多个存储器芯片的三维(3D)布置技术代替二维(2D)布置技术。近来对更高集成以及更高容量存储器的需求需要这种结构：其能够使用存储器芯片的3D布置结构来增大容量并且还能够通过减小3D布置结构中使用的每个半导体芯片的尺寸来提高集成密度。
公知的3D布置技术包括穿通芯片通孔方法，如穿通硅通孔(TSV)方法。TSV方法用作用于克服由到模块上的控制器的距离决定的发送速度的降低、数据带宽脆弱性以及由关于封装体的可变因素决定的发送速度的降低的替选方法。根据TSV方法，路径穿过多个存储器芯片而形成，且电极在路径中形成以在层叠的芯片之间执行通信。
然而，当缺陷出现在TSV中时，层叠在半导体封装件中的所有芯片都不能使用。当芯片因TSV(是芯片的很小的元件)的缺陷而不能使用时，大量花费遭到浪费。因此，需要能够正确地确定TSV缺陷的技术。
发明内容
本发明的各种实施例涉及能够正确地确定TSV是否有缺陷的技术。
在一个实施例中，一种半导体器件可以包括：第一集成电路芯片；第二集成电路芯片；多个参考穿通芯片通孔，其穿过所述第一集成电路芯片和所述第二集成电路芯片而形成；以及至少一个正常穿通芯片通孔，其穿过所述第一集成电路芯片和所述第二集成电路芯片而形成，其中，所述第一集成电路芯片包括：多个参考源电路，其适用于将参考电流提供给相应的参考穿通芯片通孔；以及至少一个源电路，其适用于将所述参考电流提供给所述正常穿通芯片通孔，以及其中，所述第二集成电路芯片包括：多个参考吸收电路，其适用于吸收流过相应的参考穿通芯片通孔的电流；导线，其适用于电耦接所述多个参考穿通芯片通孔；比较电压发生电路，其适用于基于所述导线的电压而产生多个比较电压；至少一个吸收电路，其适用于吸收流过所述正常穿通芯片通孔的电流；以及比较电路，其适用于将所述正常穿通芯片通孔的电压与所述多个比较电压作比较。
在一个实施例中，一种集成电路芯片可以包括：多个参考吸收电路，其适用于分别吸收来自多个参考穿通芯片通孔的电流；导线，其适用于电耦接所述多个参考穿通芯片通孔；比较电压发生电路，其适用于基于所述导线的电压而产生多个比较电压；至少一个吸收电路，其适用于吸收来自至少一个正常穿通芯片通孔的电流；以及比较电路，其适用于将所述正常穿通芯片通孔的电压与所述多个比较电压作比较。
从下面关于附图的具体描述中，本发明的上述与其它的特征与优点对于本发明的领域中的普通技术人员来说将变得明显。
附图说明
图1是示出根据本发明的一个实施例的半导体器件的图。
图2是示出图1中示出的参考发生块的电路图。
图3是示出图1中示出的比较电压发生电路的电路图。
图4是示出图1中示出的比较电路的电路图。
图5是示出图1中示出的控制电路的操作的流程图。
具体实施方式
下面将参考附图更详细地描述本发明公开的各种实施例。然而，本发明可以以不同的形式来体现，并且不应被解释为限于本文中所阐述的实施例。相反，提供这些实施例使得本公开将是全面和完整的，并且这些实施例将本发明的范围充分地传达给本领域技术人员。贯穿本公开，在本发明的各个附图和实施例中，相同的附图标记表示相同的部件。
图1是根据本发明的一个实施例的半导体器件100的图。参考图1，半导体器件100可以包括上集成电路芯片110、下集成电路芯片120、参考发生块130、多个TSV TSV_0至TSV_N-1、多个源电路111_0至111_N-1、多个吸收(sinking)电路121_0至121_N-1、多个发送器/接收器电路112_0至112_N-1以及122_0至122_N-1、比较电压发生电路140、比较电路150、控制电路160和输出电路170。尽管图1举例示出了穿通硅通孔(TSV)用作穿通芯片通孔,但本发明不限于此。
上集成电路芯片110可以层叠在下集成电路芯片120之上，并且使用TSV TSV_0至TSV_N-1(即，正常TSV)来向/从下集成电路芯片120发送/接收信号。图1示出了一个集成电路110层叠在下集成电路芯片120之上。然而，多个集成电路芯片可以层叠在下集成电路芯片120之上，且多个层叠的集成电路芯片可以与上集成电路芯片110以相同的方式来配置。具有层叠于其中的多个集成电路芯片的半导体器件100的示例可以包括高带宽存储器(HBM)。除了包括诸如HBM的存储器，半导体器件100还可以包括层叠于其中的不同类型的集成电路芯片。
上集成电路芯片110可以使用发送器/接收器电路112_0至112_N-1来向/从TSVTSV_0至TSV_N-1发送/接收信号，且下集成电路芯片120可以使用发送器/接收器电路122_0至122_N-1来向/从TSV TSV_0至TSV_N-1发送/接收信号。结果，上集成电路芯片110的发送器/接收器电路112_0至112_N-1和下集成电路芯片120的发送器/接收器电路122_0至122_N-1可以通过TSV TSV_0至TSV_N-1来发送/接收信号。发送器/接收器电路112_0至112_N-1和发送器/接收器电路122_0至122_N-1可以在用于检测TSV TSV_0至TSV_N-1之中的有缺陷的TSV的操作期间被禁止。TSV TSV_0至TSV_N-1的数量可以在1到几十、几百或几千之间变动。即，N为等于或大于1的任意整数。
在下文中，将描述被配置为检测TSV TSV_0至TSV_N-1之中的有缺陷的TSV的参考发生块130、多个源电路111_0至111_N-1、多个吸收电路121_0至121_N-1、比较电压发生电路140、比较电路150、控制电路160以及输出电路170。
参考发生块130可以产生用作用于确定TSV_0至TSV_N-1是否有缺陷的参考信号的参考电压VREF。
图2是示出参考发生块130的示例性实施例的电路图。参考图2，参考发生块130可以包括多个参考TSV TSV_REF_0至TSV_REF_3、多个参考源电路210_0至210_3、多个参考吸收电路220_0至220_3以及导线211和221。
多个参考TSV TSV_REF_0至TSV_REF_3可以穿过上集成电路芯片110和下集成电路芯片120而形成。多个参考TSV TSV_REF_0至TSV_REF_3可以被提供以用于检测TSV TSV_0至TSV_N-1之中的有缺陷的TSV。
多个参考源电路210_0至210_3可以在TSV扫描使能信号TSV_SCAN_EN被激活(例如，到高电平)时被使能，并且将参考电流IREF提供(source)给相应的参考TSV TSV_REF_0至TSV_REF_3。反相器201可以将TSV扫描使能信号TSV_SCAN_EN反相，并且将已反相的信号传输到多个参考源电路210_0至210_3，且参考源电路210_0至210_3中的每个参考源电路可以包括PMOS晶体管。多个参考源电路210_0至210_3的PMOS晶体管可以具有相同的尺寸，使得多个参考源电路210_0至210_3提供相同量的电流。
多个参考吸收电路220_0至220_3可以吸收(sink)来自多个参考TSV TSV_REF_0至TSV_REF_3的电流。参考吸收电路220_0至220_3中的每个参考吸收电路可以包括NMOS晶体管。多个参考吸收电路220_0至220_3的NMOS晶体管的源极可以耦接到接地端子，且NMOS晶体管的栅极和漏极可以耦接到相应的参考TSV TSV_REF_0至TSV_REF_3。NMOS晶体管可以具有相同的尺寸，使得多个参考吸收电路220_0至220_3可以具有相同的电流吸收能力。
导线211可以在上集成电路芯片110之内电耦接多个参考TSV TSV_REF_0至TSV_REF_3，且导线221可以在下集成电路芯片120之内电耦接多个参考TSV TSV_REF_0至TSV_REF_3。参考TSV TSV_REF_0至TSV_REF_3的导电性越好，导线221的电压越高。另一方面，参考TSV TSV_REF_0至TSV_REF_3的导电性越差，导线221的电压越低。导线221的电压可以成为参考电压VREF。参考电压VREF可以表示参考TSV TSV_REF_0至TSV_REF_3的平均导电性。通过在上集成电路芯片110之内电耦接多个参考TSV TSV_REF_0至TSV_REF_3的导线211，参考TSV TSV_REF_0至TSV_REF_3的平均导电性可以更好地反映到导线221中。根据设计，导线211可以被省去。
返回参考图1，多个源电路111_0至112_N-1可以在TSV扫描使能信号TSV_SCAN_EN被激活(例如，到高电平)时被使能，并且将参考电流IREF提供给TSV TSV_0至TSV_N-1。反相器113可以将TSV扫描使能信号TSV_SCAN_EN反相，并且将已反相的信号传输到多个源电路111_0至111_N-1，且源电路111_0至111_N-1中的每个源电路可以包括PMOS晶体管。多个源电路111_0至111_N-1的PMOS晶体管可以与多个参考源电路210_0至210_3的PMOS晶体管具有相同的尺寸，使得各个源电路111_0至111_N-1可以与各个参考源电路210_0至210_3提供相同量的电流。
多个吸收电路121_0至121_N-1可以在TSV扫描使能信号TSV_SCAN_EN被激活(例如，到高电平)时被使能，并且吸收来自TSV TSV_0至TSV_N-1的电流。吸收电路121_0至121_N-1可以分别包括NMOS晶体管N0_0至N0_N-1、传输门T0_0至T0_N-1、反相器I0_0至I0_N-1以及NMOS晶体管N1_0至N1_N-1。
NMOS晶体管N0_0至N0_N-1可以用于吸收来自TSV TSV_0至TSV_N-1的电流。NMOS晶体管N0_0至N0_N-1与NMOS晶体管220_0至220_3可以具有相同的尺寸，使得NMOS晶体管N0_0至N0_N-1与NMOS晶体管220_0至220_3具有相同的电流吸收能力。反相器I0_0至I0_N-1可以将TSV扫描使能信号TSV_SCAN_EN反相，并且将已反相的信号传输到传输门T0_0至T0_N-1和NMOS晶体管T0_0至T0_N-1。传输门T0_0至T0_N-1可以在TSV扫描使能信号TSV_SCAN_EN被激活(例如，到高电平)时导通，并且通过将TSV TSV_0至TSV_N-1耦接到NMOS晶体管N0_0至N0_N-1的栅极来使能NMOS晶体管N0_0至N0_N-1的吸收操作。当TSV扫描使能信号TSV_SCAN_EN被去激活到低电平或者反相器I0_0至I0_N-1的输出信号处于高电平时，NMOS晶体管N1_0至N1_N-1可以导通以将NMOS晶体管N0_0至N0_N-1维持在截止状态下。
比较电压发生电路140可以利用由参考发生块130产生的参考电压VREF来产生多个比较电压DREF<0:15>。
图3是示出比较电压发生电路140的电路图。参考图3，比较电压发生电路140可以包括第一电压发生器310和第二电压发生器320。第一电压发生器310可以产生具有比参考电压高的电平的上限电压和具有比参考电压VREF低的电平的下限电压，且第二电压发生器320可以产生具有在上限电压REFH与下限电压REFL之间的电平的多个比较电压DREF<0:15>。
第一电压发生器310可以包括电阻器311至314和运算放大器315。电阻器311至314可以在运算放大器315的输出端子与接地端子之间串联耦接。“R1”和“R2”可以表示电阻器311至314的电阻。运算放大器315可以具有被配置为接收参考电压VREF的同相(positive)输入端子(+)和耦接到电阻器312与电阻器313之间的节点的反相(negative)输入端子(-)。通过运算放大器315的操作，可以使反相输入端子(-)的电压电平等于参考电压VREF。最终，反相输入端子(-)的电压电平可以被产生为处于下限电压REFL(＝(1-R1/(R1+R2))*VREF)或上限电压REFH(＝(1+R1/(R1+R2))*VREF)。
第二电压发生器320可以包括电阻器321至335以及运算放大器326和运算放大器327。运算放大器326与运算放大器327可以被耦接以形成电压跟随器。因此，运算放大器326的输出端子可以具有与上限电压REFH相同的电平，且运算放大器327的输出端子可以具有与下限电压REFL相同的电平。通过电阻器321至335的分压操作产生的比较电压DREF<0:15>可以具有在上限电压REFH与下限电压REFL之间的电平。电阻器321至335可以具有相同的电阻。因此，比较电压DREF<0:15>相互间可以具有相同的电压差。例如，比较电压DREF<1>与比较电压DREF<2>之间的电压差可以等于比较电压DREF<13>与比较电压DREF<14>之间的电压差。
返回参考图1，传输门T1_0至T1_N-1可以响应于选择信号SEL<0:N-1>而导通/关断。当传输门T1_0至T1_N-1导通时，传输门T1_0至T1_N-1可以将TSV TSV_0至TSV_N-1之中的对应的TSV耦接到公共节点。选择信号SEL<0:N-1>可以用于选择TSV TSV_0至TSV_N-1之中与缺陷检测目标相对应的TSV。例如，当选择信号SEL<3>被激活时，TSV TSV_3可以被选中以确定TSV TSV_3是否有缺陷，而当选择信号SEL<N-1>被激活时，TSV TSV_N-1可以被选中以确定TSV TSV_N-1是否有缺陷。反相器I1_0至I1_N-1可以将选择信号SEL<0:N-1>反相，并且将已反相的信号传输到传输门T1_0至T1_N-1。使用一个比较电路150，传输门T1_0至T1_N-1可以用来确定多个TSV TSV_0至TSV_N-1是否有缺陷。因此，当半导体器件100只具有一个与缺陷检测目标相对应的TSV或者包括多个比较电路时，传输门T1_0至T1_N-1可以被省去。
比较电路150可以将由选择信号SEL<0:N-1>选中的TSV的电压与多个比较电压DREF<0:15>的电压电平作比较，且确定选中的TSV是否有缺陷。
图4是示出比较电路150的电路图。参考图4，比较电路150可以包括多个比较器410_0至410_15以及多个1比特位储存器(storage)420_0至420_15。多个比较器410_0至410_15可以将公共节点VCOM的电压与多个比较电压DREF<0:15>的电压电平作比较。多个1比特位储存器420_0至420_15可以响应于储存控制信号LAT而储存多个比较器410_0至410_15的相应的比较结果。多个1比特位储存器420_0至420_15中的每个1比特位储存器可以包括触发器(例如，D触发器)，触发器被配置为同步于储存控制信号LAT的上升沿而储存相应的比较器410_0至410_15的比较结果。此外，多个1比特位储存器420_0至420_15中的每个1比特位储存器可以包括锁存器，锁存器被配置为响应于储存控制信号LAT而锁存相应的比较器410_0至410_15的比较结果。储存在1比特位储存器中的比较结果OUT<0:15>可以用作表明耦接到公共节点VCOM的TSV相对于参考TSV TSV_REF_0至TSV_REF_3的特性的指标。
返回参考图1，输出电路170可以将由比较电路150产生的比较结果OUT<0:15>输出到半导体器件100的外部。因此，即使是在半导体器件100的外部，也可以利用通过输出电路170输出的比较结果OUT<0:15>来识别TSV TSV_0至TSV_N-1的特性或TSV TSV_0至TSV_N-1是否有缺陷。
控制电路160可以产生TSV扫描使能信号TSV_SCAN_EN、选择信号SEL<0:N-1>和储存控制信号LAT，以确定TSV TSV_0至TSV_N-1是否有缺陷。通过TSV 101可以将TSV扫描使能信号TSV_SCAN_EN从下集成电路芯片120传输到上集成电路芯片110。
图5是示出控制电路160的操作方法的流程图。参考图5，控制电路160可以在步骤S510处激活TSV扫描使能信号TSV_SCAN_EN。当TSV扫描使能信号TSV_SCAN_EN被激活时，参考发生块130可以被使能以产生参考电压VREF，且比较电压发生电路140可以利用参考电压VREF来产生多个比较电压DREF<0:15>。另外，多个源电路111_0至111_N-1和多个吸收电路121_0至121_N-1可以被使能。
控制电路160可以在步骤S530处激活第K选择信号SEL<K>。然后，可以通过比较器410_0至410_15来将第KTSV的电压与多个比较电压DREF<0:15>作比较。控制电路160可以在步骤S540处激活储存控制信号LAT。当储存控制信号LAT被激活时，比较器410_0至410_15的比较结果可以被储存在1比特位储存器420_0至420_15中，且储存在1比特位储存器420_0至420_15中的比较结果OUT<0:15>可以通过输出电路170输出。
在步骤S550处，检查K的电流值。当K不是(N-1)(步骤S550处为否)时，在步骤S560处K的值可以增大“1”，且步骤S530和S40可以被再次执行。当K为(N-1)(步骤S550处为是)时，控制电路160可以在步骤S570处将TSV扫描使能信号去激活，因为所有的TSV TSV_0至TSV_N-1的特性已经被完全地检测出。
根据所描述的实施例，可以正确地确定TSV是否有缺陷。
虽然出于说明目的已经描述了各种实施例，但是对于本领域技术人员明显的是，在不脱离如所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种改变和修改。

Claims (19)

1.一种半导体器件，包括：
第一集成电路芯片；
第二集成电路芯片；
多个参考穿通芯片通孔，其穿过所述第一集成电路芯片和所述第二集成电路芯片而形成；以及
至少一个正常穿通芯片通孔，其穿过所述第一集成电路芯片和所述第二集成电路芯片而形成，
其中，所述第一集成电路芯片包括：
多个参考源电路，其适用于将参考电流提供给相应的参考穿通芯片通孔；以及
至少一个源电路，其适用于将所述参考电流提供给所述正常穿通芯片通孔，以及
其中，所述第二集成电路芯片包括：
多个参考吸收电路，其适用于吸收流过相应的参考穿通芯片通孔的电流；
导线，其适用于电耦接所述多个参考穿通芯片通孔；
比较电压发生电路，其适用于基于所述导线的电压而产生多个比较电压；
至少一个吸收电路，其适用于吸收流过所述正常穿通芯片通孔的电流；以及
比较电路，其适用于将所述正常穿通芯片通孔的电压与所述多个比较电压作比较。
2.根据权利要求1所述的半导体器件，其中，所述第一集成电路芯片还包括适用于通过所述正常穿通芯片通孔发送/接收信号的第一发送器/接收器电路，以及
其中，所述第二集成电路芯片还包括用于通过所述正常穿通芯片通孔发送/接收所述信号的第二发送器/接收器电路。
3.根据权利要求1所述的半导体器件，其中，所述比较电压发生电路包括：
第一电压发生器，其适用于产生比所述导线的电压高的上限电压和比所述导线的电压低的下限电压；以及
第二电压发生器，其适用于产生具有在所述上限电压与所述下限电压之间的电平的所述多个比较电压。
4.根据权利要求3所述的半导体器件，其中，所述第一电压发生器包括：
多个第一电阻器，其串联耦接在第一节点与接地端子之间；以及
第一运算放大器，其具有用于接收所述导线的电压的同相输入端子、耦接到第二节点的反相输入端子、以及耦接到所述第一节点的输出端子，所述第二节点对应于各个第一电阻器之间的节点中的一个节点，
其中，所述上限电压在各个第一电阻器之间的节点之中的相比所述第二节点具有较高的电压电平的节点处产生，以及
所述下限电压在各个第一电阻器之间的节点之中的相比所述第二节点具有较低的电压电平的节点处产生。
5.根据权利要求4所述的半导体器件，其中，所述第二电压发生器包括：
多个第二电阻器，其耦接在第三节点与第四节点之间；
第二运算放大器，其具有用于接收所述上限电压的同相输入端子、以及耦接到所述第三节点的反相输入端子和输出端子；以及
第三运算放大器，其具有用于接收所述下限电压的同相输入端子、以及耦接到所述第四节点的反相输入端子和输出端子，以及
其中，所述多个比较电压在相应的第二电阻器之间的节点处产生。
6.根据权利要求1所述的半导体器件，其中，所述比较电路包括：
多个比较器，其适用于将所述正常穿通芯片通孔的电压与所述多个比较电压作比较；以及
多个1比特位储存器，其适用于储存所述多个比较器的比较结果。
7.根据权利要求2所述的半导体器件，其中，当所述第一发送器/接收器电路和所述第二发送器/接收器电路被使能时，所述源电路和所述吸收电路被禁止。
8.根据权利要求1所述的半导体器件，其中，所述第二集成电路芯片还包括输出电路，所述输出电路适用于外部地输出所述比较电路的比较结果。
9.根据权利要求6所述的半导体器件，其中，所述多个1比特位储存器中的每个1比特位储存器包括锁存器或触发器。
10.一种集成电路芯片，包括：
多个参考吸收电路，其适用于分别吸收来自多个参考穿通芯片通孔的电流；
导线，其适用于电耦接所述多个参考穿通芯片通孔；
比较电压发生电路，其适用于基于所述导线的电压而产生多个比较电压；
至少一个吸收电路，其适用于吸收来自至少一个正常穿通芯片通孔的电流；以及
比较电路，其适用于将所述正常穿通芯片通孔的电压与所述多个比较电压作比较。
11.根据权利要求10所述的集成电路芯片，其中，参考电流被外部地提供给所述多个参考穿通芯片通孔和所述正常穿通芯片通孔。
12.根据权利要求10所述的集成电路芯片，还包括用于通过所述正常穿通芯片通孔发送/接收信号的发送器/接收器电路。
13.根据权利要求10所述的集成电路芯片，其中，所述比较电压发生电路包括：
第一电压发生器，其适用于产生比所述导线的电压高的上限电压和比所述导线的电压低的下限电压；以及
第二电压发生器，其适用于产生具有在所述上限电压与所述下限电压之间的电平的所述多个比较电压。
14.根据权利要求13所述的集成电路芯片，其中，所述第一电压发生器包括：
多个第一电阻器，其串联耦接在第一节点与接地端子之间；以及
第一运算放大器，其具有用于接收所述导线的电压的同相输入端子、耦接到第二节点的反相输入端子、以及耦接到所述第一节点的输出端子，所述第二节点对应于各个第一电阻器之间的节点中的一个节点，
其中，所述上限电压在各个第一电阻器之间的节点之中的相比所述第二节点具有较高的电压电平的节点处产生，以及
所述下限电压在各个第一电阻器之间的节点之中的相比所述第二节点具有较低的电压电平的节点处产生。
15.根据权利要求14所述的集成电路芯片，其中，所述第二电压发生器包括：
多个第二电阻器，其耦接在第三节点与第四节点之间；
第二运算放大器，其具有用于接收所述上限电压的同相输入端子、以及耦接到所述第三节点的反相输入端子和输出端子；以及
第三运算放大器，其具有用于接收所述下限电压的同相输入端子、以及耦接到所述第四节点的反相输入端子和输出端子，以及
其中，所述多个比较电压在相应的第二电阻器之间的节点处产生。
16.根据权利要求10所述的集成电路芯片，其中，所述比较电路包括：
多个比较器，其适用于将所述正常穿通芯片通孔的电压与所述多个比较电压作比较；以及
多个1比特位储存器，其适用于储存所述多个比较器的比较结果。
17.根据权利要求12所述的集成电路芯片，其中，当所述发送器/接收器电路被使能时，所述吸收电路被禁止。
18.根据权利要求10所述的集成电路芯片，其中，所述参考吸收电路中的每个参考吸收电路与所述吸收电路具有相同的电流吸收能力。
19.根据权利要求16所述的集成电路芯片，其中，所述多个1比特位储存器中的每个1比特位储存器包括锁存器或触发器。
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