KR101543702B1 - 반도체 장치 및 이의 테스트 방법 - Google Patents

반도체 장치 및 이의 테스트 방법 Download PDF

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KR101543702B1
KR101543702B1 KR1020140019152A KR20140019152A KR101543702B1 KR 101543702 B1 KR101543702 B1 KR 101543702B1 KR 1020140019152 A KR1020140019152 A KR 1020140019152A KR 20140019152 A KR20140019152 A KR 20140019152A KR 101543702 B1 KR101543702 B1 KR 101543702B1
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강성호
박재석
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연세대학교 산학협력단
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Abstract

본 발명은 반도체 장치 및 이의 테스트 방법에 관한 것으로, 반도체 장치는 적층되는 복수의 반도체 다이; 복수의 반도체 다이 간에 신호를 전달하는 복수의 관통 전극; 복수의 반도체 다이 간에 형성되는 적어도 하나의 리던던시 관통 전극; 논리 연산에 의해 복수의 관통 전극으로 입력되는 입력 신호들로부터 제1 출력 값을 산출하는 제1 연산부; 논리 연산에 의해 복수의 관통 전극으로부터 출력되는 출력 신호들로부터 제2 출력 값을 산출하는 제2 연산부; 및 상기 제1 출력 값과 상기 제2 출력 값을 비교하는 비교기를 포함한다.

Description

반도체 장치 및 이의 테스트 방법{SEMICONDUCTOR DEVICE AND METHOD FOR TESTING THE SAME}
본 발명의 반도체 장치에 관한 것으로, 보다 구체적으로는 적층된 반도체 다이들을 포함하는 3차원 반도체 장치 및 그 테스트 방법에 관한 것이다.
본 발명은 교육과학기술부의 초미세폭 3차원 반도체 제조비용 절감을 위한 설계 및 테스트 기술 연구 과제(과제번호 2013-8-0719)의 일환으로 수행한 연구로부터 도출된 것이다.
반도체 공정의 발전이 한계에 거의 근접해가고 있는 상황에서 최근 3차원 반도체가 각광을 받고 있다. 3차원 적층 메모리와 같은 3차원 반도체 장치는 고집적, 고성능, 저전력 구현이 가능하다. 3차원 반도체는 복수의 레이어 구조, 즉 복수의 반도체 다이가 적층된 구조로 이루어지며, 적층된 반도체 다이 간의 신호의 이동은 반도체 다이 간의 내부에 수직적으로 만들어져 있는 관통 전극(TSV; Through-Silicon Via)을 통해 이루어진다. 3차원 반도체에는 기존 2차원 반도체보다 더 많은 소자가 집적되어 있기 때문에, 비교적 낮은 수율과 더 잦은 고장 현상을 보인다. 따라서, 3차원 반도체의 신뢰성을 보장하기 위한 기술이 요구된다. 그 일환으로, 관통 전극들 중 일부에 고장이 발생하는 경우에 대비하여, 정상 관통 전극(normal TSV)들 외에 고장이 발생한 관통 전극과 교체할 여분의 관통 전극(redundancy TSV)이 반도체 제조 공정 단계에서 형성된다. TSV 고장 발생시, 고장이 발생한 관통 전극을 여분으로 제공되는 예비 TSV, 즉 리던던시 관통 전극으로 대체하여, 리던던시 관통 전극을 활용해 반도체 다이 간에 신호를 전송할 수 있으며, 이러한 수리 기법을 통해 3차원 반도체의 수율을 높일 수 있다. 높은 수율을 얻기 위하여, 충분히 많은 개수의 리던던시 관통 전극이 형성될 필요가 있다. 이에 따라, 고장난 관통 전극의 수리 완료 시에, 교체되지 않은 리던던시 관통 전극들이 남게 되는데, 이와 같이 교체되지 않고 남은 리던던시 관통 전극은 아무런 용도가 없는 단순한 메탈 라인으로 낭비된다.
본 발명은 고장난 관통 전극의 수리 후에 교체되지 않고 남은 리던던시 관통 전극을 활용하여 반도체 장치를 테스트하고, 3차원 반도체의 신뢰도를 높일 수 있는 반도체 장치 및 이의 테스트 방법을 제공하는 것을 목적으로 한다.
본 발명이 해결하고자 하는 다른 과제는 실시간으로 온라인 테스트(on-line test)를 수행할 수 있으며, 소프트 에러(soft error)를 검출할 수 있는 반도체 장치 및 이의 테스트 방법을 제공하는 것에 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급된 과제로 제한되지 않는다. 언급되지 않은 다른 기술적 과제들은 이하의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 측면에 따른 반도체 장치는, 적층되는 복수의 반도체 다이; 상기 복수의 반도체 다이 간에 신호를 전달하는 복수의 관통 전극; 상기 복수의 반도체 다이 간에 형성되는 적어도 하나의 리던던시 관통 전극; 논리 연산에 의해 상기 복수의 관통 전극으로 입력되는 입력 신호들로부터 제1 출력 값을 산출하는 제1 연산부; 논리 연산에 의해 상기 복수의 관통 전극으로부터 출력되는 출력 신호들로부터 제2 출력 값을 산출하는 제2 연산부; 및 상기 제1 출력 값과, 상기 제2 출력 값을 비교하는 비교기를 포함한다.
본 발명의 일 실시 예에서, 상기 제1 연산부 및 상기 제2 연산부는, 동일한 조합 논리 연산에 의하여 상기 제1 출력 값 및 상기 제2 출력 값을 산출한다.
본 발명의 일 실시 예에서, 상기 제1 연산부 및 상기 제2 연산부는, 다단 트리 구조로 연결된 XOR 게이트들을 포함한다.
본 발명의 일 실시 예에서, 상기 제1 출력 값은 제1 리던던시 관통 전극을 통해 전달된다.
본 발명의 일 실시 예에서, 상기 반도체 장치는, 상기 적어도 하나의 리던던시 관통 전극 중에서 상기 제1 리던던시 관통 전극을 선택하고, 상기 제1 출력 값을 상기 제1 리던던시 관통 전극으로 출력하는 제1 신호 경로 결정부를 더 포함한다.
본 발명의 일 실시 예에서, 상기 제1 신호 경로 결정부는, 고장이 발생한 관통 전극을 대체하고 남은 리던던시 관통 전극 중에서 상기 제1 리던던시 관통 전극을 선택한다.
본 발명의 일 실시 예에서, 상기 반도체 장치는, 상기 적어도 하나의 리던던시 관통 전극 중에서 상기 제1 리던던시 관통 전극을 선택하고, 상기 제1 리던던시 관통 전극을 통해 전달받은 상기 제1 출력 값을 상기 비교기로 출력하는 제2 신호 경로 결정부를 더 포함한다.
본 발명의 일 실시 예에서, 상기 제2 신호 경로 결정부는, 고장이 발생한 관통 전극을 대체하고 남은 리던던시 관통 전극이 존재하는지를 판단하여 선택 신호를 출력하며, 상기 반도체 장치는 상기 선택 신호에 따라 상기 비교기의 출력 또는 논리 로우(low) 신호를 선택하는 멀티플렉서를 더 포함한다.
본 발명의 일 실시 예에서, 상기 비교기는, 상기 제2 신호 경로 결정부로부터 상기 제1 출력 값을 입력받고, 상기 제2 연산부로부터 상기 제2 출력 값을 입력받아, 상기 제1 출력 값과 상기 제2 출력 값을 비교하는 XOR 게이트를 포함한다.
상기 과제를 해결하기 위한 본 발명의 다른 일 측면에 따르면, 상기 반도체 장치를 테스트하는 방법으로서, 상기 제1 연산부가 논리 연산에 의해 상기 복수의 관통 전극으로 입력되는 입력 신호들로부터 제1 출력 값을 산출하는 단계; 상기 제2 연산부가 논리 연산에 의해 상기 복수의 관통 전극으로부터 출력되는 출력 신호들로부터 제2 출력 값을 산출하는 단계; 상기 비교기가 상기 제1 출력 값과 상기 제2 출력 값을 비교하는 단계; 및 상기 비교기의 출력에 따라 상기 복수의 관통 전극의 이상 유무를 판단하는 단계를 포함하는 반도체 장치의 테스트 방법이 제공된다.
본 발명의 일 실시 예에서, 상기 반도체 장치의 테스트 방법은, 상기 복수의 관통 전극으로 상기 복수의 반도체 다이 간에 신호를 전달하는 동시에 상기 복수의 관통 전극의 이상 유무를 판단하는 온라인 테스트(on-line test)를 수행한다.
상기 과제를 해결하기 위한 본 발명의 또 다른 일 측면에 따르면, 적층되는 복수의 반도체 다이; 및 상기 복수의 반도체 다이 간에 신호를 전달하는 다수의 신호 전송부를 포함하고, 각각의 신호 전송부는, 상기 복수의 반도체 다이 간에 신호를 전달하는 복수의 관통 전극; 상기 복수의 반도체 다이 간에 형성되는 적어도 하나의 리던던시 관통 전극; 논리 연산에 의해 상기 복수의 관통 전극으로 입력되는 입력 신호들로부터 제1 출력 값을 산출하는 제1 연산부; 상기 제1 연산부와 동일한 논리 연산에 의해 상기 복수의 관통 전극으로부터 출력되는 출력 신호들로부터 제2 출력 값을 산출하는 제2 연산부; 및 제1 리던던시 관통 전극을 통해 전달된 상기 제1 출력 값과, 상기 제2 연산부로부터 전달된 제2 출력 값을 비교하여 비교 값을 출력하는 비교기를 포함하는 3차원 반도체 장치가 제공된다.
본 발명의 일 실시 예에서, 상기 3차원 반도체 장치는, 상기 적어도 하나의 리던던시 관통 전극 중에서 상기 제1 리던던시 관통 전극을 선택하고, 상기 제1 출력 값을 상기 제1 리던던시 관통 전극으로 출력하는 제1 신호 경로 결정부; 및 상기 적어도 하나의 리던던시 관통 전극 중에서 상기 제1 리던던시 관통 전극을 선택하고, 상기 제1 리던던시 관통 전극을 통해 전달받은 상기 제1 출력 값을 상기 비교기로 출력하는 제2 신호 경로 결정부를 더 포함한다.
본 발명의 일 실시 예에서, 상기 3차원 반도체 장치는, 상기 다수의 신호 전송부로부터 비교 값들을 입력받고, OR 연산 결과를 제어부로 출력하는 OR 게이트; 및 상기 비교 값들을 저장하는 레지스터를 더 포함한다.
상기 과제를 해결하기 위한 본 발명의 또 다른 일 측면에 따르면, 적층되는 복수의 반도체 다이; 상기 복수의 반도체 다이 간에 신호를 전달하는 복수의 관통 전극; 상기 복수의 반도체 다이 간에 형성되는 복수의 리던던시 관통 전극; 논리 연산에 의해 상기 복수의 관통 전극으로 입력되는 입력 신호들 중의 적어도 일부 신호들로부터 제1 출력 값을 산출하는 복수의 제1 연산부; 대응하는 제1 연산부와 동일한 논리 연산에 의해 상기 복수의 관통 전극으로부터 출력되는 출력 신호들 중의 적어도 일부 신호들로부터 제2 출력 값을 산출하는 복수의 제2 연산부; 및 상기 복수의 제1 연산부 각각의 제1 출력 값과, 상기 복수의 제1 연산부 각각에 대응하는 제2 연산부의 제2 출력 값을 비교하여 비교 값들을 출력하는 복수의 비교기를 포함하는 반도체 장치가 제공된다.
본 발명의 일 실시 예에서, 서로 다른 제1 연산부는 상기 입력 신호들 중의 서로 다른 신호들로부터 상기 제1 출력 값을 산출하고, 서로 다른 제2 연산부는 상기 출력 신호들 중의 서로 다른 신호들로부터 상기 제2 출력 값을 산출한다.
본 발명의 일 실시 예에서, 서로 다른 제1 연산부의 제1 출력 값은 서로 다른 리던던시 관통 전극을 통해 전달된다.
본 발명의 일 실시 예에서, 상기 반도체 장치는, 상기 복수의 리던던시 관통 전극 중에서 상기 복수의 제1 연산부의 제1 출력 값들을 전송할 제1 리던던시 관통 전극들을 선택하고, 상기 제1 출력 값들을 선택한 제1 리던던시 관통 전극들로 출력하는 제1 신호 경로 결정부; 및 상기 복수의 리던던시 관통 전극 중에서 상기 제1 리던던시 관통 전극들을 선택하고, 상기 제1 리던던시 관통 전극들을 통해 전달받은 상기 제1 출력 값들을 상기 복수의 비교기로 출력하는 제2 신호 경로 결정부를 더 포함한다.
본 발명의 일 실시 예에서, 상기 제2 신호 경로 결정부는, 고장이 발생한 관통 전극을 대체하고 남은 리던던시 관통 전극의 개수에 따라 선택 신호를 출력하며, 상기 선택 신호에 따라 각각의 비교기의 출력 또는 논리 로우(low) 신호를 선택하는 멀티플렉서를 더 포함한다.
본 발명의 일 실시 예에서, 상기 반도체 장치는, 상기 복수의 비교기로부터 상기 비교 값들을 입력받고, 상기 비교 값들의 OR 연산 결과를 제어부로 출력하는 OR 게이트; 및 상기 비교 값들을 저장하는 레지스터를 더 포함한다.
본 발명의 실시 예에 의하면, 고장난 관통 전극의 수리 후에 교체되지 않고 남은 리던던시 관통 전극을 활용하여 반도체 장치를 테스트할 수 있다.
또한, 본 발명의 실시 예에 의하면, 반도체 장치를 실시간으로 온라인 테스트(on-line test)할 수 있으며, 소프트 에러(soft error)를 검출할 수 있다.
본 발명의 효과는 상술한 효과들로 제한되지 않는다. 언급되지 않은 효과들은 본 명세서 및 첨부된 도면으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확히 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시 예에 따른 반도체 장치를 개략적으로 보여주는 사시도이다.
도 2는 본 발명의 일 실시 예에 따른 반도체 장치를 개략적으로 보여주는 구성도이다.
도 3은 본 발명의 일 실시 예에 따른 반도체 장치를 구성하는 제1 연산부를 좀 더 구체적으로 보여주는 구성도이다.
도 4는 본 발명의 일 실시 예에 따른 반도체 장치를 구성하는 제2 연산부를 좀 더 구체적으로 보여주는 구성도이다.
도 5 내지 도 8은 본 발명의 일 실시 예에 따른 반도체 장치를 구성하는 제1 연산부와 제2 연산부의 다양한 예들을 보여주는 구성도이다.
도 9는 본 발명의 일 실시 예에 따른 반도체 장치를 구성하는 OR 게이트와 레지스터를 보여주는 구성도이다.
도 10은 본 발명의 일 실시 예에 따른 반도체 장치의 테스트 방법을 설명하기 위한 흐름도이다.
도 11은 본 발명의 다른 일 실시 예에 따른 반도체 장치를 개략적으로 보여주는 구성도이다.
도 12는 본 발명의 또 다른 일 실시 예에 따른 반도체 장치를 개략적으로 보여주는 구성도이다.
본 발명의 다른 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술하는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되지 않으며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 만일 정의되지 않더라도, 여기서 사용되는 모든 용어들(기술 혹은 과학 용어들을 포함)은 이 발명이 속한 종래 기술에서 보편적 기술에 의해 일반적으로 수용되는 것과 동일한 의미를 갖는다. 공지된 구성에 대한 일반적인 설명은 본 발명의 요지를 흐리지 않기 위해 생략될 수 있다. 본 발명의 도면에서 동일하거나 상응하는 구성에 대하여는 가급적 동일한 도면부호가 사용된다.
본 발명의 일 실시 예에 따른 반도체 장치는 적층되는 복수의 반도체 다이(die); 복수의 반도체 다이 간에 신호를 전달하는 복수의 관통 전극; 복수의 반도체 다이 간에 형성되는 적어도 하나의 리던던시(redundancy) 관통 전극; 논리 연산에 의해 복수의 관통 전극으로 입력되는 입력 신호들로부터 제1 출력 값을 산출하는 제1 연산부; 논리 연산에 의해 복수의 관통 전극으로부터 출력되는 출력 신호들로부터 제2 출력 값을 산출하는 제2 연산부; 및 제1 리던던시 관통 전극을 통해 전달된 제1 출력 값과 제2 연산부로부터 입력된 제2 출력 값을 비교하는 비교기를 포함한다. 본 발명의 실시 예에 의하면, 고장난 관통 전극의 수리 후에 교체되지 않고 남은 리던던시 관통 전극을 활용하여 반도체 장치를 테스트할 수 있다. 또한, 본 발명의 실시 예에 의하면, 반도체 장치를 실시간으로 온라인 테스트(on-line test)할 수 있으며, 소프트 에러(soft error)를 검출할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 장치를 개략적으로 보여주는 사시도이다. 도 1을 참조하면, 본 발명의 일 실시 예에 따른 반도체 장치(100)는 적층되는 복수의 반도체 다이(111,112,113), 복수의 반도체 다이(111,112,113) 간에 신호를 전달하는 다수의 신호 전송부(110)를 포함한다. 반도체 다이(111,112,113)는 예시적으로, 메모리 칩(memory chip) 또는 프로세서 칩(processor chip)일 수 있으나, 이에 제한되는 것은 아니다. 각각의 신호 전송부(110)는 복수의 관통 전극(120), 복수의 반도체 다이(111,112,113) 간에 형성되는 복수의 리던던시 관통 전극(130), 신호들을 서로 다른 관통 전극(120) 또는 리던던시 관통 전극(130)으로 연결하여 신호들의 전달 경로를 결정하는 경로 결정부(10,20)를 포함한다.
관통 전극(120)은 예시적으로 반도체 다이(111,112,113) 간에서 절연된 실리콘층(도시 생략)을 수직으로 관통하여 형성되는 관통 실리콘 비아(TSV; Through Sillicon Via)로 제공될 수 있으나, 이에 제한되는 것은 아니다. 관통 전극(120)은 다수의 행과 열을 이루도록 배열될 수 있다. 일 실시 예로, 경로 결정부(10,20)는 반도체 다이(111,112,113) 내에 구현되거나, 혹은 반도체 다이(111,112,113) 상에 구현될 수 있다.
도 2는 본 발명의 일 실시 예에 따른 반도체 장치를 개략적으로 보여주는 구성도이다. 도 1 내지 도 2를 참조하면, 본 발명의 일 실시 예에 따른 반도체 장치는 복수의 반도체 다이(111,112,113) 간에 신호를 전달하는 복수의 관통 전극(120), 복수의 반도체 다이(111,112,113) 간에 형성되는 복수의 리던던시 관통 전극(130), 제1 연산부(140), 제1 신호 경로 결정부(150), 제2 신호 경로 결정부(160), 제2 연산부(170), 비교기(180), 멀티플렉서(190)를 포함한다. 도 2의 예에서, 하나의 신호 전송부(110)는 6개의 관통 전극(120)과 2개의 리던던시 관통 전극(130)을 포함하고 있으나, 관통 전극(120)과 리던던시 관통 전극(130)의 개수는 이에 제한되지 않는다.
제1 연산부(140)는 논리 연산에 의해 복수의 관통 전극(120)으로 입력되는 입력 신호들(I0~I5)로부터 제1 출력 값을 산출한다. 제1 연산부(140)는 입력 신호들(I0~I5)을 입력받아 논리 연산을 수행하여 제1 출력 값을 출력하는 적어도 하나의 논리 게이트를 포함할 수 있다. 제1 연산부(140)에서 산출된 제1 출력 값은 제1 신호 경로 결정부(150)로 입력된다.
제1 신호 경로 결정부(150)는 복수의 리던던시 관통 전극(130) 중에서 상기 제1 출력 값을 전달할 제1 리던던시 관통 전극(130)을 선택하고, 선택한 제1 리던던시 관통 전극(130)으로 상기 제1 출력 값을 출력한다. 본 발명의 일 실시 예에서, 제1 신호 경로 결정부(150)는 고장이 발생한 관통 전극을 대체하고 남은 리던던시 관통 전극 중에서 제1 리던던시 관통 전극을 선택할 수 있다. 제1 신호 경로 결정부(150)는 입력 신호들(I0~I5)의 신호 전송 경로를 관통 전극(120)들과, 상기 제1 리던던시 관통 전극(130)으로 결정하기 위한 제1 스위치/퓨즈(switch/fuze) 회로를 포함할 수 있다.
제2 신호 경로 결정부(160)는 복수의 리던던시 관통 전극(130) 중에서 상기 제1 리던던시 관통 전극(130)을 선택하고, 제1 리던던시 관통 전극(130)을 통해 전달받은 상기 제1 출력 값을 비교기(180)로 출력한다. 본 발명의 일 실시 예에서, 제2 신호 경로 결정부(160)는 고장이 발생한 관통 전극을 대체하고 남은 리던던시 관통 전극이 존재하는지를 판단하여 선택 신호(EN)를 출력할 수 있다. 제2 신호 경로 결정부(160)는 관통 전극(120)들을 통해 출력되는 출력 신호들(O0~O5)의 신호 전송 경로를 결정하기 위한 제2 스위치/퓨즈 회로를 포함할 수 있다.
관통 전극(120)에 고장 발생시 제1 신호 경로 결정부(150)와 제2 신호 경로 결정부(160)는 리던던시 관통 전극(130)들 중에서 미리 설정된 동일한 수리 알고리즘에 따라 결정되는 리던던시 관통 전극(130)으로 대체하고, 대체된 리던던시 관통 전극(130)을 제외한 리던던시 관통 전극(130) 중에서 미리 설정된 동일한 알고리즘기준에 따라 결정되는 제1 리던던시 관통 전극(130)을 통해 제1 출력 값이 전송되도록 한다. 제2 신호 경로 결정부(160)는 출력 신호들(O0~O5)을 제2 연산부(170)로 전달하고, 제1 출력 값을 비교기(180)로 전달한다.
제2 연산부(170)는 논리 연산에 의해 복수의 관통 전극(120)으로부터 출력되는 출력 신호들로부터 제2 출력 값을 산출한다. 제2 연산부(170)는 출력 신호들(O0~O5)을 입력받아 논리 연산을 수행하여 제2 출력 값을 출력하는 적어도 하나의 논리 게이트를 포함할 수 있다. 제2 연산부(170)에서 산출된 제2 출력 값은 비교기(180)로 입력된다. 본 발명의 일 실시 예에서, 제1 연산부(140) 및 제2 연산부(170)는 동일한 조합 논리 연산에 의하여 제1 출력 값 및 제2 출력 값을 산출한다. 제1 연산부(140)와 제2 연산부(170)는 서로 대응하는 입력 신호들과 출력 신호들을 입력받아 제1 출력 값과 제2 출력 값을 출력하는 논리 게이트들을 포함할 수 있다. 따라서, 출력 신호들이 입력 신호들과 동일한 경우, 제1 출력 값과 제2 출력 값은 같은 값을 갖는다. 만약, 출력 신호들 중의 적어도 하나가 대응하는 입력 신호와 다른 값을 갖는 경우, 제2 출력 값은 제1 출력 값과 다른 값으로 나타날 수 있다.
비교기(180)는 상기 제1 출력 값과 상기 제2 출력 값을 비교한다. 본 발명의 일 실시 예에서, 비교기(180)는 제2 신호 경로 결정부(160)로부터 상기 제1 출력 값을 입력받고, 상기 제2 연산부(170)로부터 상기 제2 출력 값을 입력받아, 상기 제1 출력 값과 상기 제2 출력 값을 비교하는 XOR 게이트를 포함할 수 있다. 예를 들어, 비교기(180)는 제1 출력 값과 제2 출력 값이 같을 경우 논리 로우(low)(논리 '0') 신호를 출력하고, 제1 출력 값과 제2 출력 값이 다를 경우 논리 하이(high)(논리 '1') 신호를 출력할 수 있다. 멀티플렉서(190)는 제2 신호 경로 결정부(160)의 선택 신호(EN)에 따라 비교기(180)의 출력 또는 접지(ground) 신호, 즉 논리 로우 신호를 선택한다.
반도체 다이 간의 신호 전송을 테스트 시 하나의 신호 전송부(110)에 리던던시 관통 전극(130)의 개수 미만의 관통 전극에 고장이 발견되는 경우, 제1 신호 경로 결정부(150)는 스위치/퓨즈 회로(switch/fuze circuit) 제어를 통해 고장난 관통 전극(120)의 수리를 수행한다. 이때, 신호 송신(입력) 측의 제1 연산부(140)는 입력 신호들(I0~I5)을 논리 게이트들을 통해 1 비트로 묶어서 제1 출력 값으로 변환한다. 제1 신호 경로 결정부(150)는 제1 출력 값을 신호 수신 측의 반도체 다이으로 전달할 수 있도록, 남은 여분의 제1 리던던시 관통 전극(130)으로 연결한다. 신호 수신(출력) 측에서 제2 연산부(170)는 출력 신호들(O0~O5)을 논리 게이트들을 통해 1 비트로 묶어서 제2 출력 값으로 변환하며, 제1 리던던시 관통 전극(130)을 통해 전달된 제1 출력 값의 비트와 비교하여, 신호 전송부의 문제 여부를 파악한다.
만약, 수리 과정에서 여분의 리던던시 관통 전극(130)이 관통 전극의 대체를 위해 모두 사용된 경우에는, 제2 신호 경로 결정부(160)는 선택 신호(EN)로서 논리 로우(논리 '0') 신호를 출력한다. 이에 따라 멀티플렉서(190)는 접지(ground) 신호를 선택하여 출력 신호(R) 값으로 논리 '0'(접지 신호)이 출력된다. 만약, 관통 전극의 수리 후 여분의 리던던시 관통 전극(130)이 남은 경우에는, 제2 신호 경로 결정부(160)는 선택 신호(EN)로서 논리 하이(논리 '1') 신호를 출력한다. 그에 따라 멀티플렉서(190)는 비교기(180)의 출력을 선택하며, 신호 전송부(110) 내에 문제가 감지되었을 때는 출력 신호(R) 값이 논리 '1'로, 신호 전송부(110) 내에 문제가 없을 때에는 출력 신호(R) 값이 논리 '0'으로 출력된다.
도 3은 본 발명의 일 실시 예에 따른 반도체 장치를 구성하는 제1 연산부를 좀 더 구체적으로 보여주는 구성도이다. 도 3을 참조하면, 제1 연산부(140)는 다단 트리 구조로 연결된 XOR 게이트들을 포함할 수 있다. 도 3의 예에서, 제1 연산부(140)는 3단 트리 구조로 연결된 5개의 XOR 게이트(141~145)를 포함하고 있으나, XOR 게이트들의 연결 개수나 구조는 입력 신호들의 개수 등에 따라 변경될 수 있음은 물론이다. 제1 연산부(140)는 6개의 입력 신호들(I0~I5) 중 논리 하이(논리 '1')인 입력 신호가 홀수 개(1개, 3개 또는 5개)인 경우 제1 출력 값으로 논리 하이(high) 신호(논리 '1')를 출력하고, 6개의 입력 신호들(I0~I5) 중 논리 하이인 입력 신호가 짝수 개(0개, 2개, 4개 또는 6개)인 경우 제1 출력 값으로 논리 로우(low) 신호(논리 '0')를 출력한다.
도 4는 본 발명의 일 실시 예에 따른 반도체 장치를 구성하는 제2 연산부를 좀 더 구체적으로 보여주는 구성도이다. 도 4를 참조하면, 제2 연산부(170)는 도 3에 도시된 제1 연산부(140)와 마찬가지로, 3단 트리 구조로 연결된 5개의 XOR 게이트(171~175)를 포함한다. 제2 연산부(170)는 6개의 출력 신호들(O0~O5) 중 논리 하이(논리 '1')인 출력 신호가 홀수 개(1개, 3개 또는 5개)인 경우 제2 출력 값으로 논리 하이(high) 신호(논리 '1')를 출력하고, 6개의 출력 신호들(O0~O5) 중 논리 하이인 출력 신호가 짝수 개(0개, 2개, 4개 또는 6개)인 경우 제2 출력 값으로 논리 로우(low) 신호(논리 '0')를 출력한다.
도 5 내지 도 8은 본 발명의 일 실시 예에 따른 반도체 장치를 구성하는 제1 연산부와 제2 연산부의 다양한 예들을 보여주는 구성도이다. 입력 신호와 출력 신호의 개수가 3개인 경우, 제1 연산부(140)와 제2 연산부(170)는 도 5에 도시된 바와 같이, 2단 트리 구조로 연결된 2개의 XOR 게이트로 구현될 수 있다. 입력 신호와 출력 신호의 개수가 4개인 경우, 제1 연산부(140)와 제2 연산부(170)는 도 6에 도시된 바와 같이, 2단 트리 구조로 연결된 3개의 XOR 게이트로 구현될 수 있다. 입력 신호와 출력 신호의 개수가 5개인 경우, 제1 연산부(140)와 제2 연산부(170)는 도 7에 도시된 바와 같이, 3단 트리 구조로 연결된 4개의 XOR 게이트로 구현될 수 있다. 입력 신호와 출력 신호의 개수가 7개인 경우, 제1 연산부(140)와 제2 연산부(170)는 도 8에 도시된 바와 같이, 3단 트리 구조로 연결된 6개의 XOR 게이트로 구현될 수 있다.
본 발명의 실시 예에 의하면, XOR 게이트 트리를 이용한 비교를 통해 간단히 에러 검출을 할 수 있다. 신호 전송부(110)의 테스트를 위해 지속적으로 관찰해야 할 데이터는 1 비트에 지나지 않는다. 본 발명의 실시 예에 의하면, 신호 전송 동작 중에 에러 검출 기능을 지원하여, 반도체 장치의 신뢰성 향상을 보장할 수 있다. 관통 전극들과 리던던시 관통 전극들이 격자 형태로 배치된 구조에서, 다수의 행과 열을 이루는 관통 전극들을 하나의 신호 전송부(110)로 구현하는 경우, 컴팩터(compactor)를 이용하면 보다 효율적인 구성이 가능하다.
도 9는 본 발명의 일 실시 예에 따른 반도체 장치를 구성하는 OR 게이트와 레지스터를 보여주는 구성도이다. 본 발명의 일 실시 예에 따른 반도체 장치는 다수의 신호 전송부(110)로부터 비교 값들(R0~Rn)을 입력받고, 비교 값들(R0~Rn)의 OR 연산 결과를 제어부(220)로 출력하는 OR 게이트(200), 및 상기 비교 값들(R0~Rn)을 저장하는 레지스터(210)를 더 포함할 수 있다. OR 게이트(200)는 다수의 신호 전송부(110)로부터 전달받은 비교 값들(R0~Rn) 중 적어도 하나가 논리 하이(논리 '1') 신호일 경우, 테스트 신호(ET)로 논리 하이(논리 '1') 신호를 제어부(220)로 전달한다. 다수의 신호 전송부(110)의 출력 신호(R)들, 즉 비교 값들(R0~Rn)은 OR 게이트(210)에 의해 다시 1 비트의 테스트 결과 신호(ET)로 통합된다. 레지스터(210)는 다수의 신호 전송부(110)로부터 입력받은 비교 값들(R0~Rn)의 정보(EU)를 제어부(220)로 전달한다.
도 10은 본 발명의 일 실시 예에 따른 반도체 장치의 테스트 방법을 설명하기 위한 흐름도이다. 도 10을 참조하면, 테스트가 시작되고 테스트 패턴이 삽입되면, 제어부(220)는 테스트 신호(ET)가 논리 '1'인지를 판단한다. 즉, 제어부(220)는 각 신호 전송부(110)의 출력 신호(R) 값들이 OR 연산된 1 비트의 테스트 결과 신호(ET) 값을 모니터링한다. 제어부(220)는 다수의 신호 전송부(110) 중 어느 하나의 신호 전송부(110)에서라도 문제가 생겼을 때 제어부(220)에서 OR 게이트(210)의 출력으로부터 쉽게 인지할 수 있다. 만약, 테스트 신호(ET)가 논리 '1'이면, 제어부(220)는 레지스터(210)로부터 입력된 비교 값들의 정보(EU)를 이용하여 이상이 발생한 관통 전극의 정확한 위치를 분석한다. 이러한 과정은 모든 테스트 패턴에 대하여 테스트가 완료될 때까지 반복하여 수행된다.
본 발명의 실시 예에 의하면, 비교기(180)의 출력에 따라 복수의 관통 전극(120)의 이상 유무를 판단할 수 있다. 본 발명의 일 실시 예에서, 반도체 장치의 테스트 방법은 복수의 관통 전극(120)을 통해 복수의 반도체 다이(111,112,113) 간에 신호를 전달하는 동시에, 복수의 관통 전극(120)의 이상 유무를 판단하는 온라인 테스트(on-line test)를 수행할 수 있다. 소프트 에러 검출의 경우에는 온라인 테스트와 마찬가지로 OR 연산 값을 지속적으로 모니터링하고, 문제 발견 시 해당 테스크를 멈추고 다시 재시작할 수 있다.
도 11은 본 발명의 다른 일 실시 예에 따른 반도체 장치를 개략적으로 보여주는 구성도이다. 도 11을 참조하면, 본 발명의 일 실시 예에 따른 반도체 장치는 복수의 제1 연산부(140,240), 복수의 제2 연산부(170,270), 복수의 비교기(180,280)를 포함할 수 있다. 각각의 제2 연산부(170,270)는 대응하는 제1 연산부(140,240)와 동일한 논리 연산에 의해 복수의 관통 전극(120)으로부터 출력되는 출력 신호들 중의 적어도 일부 신호들로부터 제2 출력 값을 산출한다. 복수의 비교기(180,280)는 복수의 제1 연산부(140,240) 각각의 제1 출력 값과, 복수의 제1 연산부(140,240) 각각에 대응하는 제2 연산부(170,270)의 제2 출력 값을 비교하여 비교 값들을 출력한다. 본 발명의 일 실시 예에서, 서로 다른 제1 연산부(140,240)의 제1 출력 값은 서로 다른 리던던시 관통 전극(130)을 통해 전달된다.
본 발명의 일 실시 예에서, 제1 신호 경로 결정부(150)는 복수의 리던던시 관통 전극(130) 중에서 복수의 제1 연산부(140,240)의 제1 출력 값들을 전송할 제1 리던던시 관통 전극들을 선택하고, 선택한 제1 리던던시 관통 전극들로 제1 출력 값들을 출력한다. 본 발명의 일 실시 예에서, 제2 신호 경로 결정부(160)는 복수의 리던던시 관통 전극(130) 중에서 상기 제1 리던던시 관통 전극들을 선택하고, 상기 제1 리던던시 관통 전극들을 통해 전달받은 상기 제1 출력 값들을 복수의 비교기(180,280)로 출력한다. 본 발명의 일 실시 예에서, 제2 신호 경로 결정부(160)는 고장이 발생한 관통 전극(120)을 대체하고 남은 리던던시 관통 전극(130)의 개수에 따라 선택 신호를 출력하며, 멀티플렉서(190)는 상기 선택 신호에 따라 각각의 비교기(180,280)의 출력 또는 논리 로우(low) 신호를 선택한다.
본 발명의 일 실시 예에서, 서로 다른 제1 연산부(140,240)는 입력 신호들 중의 서로 다른 신호들로부터 제1 출력 값을 산출하고, 서로 다른 제2 연산부(170,270)는 출력 신호들 중의 서로 다른 신호들로부터 제2 출력 값을 산출한다. 도 11의 실시 예에서, 6개의 입력 신호들(I0~I5) 중 3개의 입력 신호들(I3~I5)만을 입력받는 제1 연산부(240)는 3개의 입력 신호들(I3~I5)로부터 제1 출력 값을 산출하며, 이에 대응하는 제2 연산부(270)는 6개의 출력 신호들(O0~O5) 중 3개의 입력 신호들(I3~I5)에 대응하는 3개의 출력 신호들(O3~O5)만을 입력받아 이로부터 제2 출력 값을 산출한다.
비교기(280)는 3개의 입력 신호들(I3~I5)로부터 산출된 제1 출력 값과, 이와 대응하여 3개의 출력 신호들(O3~O5)로부터 산출된 제2 출력 값을 비교한다. 멀티플렉서(190)는 2 비트의 선택 신호(EN)에 따라, 제1 비교기(180)의 출력과 접지 신호 중 어느 하나를 선택하여 출력 신호(R)를 내보내고, 제2 비교기(280)의 출력과 접지 신호 중 어느 하나를 선택하여 출력 신호(Rp)를 내보낸다. 도 11의 실시 예에 의하면, 2개의 출력 신호(R, Rp)를 분석하여 신호 전송부(110)를 테스트할 수 있으므로, 테스트 신뢰도를 보다 높일 수 있다.
도 12는 본 발명의 또 다른 일 실시 예에 따른 반도체 장치를 개략적으로 보여주는 구성도이다. 도 12를 참조하면, 본 발명의 일 실시 예에 따른 반도체 장치는 3개의 제1 연산부(140,240,340), 3개의 제2 연산부(170,270,370), 3개의 비교기(180,280,380)를 포함할 수 있다. 도 12의 실시 예는 도 11의 실시 예에 추가적으로, 6개의 입력 신호들(I0~I5) 중 3개의 입력 신호들(I1~I3)로부터 제1 출력 값을 산출하는 제1 연산부(340), 6개의 출력 신호들(O0~O5) 중 3개의 입력 신호들(I1~I3)에 대응하는 3개의 출력 신호들(O1~O3)로부터 제2 출력 값을 산출하는 제2 연산부(370), 3개의 입력 신호들(I1~I3)로부터 산출된 제1 출력 값과, 이와 대응하여 3개의 출력 신호들(O1~O3)로부터 산출된 제2 출력 값을 비교하는 비교기(380)를 더 포함한다.
멀티플렉서(190)는 3 비트의 선택 신호(EN)에 따라, 제1 비교기(180)의 출력과 접지 신호 중 어느 하나를 선택하여 출력 신호(R)를 내보내고, 제2 비교기(280)의 출력과 접지 신호 중 어느 하나를 선택하여 출력 신호(Rp1)를 내보내고, 제2 비교기(280)의 출력과 접지 신호 중 어느 하나를 선택하여 출력 신호(Rp2)를 내보낸다. 도 12의 실시 예에 의하면, 3개의 출력 신호(R, Rp1, Rp2)를 분석하여 신호 전송부(110)를 테스트할 수 있으므로, 테스트 신뢰도를 보다 높일 수 있다.
본 발명의 실시 예에 의하면, 제1 연산부(140)에서 산출한 제1 출력 값이 관통 전극의 수리 후에 남은 여분의 리던던시 관통 전극(130)을 통해 신호 수신 측의 반도체 다이으로 이동된다. 즉, 리던던시 관통 전극(130)을 다수의 관통 전극(120)을 포함하는 신호 전송부(110)를 테스트하는데 활용할 수 있으며, 3차원 반도체 내부에 존재하는 여분의 리던던시 관통 전극(130)의 활용도를 크게 높일 수 있다. 신호 전송부(110)의 입력 신호들과 출력 신호들은 제1 연산부(140)와 제2 연산부(170)에 의하여 적은 비트의 데이터로 변환된다. 비교기(180)는 제1 연산부(140)와 제2 연산부(170)에 의해 변환된 적은 비트의 데이터를 비교한다. 제어부(220)는 비교기(180)의 비교 결과를 통해 신호 전송부(110)의 이상 여부를 효율적으로 판단할 수 있다. 본 발명의 실시 예에 의하면, 온라인(on-line) 테스트가 가능하고, 간헐적으로 생기는 소프트 에러(soft error)를 검출할 수 있다.
이상의 실시 예들은 본 발명의 이해를 돕기 위하여 제시된 것으로, 본 발명의 범위를 제한하지 않으며, 이로부터 다양한 변형 가능한 실시 예들도 본 발명의 범위에 속하는 것임을 이해하여야 한다. 본 발명의 기술적 보호범위는 특허청구범위의 기술적 사상에 의해 정해져야 할 것이며, 본 발명의 기술적 보호범위는 특허청구범위의 문언적 기재 그 자체로 한정되는 것이 아니라 실질적으로는 기술적 가치가 균등한 범주의 발명에 대하여까지 미치는 것임을 이해하여야 한다.
100: 반도체 장치 110: 신호 전송부
111,112,113: 반도체 다이 120: 관통 전극
130: 리던던시 관통 전극 140: 제1 연산부
150: 제1 신호 경로 결정부 160: 제2 신호 경로 결정부
170: 제2 연산부 180: 비교기
190: 멀티플렉서 200: OR 게이트
210: 레지스터 220: 제어부

Claims (20)

  1. 적층되는 복수의 반도체 다이;
    상기 복수의 반도체 다이 간에 신호를 전달하는 복수의 관통 전극;
    상기 복수의 반도체 다이 간에 형성되는 적어도 하나의 리던던시 관통 전극;
    상기 복수의 관통 전극으로 입력되는 입력 신호들을 조합 논리 연산하여 제1 출력 값을 산출하는 제1 연산부;
    상기 복수의 관통 전극으로부터 출력되는 출력 신호들을 조합 논리 연산하여 제2 출력 값을 산출하는 제2 연산부; 및
    상기 제1 출력 값과, 상기 제2 출력 값을 비교하는 비교기를 포함하는 반도체 장치.
  2. 적층되는 복수의 반도체 다이;
    상기 복수의 반도체 다이 간에 신호를 전달하는 복수의 관통 전극;
    상기 복수의 반도체 다이 간에 형성되는 적어도 하나의 리던던시 관통 전극;
    논리 연산에 의해 상기 복수의 관통 전극으로 입력되는 입력 신호들로부터 제1 출력 값을 산출하는 제1 연산부;
    논리 연산에 의해 상기 복수의 관통 전극으로부터 출력되는 출력 신호들로부터 제2 출력 값을 산출하는 제2 연산부; 및
    상기 제1 출력 값과, 상기 제2 출력 값을 비교하는 비교기를 포함하고,
    상기 제1 연산부 및 상기 제2 연산부는, 동일한 조합 논리 연산에 의하여 상기 제1 출력 값 및 상기 제2 출력 값을 산출하는 반도체 장치.
  3. 적층되는 복수의 반도체 다이;
    상기 복수의 반도체 다이 간에 신호를 전달하는 복수의 관통 전극;
    상기 복수의 반도체 다이 간에 형성되는 적어도 하나의 리던던시 관통 전극;
    논리 연산에 의해 상기 복수의 관통 전극으로 입력되는 입력 신호들로부터 제1 출력 값을 산출하는 제1 연산부;
    논리 연산에 의해 상기 복수의 관통 전극으로부터 출력되는 출력 신호들로부터 제2 출력 값을 산출하는 제2 연산부; 및
    상기 제1 출력 값과, 상기 제2 출력 값을 비교하는 비교기를 포함하고,
    상기 제1 연산부 및 상기 제2 연산부는, 다단 트리 구조로 연결된 XOR 게이트들을 포함하는 반도체 장치.
  4. 적층되는 복수의 반도체 다이;
    상기 복수의 반도체 다이 간에 신호를 전달하는 복수의 관통 전극;
    상기 복수의 반도체 다이 간에 형성되는 적어도 하나의 리던던시 관통 전극;
    논리 연산에 의해 상기 복수의 관통 전극으로 입력되는 입력 신호들로부터 제1 출력 값을 산출하는 제1 연산부;
    논리 연산에 의해 상기 복수의 관통 전극으로부터 출력되는 출력 신호들로부터 제2 출력 값을 산출하는 제2 연산부; 및
    상기 제1 출력 값과, 상기 제2 출력 값을 비교하는 비교기를 포함하고,
    상기 제1 출력 값은 제1 리던던시 관통 전극을 통해 전달되는 반도체 장치.
  5. 제4 항에 있어서,
    상기 적어도 하나의 리던던시 관통 전극 중에서 상기 제1 리던던시 관통 전극을 선택하고, 상기 제1 출력 값을 상기 제1 리던던시 관통 전극으로 출력하는 제1 신호 경로 결정부를 더 포함하는 반도체 장치.
  6. 제5 항에 있어서,
    상기 제1 신호 경로 결정부는, 고장이 발생한 관통 전극을 대체하고 남은 리던던시 관통 전극 중에서 상기 제1 리던던시 관통 전극을 선택하는 반도체 장치.
  7. 제6 항에 있어서,
    상기 적어도 하나의 리던던시 관통 전극 중에서 상기 제1 리던던시 관통 전극을 선택하고, 상기 제1 리던던시 관통 전극을 통해 전달받은 상기 제1 출력 값을 상기 비교기로 출력하는 제2 신호 경로 결정부를 더 포함하는 반도체 장치.
  8. 제7 항에 있어서,
    상기 제2 신호 경로 결정부는, 고장이 발생한 관통 전극을 대체하고 남은 리던던시 관통 전극이 존재하는지를 판단하여 선택 신호를 출력하며,
    상기 선택 신호에 따라 상기 비교기의 출력 또는 논리 로우(low) 신호를 선택하는 멀티플렉서를 더 포함하는 반도체 장치.
  9. 제7 항에 있어서,
    상기 비교기는, 상기 제2 신호 경로 결정부로부터 상기 제1 출력 값을 입력받고, 상기 제2 연산부로부터 상기 제2 출력 값을 입력받아, 상기 제1 출력 값과 상기 제2 출력 값을 비교하는 XOR 게이트를 포함하는 반도체 장치.
  10. 제1 항 내지 제9 항 중 어느 한 항에 기재된 반도체 장치를 테스트하는 방법으로서,
    상기 제1 연산부가 상기 복수의 관통 전극으로 입력되는 입력 신호들을 조합 논리 연산하여 제1 출력 값을 산출하는 단계;
    상기 제2 연산부가 상기 복수의 관통 전극으로부터 출력되는 출력 신호들을 조합 논리 연산하여 제2 출력 값을 산출하는 단계;
    상기 비교기가 상기 제1 출력 값과 상기 제2 출력 값을 비교하는 단계; 및
    상기 비교기의 출력에 따라 상기 복수의 관통 전극의 이상 유무를 판단하는 단계를 포함하는 반도체 장치의 테스트 방법.
  11. 제1 항 내지 제9 항 중 어느 한 항에 기재된 반도체 장치를 테스트하는 방법으로서,
    상기 제1 연산부가 논리 연산에 의해 상기 복수의 관통 전극으로 입력되는 입력 신호들로부터 제1 출력 값을 산출하는 단계;
    상기 제2 연산부가 논리 연산에 의해 상기 복수의 관통 전극으로부터 출력되는 출력 신호들로부터 제2 출력 값을 산출하는 단계;
    상기 비교기가 상기 제1 출력 값과 상기 제2 출력 값을 비교하는 단계; 및
    상기 비교기의 출력에 따라 상기 복수의 관통 전극의 이상 유무를 판단하는 단계를 포함하고,
    상기 복수의 관통 전극으로 상기 복수의 반도체 다이 간에 신호를 전달하는 동시에 상기 복수의 관통 전극의 이상 유무를 판단하는 온라인 테스트(on-line test)를 수행하는 반도체 장치의 테스트 방법.
  12. 적층되는 복수의 반도체 다이; 및
    상기 복수의 반도체 다이 간에 신호를 전달하는 다수의 신호 전송부를 포함하고,
    각각의 신호 전송부는,
    상기 복수의 반도체 다이 간에 신호를 전달하는 복수의 관통 전극;
    상기 복수의 반도체 다이 간에 형성되는 적어도 하나의 리던던시 관통 전극;
    상기 복수의 관통 전극으로 입력되는 입력 신호들을 조합 논리 연산하여 제1 출력 값을 산출하는 제1 연산부;
    상기 제1 연산부와 동일한 조합 논리 연산에 의해 상기 복수의 관통 전극으로부터 출력되는 출력 신호들로부터 제2 출력 값을 산출하는 제2 연산부; 및
    제1 리던던시 관통 전극을 통해 전달된 상기 제1 출력 값과, 상기 제2 연산부로부터 전달된 제2 출력 값을 비교하여 비교 값을 출력하는 비교기를 포함하는 3차원 반도체 장치.
  13. 적층되는 복수의 반도체 다이; 및
    상기 복수의 반도체 다이 간에 신호를 전달하는 다수의 신호 전송부를 포함하고,
    각각의 신호 전송부는,
    상기 복수의 반도체 다이 간에 신호를 전달하는 복수의 관통 전극;
    상기 복수의 반도체 다이 간에 형성되는 적어도 하나의 리던던시 관통 전극;
    논리 연산에 의해 상기 복수의 관통 전극으로 입력되는 입력 신호들로부터 제1 출력 값을 산출하는 제1 연산부;
    상기 제1 연산부와 동일한 논리 연산에 의해 상기 복수의 관통 전극으로부터 출력되는 출력 신호들로부터 제2 출력 값을 산출하는 제2 연산부; 및
    제1 리던던시 관통 전극을 통해 전달된 상기 제1 출력 값과, 상기 제2 연산부로부터 전달된 제2 출력 값을 비교하여 비교 값을 출력하는 비교기를 포함하고,
    상기 적어도 하나의 리던던시 관통 전극 중에서 상기 제1 리던던시 관통 전극을 선택하고, 상기 제1 출력 값을 상기 제1 리던던시 관통 전극으로 출력하는 제1 신호 경로 결정부; 및
    상기 적어도 하나의 리던던시 관통 전극 중에서 상기 제1 리던던시 관통 전극을 선택하고, 상기 제1 리던던시 관통 전극을 통해 전달받은 상기 제1 출력 값을 상기 비교기로 출력하는 제2 신호 경로 결정부를 더 포함하는 3차원 반도체 장치.
  14. 제13 항에 있어서,
    상기 다수의 신호 전송부로부터 비교 값들을 입력받고, OR 연산 결과를 제어부로 출력하는 OR 게이트; 및
    상기 비교 값들을 저장하는 레지스터를 더 포함하는 3차원 반도체 장치.
  15. 적층되는 복수의 반도체 다이;
    상기 복수의 반도체 다이 간에 신호를 전달하는 복수의 관통 전극;
    상기 복수의 반도체 다이 간에 형성되는 복수의 리던던시 관통 전극;
    논리 연산에 의해 상기 복수의 관통 전극으로 입력되는 입력 신호들 중의 적어도 일부 신호들로부터 제1 출력 값을 산출하는 복수의 제1 연산부;
    대응하는 제1 연산부와 동일한 논리 연산에 의해 상기 복수의 관통 전극으로부터 출력되는 출력 신호들 중의 적어도 일부 신호들로부터 제2 출력 값을 산출하는 복수의 제2 연산부; 및
    상기 복수의 제1 연산부 각각의 제1 출력 값과, 상기 복수의 제1 연산부 각각에 대응하는 제2 연산부의 제2 출력 값을 비교하여 비교 값들을 출력하는 복수의 비교기를 포함하는 반도체 장치.
  16. 제15 항에 있어서,
    서로 다른 제1 연산부는 상기 입력 신호들 중의 서로 다른 신호들로부터 상기 제1 출력 값을 산출하고,
    서로 다른 제2 연산부는 상기 출력 신호들 중의 서로 다른 신호들로부터 상기 제2 출력 값을 산출하는 반도체 장치.
  17. 제15 항에 있어서,
    서로 다른 제1 연산부의 제1 출력 값은 서로 다른 리던던시 관통 전극을 통해 전달되는 반도체 장치.
  18. 제17 항에 있어서,
    상기 복수의 리던던시 관통 전극 중에서 상기 복수의 제1 연산부의 제1 출력 값들을 전송할 제1 리던던시 관통 전극들을 선택하고, 상기 제1 출력 값들을 선택한 제1 리던던시 관통 전극들로 출력하는 제1 신호 경로 결정부; 및
    상기 복수의 리던던시 관통 전극 중에서 상기 제1 리던던시 관통 전극들을 선택하고, 상기 제1 리던던시 관통 전극들을 통해 전달받은 상기 제1 출력 값들을 상기 복수의 비교기로 출력하는 제2 신호 경로 결정부를 더 포함하는 반도체 장치.
  19. 제18 항에 있어서,
    상기 제2 신호 경로 결정부는, 고장이 발생한 관통 전극을 대체하고 남은 리던던시 관통 전극의 개수에 따라 선택 신호를 출력하며,
    상기 선택 신호에 따라 각각의 비교기의 출력 또는 논리 로우(low) 신호를 선택하는 멀티플렉서를 더 포함하는 반도체 장치.
  20. 제15 항에 있어서,
    상기 복수의 비교기로부터 상기 비교 값들을 입력받고, 상기 비교 값들의 OR 연산 결과를 제어부로 출력하는 OR 게이트; 및
    상기 비교 값들을 저장하는 레지스터를 더 포함하는 반도체 장치.
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