CN110033814A - 半导体器件及其修复操作方法 - Google Patents
半导体器件及其修复操作方法 Download PDFInfo
- Publication number
- CN110033814A CN110033814A CN201811427483.8A CN201811427483A CN110033814A CN 110033814 A CN110033814 A CN 110033814A CN 201811427483 A CN201811427483 A CN 201811427483A CN 110033814 A CN110033814 A CN 110033814A
- Authority
- CN
- China
- Prior art keywords
- signal
- electrode
- main
- line
- semiconductor devices
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
- H01L22/22—Connection or disconnection of sub-entities or redundant parts of a device in response to a measurement
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
- G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/025—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in signal lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/838—Masking faults in memories by using spares or by reconfiguring using programmable devices with substitution of defective spares
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/1302—Disposition
- H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
- H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
- H01L2224/171—Disposition
- H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
- H01L2224/17181—On opposite sides of the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/37—Effects of the manufacturing process
- H01L2924/37001—Yield
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
一种半导体器件及其修复操作方法,所述半导体器件包括多个第一信号线和多个第二信号线,所述第一信号线和所述第二信号线彼此相邻地交替布置,其中,所述第一信号线和所述第二信号线包括多个主信号线和至少一个备用信号线,第一信号发送器,其适用于经由第一信号线的主信号线来发送信号,以及基于修复信息将信号传送路径移换为第一信号线的主信号线和备用信号线之中的相邻信号线,以及第二信号发送器,其适用于经由第二信号线的主信号线来发送信号,以及基于修复信息将信号传送路径移换为第二信号线的主信号线和备用信号线之中的相邻信号线。
Description
相关申请的交叉引用
本申请要求2017年11月30日提交的第10-2017-0163393号韩国专利申请的优先权,其公开内容通过引用整体合并于此。
技术领域
示例性实施例涉及一种半导体器件,并且更具体地,涉及一种能够修复信号线缺陷的半导体器件及其操作方法。
背景技术
在半导体工业中,用于制造包括多个半导体芯片的产品封装件的封装技术一直在不断发展,以满足尺寸减小和安装可靠性的要求。近来,为了减小尺寸和提高电子产品的性能,已经发展了各种封装技术用于三维(3D)层叠多个半导体芯片。
根据用于制造多芯片封装件(MCP)的层叠方法,两个或多个半导体芯片垂直层叠并通过凸块和穿通电极彼此连接。在这种层叠封装件中,信号通过由凸块和穿通电极形成的垂直的输入/输出线路来传送。因此,层叠封装件可以支持芯片的高速操作并减小封装件的尺寸。此外,存储器元件可以设计成具有与在半导体集成工艺中可以实现的存储容量相比两倍高的存储容量。该层叠封装件在安装面积的使用效率、安装密度以及存储容量的增大方面具有优势。为此,对层叠封装件进行了积极的研究和开发。
图1是示出包括多个半导体芯片100的层叠封装件的截面图。图1示出了彼此层叠并连接的三个半导体芯片100。
半导体芯片100中的每一个包括半导体衬底110和电路层120。半导体衬底110具第一表面111和形成在第一表面111的相反侧的第二表面112。电路层120具有与半导体衬底110的第一表面111接触的第三表面121和形成在第三表面121的相反侧的第四表面122。
根据芯片的设计,半导体衬底110可以由硅形成,以及电路层120可以具有形成在其中的集成电路(未示出)。电路层120具有形成在第四表面122上的多个凸块130。半导体衬底110具有多个穿通电极140,所述穿通电极140在与对应的凸块130相同的垂直线上穿过第一表面111和第二表面112。
穿通电极140可以通过以下工艺形成:形成通过半导体衬底110的通孔并在通孔中掩埋导电材料。每个穿通电极140通过信号路由被电耦接至形成在同一垂直线上的凸块130。
即半导体芯片100以凸块130和穿通电极140彼此连接的方式被层叠。穿通电极140和凸块130构成垂直的输入/输出信号线(以下也称信号线),实现在层叠的半导体芯片100之间的信号传输。信号线能够发送用于芯片操作的信号如数据、地址、命令、时钟或电压VDD、VDD、VSS。
当半导体芯片100与其他系统组件一起被层叠或者封装件,凸块130或穿通电极140可能开路或相邻信号线之间可能发生短路。或者,在制造封装件的过程中可能出现缺陷,如信号线与球之间的短路。当由于这样的缺陷导致一个或两个凸块、穿通电极或球不可用时,那么整个封装件不能被使用。或者,可以在半导体芯片100被层叠之前进行测试,而具有被测试确定为故障的凸块或穿通电极的半导体芯片100可以不被使用而是被丢弃。
然而,如果即使半导体芯片100中的凸块130和穿通电极140中仅一个被确定为故障,半导体芯片100也不被使用而是被丢弃,那么成品率就显著降低。因此,层叠封装件可以包括备用凸块150和备用穿通电极160以及多个凸块130和穿通电极140,以替代有缺陷的凸块或者穿通电极。
发明内容
本发明的各种实施例涉及一种半导体器件及其操作方法,所述半导体器件能够独立地修复出现缺陷的相邻信号线,从而减少电路面积或功耗。
根据本发明的一个实施例,一种半导体器件包括:多个第一信号线和多个第二信号线,所述第一信号线和所述第二信号线彼此相邻地交替布置,其中所述第一信号线和所述第二信号线包括多个主信号线和至少一个备用信号线;第一信号发送器,其适用于经由所述第一信号线的所述主信号线来发送信号,以及基于修复信息将信号传送路径移换(shift)为所述第一信号线的所述主信号线和所述备用信号线之中的相邻信号线;第二信号发送器,其适用于经由所述第二信号线的所述主信号线来发送信号,以及基于所述修复信息将信号传送路径移换为所述第二信号线的所述主信号线和所述备用信号线之中的相邻信号线。
根据本发明的一个实施例,一种半导体器件包括:多个第一穿通电极,其穿过第一半导体芯片;多个第二穿通电极,其穿过所述第一半导体芯片并与所述第一穿通电极相邻地交替布置,其中,所述第一穿通电极和所述第二穿通电极包括N个主穿通电极和至少一个备用穿通电极,其中N是自然数;第一信号发送器,其适用于分别经由所述第一穿通电极的所述主穿通电极来发送所述第一半导体芯片的第一输出信号,以及在所述第一穿通电极中,当第K主穿通电极有缺陷时,分别经由第K+1至第N主穿通电极和所述备用穿通电极来发送所述第一输出信号中的第K至最后一个输出信号,其中K是小于或等于N的自然数;以及第二信号发送器,其适用于分别经由所述第二穿通电极的所述主穿通电极来发送所述第一半导体芯片的第二输出信号,以及在所述第二穿通电极之中,当所述第K主穿通电极有缺陷时,经由第K+1)第N主穿通电极和所述备用穿通电极来发送所述第二输出信号中的第K至最后一个输出信号。
附图说明
图1是示出包括多个半导体芯片的层叠封装件的截面图。
图2A和图2B是示出执行修复操作的半导体芯片的框图。
图3示出了根据本发明的一个实施例的包括第一半导体芯片和第二半导体芯片的半导体器件。
图4是示出根据本发明的一个实施例的图3的第一半导体芯片的示例性配置的框图。
图5是示出图3所示的第二半导体芯片的示例性配置的框图。
具体实施方式
下面将参照附图更详细地描述本发明的各种实施例。然而,本发明可以以不同形式体现,并且不应当被解释为限于本文阐述的实施例。相反,提供这些实施例使得本公开将是彻底和完整的,并且将向本领域技术人员充分传达本发明的范围。贯穿本公开,贯穿本发明的各个附图和实施例相同的附图标记是指相同部分。
图2A和图2B是示出执行修复操作的半导体芯片的框图。
参考图2A,半导体芯片200可以包括信号发送器220和多个穿通电极260和280。半导体芯片200可以被包括在图1所示的层叠半导体芯片中。除此以外,根据一个实施例可以封装单个半导体芯片200。因此,多个穿通电极260和280可以包括用于在单个封装件或层叠封装件中信号路由的凸块或球。在下面的描述中,将以穿通电极260和280为例。
信号发送器220可以包括多个选择单元240,用于将半导体芯片200的输出线DQ_TX连接到穿通电极260和280。穿通电极260、280可以包括多个主穿通电极260和至少一个备用穿通电极280。
作为示例而非限制,当半导体芯片200包括(N-1)个输出线DQ_TX<0:N-2>时,半导体芯片200可以包括与(N-1)个输出线DQ_TX<0:N-2>相对应的(N-1)个主穿通电极260。这里,N是大于2的自然数。此时,信号发送器220可以包括与(N-1)个主穿通电极260和一个备用穿通电极280相对应的N个选择单元240_1至240_N。N个选择单元240_1至240_N中的一个选择单元240_N可以对应于备用穿通电极280。
选择单元240_1至240_N可以选择在输出线DQ_TX<0:N-2>与穿通电极260、280之间的信号路由路径。选择单元240_1至240_N中的每一个可以从对应的输出线和前一级输出线接收信号,根据选择信号SEL来选择所接收的信号中的一个,并将选中的信号输出到对应的穿通电极。作为示例而非限制,第K选择单元240_K可以从第(K-1)和第K输出线DQ_TX<K-2:K-1>接收信号,其中K大于1且小于N,即1<K<N。于是,第K选择单元240_K可以根据对应的选择信号SEL来选择两个信号中的一个。第K选择单元240_K可以将选中的信号输出到第K主穿通电极260。
当半导体芯片200正常工作或当主穿通电极260中没有出现缺陷时,第1至第(N-1)选择单元240_1至240_N-1可以响应于选择信号SEL而将输出线DQ_TX<0:N-2>的信号发送到主穿通电极260。此时,第N选择单元240_N可以被禁用,而备用穿通电极280不会被使用。
另一方面,当主穿通电极260中出现缺陷时,可以调整选择信号SEL以使能第N选择单元240_N,并且可以使用备用穿通电极280。具体地,当在第(N-1)主穿通电极中出现缺陷时,第(N-1)选择单元240_N-1可以被禁用,并且第N选择单元240_N可以被使能。被使能的第N选择单元240_N可以将来自前一级输出线DQ_TX<N-2>的信号发送到备用穿通电极280。
图2A示出了使用一个备用穿通电极280来修复故障的主穿通电极260的操作。该操作可以被称为1-移换修复技术。多个选择单元240_1至240_N可以用2:1多路复用器来实施。根据1-移换修复技术,当使用中的一个特定的主穿通电极260对于电源开路或短路时,主穿通电极260可以逐一移换以跳过故障的主穿通电极260,在最后一级处的备用穿通电极280可以被使用。然而,由于半导体芯片200包括仅仅一个备用穿通电极280,半导体芯片200不能处理在两个或多个主穿通电极260中出现缺陷的情况。
参考图2B,半导体芯片210可以包括信号发送器230和多个主穿通电极270和多个备用穿通电极290。信号发送器230可以包括多个选择单元250,用于将半导体芯片210的输出线DQ_TX连接到穿通电极270和290。穿通电极270、290可以包括多个主穿通电极270和两个备用穿通电极290。
作为示例而非限制,当半导体芯片210包括(N-2)个输出线DQ_TX<0:N-3>时,半导体芯片200可以包括与该(N-2)个输出线DQ_TX<0:N-3>相对应的(N-2)个主穿通电极270。这里,N是大于3的自然数。此时,信号发送器230可以包括与(N-2)个主穿通电极270和两个备用穿通电极290相对应的N个选择单元250_1至250_N。N个选择单元250_1至250_N中的两个选择单元250_N-1、250_N可以对应于备用穿通电极290。
与图2A的结构不同,选择单元250_1至250_N中的每一个可以从对应的输出线和前两级的输出线接收信号,根据选择信号SEL来选择信号中的一个,并将选中的信号输出到对应的穿通电极。作为示例而非限制,第K′选择单元250_K′可以接收来自第(K′-2)至第K′输出线DQ_TX<K′-3:K′-1>的信号,其中K′大于2且小于N-1,即2<K′<N-1。于是,第K′选择单元250_K′可以根据对应的选择信号SEL来选择三个信号中的一个。第K′选择单元250_K′可以将选中的信号输出到第K′主穿通电极270。
如上所述,当没有出现故障的主穿通电极时,输出线DQ_TX<0:N-3>的信号可以被发送到主穿通电极270。也就是说,响应于选择信号SEL,第1至第(N-2)选择单元250_1至250_N-2可以将对应的输出线DQ_TX<0:N-3>的信号发送到主穿通电极270。此时,第(N-1)和第N选择单元250_N-1和250_N可以被禁用,而备用穿通电极290可以不被使用。另一方面,当主穿通电极270出现缺陷时,可以调整选择信号SEL以使能第(N-1)选择单元250_N-1或第N选择单元250_N。可以使用备用穿通电极290。
图2B示出了使用两个备用穿通电极290来修复最多两个故障的穿通电极(例如第3主穿通电极和第(N-2)主穿通电极)的操作。在半导体芯片210中,在相邻的穿通电极中或者一个穿通电极中或者在相邻的信号线之间可能出现短路。此外,相邻的信号线可能被短接。在这种情况下,两个穿通电极不可以被使用。此时,通过2-移换修复技术,故障的穿通电极可以被备用电极替代。
如图2B所示,2-移换修复技术将前两级输出信号线连接到对应的选择单元,以为两个备用穿通电极290都被使用的情况做准备。多个选择单元250_1至250_N用3:1多路复用器来实施。此外,负载施加在信号线上,导致信号质量降低和功耗增大。
图3是示出了根据一个实施例的半导体器件300的框图。
根据本实施例的半导体器件300可以包括第一半导体芯片310。第一半导体芯片310可以包括彼此相邻地交替布置的多个第一信号线ML1、SL1与多个第二信号线ML2、SL2。第一信号线ML1、SL1可以包括多个主信号线ML1和一个或更多个备用信号线SL1。第二信号线ML2、SL2可以包括多个主信号线ML2和一个或更多个备用信号线SL2。
此时,信号线ML1、SL1、ML2、SL2可以包括穿过第一半导体芯片310的穿通电极。图3示出了第一信号线ML1、SL1和第二信号线ML2、SL2包括四个主信号线和一个备用信号线。这是用于描述的示例,而本发明不限于此。
第一半导体芯片310可以经由第一信号线ML1、SL1和第二信号线ML2、SL2来发送多个输出信号DQ_TX<0:7>。针对此操作,第一半导体芯片310可以包括第一信号发送器312和第二信号发送器314。此时,第一信号发送器312可以经由第一信号线ML1、SL1来发送奇数序的输出信号DQ_TX<0,2,4,6>,以及第二信号发送器314可以经由第二信号线ML2、SL2来发送偶数序的输出信号DQ_TX<1,3,5,7>。
具体地,第一信号发送器312可以使用第一信号线ML1、SL1的主信号线ML1来形成信号传送路径。第一信号发送器312可以经由该信号传送路径来发送奇数序的输出信号DQ_TX<0,2,4,6>。当在主信号线ML1之中出现有缺陷的信号线时,第一信号发送器312可以使用第一信号线ML1、SL1的备用信号线SL1来移换信号传送路径。即,基于修复信息REPAIR,第一信号发送器312可以将信号传送路径移换或者改变为主信号线ML1和备用信号线SL1之中的相邻的信号线。
第二信号发送器314可以使用第二信号线ML2、SL2的主信号线ML2来形成信号传送路径。第二信号发送器314可以经由该信号传送路径来发送偶数序的输出信号DQ_TX<1,3,5,7>。当在主信号线ML2之中出现有缺陷的信号线时,第二信号发送器314可以使用第二信号线ML2、SL2的备用信号线SL2来移换信号传送路径。即,基于修复信息REPAIR,第二信号发送器314可以将信号传送路径移换或改变为主信号线ML2和备用信号线SL2之中的相邻信号线。
作为示例而非限制,如图3中的“╳”所示,当第一信号线ML1、SL1的主信号线ML1中的第3主信号线ML1中出现缺陷时,基于修复信息REPAIR,第一信号发送器312可以将包括第3主信号线和第4主信号线ML1的信号传送路径逐一移换为第4主信号线ML1和备用信号线SL1。因此,第一信号发送器312可以分别经由第4主信号线ML1和备用信号线SL1来发送第5和第7输出信号DQ_TX<4,6>。第二信号发送器314可以以类似于第一信号发送器312的方式工作。将参考图4来更详细地描述第一信号发送器312和第二信号发送器314的配置。
参考图3,半导体器件300还可以包括第二半导体芯片320,所述第二半导体芯片320被连接到第一半导体芯片310以层叠在所述第一半导体芯片310上。
第二半导体芯片320可以经由第一信号线ML1、SL1和第二信号线ML2、SL2来接收多个输入信号DQ_RX<0:7>。针对此操作,第二半导体芯片320可以包括第一信号接收器322和第二信号接收器324。此时,第一信号接收器322可以经由第一信号线ML1、SL1来接收奇数序的输入信号DQ_RX<0,2,4,6>,而第二信号接收器324可以经由第二信号线ML2、SL2来接收偶数序的输入信号DQ_RX<1,3,5,7>。
第一信号接收器322可以形成或产生包括第一信号线ML1、SL1的主信号线ML1的信号接收路径。第一信号接收器322可以经由该信号接收路径来接收奇数序的输出信号DQ_RX<0,2,4,6>。当在主信号线ML1之中出现有缺陷的信号线时,第一信号接收器322可以使用第一信号线ML1、SL1的备用信号线SL1来移换信号接收路径。即,基于修复信息REPAIR,第一信号接收器322可以将信号接收路径移换或改变为主信号线ML1和备用信号线SL1之中的相邻信号线。
第二信号接收器324可以形成包括第二信号线ML2和SL2的主信号线ML2的信号接收路径。第二信号接收器324可以经由该信号接收路径来接收偶数序的输入信号DQ_RX<1,3,5,7>。当在主信号线ML2之中出现有缺陷的信号线时,第二信号接收器324可以使用第二信号线ML2、SL2的备用信号线SL2来移换信号接收路径。即,基于修复信息REPAIR,第二信号接收器324可以将信号接收路径移换或改变为主信号线ML2和备用信号线SL2之中的相邻信号线。
当如上述示例所示第一信号线ML1、SL1的主信号线ML1中的第3主信号线ML1出现缺陷时,基于修复信息REPAIR,第一信号接收器322可以将包括第3主信号线和第4主信号线ML1的信号传送路径逐一移换为第4主信号线ML1和备用信号线SL1。因此,第一信号接收器322可以经由第4主信号线ML1和备用信号线SL1来接收第5和第7输入信号DQ_RX<4,6>。第二信号接收器324可以以类似于第一信号接收器322的方式工作。将参考图5来更详细地描述第一信号接收器322和第二信号接收器324的配置。
信号线ML1、SL1、ML2、SL2可以包括电耦接在第一半导体芯片310和第二半导体芯片320之间的凸块。这些凸块可以与第一半导体芯片310和第二半导体芯片320的穿通电极布置在相同的垂直线上。换言之,这些凸块可以与第一半导体芯片310和第二半导体芯片320的穿通电极垂直对齐。因此,修复信息REPAIR可以包括关于在多个穿通电极或多个凸块之中出现了缺陷的穿通电极或凸块的信息。
图3示出了半导体器件300包括层叠在其中的第一半导体芯片310和第二半导体芯片320。然而,根据本实施例的半导体器件300可以包括单个半导体封装件,即,第一半导体芯片310或第二半导体芯片320。因此,第一半导体芯片310或第二半导体芯片320可以包括信号发送器312、314和信号接收器322、324所有,以便向外部设备发送信号/从外部设备接收信号。第一半导体芯片310可以包括信号发送器312和314以及信号接收器322和324所有。第一半导体芯片310可以经由第一信号线ML1和SL1以及第二信号线ML2和SL2向外部设备发送信号/从外部设备接收信号。
在根据本实施例的修复操作的第一步骤,同一种信号线可以被划分为偶数序的信号线和奇数序的信号线。即,同一组的信号线不能彼此相邻地布置。然而,不同组的信号线可以彼此相邻地布置。此时,每个组可以包括一个或更多个备用信号线。
在第二步骤,当出现缺陷时,可以对每个组应用1-移换修复技术。当单个信号线掉线(down)或相邻的信号线彼此短路时,可能出现缺陷。这种情况可以对应于以下情况:尽管相邻的信号线短路,而对于每个不同的组而言,缺陷出现在一个信号线中。
因此,每个组中的至少一个信号线可以被跳过,而用备用信号线修复有缺陷的信号线。可以处理每个组中的一个信号线,即,总共两条缺陷信号线。如上所述,容易出现两个信号线短路而不被使用的情况。因此,根据本实施例的配置可以在不增加信号线的布置或电路的负担的情况下处理这种情况。
图4是示出图3的第一半导体芯片310的电路图。第一半导体芯片310可以包括第一信号发送器312和第二信号发送器314。
第一信号发送器312可以包括第一信号发生单元410和多个第一选择单元420。第一信号发生单元410可以根据修复信息REPAIR产生多个第一选择信号SEL1。多个第一选择单元420可以分别对应于第一信号线ML1、SL1。第一选择单元420中的每一个可以根据第一选择信号SEL1来选择对应信号线或前一级信号线的信号。
图4示出了:当第一半导体芯片310发送2N个输出信号DQ_TX<0:2N-1>时,第一信号发送器312发送N个奇数序的输出信号DQ_TX<0:2N-2>,以及第二信号发送器314发送N个偶数序的输出信号DQ_TX<1:2N-1>。因此,第一半导体芯片310可以包括N个第一主信号线ML1和至少一个第一备用信号线SL1,它们对应于N个奇数序的输出信号DQ_TX<0:2N-2>。此外,第一半导体芯片310可以包括N个第二主信号线ML2和至少一个第二备用信号线SL2,它们对应于N个偶数序的输出信号DQ_TX<1:2N-1>。
如上所述,第一信号线ML1、SL1和第二信号线ML2、SL2可以分别对应于第一穿通电极MT1、ST1和第二穿通电极MT2、ST2。第一穿通电极MT1、ST1和第二穿通电极MT2、ST2可以被形成为穿过第一半导体芯片310。因此,第一穿通电极MT1、ST2也可以包括N个第一主穿通电极MT1和至少一个第一备用电极ST1。第二穿通电极MT2、ST2也可以包括N个第二主穿通电极MT2和至少一个第二备用穿通电极ST2。
第一信号发送器312可以经由第一主穿通电极MT1来发送奇数序的输出信号DQ_TX<0:2N-2>。可以假定,在第一主穿通电极MT1中的第K第一主穿通电极MT1出现缺陷,其中K等于或大于1并且等于或小于N,1≤K≤N。为了弥补缺陷,第一信号发送器312可以经由第(K+1)至第N第一主穿通电极MT1和第一备用穿通电极ST1来发送奇数序的输出信号DQ_TX<0:2N-2>中的第K至最后一个输出信号DQ_TX<2K-2:2N-2>。
根据图4所示的实施例,第一信号发送器312可以包括与第一穿通电极MT1和ST1相对应的(N+1)个第一选择单元420。此时,在(N+1)个第一选择单元420中,第K′第一选择单元420可以接收奇数序的输出信号DQ_TX<0:2N-2>中的第K′和第(K′-1)输出信号,其中K′大于1并小于N+1,1<K′<N+1。第K′第一选择单元420可以响应于对应的第一选择信号SEL1来选择所接收的输出信号中的一个,从而将选中的信号输出到第一穿通电极MT1和ST1之中的第K′穿通电极。
另一方面,(N+1)个第一选择单元420中的第1(K′=1)第一选择单元420可以只接收奇数序的输出信号DQ_TX<0:2N-2>中的第1输出信号DQ_TX<0>。响应于对应的第一选择信号SEL1,第1(K′=1)第一选择单元420可以选择性地将第1输出信号DQ_TX<0>输出到第一穿通电极MT1、ST1中的第1穿通电极。类似地,(N+1)个第一选择单元420中的最后一个(K′=N+1)第一选择单元420可以只接收奇数序的输出信号DQ_TX<0:2N-2>中的最后一个输出信号DQ_TX<2N-2>,以及响应于对应的第一选择信号SEL1来选择性地将最后一个输出信号DQ_TX<2N-2>输出到最后一个穿通电极,即,第一穿通电极MT1、ST1之中的第一备用穿通电极ST1。
根据本实施例的第一信号发射器312的操作将描述如下。当第一主穿通电极MT1中没有出现缺陷时,第一信号发生单元410可以根据修复信息REPAIR来激活并输出所有的第一选择信号SEL1。响应于被激活的第一选择信号SEL1,第1至第N第一选择单元420可以选择第1至第N输出信号DQ_TX<0:2N-2>,以分别将选中的信号输出到N个第一主穿通电极MT1。此时,虽然接地电压VSS由第(N+1)第一选择单元420或最后一个第一选择单元420选择并被传递到第一备用穿通电极ST1,但是接地电压VSS可以被忽略,或者可以不影响操作。
另一方面,当第一主穿通电极MT1中的第K第一主穿通电极MT1出现缺陷时(其中1≤K≤N),第一信号发生单元410可以根据修复信息REPAIR将多个第一选择信号SEL1中的第1至第K第一选择信号SEL1激活。第一信号发生单元410可以将第(K+1)至最后一个第一选择信号SEL1去激活。响应于被去激活的第一选择信号SEL1,分别地,第(K+1)至第(N+1)第一选择单元420可以选择第K至第N输出信号DQ_TX<2K-2:2N-2>,并将选中的信号输出到第(K+1)至第N第一主穿通电极MT1和第一备用穿通电极ST1。因此,第一信号发送器312可以经由第一穿通电极MT1和ST1之中的第1至第(K-1)第一主穿通电极MT1来发送第1至第(K-1)输出信号DQ_TX<0:2K-4>。第一信号发送器312可以经由第(K+1)至第N第一主穿通电极MT1和第一备用穿通电极ST1来发送第K至第N输出信号DQ_TX<2K-2:2N-2>。
此时,与故障的穿通电极相对应的第K第一选择单元420的选择信号SEL1可以被激活或去激活。这是因为,虽然有一定的信号经由故障的穿通电极被发送,但信号接收路径可以被第二半导体芯片320的第一信号接收器322移换而该信号可以被忽略。将参考图5来更详细地描述这种配置。
图4的第二信号发送器314可以以类似于第一信号发送器312的方式工作。第二信号发送器314可以经由N个第二主穿通电极MT2来发送输出信号DQ_TX<0:2N-1>之中的N个偶数序的输出信号DQ_TX<1:2N-1>。针对此操作,第二信号发送器314可以包括第二信号发生单元430和多个第二选择单元440。
因此,当第二主穿通电极MT2之中没有出现故障的穿通电极时,第二信号发生单元430可以根据修复信息REPAIR来激活多个第二选择信号SEL2。响应于被激活的第二选择信号SEL2,第1至第N第二选择单元440可以选择第1至第N输出信号DQ_TX<1:2N-1>,从而将选中的信号分别输出到N个第二主穿通电极MT2。此时,虽然接地电压VSS由第(N+1)第二选择单元440或最后一个第二选择单元440选择并被传递到第二备用穿通电极ST2,但是接地电压VSS可以被忽略。
另一方面,当第二主穿通电极MT2之中第K第二主穿通电极MT2出现缺陷时,其中1≤K≤N,第二信号发生单元430可以根据修复信息REPAIR将多个第二选择信号SEL2之中的在第(K+1)第二选择信号SEL2之后的第二选择信号SEL2去激活。响应于被去激活的第二选择信号SEL2,第(K+1)至第(N+1)第二选择单元440可以选择第K至第N输出信号DQ_TX<2K-1:2N-1>,从而分别将选中的信号输出到第(K+1)至第N第二主穿通电极MT2和第二备用电极ST2。因此,第二信号发送器314可以经由第二穿通电极MT2、ST2中的第1至第(K-1)第二主穿通电极MT2来发送第1至第(K-1)输出信号DQ_TX<1:2K-3>,以及经由第(K+1)至第N第二主穿通电极MT2和第二备用穿通电极ST2来发送第K至第N输出信号DQ_TX<2K-1:2N-1>。
图5是示出图3的第二半导体芯片320的电路图。第二半导体芯片320可以包括第一信号接收器322和第二信号接收器324。
第一信号接收器322可以包括第一信号发生单元510和多个第一选择单元520。第一信号发生单元510可以根据修复信息REPAIR来产生多个第一选择信号SEL1′。多个第一选择单元520可以分别对应于第一主信号线ML1。根据第一选择信号SEL1′,每个第一选择单元520可以选择性地接收对应信号线的信号或者前一级信号线的信号。
图5示出了:当第二半导体芯片320接收2N个输入信号DQ_RX<0:2N-1>时,第一信号接收器322接收N个奇数序的输入信号DQ_RX<0:2N-2>以及第二信号接收器324接收N个偶数序的输入信号DQ_RX<1:2N-1>。因此,第一信号接收器322可以经由N个第一主穿通电极MT1和至少一个第一备用穿通电极ST1来接收N个奇数序的输入信号DQ_RX<0:2N-2>。第二信号接收器324可以经由N个第二主穿通电极MT2和至少一个第二备用穿通电极ST2来接收N个偶数序的输入信号DQ_RX<1:2N-1>。
第一信号接收器322可以经由第一主穿通电极MT1来接收奇数序的输入信号DQ_RX<0:2N-2>。此时,当第一主穿通电极MT1之中第K第一主穿通电极MT1出现缺陷时(其中1≤K≤N),第一信号接收器322可以经由第(K+1)至第N第一主穿通电极MT1和第一备用穿通电极ST1来接收奇数序的输入信号DQ_RX<0:2N-2>之中的第K至最后一个输入信号DQ_RX<2K-2:2N-2>。
根据图5所示的实施例,第一信号接收器322可以包括与第一主穿通电极MT1相对应的N个第一选择单元520。此时,N个第一选择单元520之中的第K第一选择单元520可以接收第一穿通电极MT1、ST1之中的对应的穿通电极和后序级的穿通电极的信号。响应于对应的第一选择信号SEL1′,第K第一选择单元520可以选择接收信号中的一个并将选中的信号输出为第K输入信号DQ_RX<2K-2>。
根据本实施例的第一信号接收器322的操作将被描述如下。当第一主穿通电极MT1之中没有出现故障的穿通电极时,第一信号发生单元510可以根据修复信息REPAIR激活多个第一选择信号SEL1′。响应于被激活的第一选择信号SEL1′,第1至第N第一选择单元520可以分别将自第1至第N第一主穿通电极MT1发送的信号输出为第1至第N输入信号DQ_RX<0:2N-2>。
另一方面,当第一主穿通电极MT1之中第K第一主穿通电极MT1出现缺陷时,第一信号发生单元510可以根据修复信息REPAIR将多个第一选择信号SEL1′之中第K第一选择信号SEL1′之后的第一选择信号SEL1′去激活。响应于被去激活的第一选择信号SEL1′,第K至第N第一选择单元520可以将从第(K+1)至第N第一主穿通电极MT1和第一备用穿通电极ST1发送来的信号输出为第K至第N输入信号DQ_RX<2K-2:2N-2>。因此,第一信号接收器322可以经由第一穿通电极MT1和ST1之中的第1至第(K-1)第一主穿通电极MT1来接收第1至第(K-1)输入信号DQ_RX<0:2K-4>。第一信号接收器322可以经由第(K+1)至第N第一主穿通电极MT1和第一备用穿通电极ST1来接收第K至第N输入信号DQ_RX<2K-2:2N-2>。
图5的第二信号接收器324可以以类似于第一信号接收器322的方式工作。第二信号接收器324可以经由N个第二主穿通电极MT2来接收输入信号DQ_RX<0:2N-1>中的N个偶数序的输入信号DQ_RX<1:2N-1>。针对此操作,第二信号接收器324可以包括第二信号发生单元530和多个第二选择单元540。
因此,当第二主穿通电极MT2之中没有出现故障的穿通电极时,第二信号发生单元530可以根据修复信息REPAIR来激活多个第二选择信号SEL2′。响应于被激活的第二选择信号SEL2′,第1至第N第二选择单元540可以分别将从N个第二主穿通电极MT2发送来的信号输出为第1至第N输入信号DQ_RX<1:2N-1>。
另一方面,当第二主穿通电极MT2中的第K第二主穿通电极MT2出现缺陷时,第二信号发生单元530可以根据修复信息REPAIR将多个第二选择信号SEL2′之中第K第二选择信号SEL2′之后的第二选择信号SEL2′去激活。响应于被去激活的第二选择信号SEL2′,第K至第N第二选择单元540可以分别将从第(K+1)至第N第二主穿通电极MT2和第二备用穿通电极ST2发送来的信号输出为第K至第N输入信号DQ_RX<2K-1:2N-1>。因此,第二信号接收器324可以经由第二穿通电极MT2、ST2中的第1至第(K-1)第二主穿通电极MT2来接收第1至第(K-1)输入信号DQ_RX<1:2K-3>。第二信号接收器324可以经由第(K+1)至第N第二主穿通电极MT2和第二备用穿通电极ST2来接收第K至第N输入信号DQ_RX<2K-1:2N-1>。
如上所述,当半导体器件中相邻的穿通电极或输入/输出线之间发生短路时,可以将短路视为每个穿通电极或输入/输出线的缺陷。此时,根据本发明的一个实施例的修复操作可以独立地用备用穿通电极替代具有缺陷的缺陷穿通电极。因此,当在彼此相邻的多个故障的穿通电极中修复缺陷(这些缺陷极可能出现)时,半导体器件可以执行修复操作而不增大面积或不额外消耗功率。
当应用根据所述实施例的修复操作时,两个或多个有缺陷的信号线可以被替代,而信号线布置中没有额外的负担。即,可以避免在修复多个有缺陷的信号线时可能出现的半导体器件的电路面积或信号路由复杂性的增大。此外,可以以修复单个缺陷信号线所需的功耗来处理多个缺陷信号线。此外,修复操作可以有效地用来修复或消除与信号线相对应的输入/输出焊盘或穿通电极的缺陷。
虽然为了说明的目的描述了各种实施例,但是对于本领域技术人员明显的是:可以在不脱离如所附权利要求所限定的本发明的精神和范围的情况下做出各种变化和修改。
Claims (20)
1.一种半导体器件,包括:
多个第一信号线和多个第二信号线,所述多个第一信号线和所述多个第二信号线彼此相邻地交替布置,其中,所述第一信号线和所述第二信号线包括多个主信号线和至少一个备用信号线;
第一信号发送器,其适用于:经由所述第一信号线的所述主信号线来发送信号,以及基于修复信息将信号传送路径移换为所述第一信号线的所述主信号线和所述备用信号线之中的相邻信号线;以及
第二信号发送器,其适用于:经由所述第二信号线的所述主信号线来发送信号,以及基于所述修复信息将信号传送路径移换为所述第二信号线的所述主信号线和所述备用信号线之中的相邻信号线。
2.如权利要求1所述的半导体器件,其中,所述第一信号发送器和所述第二信号发送器中的每一个包括:
信号发生单元,其适用于根据所述修复信息来产生多个选择信号;以及
多个选择单元,其适用于:分别接收所述选择信号,以及分别对应于所述主信号线和所述备用信号线。
3.如权利要求2所述的半导体器件,其中,所述选择单元响应于所述选择信号来选择对应级的信号线或前一级的信号线并输出选中的信号线的信号。
4.如权利要求2所述的半导体器件,其中,所述选择单元中的每一个包括响应于对应的选择信号而操作的多路复用器。
5.如权利要求1所述的半导体器件,还包括:
第一信号接收器,其适用于:经由所述第一信号线的所述主信号线来接收信号,以及基于所述修复信息将信号接收路径移换为所述第一信号线的所述主信号线和所述备用信号线之中的相邻信号线;以及
第二信号接收器,其适用于:经由所述第二信号线的所述主信号线来接收信号,以及基于所述修复信息将信号接收路径移换为所述第二信号线的所述主信号线和所述备用信号线之中的相邻信号线。
6.如权利要求5所述的半导体器件,其中,所述第一信号接收器和所述第二信号接收器中的每一个包括:
信号发生单元,其适用于根据所述修复信息来产生多个选择信号;
多个选择单元,其适用于:分别接收所述选择信号,以及分别对应于所述主信号线。
7.如权利要求6所述的半导体器件,其中,所述选择单元响应于所述选择信号来选择对应级的信号线或后一级的信号线并接收选中的线的信号。
8.如权利要求1所述的半导体器件,
其中,所述半导体器件包括半导体封装件,所述半导体封装件具有与所述第一信号线和所述第二信号线相对应的多个凸块,以及
其中,所述修复信息包括关于所述多个凸块中的缺陷凸块的信息。
9.如权利要求1所述的半导体器件,还包括:
层叠的多个半导体芯片,用于经由所述第一信号线和所述第二信号线来发送和接收信号;
其中,所述半导体芯片中的每一个包括分别与所述第一信号线和所述第二信号线相对应的多个穿通电极。
10.如权利要求9所述的半导体器件,其中,所述修复信息包括关于所述多个穿通电极中的缺陷穿通电极的信息。
11.一种半导体器件,包括:
多个第一穿通电极,其穿过第一半导体芯片;
多个第二穿通电极,其穿过所述第一半导体芯片并与所述第一穿通电极相邻地交替布置,其中,所述第一穿通电极和所述第二穿通电极包括N个主穿通电极和至少一个备用穿通电极,其中N是自然数;
第一信号发送器,其适用于:分别经由所述第一穿通电极的所述主穿通电极来发送所述第一半导体芯片的第一输出信号,以及在所述第一穿通电极之中,当第K主穿通电极有缺陷时,分别经由第K+1至第N主穿通电极和所述备用穿通电极来发送所述第一输出信号之中的第K至最后一个输出信号,其中K是小于或等于N的自然数;以及
第二信号发送器,其适用于:分别经由所述第二穿通电极的所述主穿通电极来发送所述第一半导体芯片的第二输出信号,以及在所述第二穿通电极之中,当第K主穿通电极有缺陷时,经由第K+1至第N主穿通电极和所述备用穿通电极来发送所述第二输出信号之中的第K至最后一个输出信号。
12.如权利要求11所述的半导体器件,其中,所述第一信号发送器包括:
信号发生单元,其适用于根据修复信息来产生多个选择信号;
多个选择单元,其适用于:分别接收所述选择信号,并且分别对应于所述第一穿通电极的所述主穿通电极和所述备用穿通电极。
13.如权利要求12所述的半导体器件,其中,所述选择单元响应于所述选择信号来选择并输出所述第一输出信号之中的对应次序的输出信号或前一次序的输出信号。
14.如权利要求12所述的半导体器件,其中,当所述第K主穿通电极具有缺陷时,在所述选择信号之中,所述信号发生单元激活第1至第K选择信号,并去激活第K+1至最后一个选择信号。
15.如权利要求14所述的半导体器件,其中,响应于被去激活的所述第K+1至最后一个选择信号,所述选择单元之中的第K+1至最后一个选择单元分别将所述第K至最后一个输出信号输出到所述第K+1至第N主穿通电极和所述备用穿通电极。
16.如权利要求14所述的半导体器件,其中,响应于被激活的所述第1至第K选择信号,所述选择单元之中的第1至第K选择单元分别将所述第一输出信号中的第1至第K输出信号输出到所述主穿通电极中的第1至第K主穿通电极。
17.如权利要求11所述的半导体器件,还包括:
第一信号接收器,其适用于:分别经由所述第一穿通电极的所述主穿通电极来接收所述第一半导体芯片的第一输入信号,以及在所述第一穿通电极之中,当所述第K主穿通电极有缺陷时,分别经由所述第K+1至第N主穿通电极和所述备用穿通电极来接收所述第一输入信号中的第K至最后一个输入信号;以及
第二信号接收器,其适用于:分别经由所述第二穿通电极的所述主穿通电极来接收所述第一半导体芯片的第二输入信号,以及在所述第二穿通电极之中,当所述第K主穿通电极有缺陷时,分别经由所述第K+1至第N主穿通电极和所述备用穿通电极来接收所述第二输入信号中的第K至最后一个输入信号。
18.如权利要求17所述的半导体器件,其中,所述第一信号接收器包括:
信号发生单元,其适用于根据修复信息来输出多个选择信号;以及
多个选择单元,其适用于:分别接收所述选择信号,并分别与所述第一穿通电极的所述主穿通电极相对应,
其中,所述选择单元响应于所述选择信号而选择所述第一穿通电极之中的对应级的穿通电极或后一级的穿通电极,并且接收选中的穿通电极的信号。
19.如权利要求11所述的半导体器件,还包括:
第二半导体芯片,其层叠在所述第一半导体芯片上;
多个第一凸块,其电耦接在所述第一半导体芯片与所述第二半导体芯片之间,并且与所述第一穿通电极垂直对齐地布置;
多个第二凸块,其电耦接在所述第一半导体芯片与所述第二半导体芯片之间,并且与所述第二穿通电极垂直对齐地布置。
20.如权利要求19所述的半导体器件,
其中,当所述第一凸块中的第K凸块有缺陷时,所述第一信号发送器经由所述第一穿通电极之中的所述第K+1至第N主穿通电极和所述备用穿通电极来发送所述第一输出信号中的所述第K至最后一个输出信号,以及
其中,当所述第二凸块中的第K凸块有缺陷时,所述第二信号发送器经由所述第二穿通电极之中的所述第K+1至第N主穿通电极和所述备用穿通电极来发送所述第二输出信号中的所述第K至最后一个输出信号。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2017-0163393 | 2017-11-30 | ||
KR1020170163393A KR20190064098A (ko) | 2017-11-30 | 2017-11-30 | 반도체 장치, 및 그의 리페어 동작방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN110033814A true CN110033814A (zh) | 2019-07-19 |
Family
ID=66634539
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201811427483.8A Withdrawn CN110033814A (zh) | 2017-11-30 | 2018-11-27 | 半导体器件及其修复操作方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US10763181B2 (zh) |
KR (1) | KR20190064098A (zh) |
CN (1) | CN110033814A (zh) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US12019527B2 (en) | 2018-12-21 | 2024-06-25 | Graphcore Limited | Processor repair |
JP7303582B2 (ja) | 2019-05-30 | 2023-07-05 | エイチエルサイエンス カンパニー,リミテッド | インディアングーズベリー抽出物と大麦若葉抽出物との複合物(ib複合物)を有効成分として含む肥満及び/または糖尿を伴うメタボリックシンドロームの予防、改善治療用組成物 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB9111796D0 (en) * | 1990-06-07 | 1991-07-24 | Mitsubishi Electric Corp | Semiconductor circuit device having multiplex selection functions |
JPH10208476A (ja) * | 1996-11-19 | 1998-08-07 | Matsushita Electron Corp | 半導体記憶装置 |
KR101038996B1 (ko) * | 2009-11-30 | 2011-06-03 | 주식회사 하이닉스반도체 | 리페어 회로 및 이를 포함하는 반도체 장치 |
US20130230932A1 (en) * | 2012-03-02 | 2013-09-05 | Venkatraghavan Bringivijayaraghavan | Through-substrate via (tsv) testing |
KR101543702B1 (ko) * | 2014-02-19 | 2015-08-11 | 연세대학교 산학협력단 | 반도체 장치 및 이의 테스트 방법 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20060267221A1 (en) * | 2005-05-27 | 2006-11-30 | Allen Greg L | Integrated-circuit die having redundant signal pads and related integrated circuit, system, and method |
JP2008111921A (ja) * | 2006-10-30 | 2008-05-15 | Renesas Technology Corp | 表示制御用半導体集積回路 |
KR100920721B1 (ko) | 2007-05-02 | 2009-10-07 | (주)대성기술단 | 가스절연 수변전 설비용 고압 케이블 인출장치 |
US7990171B2 (en) | 2007-10-04 | 2011-08-02 | Samsung Electronics Co., Ltd. | Stacked semiconductor apparatus with configurable vertical I/O |
GB2481738B (en) * | 2009-04-30 | 2013-10-16 | Hewlett Packard Development Co | Die connection monitoring system and method |
JP5684590B2 (ja) * | 2011-01-28 | 2015-03-11 | ピーエスフォー ルクスコ エスエイアールエルPS4 Luxco S.a.r.l. | 半導体装置 |
US9006099B2 (en) * | 2011-06-08 | 2015-04-14 | Great Wall Semiconductor Corporation | Semiconductor device and method of forming a power MOSFET with interconnect structure silicide layer and low profile bump |
US8793547B2 (en) * | 2013-01-02 | 2014-07-29 | Altera Corporation | 3D built-in self-test scheme for 3D assembly defect detection |
KR102077608B1 (ko) * | 2013-09-26 | 2020-02-17 | 에스케이하이닉스 주식회사 | 반도체 칩 및 이를 갖는 스택 패키지 |
KR101737264B1 (ko) * | 2016-02-05 | 2017-05-17 | 연세대학교 산학협력단 | 3차원 집적회로 |
US10249597B2 (en) * | 2016-09-30 | 2019-04-02 | Intel Corporation | Systems, methods, and apparatuses for implementing die recovery in two-level memory (2LM) stacked die subsystems |
US10056155B2 (en) * | 2016-09-30 | 2018-08-21 | Intel Corporation | Systems, methods, and apparatuses for implementing testing of a far memory subsystem within two-level memory (2LM) stacked die subsystems |
KR102018772B1 (ko) * | 2017-12-13 | 2019-09-05 | 연세대학교 산학협력단 | 회전 가능한 입체도형에 기반한 예비 실리콘 관통전극을 갖는 3차원 집적회로 |
US20190342010A1 (en) * | 2018-05-07 | 2019-11-07 | Infinera Corporation | Spare channels on photonic integrated circuits and in photonic integrated circuit modules and systems |
-
2017
- 2017-11-30 KR KR1020170163393A patent/KR20190064098A/ko not_active Application Discontinuation
-
2018
- 2018-09-13 US US16/129,976 patent/US10763181B2/en active Active
- 2018-11-27 CN CN201811427483.8A patent/CN110033814A/zh not_active Withdrawn
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB9111796D0 (en) * | 1990-06-07 | 1991-07-24 | Mitsubishi Electric Corp | Semiconductor circuit device having multiplex selection functions |
JPH10208476A (ja) * | 1996-11-19 | 1998-08-07 | Matsushita Electron Corp | 半導体記憶装置 |
KR101038996B1 (ko) * | 2009-11-30 | 2011-06-03 | 주식회사 하이닉스반도체 | 리페어 회로 및 이를 포함하는 반도체 장치 |
US20130230932A1 (en) * | 2012-03-02 | 2013-09-05 | Venkatraghavan Bringivijayaraghavan | Through-substrate via (tsv) testing |
KR101543702B1 (ko) * | 2014-02-19 | 2015-08-11 | 연세대학교 산학협력단 | 반도체 장치 및 이의 테스트 방법 |
Also Published As
Publication number | Publication date |
---|---|
US10763181B2 (en) | 2020-09-01 |
US20190164856A1 (en) | 2019-05-30 |
KR20190064098A (ko) | 2019-06-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8792247B2 (en) | Apparatus for bypassing faulty connections | |
US8339879B2 (en) | Repair circuit and semiconductor apparatus including the same | |
CN102592647B (zh) | 半导体装置、分配芯片id的方法和设置芯片id的方法 | |
CN101248363B (zh) | 半导体器件、半导体芯片、芯片间互连测试方法以及芯片间互连切换方法 | |
KR101145312B1 (ko) | 반도체 집적회로 | |
US10170398B2 (en) | Three-dimensional integrated circuit | |
CN101488497A (zh) | 具有可配置垂直输入输出的堆叠半导体装置 | |
CN103152030B (zh) | 数字数据处理系统和方法 | |
KR101208959B1 (ko) | 반도체 장치 | |
CN102110482B (zh) | 半导体装置的修复电路和修复方法 | |
JP2011018882A (ja) | 半導体装置 | |
CN110033814A (zh) | 半导体器件及其修复操作方法 | |
US9928205B2 (en) | Semiconductor apparatus | |
CN105609126A (zh) | 半导体装置 | |
US8461904B2 (en) | Switching device and semiconductor integrated circuit device including the same | |
CN103258808A (zh) | 集成电路系统 | |
US9647028B2 (en) | Wafer on wafer stack method of forming and method of using the same | |
KR102058101B1 (ko) | 반도체 집적회로 | |
CN104239253B (zh) | 半导体装置和半导体系统 | |
KR20150026002A (ko) | 반도체 집적회로 | |
WO2007145086A1 (ja) | 半導体装置、信号伝送装置および信号伝送方法 | |
EP4198752A1 (en) | Chip and chip package | |
US8563430B2 (en) | Semiconductor integrated circuit and method for fabricating the same | |
US10903191B2 (en) | Semiconductor chip for repairing through electrode | |
KR20130071987A (ko) | 패키지 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
WW01 | Invention patent application withdrawn after publication | ||
WW01 | Invention patent application withdrawn after publication |
Application publication date: 20190719 |