CN102592647B - 半导体装置、分配芯片id的方法和设置芯片id的方法 - Google Patents

半导体装置、分配芯片id的方法和设置芯片id的方法 Download PDF

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Abstract

本发明提供一种具有第一芯片和第二芯片的半导体装置，所述半导体装置包括：第一操作单元，第一操作单元设置在第一芯片中，且被配置为根据第一修复信号来执行针对初始码的预定的算法操作并产生第一操作码；以及第二操作单元，第二操作单元设置在第二芯片中，且被配置为根据第二修复信号来执行针对第一操作码的预定的算法操作并产生第二操作码。

Description

半导体装置、分配芯片ID的方法和设置芯片ID的方法
相关申请的交叉引用
本申请要求2011年1月14日向韩国知识产权局提交的韩国专利申请No.10-2011-0004036的优先权，其全部内容通过引用合并在本文中。
技术领域
本发明的各个实施例涉及半导体装置及其相关方法。具体地，一些实施例涉及包括使用芯片ID的多个芯片的半导体装置。
背景技术
近来，提高在多数电子系统中用作存储器件的半导体存储器的容量和速度日益提高。已采取了各种尝试来提高存储器在其更小的面积内的容量同时又保持其驱动效率。
为了提高半导体存储器的集成度，采用了层叠有多个存储芯片的三维(3D)布局来代替现有的二维(2D)布局。由于工业上需要高集成度和高容量的半导体存储器，因此在本领域，对利用存储芯片的3D布局来增加半导体芯片容量并降低半导体芯片尺寸的结构的需求将会越来越多。
已经使用了TSV(穿通硅通孔)方案作为这种3D布局结构。TSV方案已经被采用而作为一种替代方案来克服由于与模块上的控制器的距离而引起的传输速度的下降、窄的数据带宽、以及克服由于封装中的变化的条件而引起的传输速度的下降。在TSV型半导体中，将通道限定为穿通多个存储芯片，且在通道中形成电极，使得各个存储芯片和控制器能够相互通信。在采用了TSV方案的层叠半导体存储装置中，不需要在SIP型和POP型中所使用的引线、子封装和封装球，而是经由通孔形成与控制器的直接连接。在穿通多个存储芯片的通道之间形成凸块以使各个存储芯片与控制器电连接。
在包括采用TSV方案的多个芯片的半导体存储装置中，分配不同的芯片ID给所述多个芯片以允许选择希望的芯片。各个芯片ID被分配给所述多个芯片，包括半导体存储装置的系统能够通过经由控制器向半导体存储装置输入芯片选择码来选择半导体存储装置中的期望芯片。作为向多个芯片分配芯片ID的方法，针对一次性使用的记录元件执行记录操作，诸如切断熔丝。然而，诸如切断熔丝的记录操作难以在用TSV实现层叠的半导体装置中执行，且需要大量的成本和时间。
另外，在使用TSV方案的半导体存储装置中，应当额外地设置冗余芯片以便防止在多个芯片中的任何一个失效的情况下所有的芯片都变得不可用。
发明内容
因此，需要一种包括使用芯片ID的多个芯片的改进的半导体装置，所述半导体装置能够有效地将芯片ID分配给各个单个的芯片。
为了达到本发明的优点且根据本发明的目的，如在此所实施且广义描述的，本发明的一个示例性方面可以提供一种具有第一芯片和第二芯片的半导体装置，所述半导体装置包括：第一操作单元，所述第一操作单元设置在第一芯片中，且被配置为根据第一修复信号来执行针对初始码的预定的算法操作并产生第一操作码；以及第二操作单元，所述第二操作单元设置在第二芯片中，且被配置为根据第二修复信号来执行针对第一操作码的预定的算法操作并产生第二操作码。
在本发明的另一个示例性方面中，一种具有第一芯片和第二芯片的半导体装置可以包括：第一芯片，所述第一芯片被配置为接收初始码并产生第一操作码；第二芯片，所述第二芯片被配置为接收第一操作码并产生第二操作码；第一芯片ID选择单元，所述第一芯片ID选择单元设置在第一芯片中，并被配置为根据第一修复信号选择第一操作码或第一预定码作为第一芯片ID；以及第二芯片ID选择单元，所述第二芯片ID选择单元设置在第二芯片中，并被配置为根据第二修复信号选择第二操作码或第二预定码作为第二芯片ID。
在本发明的又一个示例性方面中，一种在具有第一芯片和第二芯片的半导体装置中分配芯片ID的方法可以包括以下步骤：向第一芯片输入初始码；根据第一芯片中的第一修复信息来执行针对初始码的预定的算法操作，来产生第一操作码；根据第一修复信息来分配第一操作码或第一预定码作为第一芯片的第一芯片ID；根据第二芯片中的第二修复信息来执行针对第一操作码的预定的算法操作，来产生第二操作码；以及根据第二修复信息来分配第二操作码或第二预定码作为第二芯片的第二芯片ID。
在本发明的又一个示例性方面中，一种设置具有第一芯片和第二芯片的半导体装置的芯片ID的方法可以包括以下步骤：为各个芯片分配芯片ID；确定各个芯片是正常还是失效；根据各个芯片是正常还是失效而在各个芯片中记录修复信息；以及替换正常芯片和失效芯片的芯片ID。
在本发明的又一个示例性方面中，一种半导体装置可以包括：操作单元，所述操作单元被配置为根据修复信号来执行针对操作码的预定的算法操作；以及芯片ID分配电路，其包括芯片ID选择单元，所述芯片ID选择单元被配置为根据修复信号来选择操作码或预定码作为芯片ID。
本发明的其它的目的和优点将部分地在以下的描述中阐明，并将部分地从描述中显然地得出，或者可以通过对本发明的实践而习得。借助于所附权利要求中特别指出的要素和组合可以了解并获得本发明的目的和优点。
要理解的是，前述的概括性的描述以及以下的详细描述都是示例性并仅用于解释说明的，并非是对权利要求所限定的本发明的限制。
附图说明
包含在本说明书中并构成说明书一部分的附图示出与本发明一致的各个实施例，并且与说明书一起用于解释本发明的原理。
图1是示出根据本发明一个实施例的在半导体装置中分配芯片ID的方法的示意图；
图2是示出根据本发明所述实施例的在半导体装置中分配芯片ID的方法中的另一种算法操作的示意图；
图3是示出根据本发明另一个实施例的在半导体装置中分配芯片ID的方法的示意图；
图4是根据本发明另一个实施例的芯片ID分配电路的示意框图；以及
图5是示出根据本发明另一个实施例的设置半导体装置的方法的示意图。
具体实施方式
现在将具体参考符合本公开的示例性实施方式，附图中图示了本公开的例子。只要可能，将在全部附图中使用相同的附图标记来表示相同或相似的部分。
在根据本发明一个实施例的半导体装置中，多个芯片中的至少一些中的每个都执行针对算法操作码的预定的算法操作，从而可以容易地向各个芯片分配不同的芯片ID。此外，在根据本发明此实施例的半导体装置中，可以视情况分配操作码或预定码作为芯片ID，从而可以将希望的芯片ID分配给各个芯片。
图1是示出根据本发明一个实施例的在半导体装置中分配芯片ID的方法的示意图。
为了解释图1所示的在半导体装置中分配芯片ID的方法，示例性地使用了六个存储芯片。这六个存储芯片包括四个正常芯片chip1至chip4和两个冗余芯片chip5和chip6。要注意的是，本发明的范围不限于这里所描述的具体数目的存储芯片。
四个正常芯片chip1至chip4被配置用于存储芯片的基本操作，而两个冗余芯片chip5和chip6是为了应对在正常芯片chip1至chip4中出现失效时所准备的额外的芯片。将六个芯片chip1至chip6示例为用TSV(穿通硅通孔)方案相连接。然而，本发明的范围并非限于为各个芯片使用具体类型的连接。
六个芯片chip1至chip6中的每个可以具有相应芯片的修复信息。本发明的范围不限于储存修复信息的具体方式，例如，修复装置可以包括诸如电熔丝、锁存电路和触发器的储存元件。在本示例性实施例中，示例的是六个芯片chip1至chip6将电熔丝作为用于确定相应芯片是正常还是失效的修复信息。
图1所示的分配ID的方法可以由以下步骤来实现：允许各个芯片chip1至chip6经由串行配置接收操作码Ccode；允许各个芯片chip1至chip6基于修复信息执行针对操作码Ccode的预定的算法操作；允许各个芯片chip1至chip6经由串行配置来输出操作码Ccode；以及允许各个芯片chip1至chip6基于修复信息将操作码Ccode或预定码Dcode作为各个芯片chip1至chip6的芯片ID。
也就是说，六个芯片chip1至chip6关于操作码Ccode具有串行的输入/输出关系。六个芯片chip1至chip6从前一个芯片接收操作码，执行针对操作码Ccode的预定的算法操作，并且将操作码Ccode输出至下一个芯片。这里，预定的算法操作根据修复信息而不同。六个芯片chip1至chip6基于修复信息将操作码Ccode或预定码Dcode作为芯片ID。
参见图1，在六个芯片chip1至chip6之中，四个芯片chip1、chip2、chip5和chip6具有指示正常芯片的修复信息(未标示)，而两个芯片chip3和chip4具有指示失效芯片的修复信息(标示为X)。为了易于解释各个芯片的操作码Ccode，通过将各个芯片的操作码Ccode分成初始码Ccode0和第一至第六操作码Ccode1至Ccode6来解释各个芯片的操作码Ccode。
在图1中，将预定的算法操作示例成这样的算法操作：如果修复信息指示正常芯片则将操作码加1，而如果修复信息指示失效芯片则不将操作码加1。
然而，可以根据具体的配置来改变这种示例。例如，预定的算法操作可以是针对操作码的递增操作。在另一实例中，预定的算法操作可以是针对操作码的递减操作。在另一实例中，预定的算法操作可以是将操作码减1的算法操作。在本发明的示例性实施例中，要注意的是，将操作码加1的操作并非意图将本发明限制为特定的算法操作。
在图1中，将预定码Dcode示例成具有第一预定码Dcode1和第二预定码Dcode2。这种示例对应于六个芯片chip1至chip6中的两个芯片chip5和chip6是冗余芯片的配置。将第一预定码Dcode1示例成<101>，且将第二预定码Dcode2示例成<100>。
第一芯片chip1接收初始码Ccode0。由于芯片chip1具有指示正常芯片的修复信息，因此芯片chip1通过将初始码Ccode0加1来产生第一操作码Ccode1。如图1所示，初始码Ccode0为<111>，于是根据预定的算法操作，第一操作码Ccode1为<000>。
由于芯片chip1具有指示正常芯片的修复信息，芯片chip1将第一操作码Ccode1作为其芯片IDID1。也就是说，芯片chip1的芯片IDID1为<000>。
如上所述，芯片chip1至chip6关于操作码Ccode具有串行输入/输出关系。芯片chip2接收第一操作码Ccode1。由于芯片chip2具有指示正常芯片的修复信息，因此芯片chip2通过将第一操作码Ccode1加1来产生第二操作码Ccode2。如从图1可以看出，第一操作码Ccode1为<000>，于是根据预定的算法操作，则第二操作码Ccode2为<001>。
由于芯片chip2具有指示正常芯片的修复信息，芯片chip2将第二操作码Ccode2作为其芯片IDID2。也就是说，芯片chip2的芯片IDID2为<001>。
芯片chip3接收第二操作码Ccode2。由于芯片chip3具有指示失效芯片的修复信息(在图1中用X标示)，因此芯片chip3通过不将第二操作码Ccode2加1来产生第三操作码Ccode3。如从图1可以看出，第二操作码Ccode2为<001>，于是根据预定的算法操作，第三操作码Ccode3为<001>。
由于芯片chip3具有指示失效芯片的修复信息，芯片chip3不将第三操作码Ccode3作为其芯片IDID3，而是将第一预定码Dcode1作为其芯片IDID3。也就是说，芯片chip3的芯片IDID3为<101>。
芯片chip4接收第三操作码Ccode3。由于芯片chip4具有指示失效芯片的修复信息(在图1中用X标示)，因此芯片chip4通过不将第三操作码Ccode3加1来产生第四操作码Ccode4。如从图1可以看出，第三操作码Ccode3为<001>，于是根据预定的算法操作，第四操作码Ccode4为<001>。
由于芯片chip4具有指示失效芯片的修复信息，芯片chip4不将第四操作码Ccode4作为其芯片IDID4，而是将第二预定码Dcode2作为其芯片IDID4。也就是说，芯片chip4的芯片IDID4为<100>。
芯片chip5接收第四操作码Ccode4。由于芯片chip5具有指示正常芯片的修复信息，因此芯片chip5通过将第四操作码Ccode4加1来产生第五操作码Ccode5。如从图1可以看出，第四操作码Ccode4为<001>，于是根据预定的算法操作，第五操作码Ccode5为<010>。
由于芯片chip5具有指示正常芯片的修复信息，芯片chip5将第五操作码Ccode5作为其芯片IDID5。也就是说，芯片chip5的芯片IDID5为<010>。
芯片chip6接收第五操作码Ccode5。由于芯片chip6具有指示正常芯片的修复信息，因此芯片chip6通过将第五操作码Ccode5加1来产生第六操作码Ccode6。如从图1可以看出，第五操作码Ccode5为<010>，于是根据预定的算法操作，第六操作码Ccode6为<011>。
由于芯片chip6具有指示正常芯片的修复信息，芯片chip6将第六操作码Ccode6作为其芯片IDID6。也就是说，芯片chip6的芯片IDID6为<011>。
通过根据本发明此实施例的在半导体装置中分配芯片ID的方法，六个芯片chip1至chip6可以被分配具有不同的芯片IDID1至ID6。指示正常芯片的芯片chip1、chip2、chip5和chip6的芯片IDID1、ID2、ID5和ID6具有从<000>至<011>连续增加的值。此外，指示失效芯片的芯片chip4和chip3的芯片IDID4和ID3具有从<100>到<101>连续增加的值。
由于这一事实，在包括图1所示的六个芯片chip1至chip6的系统中，可以通过将芯片选择码变为<000>、<001>、<010>和<011>来选择希望的芯片。
图2是示出根据本发明实施例的在半导体装置中分配芯片ID的方法中的另一个算法操作的示意图。图2对应的情况是图1所示的芯片chip1至chip6中存在一个失效芯片chip4。在图2中，失效芯片chip4的修复信息用X来标示。
芯片chip1接收初始码Ccode0。由于芯片chip1具有指示正常芯片的修复信息，因此芯片chip1通过将初始码Ccode0加1来产生第一操作码Ccode1。如图2所示，初始码Ccode0为<111>，于是根据预定的算法操作，第一操作码Ccode1为<000>。
由于芯片chip1具有指示正常芯片的修复信息，因此芯片chip1将第一操作码Ccode1作为其芯片IDID1。也就是说，芯片chip1的芯片IDID1为<000>。
芯片chip2接收第一操作码Ccode1。由于芯片chip2具有指示正常芯片的修复信息，因此芯片chip2通过将第一操作码Ccode1加1来产生第二操作码Ccode2。如从图2可以看出的，第一操作码Ccode1为<000>，于是根据预定的算法操作，第二操作码Ccode2为<001>。
由于芯片chip2具有指示正常芯片的修复信息，因此芯片chip2将第二操作码Ccode2作为其芯片IDID2。也就是说，芯片chip2的芯片IDID2为<001>。
芯片chip3接收第二操作码Ccode2。由于芯片chip3具有指示正常芯片的修复信息，因此芯片chip3通过将第二操作码Ccode2加1来产生第三操作码Ccode3。如从图2可以看出，第二操作码Ccode2为<001>，于是根据预定的算法操作，第三操作码Ccode3为<010>。
由于芯片chip3具有指示正常芯片的修复信息，因此芯片chip3将第三操作码Ccode3作为其芯片IDID3。也就是说，芯片chip3的芯片IDID3为<010>。
芯片chip4接收第三操作码Ccode3。由于芯片chip4具有指示失效芯片的修复信息(图2中用X标示)，因此芯片chip4通过不将第三操作码Ccode3加1来产生第四操作码Ccode4。如从图2可以看出，第三操作码Ccode3为<010>，于是根据预定的算法操作，第四操作码Ccode4为<010>。
由于芯片chip4具有指示失效芯片的修复信息，因此芯片chip4不将第四操作码Ccode4作为其芯片IDID4，而是将第一预定码Dcode1作为其芯片IDID4。也就是说，芯片chip4的芯片IDID4为<101>。
芯片chip5接收第四操作码Ccode4。由于芯片chip5具有指示正常芯片的修复信息，因此芯片chip5通过将第四操作码Ccode4加1来产生第五操作码Ccode5。从图2可以看出，第四操作码Ccode4为<010>，于是根据预定的算法操作，第五操作码Ccode5为<011>。
由于芯片chip5具有指示正常芯片的修复信息，因此芯片chip5将第五操作码Ccode5作为其芯片IDID5。也就是说，芯片chip5的芯片IDID5为<011>。
芯片chip6接收第五操作码Ccode5。由于芯片chip6具有指示正常芯片的修复信息，因此芯片chip6通过将第五操作码Ccode5加1来产生第六操作码Ccode6。从图2可以看出，第五操作码Ccode5为<011>，于是根据预定的算法操作，第六操作码Ccode6为<100>。
由于芯片chip6具有指示正常芯片的修复信息，因此芯片chip6将第六操作码Ccode6作为其芯片IDID6。也就是说，芯片chip6的芯片IDID6为<100>。
通过根据本发明此实施例的在半导体装置中分配芯片ID的方法，六个芯片chip1至chip6可以被分配具有不同的芯片IDID1至ID6。指示正常芯片的芯片chip1、chip2、chip3、chip5和chip6的芯片IDID1、ID2、ID3、ID5和ID6具有从<000>至<100>连续增加的值。此外，指示失效芯片的芯片chip4的芯片IDID4的值为<101>。
由于这一事实，在包括图2所示的六个芯片chip1至chip6的系统中，可以通过将芯片选择码变为<000>、<001>、<010>和<011>来使用六个芯片chip1至chip6中的分别具有为<000>的芯片IDID1、为<001>的芯片IDID2、为<010>的芯片IDID3、为<011>的芯片IDID4的四个芯片chip1、chip2、chip3和chip5。
此外，在图2所示的六个芯片chip1至chip6中，由于具有指示正常芯片的修复信息的、作为冗余芯片的芯片chip6具有为<100>的独立芯片IDID6，因此，在包括六个芯片chip1至chip6的系统中，可以通过将芯片选择码变为<000>、<001>、<010>、<011>和<100>，来使用五个芯片chip1、chip2、chip3、chip5和chip6而不是四个芯片chip1、chip2、chip3和chip5。
如图1和图2所示，根据第一预定码Dcode1和第二预定码Dcode2的设定，失效芯片被配置为分配了芯片ID值比正常芯片的芯片ID值更大的芯片ID。对于这种设置，第一预定码Dcode1和第二预定码Dcode2中的较小值可以被配置为大于或等于操作码Code1至Ccode6中的最大值。
在另一个实例中，如果算法操作是递减操作，则第一预定码Dcode1和第二预定码Dcode2中的较大值可以被配置为小于或等于操作码Code1至Ccode6中的最小值。
图3是示出根据本发明另一实施例的在半导体装置中分配芯片ID的方法的示意图。
如上所述，预定的算法操作可以是针对操作码的递减操作。图3示例的情况是预定的算术操作是针对操作码的递减操作，具体而言是将操作码减1的操作。
此外，如上所述，如果算法操作是递减操作，则第一预定码Dcode1和第二预定码Dcode2中的较大值可以被配置为小于或等于操作码Code1至Ccode6中的最小值。如图3所示，第一预定码Dcode1和第二预定码Dcode2可以分别被设置为<010>和<011>。
通过图3所示的在半导体装置中分配芯片ID的方法，六个芯片chip1至chip6可以被分配具有不同的芯片IDID1至ID6。六个芯片chip1至chip6之中的正常芯片的芯片ID的值从<111>连续减小。此外，六个芯片chip1至chip6之中的失效芯片的芯片ID的值小于正常芯片的ID值且从<011>连续减小。
由于图3所示的在半导体装置中分配芯片ID的方法与图1和图2所示的在半导体装置中分配芯片ID的方法不同的地方仅仅在于预定算法操作的内容方面，并且图3所示的在半导体装置中分配芯片ID的方法是采用相同的原理来实施的，因此这里将省略详细描述。
图4是根据本发明另一个实施例的芯片ID分配电路的示意框图。
图4所示的芯片ID分配电路被配置为采用图1和图2所示的在半导体装置中分配芯片ID的方法。在包括多个芯片的半导体装置中，半导体装置中的每个芯片包括图4所示的芯片ID分配电路。所述多个芯片所包括的多个芯片ID分配电路关于操作码Ccode具有串行输入/输出关系。
为了清楚地描述芯片ID分配电路关于操作码Ccode的输入/输出关系，通过将操作码Ccode分成输入芯片ID分配电路的输入操作码Code_in和从芯片ID分配电路输出的输出操作码Code_out来进行描述。
参见图4，芯片ID分配电路可以包括操作单元100和芯片ID选择单元200。
操作单元100被配置为通过根据修复信号rp<0:1>将输入操作码Code_in加1或不加1来产生输出操作码Code_out。
修复信号rp<0:1>是具有相应芯片的修复信息的信号。修复信号rp<0:1>可以用作被记录在相应芯片所包含的记录元件(例如，电熔丝、锁存电路、触发器等)中的信号。图4所示的修复信号rp<0:1>被示例为具有2个比特的信号，以与图1和图2所示的修复信息相对应。
此外，以如下的方式来示例修复信号rp<0:1>：当相应的芯片为正常芯片时将修复信号记录为<00>，当相应的芯片为第一失效芯片时将修复信号记录为<01>，而当相应的芯片为第二失效芯片时将修复信号记录为<10>。
如图4所示，操作单元100可以包括相加码发生部110和相加部120。
相加码发生部110被配置为根据修复信号rp<0:1>产生相加码Acode。相加码发生部110可以包括或门111和MUX(多路复用器)电路112。
或门111接收修复信号rp<0:1>的各个比特并对它们执行“或”运算。MUX电路112根据或门111的输出信号来输出1或0中的一个作为相加码Acode。
相加部120被配置为将输入操作码Code_in与相加码Acode相加，并产生输出操作码Code_out。相加部120可以包括本领域已知的加法器电路。
由于相加码发生部110根据修复信号rp<0:1>产生0或1的相加码Acode，操作单元100可以通过根据修复信号rp<0:1>将输入操作码Code_in加1或不加1来执行产生输出操作码Code_out的操作。
芯片ID选择单元200被配置为根据修复信号rp<0:1>来选择输出操作码Code_out或预定码Dcode1或Dcode2作为芯片ID“ID”。在图1和图2所示的芯片ID分配方法的情形中，芯片ID选择单元200可以在修复信号rp<0:1>为<00>时选择输出操作码Code_out作为芯片ID“ID”，在修复信号rp<0:1>为<01>时选择第一预定码Dcode1作为芯片ID“ID”，而在修复信号rp<0:1>为<10>时选择第二预定码Dcode2作为芯片ID“ID”。
图5是示出根据本发明另一个实施例的设置半导体装置的方法的示意图。
图5所示的设置半导体装置的方法包括以下步骤：为包括多个芯片的半导体装置的各个芯片分配芯片ID(501)；确定各个芯片是正常还是失效(502)；根据各个芯片是正常还是失效而在各个芯片中记录修复信息(503)；以及替换正常芯片和失效芯片的芯片ID(504)。
在包括层叠成TSV型的多个芯片的半导体装置中，为了保证半导体装置的制造简单，采用了一种在各个芯片从晶片上独立出之前执行层叠工艺的方案(预层叠方案)。
预层叠方案的特征在于，在执行层叠工艺之后未确认各个芯片是失效芯片还是正常芯片，并且，即使能够确认，也难以将与层叠的芯片确认的修复信息记录在诸如熔丝的储存元件中。
图5所示的设置半导体装置的方法可以应用于采取这种预层叠方案的半导体装置。
在图5所示的六个芯片chip1至chip6之中，四个芯片chip1至chip4是正常芯片，两个芯片chip5和chip6是为正常芯片chip1至chip4发生失效而准备的冗余芯片。
在图5中，示例出六个芯片chip1至chip6，它们以这样的方式来配置：即，失效芯片的芯片ID值比正常芯片的芯片ID值大，且正常芯片的芯片ID连续增加。这种配置作为一个实例示出，可以根据设计者的设置来改变。
为各个芯片分配芯片ID的步骤(501)可以利用一般的芯片ID分配方案来实施，所述一般的芯片ID分配方案为分配芯片ID使得各个芯片的芯片ID顺序地增加。
如图5所示，由于执行了为各个芯片分配芯片ID的步骤(501)，芯片IDID1至ID6被分配给六个芯片chip1至chip6，使得芯片IDID1至ID6的值从<000>连续增加到<101>。
确定各个芯片是正常还是失效的步骤(502)可以通过对六个芯片chip1至chip6执行本领域已知的输入/输出测试来实施。由于六个芯片chip1至chip6被分配为具有芯片IDID1至ID6，因此控制器(未示出)或测试设备(未示出)可以选择六个芯片chip1至chip6中的每一个。因此，随着对六个芯片chip1至chip6中的各个芯片执行输入/输出测试，控制器或测试设备可以确定六个芯片chip1至chip6中的各个芯片是正常还是失效。
在本实施例中，示例的是，当实施确定各个芯片是正常还是失效的步骤(502)时，两个芯片chip3和chip4被确定为失效。
根据各个芯片是正常还是失效而将修复信息记录在各个芯片中的步骤(503)可以通过利用控制器或测试设备将修复信息记录在各个芯片中所包含的储存元件(例如，电熔丝、锁存器电路等)中来实现。如上所示，由于六个芯片chip1至chip6被分配了芯片IDID1至ID6，因此控制器或测试设备可以通过选择六个芯片chip1至chip6中的每个来执行希望的操作。
在包括以TSV型层叠的多个芯片的半导体装置中，为了实施根据各个芯片是正常或失效而将修复信息记录在各个芯片中的步骤(503)，可以将各个芯片配置成包括电熔丝。
在图5中图示的是，当实施根据各个芯片是正常或失效而将修复信息记录在各个芯片中的步骤(503)时，修复信息(用X标示)被记录在两个芯片chip3和chip4中。修复信息可以由图4所示的具有多个比特的修复信号来提供。
如上所述，图5中示例的是，六个芯片chip1至chip6被配置为使得失效芯片的芯片ID值比正常芯片的芯片ID值大且正常芯片的芯片ID连续增加的方式。因此，如图5所示，芯片chip3和chip4的芯片IDID3和ID4必须用芯片chip5和chip6的芯片IDID5和ID6来替换。
替换正常芯片和失效芯片的芯片ID的步骤(504)可以通过重新分配所述多个芯片的芯片IDID1至ID6使得失效芯片chip3和chip4的芯片ID值比正常芯片chip1、chip2、chip5和chip6的芯片ID值更大来实现。因此，替换正常芯片和失效芯片的芯片ID的步骤(504)可以通过根据图1所示的本发明的实施例的芯片ID分配方法来实施。由于图1所示的本发明的实施例在上文描述过，因此这里省略其详细描述。
在图5中示出的是，当实施替换正常芯片和失效芯片的芯片ID的步骤(504)时，在六个芯片chip1至chip6之中，失效芯片chip3和chip4中为<101>和<100>的芯片IDID3和ID4被设置为具有比正常芯片chip1、chip2、chip5和chip6中为<000>、<001>、<010>、<011>的芯片IDID1、ID2、ID5和ID6更大的值，且正常芯片chip1、chip2、chip5和chip6中为<000>、<001>、<010>和<011>的芯片IDID1、ID2、ID5和ID6被设置为连续增加。
在参照图1至图5所述的实施例中，多个芯片chip1至chip6被分成正常芯片和失效芯片，由修复信息来分类，并且基于修复信息被分配为具有芯片IDID1至ID6。本发明的这种技术思想可以应用于根据多个芯片chip1至chip6中的各个芯片的性能而不同地分配芯片IDID1至ID6的方法。
例如，假设图1至图5所示的所有的六个芯片chip1至chip6都是正常芯片。也就是说，芯片chip1至chip6中的各个芯片都具有指示正常芯片的修复信息。因此，根据图1至图5所示的在半导体装置中分配芯片ID的方法，六个芯片chip1至chip6具有值从<000>连续增加到<101>的芯片IDID1至ID6。
这里，由于半导体装置所采用的控制器(未示出)使用<000>、<001>、<010>和<011>作为芯片选择码，因此在六个芯片chip1至chip6中只选择和使用四个芯片chip1至chip4。
如果包括六个芯片chip1至chip6的半导体装置被长时间使用，则四个芯片chip1至chip4的性能相比于两个芯片chip5和chip6的性能可能会下降。如果在这种情况下不使用两个芯片chip5和chip6而是使用四个芯片chip1至chip4，则会导致效率低下。
因此，为了解决这种问题，根据本发明另一个实施例的设置半导体装置的方法可以包括以下步骤：为包括多个芯片的半导体装置的各个芯片分配芯片ID(a)；评价各个芯片的性能(b)；根据各个芯片的性能将所述多个芯片分类成第一组和第二组，并将评价结果记录在各个芯片中(c)；以及重新分配所述多个芯片的芯片ID使得第一组的芯片的芯片ID为连续的(d)。
在设置半导体装置的方法中，步骤(a)、(b)、(c)和(d)分别对应于前述步骤(501)、(502)、(503)和(504)。因此，将省略对步骤(a)、(b)、(c)和(d)的详细描述。
如果采用根据本发明本实施例的设置半导体装置的方法，则在六个芯片chip1至chip6之中，具有高性能的四个芯片可以被分类成第一组芯片，而具有低性能的两个芯片可以被分类成第二组芯片可以被分类成第二组芯片，可以向第一组芯片分配芯片ID使得第一组芯片的芯片ID是连续的(例如，为<000>、<001>、<010>和<011>)。
虽然已经描述了某些实施例，但是本领域技术人员将会理解所描述的实施例仅仅是示例性的。因此，本文描述的半导体装置及其分配芯片ID的方法、以及设置所述半导体装置的方法不应当基于所描述的实施例受到限制。确切地说，本文所描述的半导体装置及其分配芯片ID的方法、以及设置所述半导体装置的方法应仅仅根据权利要求以及结合上述说明书和附图来限定。

Claims (48)

1.一种包括第一芯片和第二芯片的半导体装置，包括：
第一操作单元，所述第一操作单元设置在所述第一芯片中，且被配置为根据第一修复信号来执行针对初始码的预定的算法操作并产生第一操作码；
第二操作单元，所述第二操作单元设置在所述第二芯片中，且被配置为根据第二修复信号来执行针对所述第一操作码的预定的算法操作并产生第二操作码；
第一芯片ID选择单元，所述第一芯片ID选择单元设置在所述第一芯片中，且被配置为根据所述第一修复信号来选择所述第一操作码或第一预定码作为第一芯片ID；以及
第二芯片ID选择单元，所述第二芯片ID选择单元设置在所述第二芯片中，且被配置为根据所述第二修复信号来选择所述第二操作码或第二预定码作为第二芯片ID。
2.如权利要求1所述的半导体装置，其中，所述预定的算法操作是增加码值的操作。
3.如权利要求1所述的半导体装置，其中，所述预定的算法操作是减小码值的操作。
4.如权利要求1所述的半导体装置，其中，所述第一操作单元包括：
相加码发生部，所述相加码发生部被配置为根据所述第一修复信号来产生相加码；以及
相加部，所述相加部被配置为将所述初始码与所述相加码相加并产生第一操作码。
5.如权利要求1所述的半导体装置，其中，所述第二操作单元包括：
相加码发生部，所述相加码发生部被配置为根据所述第二修复信号来产生相加码；以及
相加部，所述相加部被配置为将所述第一操作码与所述相加码相加并产生第二操作码。
6.如权利要求1所述的半导体装置，其中，
所述预定的算法操作是增加码值的操作，并且
被选择成所述第一预定码的所述第一芯片ID具有比被选择成所述第二操作码的所述第二芯片ID更大的值。
7.如权利要求1所述的半导体装置，其中，
所述预定的算法操作是增加码值的操作，并且
被选择成所述第二预定码的所述第二芯片ID具有比被选择成所述第一操作码的所述第一芯片ID更大的值。
8.如权利要求1所述的半导体装置，其中，
所述预定的算法操作是增加码值的操作，并且
其中，所述第一预定码和所述第二预定码中的较小值大于或等于所述第一操作码和所述第二操作码中的较大值。
9.如权利要求1所述的半导体装置，其中，
所述预定的算法操作是减小码值的操作，并且
被选择成所述第一预定码的所述第一芯片ID具有比被选择成所述第二操作码的所述第二芯片ID更小的值。
10.如权利要求1所述的半导体装置，其中，
所述预定的算法操作是减小码值的操作，并且
被选择成所述第二预定码的所述第二芯片ID具有比被选择成所述第一操作码的所述第一芯片ID更小的值。
11.如权利要求1所述的半导体装置，其中，
所述预定的算法操作是减小码值的操作，并且
所述第一预定码和所述第二预定码中的较大值小于或等于所述第一操作码和所述第二操作码中的较小值。
12.如权利要求1所述的半导体装置，其中，所述第一修复信号和所述第二修复信号是由电熔丝记录的信号。
13.如权利要求1所述的半导体装置，其中，各个芯片被连接成TSV型。
14.一种包括第一芯片和第二芯片的半导体装置，包括：
所述第一芯片，所述第一芯片被配置为接收初始码并产生第一操作码；
所述第二芯片，所述第二芯片被配置为接收所述第一操作码并产生第二操作码；
第一芯片ID选择单元，所述第一芯片ID选择单元设置在所述第一芯片中，且被配置为根据第一修复信号来选择所述第一操作码或第一预定码作为第一芯片ID；以及
第二芯片ID选择单元，所述第二芯片ID选择单元设置在所述第二芯片中，且被配置为根据第二修复信号来选择所述第二操作码或第二预定码作为第二芯片ID。
15.如权利要求14所述的半导体装置，其中，所述第一芯片ID和所述第二芯片ID具有不同的值。
16.如权利要求14所述的半导体装置，还包括：
第一操作单元，所述第一操作单元设置在所述第一芯片中，且被配置为根据所述第一修复信号来执行针对所述初始码的预定的算法操作并产生所述第一操作码；以及
第二操作单元，所述第二操作单元设置在所述第二芯片中，且被配置为根据所述第二修复信号来执行针对所述第一操作码的预定的算法操作并产生所述第二操作码。
17.如权利要求16所述的半导体装置，其中，
所述预定的算法操作是增加码值的操作，并且
被选择成所述第一预定码的所述第一芯片ID具有比被选择成所述第二操作码的所述第二芯片ID更大的值。
18.如权利要求16所述的半导体装置，其中，
所述预定的算法操作是减小码值的操作，并且
被选择成所述第一预定码的所述第一芯片ID具有比被选择成所述第二操作码的所述第二芯片ID更小的值。
19.如权利要求16所述的半导体装置，其中，
所述预定的算法操作是增加码值的操作，并且
被选择成所述第二预定码的所述第二芯片ID具有比被选择成所述第一操作码的所述第一芯片ID更大的值。
20.如权利要求16所述的半导体装置，其中，
所述预定的算法操作是减小码值的操作，并且
被选择成所述第二预定码的所述第二芯片ID具有比被选择成所述第一操作码的所述第一芯片ID更小的值。
21.如权利要求16所述的半导体装置，其中，
所述预定的算法操作是增加码值的操作，并且
所述第一预定码和所述第二预定码中的较小值大于或等于所述第一操作码和所述第二操作码中的较大值。
22.如权利要求16所述的半导体装置，其中，
所述预定的算法操作是减小码值的操作，并且
所述第一预定码和所述第二预定码中的较大值小于或等于所述第一操作码和所述第二操作码中的较小值。
23.如权利要求14所述的半导体装置，其中，所述第一修复信号和所述第二修复信号是由电熔丝记录的信号。
24.如权利要求14所述的半导体装置，其中，各个芯片是以TSV型连接的。
25.一种在包括第一芯片和第二芯片的半导体装置中分配芯片ID的方法，所述方法包括以下步骤：
向所述第一芯片输入初始码；
根据所述第一芯片中的第一修复信息来执行针对所述初始码的预定的算法操作，来产生第一操作码；
根据所述第一修复信息来分配所述第一操作码或第一预定码作为所述第一芯片的第一芯片ID；
根据所述第二芯片中的第二修复信息来执行针对所述第一操作码的预定的算法操作，来产生第二操作码；以及
根据所述第二修复信息来分配所述第二操作码或第二预定码作为所述第二芯片的第二芯片ID。
26.如权利要求25所述的方法，其中，所述预定的算法操作是增加码值的操作。
27.如权利要求26所述的方法，其中，产生第一操作码的步骤包括以下步骤：
根据所述第一修复信息来产生相加码，使得所述第一操作码具有比所述初始码更大的值；以及
通过将所述初始码与所述相加码相加来产生所述第一操作码。
28.如权利要求26所述的方法，其中，产生第二操作码的步骤包括以下步骤：
根据所述第二修复信息来产生相加码，使得所述第二操作码具有比所述第一操作码更大的值；以及
通过将所述第一操作码与所述相加码相加来产生所述第二操作码。
29.如权利要求26所述的方法，其中，被选择成所述第一预定码的所述第一芯片ID具有比被选择成所述第二操作码的所述第二芯片ID更大的值。
30.如权利要求26所述的方法，其中，被选择成所述第二预定码的所述第二芯片ID具有比被选择成所述第一操作码的所述第一芯片ID更大的值。
31.如权利要求26所述的方法，其中，所述第一预定码和所述第二预定码中的较小值大于或等于所述第一操作码和所述第二操作码中的较大值。
32.如权利要求25所述的方法，其中，所述预定的算法操作是减小码值的操作。
33.如权利要求32所述的方法，其中，产生第一操作码的步骤包括以下步骤：
根据所述第一修复信息来产生相加码，使得所述第一操作码具有比所述初始码更小的值；以及
通过将所述初始码与所述相加码相加来产生所述第一操作码。
34.如权利要求32所述的方法，其中，产生第二操作码的步骤包括以下步骤：
根据所述第二修复信息来产生相加码，使得所述第二操作码具有比所述第一操作码更小的值；以及
通过将所述第一操作码与所述相加码相加来产生所述第二操作码。
35.如权利要求32所述的方法，其中，被选择成所述第一预定码的所述第一芯片ID具有比被选择成所述第二操作码的所述第二芯片ID更小的值。
36.如权利要求32所述的方法，其中，被选择成所述第二预定码的所述第二芯片ID具有比被选择成所述第一操作码的所述第一芯片ID更小的值。
37.如权利要求32所述的方法，其中，所述第一预定码和所述第二预定码中的较大值小于或等于所述第一操作码和所述第二操作码中的较小值。
38.如权利要求25所述的方法，其中，所述第一芯片ID和所述第二芯片ID具有不同的值。
39.如权利要求25所述的方法，其中，各个芯片是以TSV型连接的。
40.如权利要求25所述的方法，还包括以下步骤：
将所述第一修复信息和所述第二修复信息分别记录在所述第一芯片和所述第二芯片中。
41.如权利要求40所述的方法，其中，利用包含在所述半导体装置中的电熔丝将所述第一修复信息和所述第二修复信息分别记录在所述第一芯片和所述第二芯片中。
42.一种半导体装置，包括：
操作单元，所述操作单元被配置为根据修复信号来执行针对操作码的预定的算法操作；以及
芯片ID分配电路，所述芯片ID分配电路包括芯片ID选择单元，所述芯片ID选择单元被配置为根据所述修复信号来选择操作码或预定码作为芯片ID。
43.如权利要求42所述的半导体装置，其中，所述操作单元包括：
相加码发生部，所述相加码发生部被配置为根据所述修复信号来产生相加码；以及
相加部，所述相加部被配置为将所述操作码与所述相加码相加。
44.如权利要求42所述的半导体装置，其中，所述修复信号由电熔丝来记录。
45.如权利要求42所述的半导体装置，其中，所述预定的算法操作是针对所述操作码的递增操作。
46.如权利要求45所述的半导体装置，其中，所述预定的算法操作是将所述操作码加1的操作。
47.如权利要求45所述的半导体装置，其中，所述预定码具有比所述操作码更大的值。
48.如权利要求42所述的半导体装置，其中，所述预定的算法操作是针对所述操作码的递减操作。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9390049B2 (en) * 2011-06-03 2016-07-12 Micron Technology, Inc. Logical unit address assignment
US9478502B2 (en) * 2012-07-26 2016-10-25 Micron Technology, Inc. Device identification assignment and total device number detection
KR20140080894A (ko) 2012-12-20 2014-07-01 에스케이하이닉스 주식회사 반도체 장치 및 이를 이용한 테스트 방법
US8890607B2 (en) 2013-03-15 2014-11-18 IPEnval Consultant Inc. Stacked chip system
KR20140125487A (ko) * 2013-04-19 2014-10-29 에스케이하이닉스 주식회사 반도체 칩, 그 반도체 칩을 포함하는 반도체 집적회로, 그 반도체 집적회로를 포함하는 반도체 시스템 및 그 반도체 시스템의 구동방법
TWI527057B (zh) 2013-07-23 2016-03-21 甯樹樑 晶圓級堆疊晶片組合結構及其使用之晶片層
KR102190125B1 (ko) 2014-12-05 2020-12-11 삼성전자주식회사 어드레스 리매핑을 위한 적층형 메모리 장치, 이를 포함하는 메모리 시스템 및 어드레스 리매핑 방법
KR102236572B1 (ko) * 2014-12-30 2021-04-07 에스케이하이닉스 주식회사 반도체 메모리 및 이를 이용한 반도체 시스템
KR102457825B1 (ko) 2018-04-10 2022-10-24 에스케이하이닉스 주식회사 반도체시스템
KR20200084600A (ko) * 2019-01-03 2020-07-13 에스케이하이닉스 주식회사 집적회로 칩
CN110162340B (zh) * 2019-04-26 2022-03-01 莫冰 串联电路的id配置方法、串联电路及相关设备

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1318866A (zh) * 2000-04-20 2001-10-24 株式会社东芝 多芯片半导体器件和存储卡
US6740981B2 (en) * 2000-03-27 2004-05-25 Kabushiki Kaisha, Toshiba Semiconductor device including memory unit and semiconductor module including memory units
CN100541787C (zh) * 2005-12-06 2009-09-16 尔必达存储器股份有限公司 层叠型半导体装置及芯片选择电路

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003022693A (ja) * 2001-07-09 2003-01-24 Mitsubishi Electric Corp 半導体メモリ
JP3959264B2 (ja) 2001-09-29 2007-08-15 株式会社東芝 積層型半導体装置
CN101779249B (zh) * 2007-06-14 2013-03-27 桑迪士克科技股份有限公司 半导体存储器中的可编程芯片使能和芯片地址
KR100923819B1 (ko) * 2007-11-30 2009-10-27 주식회사 하이닉스반도체 멀티 칩 패키지 장치
KR101398633B1 (ko) 2008-01-28 2014-05-26 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 칩 식별신호 발생방법
JP5586915B2 (ja) * 2009-10-09 2014-09-10 ピーエスフォー ルクスコ エスエイアールエル 半導体記憶装置及びこれを備える情報処理システム
JP2011081884A (ja) * 2009-10-09 2011-04-21 Elpida Memory Inc 半導体記憶装置及びこれを備える情報処理システム
JP2011081730A (ja) * 2009-10-09 2011-04-21 Elpida Memory Inc 半導体装置及びこれを備える情報処理システム
JP2012003797A (ja) * 2010-06-15 2012-01-05 Toshiba Corp 半導体記憶装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6740981B2 (en) * 2000-03-27 2004-05-25 Kabushiki Kaisha, Toshiba Semiconductor device including memory unit and semiconductor module including memory units
CN1318866A (zh) * 2000-04-20 2001-10-24 株式会社东芝 多芯片半导体器件和存储卡
CN100541787C (zh) * 2005-12-06 2009-09-16 尔必达存储器股份有限公司 层叠型半导体装置及芯片选择电路

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