JP3959264B2 - 積層型半導体装置 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、積層型半導体装置に関する。
【０００２】
【従来の技術】
メモリカード等に要求される記憶容量の増大に伴い、メモリチップ等の半導体集積回路チップ（ＬＳＩチップ）を積層した積層型半導体装置（マルチチップデバイス）が提案されている。この積層型半導体装置は、複数のチップを縦方向に積層するため、各チップを横方向に配置した半導体装置に比べて小型化（小面積化）をはかることが可能である。
【０００３】
積層型半導体装置では、各チップ間の電気的な接続は、例えばチップを貫通するスループラグによって行われる。そのため、積層された同一構造のメモリチップのなかから所望のチップを選択するためには、チップを能動状態（動作可能状態）にするためのチップイネーブルバー（／ＣＥ）の端子位置をチップ毎に変えるといった手段を講じる必要がある。そのため、各チップの構造を共通化することができず、製造コストの上昇を招くことになる。
【０００４】
このような問題に対して、各チップのスループラグ間を接続するバンプの配置パターンを変えることで、チップセレクトのための各チップのチップイネーブルバー或いはチップアドレス信号が入力される端子の位置を各チップで共通化するという提案がなされている（特開２０００−４９２７７）。この提案について、図１０を参照して以下説明する。
【０００５】
各チップＣ１〜Ｃ４はスループラグＰＧを備え、スループラグＰＧ間はバンプＢＰによって接続されている。図中、Ｐ１で示した部分は、所望のチップを選択する（能動状態にする）ためのチップアドレス信号（ＣＡ０，ＣＡ１）が供給される端子部分である。Ｐ２で示した部分は、チップを特定するための端子が形成された部分であり、この部分では各チップＣ１〜Ｃ４でバンプＢＰの配置パターンを異ならせている。すなわち、チップＣ１では三つのスループラグＰＧが全て接地電位（Ｖｓｓ）に、チップＣ２では二つのスループラグＰＧが接地電位に、チップＣ３では一つのスループラグＰＧが接地電位に接続され、チップＣ４ではいずれのスループラグＰＧも接地電位には接続されていない。
【０００６】
このように、バンプＢＰの配置によって各チップＣ１〜Ｃ４の接続関係を互いに異ならせることで、所望のチップを選択するためのチップアドレス信号ＣＡ０，ＣＡ１の端子位置を各チップで共通化することができる。そして、各チップＣ１〜Ｃ４内に、Ｐ１及びＰ２で示した部分の端子（スループラグＰＧ）の論理値を入力とする論理回路を構成することで、チップアドレス信号（ＣＡ０，ＣＡ１）によって所望のチップを選択することができる。
【０００７】
しかしながら、上述した従来技術では、各チップを共通化することは可能であるが、チップ毎にバンプの配置パターンを変える必要がある。そのため、やはり製造工程の共通化を十分にはかることができず、製造コストの上昇を招くことになる。また、図１０のＰ２で示した部分のチップ特定用端子の数は、チップの積層数の増大とともに増加するため、チップの積層数が多い場合には端子数の大幅な増加につながる。
【０００８】
【発明が解決しようとする課題】
以上述べたように、従来の積層型半導体装置では、バンプの配置パターンを変えることによって任意のチップを選択するようにしているため、製造工程の共通化が不十分であることに起因する製造コストの上昇といった問題や、積層数の増大にともなうチップ特定用端子数の増加といった問題があった。
【０００９】
本発明は上記従来の課題に対してなされたものであり、製造コストの上昇や端子数の増加を抑えることが可能な積層型半導体装置を提供することを目的としている。
【００１０】
【課題を解決するための手段】
本発明に係る積層型半導体装置は、複数の半導体集積回路チップが積層された積層型半導体装置であって、前記各半導体集積回路チップは、自己の識別情報が電気的に書き込まれて保持される保持回路を備えることを特徴とする。
【００１１】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照して説明する。
【００１２】
図１は、本実施形態に係る積層型半導体装置の一構成例を示したものである。
【００１３】
ベース基板ＢＳ上には、複数の半導体集積回路チップ（ＬＳＩチップ）Ｃ１〜Ｃ４が積層されている。ベース基板ＢＳは、マザーボードとして機能するものであり、端子ＢＴＭ及び図示しない配線パターンや電源等が設けられている。
【００１４】
各半導体集積回路チップＣ１〜Ｃ４は、実質的に同一構造となっており、同一の仕様を有している。すなわち、各チップＣ１〜Ｃ４の形状、端子数及び回路構成等は実質的に同一となっている。実質的に同一であるとしているのは、例えばリダンダンシー等によって回路構成等が厳密には完全に同一とは言えない場合もあるためである。各チップＣ１〜Ｃ４において、少なくともクロック信号や各種制御信号などが入力される対応する端子どうしは共通に接続されている。本例では、チップを貫通する導電材からなるスループラグＰＧによって端子ＴＭが構成されており、各チップの対応する端子どうしはバンプＢＰによって全て共通に接続されている。各チップの端子には、電源端子や各種制御信号及びデータ信号の入出力端子等が含まれており、その中には所望のチップを能動状態（動作可能状態）にするチップセレクトのためのチップアドレス（ＣＡ０，ＣＡ１）を指定する端子も含まれる。
【００１５】
各チップＣ１〜Ｃ４の対応する端子どうしが共通に接続されているため、チップアドレスＣＡ０及びＣＡ１を指定するだけでは所望のチップを選択することはできない。そのため、各チップ内には自己を他のチップから識別するための識別データを電気的に保持（記憶）する保持回路（図示せず）が設けられている。この保持回路は、半導体能動素子を含み、保持する情報を電気的に書き込み可能な構造を有しており、例えば不揮発性メモリセルを含む回路によって構成されている。本例では、４層のチップＣ１〜Ｃ４を積層しているため、識別データは２ビットのコードで表すことができ、例えば各チップにはそれぞれ（０，０）（０，１）（１，０）（１，１）の異なるコードが割り当てられる。
【００１６】
図２は、本実施形態に係る積層型半導体装置の他の構成例を示したものである。基本的な概念については図１に示した例と同様であり、本例特有の構成について以下説明する。
【００１７】
本例では、各半導体集積回路チップＣ１〜Ｃ４は、基板ＳＢＡ１〜ＳＢＡ４に搭載されている。各基板ＳＢＡ１〜ＳＢＡ４上には、チップの端子ＴＭと後述するスループラグＴＰとを電気的に接続する配線ＷＲが設けられている。各基板ＳＢＡ１〜ＳＢＡ４の間には基板ＳＢＢ１〜ＳＢＢ４が介在しており、基板ＳＢＢ１〜ＳＢＢ４の中央に設けられた穴（デバイスホール）に対応して各チップＣ１〜Ｃ４が配置されている。各基板ＳＢＡ１〜ＳＢＡ４及び各基板ＳＢＢ１〜ＳＢＢ４には、各基板を貫通するスループラグＴＰが設けられており、各スループラグＴＰどうしはバンプＢＰによって接続されている。
【００１８】
以下の説明では、半導体集積回路チップＣ１〜Ｃ４としてＮＡＮＤ型Ｅ２ＰＲＯＭ等の不揮発性メモリチップを想定し、自己の識別データを保持する保持回路として不揮発性メモリセルを備えた回路を想定する。また、積層型半導体装置としては、図１に示した構成例を想定する。
【００１９】
図３は、各半導体集積回路チップＣ１〜Ｃ４内に設けられた回路の一例を示した図である。
【００２０】
各チップＣ１〜Ｃ４内の保持回路１１には自己の識別データとして、例えばチップＣ１には（０，０）、チップＣ２には（０，１）、チップＣ３には（１，０）、チップＣ４には（１，１）が保持されている。電源が投入されると、保持回路１１に保持された識別データのうち、下位ビットはラッチ回路１２ａに、上位ビットはラッチ回路１２ｂにラッチされる。
【００２１】
各チップＣ１〜Ｃ４には、チップアドレスを入力する端子１３ａ及び１３ｂ（図１に示した端子ＴＭのなかの二つ）が設けられており、端子１３ａにはチップアドレスの下位ビットＣＡ０が、端子１３ｂにはチップアドレスの上位ビットＣＡ１が外部から入力される。例えば、チップＣ１を選択する場合には、チップアドレス（ＣＡ０，ＣＡ１）を（０，０）に設定する。なお、さらに上位のアドレスを入力する端子を設けることにより、チップＣ１〜Ｃ４のいずれも選択していない状態を設定することができる。
【００２２】
ラッチ回路１２ａの出力及び端子１３ａはエクスクルーシブノア（ＥＸＮＯＲ）回路１４ａに、ラッチ回路１２ｂの出力及び端子１３ｂはエクスクルーシブノア（ＥＸＮＯＲ）回路１４ｂに接続されており、エクスクルーシブノア回路１４ａ及び１４ｂの出力はナンド（ＮＡＮＤ）回路１５に入力している。したがって、チップアドレスＣＡ０とラッチ回路１２ａのデータが等しく、且つチップアドレスＣＡ１とラッチ回路１２ｂのデータが等しい場合、すなわち端子１３ａ及び１３ｂから入力されるチップアドレスと保持回路１１に保持されている識別データが全て等しい場合に限り、ナンド回路１５の出力チップイネーブルバー（／ＣＥ）はロウレベル（論理値０）となる。／ＣＥ信号は主回路１６（例えば、不揮発性メモリチップでは、メモリセルアレイ１６ａやローデコーダ・カラムデコーダ等の周辺回路１６ｂ等からなる回路）に供給され、／ＣＥ信号がアクティブ（／ＣＥ信号がロウレベル）となったチップのみが能動状態となる。
【００２３】
以上のように、本実施形態に係る積層型半導体装置は、各チップ内に自己の識別データを電気的に書き込んで電気的に保持する保持回路を備えているため、従来のようにチップセレクトのために各チップの接続関係を異ならせる必要がない。そのため、バンプの配置パターンをチップ毎に変える必要がなく、各チップの製造工程の共通化はもちろんバンプの製造工程の共通化もはかることができる。また、従来のようにチップ特定用の多数の端子を設ける必要がないので、チップの積層数の増大にともなう端子数の大幅な増加を抑えることができる。
【００２４】
また、保持回路は電気的に書き換え可能な構造であるため、識別データを書き込んだ後に容易に識別データを変更することができる。例えば、各チップ間のチップセレクトのための手段としてバンプの代わりにヒューズを用い、ヒューズをレーザによって溶断することでチップ内の接続パターンを変えるような場合には、一旦ヒューズを切断した後は接続パターンの変更を行うことができないが、本実施形態では必要に応じてデータの書き換えを行うことが可能である。
【００２５】
さらに、電気的な書き込み（書き換え）を行うことから、各チップを積層した後に識別データを書き込むこともでき、例えば電源を投入する度に識別データを書き込むといったことも可能である。
【００２６】
次に、本実施形態に係る積層型半導体装置の製造方法の一例について、図４に示したフローチャートを参照して説明する。本例は、各チップの積層前に識別データを書き込む例である。
【００２７】
まず、所定の製造工程にしたがって、半導体能動素子や配線等の回路及びスループラグを半導体ウエハに形成し、さらにスループラグ上にパッドを形成する（Ｓ１１）。続いて、プレダイソートにより不良チップの検出を行い、不良セルの特定と不良セルの救済を行うリダンダンシーを実施する。リダンダンシーはレーザ溶断で行ってもよいし、電気的な切り換えによって行ってもよい。この工程において、保持回路への識別データの書き込みを行う。書き込み方法は、不揮発性メモリセルに対する通常の書き込み方法と同様である（Ｓ１２）。なお、不良セルの救済のためのリダンダンシー回路内にも、識別データを保持する保持回路と同一の構造、すなわち不揮発性メモリセルを用いれば、リダンダンシー及び識別データの書き込みに当たって、共通の書き込み方法を用いることができ、工程を簡略化するうえで有効となる。
【００２８】
続いて、先に形成したパッド上にバンプを形成する（Ｓ１３）。このバンプ形成工程は、Ｓ１２の工程の前に行ってもよい。さらに、ファイナルダイソート及びバーンインを行う（Ｓ１４）。
【００２９】
次に、ウエハの裏面から研削処理等を行ってウエハを薄くし、さらにダイシングによってウエハをチップに分離する（Ｓ１５）。その後、チップの選別を行い（Ｓ１６）、さらにチップの積層、組み立てを行う（Ｓ１７）。チップの積層の際には、書き込まれた識別データが互いに異なるチップを積層する。例えば、チップＣ１では（０，０）、チップＣ２では（０，１）、チップＣ３では（１，０）、チップＣ４では（１，１）というように、各チップの識別データが互いに異なるようにする。
【００３０】
なお、本例においては、保持回路への識別データの書き込みは各チップを積層する前であればよく、例えばファイナルダイソート工程の際に書き込み処理を行うようにしてもよい。すなわち、本実施形態の積層型半導体装置は、識別データを保持回路に電気的に書き込んで保持するため、所望の時点で識別データの書き込みを行うことが可能である。
【００３１】
次に、本実施形態に係る積層型半導体装置の動作例（電源投入後の動作例）について、図５に示したフローチャートを参照して説明する。
【００３２】
積層型半導体装置に電源が投入（パワーオン）されると（Ｓ２１）、各チップはパワーオンリセットされ（Ｓ２２）、一定期間の待機状態の後（Ｓ２３）、各チップのＲ／Ｂ（レディ／ビジー）信号端子がＢ（ビジー）状態にセットされる（Ｓ２４）。次に、不良アドレスデータを読み出してセットする初期設定データリード処理（Ｓ２５）、制御電圧値データを読み出してセットする初期設定データリード処理（Ｓ２６）、保持回路に保持されている識別データを読み出してセットする初期設定データリード処理（Ｓ２７）、さらにその他のデータを読み出してセットする初期設定データリード処理（Ｓ２８）を行う。Ｓ２７の処理は、図３で示した例では、保持回路１１に保持されている識別データをラッチ回路１２ａ及び１２ｂにラッチする処理に対応する。その後、Ｒ／Ｂ信号端子をＲ（レディ）状態、すなわち外部からのアクセスが可能なスタンバイ状態にセットする（Ｓ２９）。
【００３３】
以上のようにして初期設定を行った後、図３で示したように、端子１３ａ及び１３ｂに外部からチップアドレス信号ＣＡ０及びＣＡ１を入力することで、チップＣ１〜Ｃ４のなかから所望のチップを選択することができる。
【００３４】
次に、本実施形態に係る積層型半導体装置の製造方法の他の例について、図６に示したフローチャートを参照して説明する。
【００３５】
図６に示したフローチャートと図４に示したフローチャートを比較すればわかるように、本例では、Ｓ３２のステップで識別データの書き込み処理は行わず、チップＣ１〜Ｃ４を積層した後に、Ｓ３８のステップで保持回路に識別データの書き込み処理を行うようにしている。その他の基本的な処理（Ｓ３１、Ｓ３３〜Ｓ３７）については図４に示した例と同様である。
【００３６】
このように、本実施形態に係る積層型半導体装置では、各チップ内に自己の識別データを電気的に書き込んで保持する保持回路を備えているため、各チップを積層した後でも識別データを保持回路に書き込むことが可能である。以下、各チップ積層後に識別データを書き込む処理の具体例について説明する。
【００３７】
図７は上記処理を行うための識別情報設定回路の構成例を示したブロック図であり、図７に示すような回路が各チップＣ１〜Ｃ４内にそれぞれ同一構成で形成されている。また、以下に述べる各端子も各チップＣ１〜Ｃ４に同一構成で形成されており、各端子は共通に接続されている。
【００３８】
端子２１には入力制御回路２２が接続されており、例えば端子２１に外部から制御信号を入力することで、入力制御回路２２から発振回路２３に発振開始信号が送出される。入力制御回路２２には電圧発生回路２４も接続されており、電圧発生回路２４では入力制御回路２２からの信号を受けて所定の電圧を発生する。電圧発生回路２４の電圧はキャパシタ（チップ内の寄生容量を用いる）２５に徐々に充電され、キャパシタ２５の充電電圧は時間の経過とともにしだいに上昇する。キャパシタ２５の充電電圧は電圧検出回路２６によって検出され、充電電圧が所定値に到達したときに電圧検出回路２６から発振回路２３に発振終了信号が送出され、発振回路２３の発振が停止する。
【００３９】
発振回路２３にはカウンタ回路２７が接続されており、カウンタ回路２７では発振回路２３からの発振信号をクロック信号としてカウントを行う。すなわち、上述した発振開始信号が生じてから発振終了信号が生じるまでの時間がカウンタ回路２７によってカウントされることになる。キャパシタ２５の容量や発振回路２３の発振周期はチップ毎にばらつくため、カウンタ回路２７でのカウント値は通常各チップＣ１〜Ｃ４間で通常異なったものとなる。
【００４０】
カウンタ回路２８は、端子２９を介して外部から供給されるクロック信号によってカウント動作を行う。このクロック信号は、カウンタ回路２７でのカウント動作が終了した後、外部から各チップに入力するようにする。カウンタ回路２７及び２８のカウント値は一致検出回路３０に入力しており、一致検出回路３０からはカウンタ回路２７及び２８の両カウント値が一致したときに一致信号が出力される。先に述べたように、カウンタ回路２７でのカウント値は各チップＣ１〜Ｃ４間で異なっているため、一致検出回路３０から一致信号が出力されるタイミングも各チップＣ１〜Ｃ４間で異なったものとなる。
【００４１】
一致検出回路３０からの一致信号は、プルアップ抵抗３２が接続されたトランジスタ３１を介して端子３３に出力される。端子３３は各チップＣ１〜Ｃ４で共通に接続されているため、あるチップで生じた一致信号は他のチップにも供給されることになる。自己のチップ内で生じた一致信号（トランジスタ３１の出力信号）及び他のチップで生じた一致信号（端子３３を介して入力する一致信号）は、クロック信号として遅延回路３４を介してカウンタ回路（本例では２ビット構成）３５に入力する。したがって、カウンタ回路３５のカウント値は、各チップで一致信号が生じる毎にカウントアップされる。
【００４２】
一致検出回路３０からの一致信号はゲート回路３６にも入力しており、自己のチップで生じた一致信号によってゲート回路３６が導通状態となり、カウンタ回路３５のカウント値がゲート回路３６を介してラッチ回路３７にラッチされる。カウンタ回路３５の入力には遅延回路３４が接続されていることから、一致信号が生じる前のカウント値がラッチ回路３７にラッチされることになる。例えば、チップＣ１で最初に一致信号が生じた場合には、チップＣ１のカウンタ回路３５のカウント値は“００”であり、この値“００”がチップＣ１のラッチ回路３７にラッチされる。その次にチップＣ２で一致信号が生じた場合には、チップＣ２のカウンタ回路３５のカウント値は“０１”であり、この値“０１”がチップＣ２のラッチ回路３７にラッチされる。このようにして、各チップＣ１〜Ｃ４内のラッチ回路３７には、それぞれ異なったカウント値“００”“０１”“１０”及び“１１”がラッチされる。
【００４３】
各チップＣ１〜Ｃ４内のラッチ回路３７にラッチされた値は、各チップＣ１〜Ｃ４内の保持回路（図３の保持回路１１に対応）３８に書き込まれ、各チップＣ１〜Ｃ４内の保持回路３８には互いに異なった値、すなわち互いに異なった識別データが記憶されることになる。
【００４４】
図８は、図７に示した回路の動作の一例を示したフローチャートである。
【００４５】
電源投入（Ｓ４１）の後、端子２１に制御信号が入力されると、入力制御回路２２からの発振開始信号によって発振回路２３での発振動作が開始され（Ｓ４２）、発振信号をクロックとしてカウンタ２７でのカウント動作が開始される（Ｓ４３）。電圧検出回路２６から発振終了信号が出力され、全チップＣ１〜Ｃ４のカウント動作が終了すると（Ｓ４４）、各チップＣ１〜Ｃ４は一旦待機状態となる（Ｓ４５）。
【００４６】
その後、各チップに端子２９から共通の外部クロック信号を入力し、各チップのカウンタ回路２８で外部クロック信号をカウントする（Ｓ４６）。各チップでは、先に述べたように、一致検出回路３０での一致検出動作、ラッチ回路３７へのカウント値のラッチ動作等が行われる。
【００４７】
各チップＣ１〜Ｃ４におけるカウンタ２７のカウント値は寄生容量の充電時間のばらつき等により通常は互いに異なったものとなるが、２以上のチップでカウンタ２７のカウント値がたまたま等しくなっている場合もある。このような場合には、上記２以上のチップにおいて一致検出回路３０から同時に一致信号が生じるため、それらのチップのラッチ回路３７にラッチされるカウント値は互いに等しくなる。そこで、ラッチ回路３７にラッチされたカウント値が各チップ間で互いに異なっているか否かを判断する（Ｓ４７）。本例では、ラッチ回路３７自体にラッチされているカウント値を比較する代わりに、端子３３から出力される一致信号を外部装置でカウントするようにしている。２以上のチップでラッチ回路３７のカウント値が等しくなる場合には、それらのチップでは端子３３から同時に一致信号が生じているため、外部装置でのカウント値は３以下となる。したがって、外部装置でのカウント値が３以下の場合には、端子２１に制御信号を入力してカウンタ２７、２８及び３５のリセット等を行い、各チップのラッチ回路３７にラッチされるカウント値が互いに異なった値となるまで（外部装置でのカウント値が４となるまで）、繰り返し上述した処理と同様の処理を行う。
【００４８】
各チップのラッチ回路３７にラッチされたカウント値が各チップ間で互いに異なっている場合（外部装置でのカウント値が４の場合）には、各チップのラッチ回路３７にラッチされたカウント値が、各チップの保持回路３８に識別データとして書き込まれる（Ｓ４８）。
【００４９】
なお、各チップのラッチ回路３７或いはカウンタ２７のカウント値自体を比較して、２以上のチップでカウント値が互いに等しい場合に、上述したのと同様にしてＳ４２からの処理を繰り返すようにしてもよい。
【００５０】
以上のように、寄生容量への充電時間等、所定の動作に費やされる時間のチップ間でのばらつきを利用することにより、各チップを積層した後でも各保持回路に互いに異なった識別情報を書き込むことが可能となる。
【００５１】
図７及び図８で説明した例では、寄生容量への充電時間等のチップ間でのばらつきを利用して、各チップ内の保持回路に互いに異なる識別データを記憶するようにしたが、その他任意の動作に費やされる時間のチップ間でのばらつきが利用可能であり、例えばメモリセル（メモリセルアレイ内のメモリセル）への書き込み時間のチップ間でのばらつきを利用するようにしてもよい。
【００５２】
図９は、このような方法を利用して識別データを記憶する場合の動作を示したフローチャートである。なお、回路構成については図示しないが、図７のカウンタ２７への入力までの構成が異なるだけであり、カウンタ２７及びそれ以降の構成（参照番号２７〜３８の構成）については図７の例と同様である。
【００５３】
電源投入（Ｓ５１）及びパワーオンリセット（Ｓ５２）の後、各チップをテストモードにして（Ｓ５３）、メモリセルへの書き込み動作を開始し、書き込み開始と同時にカウンタ（図７のカウンタ２７に相当）の動作を開始する（Ｓ５４）。全チップＣ１〜Ｃ４の書き込みが終了してカウント動作が終了すると（Ｓ５５）、各チップＣ１〜Ｃ４は一旦待機状態となる（Ｓ５６）。その後の基本的な処理（Ｓ５７〜Ｓ５９）については図８に示した例と同様である。
【００５４】
このように、本例においても図８に示した例と同様、各チップ積層後に保持回路に識別データを書き込むことが可能である。なお、本例ではメモリセルへの書き込み時間のばらつきを利用したが、消去時間のばらつきを利用してもよく、さらに書き込み時間及び消去時間両者のばらつきを利用してもよい。
【００５５】
以上、本発明の実施形態を説明したが、本実施形態は以下のような変更を行うことも可能である。
【００５６】
上述した実施形態では保持回路を主回路内のメモリセルアレイとは別に設けたが、メモリセルアレイ内のメモリセルを保持回路のメモリセルとして代用してもよい。
【００５７】
また、上述した実施形態では、半導体集積回路チップとして不揮発性メモリチップを、保持回路として不揮発性メモリセルからなる回路を想定して説明を行ったが、これ以外のチップや保持回路を用いることも可能である。例えば、図６〜図９で説明したように、各チップ積層後に保持回路に識別データを書き込む場合には、半導体集積回路チップとしてＤＲＡＭ等の揮発性メモリチップを、保持回路としてＤＲＡＭ用の揮発性メモリセルからなる回路を用いるようにしてもよい。例えばＤＲＡＭチップでは、電源オフによってメモリセルアレイのデータが消失するため、保持回路に保持されていた識別データが電源オフ時に消失するものの、電源をオンしたときに新たに識別データを保持回路に記憶させるようにすれば問題はない。要するに、保持回路には電源投入前に予め識別データが記憶されていなくてもよく、電源投入の度に保持回路に識別データを記憶させるようにしてもよい。さらに、保持回路としては、電気的に書き換え可能な構造に何ら限定されるものではなく、電気的な書き込みが可能であれば、例えばアンチヒューズ素子などを用いたＰＲＯＭのように、一旦設定された自己の識別情報がその後書き換えられることなく保持され続けるものであってもよい。
【００５８】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
【００５９】
【発明の効果】
本発明によれば、各チップ内に自己の識別データを保持する回路を備えていることから、製造工程の共通化や端子数増加の防止等をはかることが可能となり、低コストの積層型半導体装置を得ることが可能となる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る積層型半導体装置の構成の一例を示した図。
【図２】本発明の実施形態に係る積層型半導体装置の構成の他の例を示した図。
【図３】本発明の実施形態に係り、半導体集積回路チップ内に設けられた回路の一例を示した図。
【図４】本発明の実施形態に係る積層型半導体装置の製造方法の一例を示したフローチャート。
【図５】本発明の実施形態に係る積層型半導体装置について電源投入後の動作例を示したフローチャート。
【図６】本発明の実施形態に係る積層型半導体装置の製造方法の他の例を示したフローチャート。
【図７】本発明の実施形態に係り、半導体集積回路チップ内に設けられた識別情報設定回路の構成例を示したブロック図。
【図８】本発明の実施形態に係り、識別情報の設定方法の一例を示したフローチャート。
【図９】本発明の実施形態に係り、識別情報の設定方法の他の例を示したフローチャート。
【図１０】従来技術に係る積層型半導体装置の構成例を示した図。
【符号の説明】
ＢＳ…ベース基板
Ｃ１〜Ｃ４…半導体集積回路チップ
ＢＴＭ、ＴＭ…端子
ＰＧ…スループラグ
ＢＰ…バンプ
ＣＡ０、ＣＡ１…チップアドレス
ＳＢＡ１〜ＳＢＡ４、ＳＢＢ１〜ＳＢＢ４…基板
ＷＲ…配線
１１…保持回路
１２ａ、１２ｂ…ラッチ回路
１３ａ、１３ｂ…端子
１４ａ、１４ｂ…エクスクルーシブノア回路
１５…ナンド回路
１６…主回路
１６ａ…メモリセルアレイ
１６ｂ…周辺回路
２１、２９、３３…端子
２２…入力制御回路
２３…発振回路
２４…電圧発生回路
２５…キャパシタ
２６…電圧検出回路
２７、２８、３５…カウンタ回路
３０…一致検出回路
３１…トランジスタ
３２…プルアップ抵抗
３４…遅延回路
３６…ゲート回路
３７…ラッチ回路
３８…保持回路

Claims (5)

  1. 複数の半導体集積回路チップが積層された積層型半導体装置であって、
    前記各半導体集積回路チップは、
    自己の識別情報が電気的に書き込まれて保持される保持回路と、
    各半導体集積回路チップが積層された状態で自己の保持回路に自己の識別情報を設定する識別情報設定回路と、
    自己の保持回路に自己の識別情報を設定するために用いる少なくとも一つの設定端子と、
    を備え、
    各半導体集積回路チップの前記少なくとも一つの設定端子は、他の半導体集積回路チップの対応する前記少なくとも一つの設定端子に接続され、
    前記識別情報設定回路は、所定の動作に費やされる時間の各半導体集積回路チップ間での相違に基づいて自己の保持回路に自己の識別情報を設定する
    ことを特徴とする積層型半導体装置。
  2. 前記各半導体集積回路チップ内の回路構成は互いに実質的に同一である
    ことを特徴とする請求項１に記載の積層型半導体装置。
  3. 前記各半導体集積回路チップはチップセレクトのための信号が入力される複数の端子を有し、各半導体集積回路チップの対応する前記複数の端子どうしは全て共通に接続されている
    ことを特徴とする請求項１に記載の積層型半導体装置。
  4. 前記保持回路は、保持される情報を電気的に書き換え可能な構造を有する
    ことを特徴とする請求項１に記載の積層型半導体装置。
  5. 前記保持回路は、不揮発性メモリセルを含む
    ことを特徴とする請求項１に記載の積層型半導体装置。
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