JPH07283375A

JPH07283375A - 半導体メモリ装置

Info

Publication number: JPH07283375A
Application number: JP6077388A
Authority: JP
Inventors: Kazuo Takasugi; 和夫高杉
Original assignee: Hitachi Maxell Ltd
Current assignee: Maxell Holdings Ltd
Priority date: 1994-04-15
Filing date: 1994-04-15
Publication date: 1995-10-27

Abstract

(57)【要約】【目的】メモリ層を多層に積層する半導体メモリ装置
で、層を選択するための制御線数及び制御端子数を少な
くして多層化が容易に実現できるようにする。【構成】積層された多数の半導体メモリ層１ａ，１
ｂ，…（図では、うち２枚のみを並べて示す）上に、メ
モリ本体（通常のデータ記憶部）７ａ，７ｂ，…のほか
に、特徴としてデコーダ部（層選択部）６ａ，６ｂ，…
を層毎に設ける。デコーダ部６ａ等は、各層固有の層識
別情報を記憶しており、層の１つを指定する層アドレス
信号Ｂが入力すると、信号Ｂに一致する層識別情報を有
するデコーダのみが動作制御信号Ｘを通過して線２０
１，２０２…の１つに出力し、該当するメモリ本体を選
択する。層識別情報と信号Ｂとは２進コードで構成され
ており、層数が百枚以上に増えてもそれを識別するコー
ドのビット数（従ってＢやＸの配線数や端子数）は少な
くて済む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体メモリ装置に係
り、特に、大容量化を図るために半導体メモリ層を多数
積層した構成の半導体メモリ装置に関する。

【０００２】

【従来の技術】従来、同一形状で同一構造を有する半導
体メモリチップ（半導体メモリ層）を積層して半導体メ
モリ装置の大容量化を図ることが、例えばメモリカード
などで応用されつつある。この種の半導体装置では、デ
ータ信号及びアドレス信号の端子配列は各層共同一であ
るから、積層した各半導体メモリチップの同一信号端子
を共通に接続すればよい。一方、チップ選択信号のよう
な制御信号は、各半導体メモリチップ毎に独立した配線
が必要である。従来のチップ（半導体メモリ層）の積層
数は高々４層程度であるため、これらの制御信号を半導
体メモリチップ毎に独立して配線することもさほど困難
ではなかった。

【０００３】ここで、上記従来の、積層数が比較的少な
い半導体メモリ装置の構成及び動作の概要を、図８〜図
１３により説明する。図８〜図９はＳＲＡＭ（スタティ
ックＲＡＭ）の動作の概要を示す図で、図８（ａ）はリ
ードサイクルのＣＥアクセスの例、図８（ｂ）はリード
サイクルのＯＥアクセスの例を示す。図９（ａ）はライ
トサイクルで、ＷＥの立ち上がりでライトを行なう例、
図９（ｂ）はライトサイクルで、ＣＥの立ち上がりでラ
イトを行なう例を示す。また、図１０〜図１２はＤＲＡ
Ｍ（ダイナミックＲＡＭ）の動作の概要を示す図で、図
１０はリードサイクルの例、図１１（ａ）はアーリライ
トを行なうライトサイクルの例、図１１（ｂ）はディレ
イドライトを行なうライトサイクルの例、図１２はリー
ドモディファイライトサイクルの例を示す。

【０００４】例えば、図８（ａ）のＳＲＡＭのリードサ
イクルのＣＥアクセスの例の場合、図に示す波形のＯＥ
（Output Enable）信号、ＷＥ（Write Enable）信号、
ＣＳ（Chip Select）信号等の制御信号が使用される。
（なお、図中、平行斜線は、立ち上げまたは立ち下げが
任意の時点でよいことを示す）。そしてＡｄｄｒｅｓｓ
信号により目的のアドレスを設定した後（図の６角枠状
の期間）、ＣＥ信号を図示のごとくに制御すれば、ＣＥ
信号の立ち下りから所定時間ｔＣＥＡの後にデータがＤ
ａｔａ上に読み出される。

【０００５】図８（ｂ）及び図９（ａ），図９（ｂ）に
示すその他の動作モードにおいても同様にしてデータＤ
ｏｕｔが読み出されまたデータＤｉｎが書き込まれる。
図８〜図９の場合、ＣＥ，ＯＥ，ＷＥ及びＣＳ信号が制
御信号である。従来、これらの制御信号は、原則として
その全部が各半導体メモリチップ毎に個々の配線を通じ
て個別に供給されるようになっており、またその一部が
共用される場合でも、少なくとも一つ以上の制御信号
（ＣＥ，ＣＳなど）については、個別に配線する必要が
あり、これによって、制御信号を半導体チップの１つに
選択的に印加して該当するチップを選択することができ
る。

【０００６】図１０〜図１２のＤＲＡＭの場合、ＲＡＳ
（Row Addrss Strobe），ＣＡＳ（Column Addrss Strob
e），及びＷＥが制御信号に相当し、同様にこれら制御
信号の少なくとも一つ以上が選択された半導体チップの
みに加えられる。

【０００７】図１３は、上記図８〜図１２で動作を説明
した複数枚の半導体メモリチップを有する従来の半導体
メモリ装置に共通するチップ選択回路の概略構成を示し
ている。同図で、７ａ（Ｍａ），７ｂ（Ｍｂ）はそれぞ
れ半導体メモリチップ（半導体メモリ層）で、相互に積
層されているが図では説明の都合で分けて示している。
２０は、デコーダ（層選択回路）で、半導体メモリ層７
ａ，７ｂの外部に設けてある。Ａは各チップ内の書き込
み読み取り位置をアドレスする通常のアドレス信号、Ｂ
はチップ選択信号（上位アドレス信号）、Ｘは上記ＣＥ
信号、ＯＥ信号などの制御信号（制御タイミング信号）
の代表例である。なお、簡単のため、図ではデータ線は
省いてある。図は２つのメモリチップ７ａ，７ｂが設け
られた場合で、デコーダ２０に入力された制御信号Ｘ
は、チップ選択信号Ｂにより線２０１または線２０２上
の信号として選択されて、チップ７ａまたは７ｂに対す
る制御信号となる。これにより選択されたメモリチップ
に対する書き込み読み取りが行なわれる。

【０００８】外部のデコーダ２０とメモリチップとの間
の制御線２０１，２０２は、各メモリチップ７ａ，７ｂ
毎に配線する必要があるので、メモリチップの積層枚数
が多くなるにつれて制御線２０１，２０２，…の本数も
増える。また、各メモリチップ層に対する制御線２０
１，２０２，…の入力端子の位置（チップの面上の位
置）は、相互にに接触しないよう面方向に少しずつずら
して並べて配置する必要がある。その他の各チップ毎に
配線される制御線についても同様である。

【０００９】

【発明が解決しようとする課題】ところで、近年、厚さ
が数μｍないし十数μｍ，例えば１０μｍのような極薄
の半導体メモリチップを作成することが可能となり、そ
れを数十層ないし百層以上積層することができるように
なった。しかし、この場合、上記従来技術のように、メ
モリチップ層の１つを選択するためのデコーダ（選択回
路）がメモリチップの外部にあり、各メモリチップ層毎
に独立にチップを選択するための制御信号線を配線する
技術では、そのような多層型の半導体メモリチップを実
現することはできないものである。すなわち、上記従来
技術では、デコーダと各半導体チップとの間に１層当り
少なくとも１本の制御信号線が必要であり、全体では少
なくともチップ層の枚数分の制御信号線を配線しなけれ
ばならず、またこれに伴って積層半導体チップに設ける
制御信号入力端子も制御信号線の本数分必要となる。１
層当りの制御信号線本数が２本，３本，…のものでは更
に全体の本数もその２倍，３倍となる。このため、上記
数十層ないし百層以上の多層型の積層半導体チップを構
成しようとすると、制御信号線の本数及び入力端子数も
数十ないし百以上となり、これら多数の信号線及び端子
を極めて小さい積層半導体チップに対して設けること
は、スペースがなく事実上不可能に近いものである。

【００１０】従って、本発明の目的は、上記従来技術の
問題点を克服し、メモリ層を多層化する際の制御信号線
の本数及び制御信号端子数の増加を抑えることにより、
多層積層構造の半導体メモリ層を容易に実現できる半導
体メモリ装置を提供することにある。

【００１１】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、基本的に、チップ層選択回路として機能
するデコーダを各半導体メモリ層（半導体メモリチッ
プ）上に設けることにより、所要制御信号線本数及び制
御端子数を少なくしたものである。即ち、上記従来技術
においてメモリ層の増加と共に制御信号線本数及び端子
数が増加するのはデコーダがメモリチップの外部にある
ことに原因がある点を考慮し、デコーダを各半導体メモ
リ層上に設けるようにすれば、制御線及び制御端子を各
半導体メモリ層に共通とすることが可能となり、これに
より制御線及び制御端子の数の増加を抑えることが可能
となることを見出したものである。具体的には、以下の
ように構成される。

【００１２】（１）同一構造のメモリ本体を有する半
導体メモリ層を多層に積層してなる半導体メモリ装置に
おいて、層アドレス信号及び前記メモリ本体の動作を制
御する制御信号を各半導体メモリ層に対し共通に入力す
る層アドレス信号入力部及び制御信号入力部と、各半導
体メモリ層に個別に設けられていてそれぞれ前記層アド
レス信号のデコーダを有する層選択部とを備え、各層選
択部は、この層選択部を有する半導体メモリ層が前記層
アドレス信号により指定されたときにのみ、前記制御信
号を当該半導体メモリ層のメモリ本体に入力するように
構成する。

【００１３】（２）前記各層選択部は、前記デコーダ
とゲート回路とを含み、前記デコーダは、各半導体メモ
リ層固有の層識別情報を予め記憶して置く層識別情報記
憶部と、前記入力された層アドレス信号と前記記憶され
た層識別情報とが一致したとき一致信号を出力する比較
手段とを含み、前記ゲート回路は、前記一致信号を受け
たときにのみ前記制御信号を前記メモリ本体に入力する
構成とされる。

【００１４】（３）前記半導体メモリ層を積層した積
層半導体メモリをカード基板上に搭載することができ
る。

【００１５】（４）前記半導体メモリ層を積層した積
層半導体メモリの外周部に、前記層アドレス信号入力部
及び各種の制御信号入力部が半導体メモリ層の積層方向
に延びるように設けられている。

【００１６】（５）前記層識別情報は２進符号で構成
され、この層識別情報を記憶する層識別情報記憶部は、
前記各半導体メモリ層の所定位置に半導体メモリ積層方
向に延びるように（つまり、各半導体メモリ層間で面方
向にずらさないで、すべて同一位置に）設けられてい
る。

【００１７】

【作用】上記構成に基づく作用を説明する。

【００１８】（１）本発明によれば、各半導体メモリ
層（半導体チップ）毎に、層アドレス信号により当該半
導体メモリ層を選択（識別）する層選択部（層デコー
ダ）を設けたことによって、各半導体メモリ層に対して
各種の制御信号線を共通に配線することができる。これ
により、層識別のための制御信号線の本数及び制御信号
入力端子数を実用的レベルまで減らし、多層積層構造の
メモリ層を有する極めて大容量の半導体メモリ装置を容
易に実現することができる。例えば、１層当り２Ｍバイ
トの記憶容量をもつメモリ層を１２８枚積層すること
で、２５６Ｍバイトの記憶容量をもつ半導体メモリ装置
が実現できる。

【００１９】（２）各層選択部は、デコーダとゲート
回路を持っている。このデコーダは、各半導体メモリ層
固有の層識別情報を予め記憶して置く層識別情報記憶部
と、前記入力された層アドレス信号及び前記記憶された
層識別情報を比較して、それらが一致したとき一致信号
を出力する比較手段とを持っている。当該半導体メモリ
層が入力層アドレス信号で指定した層であるとき、比較
手段は一致信号を出力してこれをゲート回路に供給す
る。このときゲート回路は導通して制御信号を通過させ
る。ゲート回路の出力すなわち層選択部の出力制御信号
は、メモリ本体（データ記憶部）に供給されて、所要の
動作制御を行なう。

【００２０】（３）上記のように構成された多層積層
構造（多層積層型）の半導体メモリ装置をカード基板上
に搭載し、いわゆるメモリカード装置として用いること
ができる。

【００２１】（４）上記のように構成された多層積層
型半導体メモリの外周部に、前記アドレス信号入力部及
び各種の制御信号入力部（入力端子）を、半導体メモリ
層の積層方向に延びるように設けることができる。上記
のように、上記従来技術では、各種の制御信号線及び制
御信号入力端子が各メモリ層毎に独立しているため、こ
れら信号線及び入力端子を面方向に少しずつずらして配
置しなければならなかった。これに対し、本発明では、
各種の制御信号線及び制御信号入力端子が各メモリ層に
共通しているので、ずらす必要はなくなり、全層に共通
に積層方向に延びるように設けることができる。これに
より、配線や端子を設けるためのスペースも少なくて済
む。

【００２２】（５）各層のデコーダの一部として設け
られる前記層識別情報記憶部には、各層固有の層識別情
報をディジタル情報（２進数値）で予め記憶しておく。
例えば１２８層（２⁷層）からなる多層メモリ層の場
合、層識別情報は７桁（７ビット）あればよく、このビ
ット列を記憶するための層識別情報記憶部の領域は、各
層毎にずらす必要はなく、各メモリ層の同一端縁位置に
重ねて設けることができる。また、これに伴って、入力
層アドレス信号もディジタル２進数とされ、１２８層な
ら同様に７ビットの２進数値が用いられるので、並列制
御信号を用いるなら、制御信号線は７本で済むことにな
る。

【００２３】（６）上記２進数値による層識別情報を
予め記憶する方法として、つぎの方法が考えられた。

【００２４】第１ステップ各々の単層メモリ層の１桁
目ビット位置に交互に「０」と「１」を記録する。

【００２５】第２ステップ第１ステップの交互のメモ
リ層を２枚ずつ組み合わせて貼り合わせた後、各々の組
み合わせに対して、その２桁目ビット位置で組み合わせ
層全体の厚みに亘って、交互に「０」と「１」を記録す
る。

【００２６】第３ステップ第２ステップの交互の組み
合わせを２組ずつ更に組み合わせて貼り合わせた後、各
々の更なる組み合わせに対して、その３桁目ビット位置
で更なる組み合わせ層全体の厚みに亘って、交互に
「０」と「１」を記録する。

【００２７】以下、同様な方法を繰り返し、各層毎にユ
ニークな２進コード番号の記録された多層メモリを得
る。

【００２８】

【実施例】以下に、本発明の実施例を図面により説明す
る。

【００２９】図１は、本発明の１実施例の積層半導体メ
モリ装置のブロック図である。

【００３０】図１において、１ａ，１ｂ，…１ｎは、そ
れぞれ半導体メモリ層で、各層１ａ，１ｂ，…１ｎは、
データが記憶されるメモリ本体７ａ，７ｂ，…７ｎ（デ
ータ記憶部、即ち図１３に示す従来例の半導体メモリチ
ップ７ａ，７ｂ…に相当する）と、本実施例の特徴とで
あるデコーダ部（層選択部）６ａ，６ｂ，…６ｎとを備
えている。各デコーダ部６ａ，６ｂ，…６ｎは、層デコ
ーダ２ａ，２ｂ，…２ｎと、チップイネーブル（ＣＥ）
用アンド回路（ゲート回路）３ａ，３ｂ，…３ｎと、ラ
イトイネーブル（ＷＥ）用アンド回路（ゲート回路）４
ａ，４ｂ，…４ｎと、アウトプットイネーブル（ＯＥ）
用アンド回路（ゲート回路）５ａ，５ｂ，…５ｎとを有
している。各層は（その記憶内容は別として）いずれも
同一形状同一構造であるので、以後の説明では、特に各
層を区別して説明する場合を除き、例えば「半導体メモ
リ層１」，「層デコーダ２」のように表現する。

【００３１】前記層デコーダ２に対して層アドレス信号
線（ＬＡ）８が、ＣＥ用アンド回路３に対してチップイ
ネーブル制御信号線９が、ＷＥ用アンド回路４に対して
ライトイネーブル制御信号線１０が、ＯＥ用アンド回路
５に対してアウトプットイネーブル制御信号線１１が、
いずれも各層に共通に配線されている。各層デコーダ２
の出力はアンド回路３，４及び５の他方の入力に接続さ
れている。アンド回路３，４及び５の出力は、メモリ本
体７のＣＥ入力、ＷＥ入力、及びＯＥ入力に接続されて
いる。

【００３２】また、各半導体メモリチップ７に対して、
アドレス線１２とデータ線１３とが共通に配線されてい
る。これらの層１（１ａ，１ｂ，…１ｎ）は例えば数十
層または百層以上に積層されて、データの大容量化を図
っている。なお、説明の都合上、図では層１ａ，１ｂ，
…１ｎは、分けて並べて描かれている。

【００３３】図２は、図１の要部を取り出して示したも
ので、図１に対応する部分には同一符号を付してある。
なお、Ｂは層選択信号（チップセレクト信号）で図１の
層アドレス信号（ＬＡ）と同じであり、Ｘは図１におけ
るＣＥ，ＯＥ等の制御信号の１つを代表的に示したもの
である。

【００３４】図３は、図１におけるｉ番目及びｊ番目の
半導体メモリ層１について、層デコーダ２（２ｉと２
ｊ）の内部構成を示したものである。図３で、２３（２
３ｉ及び２３ｊ）は、各半導体メモリ層固有の層識別情
報をディジタル２進数値により予め記憶してある層識別
情報記憶部、２４（２４ｉ及び２４ｊ）は、この記憶さ
れた層識別情報を、層アドレス信号線８から入力される
層アドレス情報ＬＡ（同様にデジタル２進数値からな
る）と比較し、両者が一致したとき出力線２５（２５ｉ
及び２５ｊ）に一致信号を出力する比較器（一致検出論
理回路）である。この出力線２５は、図１のゲート回路
３，４及び５に接続されている。層識別情報記憶部２３
は、一種の書き換えできない（消去できない）ＲＯＭと
いえるものであり、ここに、記憶されるデジタル層識別
情報は、予め記憶された後書き換えられることはない。
このデジタル層識別情報として、一般に２のｍ乗枚のメ
モリ層をユニークに識別するためにはｍビット（ｍ桁）
の２進数を用いればよく、例えば層数が１２８枚なら７
ビットの２進数を用いればよい。また、これに合わせ
て、線８から入力される層アドレス情報ＬＡも７ビット
あればよいから、これが並列に入力されるためには７本
の（７ビット幅の）層アドレス線８があれば足りる。な
お、層識別情報記憶部２３２への識別情報記憶方法につ
いては後述する。

【００３５】次に、図１ないし図３に示した実施例の動
作を説明する。

【００３６】各メモリ本体１ａ，１ｂ，…１ｎ内のメモ
リ点にアクセスするための通常のアドレス信号線１２と
データ線１３は、全ての層のメモリ本体１に共通に接続
されており、例えばデータ書き込み時には、アドレス信
号線１２を通じてアドレスＡが、またデータ線１３を通
じて書き込みデータが、すべての層のメモリ本体７ａ，
７ｂ，…７ｎに等しく印加される。一方、制御信号Ｃ
Ｅ，ＷＥ，ＯＥも制御線９，１０，１１を通じて全ての
層のデコーダ部（層選択部）６ａ，６ｂ，…６ｎ内のゲ
ート回路３ａ〜５ａ，３ｂ〜５ｂ，…３ｎ〜５ｎに等し
く印加される。

【００３７】今、このとき信号線８を通じて入力する層
アドレス信号ＬＡが１番目のメモリ層１ａを指定してい
るものとすると、１番目の層デコーダ２ａ（比較器２
４）は一致信号を出力するので、ゲート回路３ａ，４
ａ，５ａがいずれもオンとなる。一方、２番目以降の層
デコーダ２ｂ，…２ｎからは一致信号が得られないの
で、ゲート回路３ｂ〜５ｂ，…３ｎ〜５ｎはいずれもオ
フ状態である。よって、ＣＥ，ＷＥ，ＯＥの各制御信号
は１番目のデコーダ部（層選択部）６ａのみを通過し、
１番目の層のメモリ本体１ａに供給されるので、１番目
のメモリ本体１ａに対してのみ、データの書き込みまた
は読み取りが行なわれる。同様にして、層アドレス信号
が他の層を指定しているときには、この指定された層の
層デコーダ２のみから一致信号が出力してその層のゲー
ト回路がオンとなるので、その層のメモリ本体のみにデ
ータの書き込みまたは読み取りが行なわれる。

【００３８】図２と図１３を対比すれば明らかなよう
に、従来技術（図１３）では、デコーダ２０がメモリチ
ップ（メモリ層）７ａ，７ｂ…の外部にあるため、少な
くともメモリチップの層数分の制御線２０１，２０２…
の本数及び制御入力端子が必要であるのに対し、本実施
例（図２）によれば、デコーダ部（層選択部）６ａ，６
ｂ，…が各層に個々に集積されているので、積層メモリ
層全体に入力する制御線Ｘ及び層アドレス線Ｂを合わせ
た本数は、層数が増加してもあまり多くはならない。例
えば層数が１２８枚でも、２進数による層アドレス情報
は７ビットでよく、７本の層アドレス線及び入力端子を
設けるだけでよい。

【００３９】図４ならびに図５は、前記半導体メモリ層
の積層の仕方の一例を説明するための図である。図４に
示すように珪素（Ｓｉ）のウェハ２６上に二酸化珪素
（ＳｉＯ₂）の保護膜２１を形成し、さらにその上にｐ
層、ｎ層を含むアクティブ層２２を形成する。この積層
体の形成方法は従来から周知の技術であり、ウェハ２６
を担体としてその上に保護膜２１ならびにアクティブ層
２２が順次所定の厚さに形成される。しかる後、機械的
方法または化学的エッチング法などにより担体のウェハ
２６を除去すれば、保護膜２１とアクティブ層２２とか
らなる厚さが３μｍ〜５０μｍ程度の極薄の半導体メモ
リ層１が得られる。例えば化学的エッチングの場合、こ
の積層体を水酸化カリウム（ＫＯＨ）の４０重量％水溶
液に７０℃で１０〜２０時間浸漬することにより、前記
ウェハ２６を溶解除去する。

【００４０】この極薄の半導体メモリ層１は、図５に示
すように、基板１６上に１ａ〜１ｎのように多層（ｎ
層）に積層され、半導体メモリ層１の積層の外周部には
前記制御信号線８〜１１、アドレス線１２ならびにデー
タ線１３（図１参照）を有する配線部２７が半導体メモ
リチップ７の積層方向に延びるように設けられ、これら
によって１つの多層化された半導体メモリ装置１４が構
成される。例えば１層の厚さを１０μｍとした場合、１
２８枚積層した場合でも全層厚は１．３ｍｍ以下であ
る。

【００４１】図６は、上記のようにして得られた極薄の
単層半導体メモリ層から多層積層構造の半導体メモリを
製造する方法の説明図で、特に、各半導体メモリ層を積
層しながら前記各層に固有の層識別情報を記録する方法
を説明するための図である。

【００４２】図６において、まず、初期状態Ｓ０（ステ
ップ０）では、Ｌ０，Ｌ１，Ｌ２，…，の如く、それぞ
れ単層のメモリチップ（メモリ層）がある。準備される
メモリ層の総数は、２のｍ乗枚とする。図はｍ＝３の場
合を示す。ここで、これらのメモリ層の層コード領域
（層識別情報記憶部）の１ビット目（１桁目）に、ステ
ップＳ０で示すように交互に２進数値１，０，１，０，
……，を記録する。次に、最初の貼り合わせの工程ステ
ップ１（Ｓ１）では、上記数値０を記録した奇数番目の
メモリ層と、数値１を記録した偶数番目のメモリ層とを
２枚ずつ組み合わせて貼り合わせる。次にこれら組み合
わせに対して上記コード（層識別情報記憶部）の２ビッ
ト目（２桁目）の位置に２進数値１，０，１，０，…
…，を交互に記録する。このとき、記録は全層（ステッ
プＳ１では２枚）を貫通するように行なわれる。次の貼
り合わせ工程ステップ２（Ｓ２）では、上記２ビット目
に数値１を記録したメモリ層と、数値０を記録したメモ
リ層とを組み合わせて貼り合わせる。以下同様に、３ビ
ット目の位置に２進数値０，１，を交互に記録する。こ
のとき、記録は同様に全層（ステップＳ２では４枚）を
貫通するように行なわれる。そして、ステップ３（Ｓ
３）の貼り合わせ工程を実行する。上記工程を実行する
と、例えばＳ３の後には各層に３ビットのそれぞれ異な
る（ユニークな）コード（１から８までの２進数）が記
録された８層構造のメモリ装置ができる。なお、重ね合
わせ枚数が更に多くなれば、以上の工程ステップを繰り
返して行けばよい。また、上記工程において、０，１，
層の順序は任意でよい。つまり、層の重ね合わせの際、
いずれの層を上にしても、完成した積層全体では必ずユ
ニークな番号が付くので、問題ない。どの番号のものが
何層目に入っていても、正確にアクセスできるというこ
とである。また、前述のように、上記層コードは記録後
書き換えることはない。容量は数ビット（前記のように
層の枚数２のｍ乗で決まり、通常３〜４ビット、最大で
も７〜８）でよい。使用するメモリ層を考慮して、貼り
合わせ層全体を貫通して記録できる方式であれば、任意
の記録形式でよい。例えば「０」を記録するときは何も
せず、「１」を記録するときだけ層全体を貫通して電流
を流す方式などがある。

【００４３】図７は、このようにして多層化した半導体
メモリ装置１４を搭載したメモリカード１５の概略構成
図で、カード基板１６上に多層化した半導体メモリ装置
１４と、メモリ制御ロジック部１７と、電源部１８と、
入出力端子部１９などが搭載、接続されている。メモリ
制御ロジック部１７は、図１におけるデコーダ部６と同
様のもので、各層毎に設けてある。但し、ここでは、一
層につき例えば６つのメモリ装置１４を設けているの
で、メモリ制御ロジック部１７は、入力されるアドレス
信号に応じて制御信号を６つのメモリ装置１４の１つに
振り分ける機能を持たせている。なお電源部１８を用い
ない形式のカードもある。

【００４４】なお、図１〜図３の実施例ではＳＲＡＭに
適用した場合を示しているが、これに限らず本発明は、
ＤＲＡＭなど色々な形式の半導体メモリ装置に適用でき
ることはいうまでもない。

【００４５】

【発明の効果】以上詳しく説明したように、本発明によ
れば、多層化される各半導体メモリ層毎に、層アドレス
信号をデコードして指定された半導体メモリ層を選択す
る層選択部を設けたことによって、各種の制御信号線を
各半導体メモリ層に対し共通に配線することが可能にな
ったので、半導体メモリ層の積層枚数が多い場合でも層
識別のための制御信号線の本数及び制御信号入力端子数
の増加を抑えてこれらを少ない数で済ませることがで
き、もって極めて大容量の半導体メモリ装置を容易に実
現することができるという効果が得られる。

【図面の簡単な説明】

【図１】本発明の１実施例の積層半導体メモリ装置のブ
ロック図である。

【図２】図１の要部を示すブロック図である。

【図３】図１における層デコーダの内部構成を示す図で
ある。

【図４】半導体メモリ装置の製造法を説明するための図
である。

【図５】本発明の実施例の半導体メモリ装置の構成を示
す図である。

【図６】本発明の実施例の半導体メモリ層の多層化工程
を示す図である。

【図７】本発明の実施例の積層半導体メモリ装置を搭載
したメモリカードの概略構成図である。

【図８】従来方式におけるスタティックＲＡＭのリード
サイクルを示す図である。

【図９】従来方式におけるスタティックＲＡＭのライト
サイクルを示す図である。

【図１０】従来方式におけるダイナミックＲＡＭのリー
ドサイクルを示す図である。

【図１１】従来方式におけるダイナミックＲＡＭのライ
トサイクルを示す図である。

【図１２】従来方式におけるダイナミックＲＡＭのリー
ドモディファイライトサイクルを示す図である。

【図１３】従来方式におけるチップ選択機能ブロック図
である。

【符号の説明】

１ａ，１ｂ，１ｎ半導体メモリ層２ａ，２ｂ，２ｎ層デコーダ３ａ，３ｂ，３ｎカードイネーブル（ＣＥ）用アンド
回路４ａ，４ｂ，４ｎライトイネーブル（ＷＥ）用アンド
回路５ａ，５ｂ，５ｎアウトプットイネーブル（ＯＥ）用
アンド回路６ａ，６ｂ，６ｎデコーダ部（層選択部）７ａ，７ｂ，７ｎメモリ本体８層アドレス信号線９チップイネーブル制御信号線１０ライトイネーブル制御信号線１１アウトプットイネーブル制御信号線１２アドレス線１３データ線１４半導体メモリ装置１５メモリカード１６カード基板１７メモリ制御ロジック部２３ｉ，２３ｊ層識別情報記憶部２４ｉ，２４ｊ比較部２７配線部ＬＡ層識別信号（層アドレス信号）

Claims

【特許請求の範囲】

【請求項１】同一構造のメモリ本体を有する半導体メ
モリ層を多層に積層してなる半導体メモリ装置におい
て、層アドレス信号及び前記メモリ本体の動作を制御す
る制御信号を各半導体メモリ層に対し共通に入力する層
アドレス信号入力部及び制御信号入力部と、各半導体メ
モリ層に個別に設けられていてそれぞれ前記層アドレス
信号のデコーダを有する層選択部とを備え、各層選択部
は、この層選択部を有する半導体メモリ層が前記層アド
レス信号により指定されたときにのみ、前記制御信号を
当該半導体メモリ層のメモリ本体に入力するように構成
したことを特徴とする半導体メモリ装置。
【請求項２】前記各層選択部は、前記デコーダとゲー
ト回路とを含み、前記デコーダは、各半導体メモリ層固
有の層識別情報を予め記憶して置く層識別情報記憶部
と、前記入力された層アドレス信号と前記記憶された層
識別情報とが一致したとき一致信号を出力する比較手段
とを含み、前記ゲート回路は、前記一致信号を受けたと
きにのみ前記制御信号を前記メモリ本体に入力する構成
とされたことを特徴とする請求項１記載の半導体メモリ
装置。
【請求項３】前記半導体メモリ層を積層した積層半導
体メモリがカード基板上に搭載されていることを特徴と
する請求項１記載の半導体メモリ装置。
【請求項４】前記半導体メモリ層を積層した積層半導
体メモリの外周部に、前記層アドレス信号入力部及び各
種の制御信号入力部が半導体メモリ層の積層方向に延び
るように設けられていることを特徴とする請求項１また
は２記載の半導体メモリ装置。
【請求項５】前記層識別情報は２進符号で構成され、
この層識別情報を記憶する層識別情報記憶部は、前記各
半導体メモリ層の所定位置に半導体メモリ積層方向に延
びるように設けられていることを特徴とする請求項２な
いし４のいずれか１記載の半導体メモリ装置。