WO2004093089A1 - ダイナミック型半導体記憶装置 - Google Patents

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WO2004093089A1
WO2004093089A1 PCT/JP2004/005275 JP2004005275W WO2004093089A1 WO 2004093089 A1 WO2004093089 A1 WO 2004093089A1 JP 2004005275 W JP2004005275 W JP 2004005275W WO 2004093089 A1 WO2004093089 A1 WO 2004093089A1
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refresh cycle
signal
refresh
division ratio
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PCT/JP2004/005275
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Toshio Sunaga
Kohji Hosokawa
Hisatada Miyatake
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International Business Machines Corporation
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    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection

Definitions

  • the present invention relates to a dynamic semiconductor memory device, and more particularly, to a DRAM (Dynamic Random Access Memory) requiring refresh.
  • DRAM Dynamic Random Access Memory
  • SRAM Static Random Access Memory
  • CMOS complementary metal oxide semiconductor
  • the DRAM specification generally specifies a data retention time such as 64 ms.
  • the memory controller must refresh each memory cell at a cycle within the specified data retention time.
  • the manufacturing abilities of DRAMs perform tests (hereinafter referred to as “retention tests”) with sufficient data retention time to satisfy this standard, and ship products that pass.
  • the data retention time is short enough to pass this retention test, and the total number of memory cells that do not have it is not so large.
  • most of the memory cells with short data retention time are related to some kind of defect, so they are replaced with redundant memory cells and are not actually used. Therefore, the number of memory cells with a short data retention time actually used is very small compared to the number of memory cells in the entire DRAM.
  • a graph of the data retention time distribution shows that approximately 99% of the memory cells have a data retention time of more than 1 second, and a very small number of memory cells are distributed in the lower tail of the data retention time.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 4-34979 discloses an invention in which an optimum refresh cycle is set for each word line.
  • Patent Document 2 Japanese Patent Application Laid-Open No. 5-1096278 discloses an invention in which an optimum refresh cycle is set for each sub-array.
  • Patent Document 3 Japanese Patent Application Laid-Open No.
  • Hei 5-2666667 discloses an invention in which an optimum refresh cycle is set for each memory cell array.
  • a sufficient effect cannot be obtained when memory cells with a short data retention time are dispersed in all arrays.
  • An object of the present invention is to provide a dynamic semiconductor memory device with reduced refresh current.
  • a dynamic semiconductor memory device includes a memory cell array including a plurality of memory cells.
  • the cell array is divided into blocks.
  • the dynamic semiconductor memory device further includes a block decoder, a refresh cycle control circuit, and a row decoder.
  • the block decoder decodes the address signal and generates a block selection signal.
  • the refresh cycle control circuit sets a refresh cycle for the block by dividing the block select signal by a preset division ratio.
  • the row decoder selects a block in response to the block selection signal.
  • the block selection signal is divided by a preset division ratio. If the division ratio is 1, the block selection signal is not divided, and the corresponding block is selected at a normal cycle.
  • the division ratio is 1/2
  • the block selection signal is divided by 1/2, so the corresponding block is selected in the normal 1Z2 cycle. Therefore, the refresh cycle of this block is normal 12 and the refresh current is reduced.
  • the division ratio is not particularly limited to 12, and any ratio such as 14 or 18 can be adopted.
  • the refresh current can be reduced only by adding the refresh cycle control circuit, so that the dynamic semiconductor memory device according to the present invention can be realized with a simple circuit configuration.
  • Another dynamic semiconductor memory device includes a memory cell array including a plurality of memory cells. Multiple memory cell arrays It is divided into first-level blocks. Each of the first layer blocks is further divided into a plurality of second layer blocks.
  • the dynamic semiconductor memory device further includes refresh cycle setting means.
  • the refresh cycle setting means sets a first refresh cycle for the first hierarchical block and sets a second refresh cycle for the second hierarchical block.
  • the memory cell array is hierarchically block-structured, and the refresh cycle is set in a block unit in a layered manner. Therefore, the refresh cycle can be set finely. As a result, the refresh current of the entire memory cell array is further reduced.
  • FIG. 1 shows an overall configuration of a DRAM according to a first embodiment of the present invention.
  • FIG. 2 shows a configuration of a peripheral circuit including a row decoder and a refresh cycle control circuit in FIG.
  • FIG. 3 shows the configuration of the block refresh cycle control circuit in FIG.
  • FIG. 4 shows the configuration of the fuse circuit in FIG.
  • FIG. 5 shows the timing of the burst refresh operation of the DRAM shown in FIGS.
  • FIG. 6 shows an overall configuration of a DRAM according to the second embodiment of the present invention.
  • FIG. 7 shows the configuration of one sub-array in FIG. 6 and its peripheral circuits.
  • FIG. 8 shows a configuration of the refresh cycle control circuit, row decoder, virtual code line decoder and code line driver in FIG.
  • FIG. 9 shows the operation timing when all the fuse circuits are not disconnected in the refresh cycle control circuit shown in FIG.
  • FIG. 10 shows an operation timing when the fuse circuits FCO and FC3 are cut off in the rewash cycle control circuit shown in FIG.
  • FIG. 11 shows a configuration of a refresh cycle control circuit, a row decoder, a virtual word line decoder, and a common line driver in a DRAM according to the third embodiment of the present invention.
  • FIG. 12 shows an operation timing when the fuse circuits FC0 and FC3 are disconnected in the refresh cycle control circuit shown in FIG.
  • FIG. 13 shows a configuration of a refresh cycle control circuit, a speech decoder, a virtual memory decoder and a single driver in a DRAM according to a fourth embodiment of the present invention.
  • E> RAM according to the first embodiment of the present invention has 32
  • the memory cell array MA includes an M-bit memory cell array MA, a row decoder RD, and a refresh cycle control circuit RCCC.
  • the memory cell array MA is divided into four sub arrays SUB1 to SUB4.
  • WL, 8 K ( 8 ⁇ 210) bit line pairs BL arranged in columns, It has 8K sense amplifiers SA corresponding to the bit line pairs BL.
  • Each of the subarrays SUB1 to 31184 is further divided into four regions # 1 to # 4. Each of regions # 1 to # 4 includes 256 word lines WL.
  • the 8 K sense amplifiers SA are arranged by 4 K between the areas # 1 and # 2 and between the areas # 3 and # 4.
  • the entire memory cell array MA is further divided into 128 blocks BK. Each block BK includes 32 word lines WL.
  • the row decoder RD is also divided into 128 block row decoders BRD.
  • Each block row decoder BR is also divided into 128 block row decoders BRD.
  • this DRAM selects one of the 32 lead lines WL in the corresponding block BK.
  • the refresh cycle control circuit RCCC sets refresh periods T1 to T128 suitable for the 128 blocks BK, respectively.
  • this DRAM further includes an address receiver ADR, a row address counter RAC, a selector SEL, and a predecoder PD.
  • An EC 1 and a P DEC 2 and a block decoder BDEC are provided.
  • the feature of this embodiment is that a refresh cycle control circuit RCCC is provided, and the other configuration is the same as the conventional one.
  • the address receiver ADR receives the input external address signal EAD and supplies it to the selector SEL.
  • the row address counter RAC internally generates an internal row address signal IAD and supplies it to the selector SEL. Since one of the 4K word lines WL in the entire memory cell array MA must be specified, the external address signal EAD and the internal row address signal IAD are both 12 bits. .
  • the selector SEL outputs the external address signal EAD or the address signal from the address receiver ADR. Selects the internal row address signal IAD from the address counter RAC.
  • the refresh enable signal RE goes low (logic low) during normal access and goes high (logic high) during refresh. When the refresh enable signal RE is at L level, the selector SEL selects the external address signal EAD.
  • the selector SEL selects the internal address signal IAD.
  • the selector SEL gives the lower 2 bits (first and second bits) of the selected row address signal to the predecoder PDEC1, and gives the next lower 3 bits (third to fifth bits) to the predecoder PDEC2. And the upper 7 bits (6th to 12th bits) to the block decoder BDEC.
  • the refresh cycle control circuit RCCC sets the refresh cycle for the block BK by dividing the block selection signal BSI by a predetermined division ratio. Specifically, when the refresh enable signal RE is at the L level, the refresh cycle control circuit RCCC directly supplies the 128-bit block selection signal BSI to the row decoder RD. At this time, in other words, the refresh cycle control circuit RC CC divides the block selection signal BSI by a division ratio of 1. On the other hand, when the refresh enable signal RE is at the H level, the refresh cycle control circuit RCCC The 128-bit block selection signal BSI is divided by a preset dividing ratio (for example, 1 2 or 1/4) and supplied to the row decoder RD. The refresh cycle control circuit RCCC is divided into 128 block refresh cycle control circuits BRCCC corresponding to the 128-bit block selection signal BSI.
  • each of the block refresh cycle / re-control circuits BRCCC When the refresh enable signal RE is at the L level, each of the block refresh cycle / re-control circuits BRCCC directly supplies the corresponding 1-bit block selection signal BSI to the corresponding block row decoder BRD.
  • each of the block refresh cycle control circuits BRCCC divides the corresponding 1-bit block selection signal BSI by a preset division ratio, and outputs the divided signal to the corresponding block row decoder BRD. give.
  • the block selection signal input to the refresh cycle control circuit R CCC is called “input block selection signal BSI”, and the block selection signal output from the refresh cycle control circuit RCCC is referred to as “output block selection signal BSO”.
  • input block selection signal BSI the block selection signal input to the refresh cycle control circuit R CCC
  • output block selection signal BSO the block selection signal output from the refresh cycle control circuit RCCC
  • the mouth decoder RD selects one of the 128 blocks BK in response to the 128-bit output block selection signal B SO, and further selects the selected block BK in response to the predecode signals PD 1 and PD2.
  • One of the 32 word lines WL is selected and activated.
  • one of the 128 block row decoders BRD is selected and activated in response to the 128-bit output block selection signal BSO.
  • the activated block row decoder BRD selects 4 of the 32 word lines WL in the corresponding block BK in response to the 8-bit predecode signal PD2, and further selects 4 bits.
  • One of the four lead lines WL is selected in response to the pre-decode signal PD1 of the memory cell.
  • FIG. 3 shows a configuration of a block recycle cycle control circuit BRCCC corresponding to one block row decoder BRD.
  • block refresh cycle control circuit BRCCC includes a fuse circuit for setting a desired frequency division ratio and a frequency division for dividing block select signal BSI at a frequency division ratio set in fuse circuit FC. FD is provided.
  • the entire refresh cycle control circuit RCCC has 128 block refresh cycle control circuits BRCCC shown in FIG.
  • fuse circuit FC includes pull-up resistors RA and RB, and fuses FA and FB made of polysilicon or the like. If fuses F A and FB are not blown, fuse signals F AI and FBI are both set to L level by fuses FA and FB, respectively. When only the fuse F A is blown, only the fuse signal F A I is set to the H level by the pull-up resistor R A. When both fuses FA and FB are blown, fuse signals FAI and FBI are both set to H level by pull-up resistors RA and RB, respectively.
  • the fuse circuit FC is composed of bull-up resistors RA and RB and fuses FA and FB made of polysilicon and the like, and is formed on the row decoder RD because it does not include a MOS transistor or the like. Therefore, an increase in the chip area due to the addition of the fuse circuit FC can be suppressed.
  • the frequency divider FD includes a transfer gate TG, a latch circuit, a counter CTR, and an AND gate.
  • the refresh enable signal RE is at the H level
  • the latch circuit LC includes the interconnectors IV1 and IV2 connected to each other.
  • the transfer gate TG supplies the input block select signal BSI to the latch circuit LC.
  • the latch circuit LC latches the input block selection signal BSI and applies the inverted counter input signal CIN to the counter CTR.
  • the counter CTR counts up in response to the counter input signal CIN, and outputs 2-bit counter output signals FAO and FBO.
  • the counter output signal F AO is LSB (Least Significant Bit) and the counter output signal FAB is MSB (Most Significant Bit).
  • the counter CTR is activated when the refresh enable signal RE is at the H level, and deactivated when the refresh enable signal RE is at the L level.
  • the counter CTR is also deactivated when both the fuse signals FAI and FBI are at L level.
  • both the counter output signals F AO and F B O are fixed at the H level.
  • the activated counter CTR is counted up in response to the falling edge of the counter input signal CIN.
  • the counter CTR fixes the MSB counter output signal FAO at H level and functions as a 1-bit counter.
  • the counter CTR functions as a 2-bit counter.
  • the data retention time is measured for each block BK during the retention test, and both fuses FA and FB are disconnected for the block BK that passed the 256 ms retention test.
  • the 256ms retention test failed, but the 128ms retention test failed.
  • cut off only fuse FA For other blocks, that is, blocks that failed both retention tests, do not cut off both fuses FA and FB.
  • the refresh enable signal RE goes low. Therefore, the selector SEL measures the external row address signal EAD. Also, for all 128 blocks BK, the counter CTR fixes both the counter output signals F AO and FBO to the H level, so that AND gate AND outputs the input block selection signal BSI as it is. Block select signal BS0 to the block row decoder BRD. Therefore, the refresh cycle control circuit RCCC gives the 128-bit input block selection signal BSI as it is to the row decoder RD as the 128-bit output block selection signal BSO. Therefore, this DRAM operates in the same manner as a conventional DRAM having no refresh cycle control circuit RCC.
  • the refresh enable signal RE goes to H level. Therefore, the selector SEL selects the internal row address signal IAD.
  • the refresh cycle control circuit RCCC performs different functions according to the cutting status of the fuses F A and FB.
  • Block refresh cycle control circuit BRCC corresponding to this noted block BK
  • the AND gate gives the input block selection signal BSI as it is to the block row decoder BRD as the output block selection signal BSO1. Since the input block selection signal BSI goes to the H level every 0.5 ms, Similarly, the output block select signal BSO1 goes to the H level every 0.5 ms.
  • the block row decoder BRD sequentially turns 32 word lines WL in 15.6 ⁇ s steps during this 0.5 ms.
  • the input block select signal BSI goes to the L level while the input block select signal BSI, is at the L level.
  • the input block selection signal BSI goes to the H level by 0.5 ms at a time. Since each block takes 0.5 ms, 127 blocks 63.5ms (
  • the input block selection signal BSI and the output selection signal BSO1 become H level again 64 ms after the first refresh starts, and the refresh is restarted. You.
  • the counter CTR outputs the MSB counter output signal F AO Fixed to H level and functions as a 1-bit counter.
  • the transfer gate TG is turned on in response to the H-level refresh enable signal RE, the latch circuit LC outputs the counter input signal CIN obtained by inverting the input / output selection signal BSI to the counter CTR. give. Since the counter CTR is incremented in response to the falling edges F1 to F5 of the counter input signal CIN, the counter output signal FAO of the LSB repeatedly changes to L or H level accordingly.
  • the AND gate AND fixes the output block selection signal B SO 2 to L level. That is, while the counter output signal F AO is at the L level, the H level input block select signal BSI is thinned out and does not appear in the output block select signal B SO 2. Therefore, the period of the output block selection signal BSO2 is 128 ms, which is twice the period of the input block selection signal BSI.
  • the counter CTR functions as a 2-bit counter.
  • the MSB power output signal FAO repeatedly changes to L or H level according to the rising edge of the LSB counter output signal FBO. While the power counter output signal F AO or FBO is at L level, the AND gate AND fixes the output block selection signal B SO 3 to L level. That is, while the counter output signal FAO or FAB is at L level, the H level input block selection signal BSI is thinned out and does not appear in the output block selection signal B SO3. Therefore, the cycle of the output block selection signal B SO3 is determined by the input block selection signal BSI. 256 ms, four times the cycle.
  • the counter CTR is counted up in response to the falling edge F1 to F5 of the counter input signal CIN, but the first falling edge of the counter input signal CIN after the refresh enable signal RE becomes H level. Reset is performed in response to F0, and both the counter output signals F AO and FBO go to H level. Therefore, the first refresh after entering the refresh mode is always performed for safety, regardless of whether the fuse FA or FB is blown.
  • a retention test is performed for each block BK, a 256 ms refresh cycle is set for the block BK that has passed the 256 ms retention test, and a block that has passed the 128 ms retention test is set for the block BK.
  • a refresh cycle of 128 ms is set for BK, and a refresh cycle of 64 ms is set for the other blocks BK. Therefore, the refresh current is reduced to 1/4 in the block BK with a refresh cycle of 256ms, and the refresh current is reduced to 1/2 in the block BK with a refresh cycle of 128ms.
  • the refresh cycle suitable for each of the 128 blocks BK can be set, the refresh cycle can be set more finely than before. Moreover, the above effect can be obtained only by adding a simple refresh cycle control circuit RCCC to the conventional DRAM.
  • the number of blocks is 128 and the refresh cycle is twice and four times 64 ms, but these are not particularly limited.
  • the refresh cycle is 8 times and the counter C If TR is set to 4 bits, the refresh cycle becomes 16 times, and the refresh cycle selection can be increased.
  • the refresh current Ir is generally given by the following equation (1).
  • I r I b XF 2 / Nb + I b 2 XF 4 / / Nb + I b / 4 X (Nb
  • Ib is the basic refresh current when the refresh cycle is 64 ms
  • Fn is the number of blocks that fail the nX'64 ms retention test
  • Nb is the total number of blocks.
  • I r I b X 1 2 / l 28+ I b / 2 X 26 / l 28 + I b / 4 X (1 28- 1 2-26) / 1 28
  • the refresh current Ir in this case is close to one third of the case where the refresh cycle is uniformly set to 64 ms.
  • the DRAM according to the second embodiment of the present invention includes two memory cell arrays MA.
  • Each memory cell array MA has 32M memory cells (not shown) arranged in rows and columns, 16K read lines WL arranged in rows, and 2K bits arranged in columns. Line pair BL and.
  • Each memory cell array MA has a memory capacity of 32 Mbits.
  • the entire DRAM has a memory capacity of 64 Mbits.
  • Each memory cell array MA is divided into 64 sub-arrays SUB. Each subarray S The UB has a memory capacity of 512K bits.
  • each subarray SUB includes 512K memory cells (not shown), 256 word lines WL, and 2K bit line pairs B. Each of the 2 K bit line pairs BL is connected to 2 K sense amplifiers SA.
  • the peripheral circuits of the mouth system include a recycle cycle control circuit RCCC, two row decoders RD, two virtual word line decoders and a word line driver (hereinafter simply referred to as “word line driver”). And a control circuit CC.
  • the refresh cycle control circuit R CCC is provided at the center of the upper and lower sub arrays S UB. Details will be described later. Row decoders RD are provided on both sides of the refresh cycle control circuit RCCC. The upper decoder RD selects the lead WL in the upper sub-array S UB in response to the predecode signal. The lower row decoder RD selects the gate line WL in the lower subarray SUB in response to the predecode signal. The predecode signal is provided from the predecoder.
  • This predecoder is not specifically shown in the present embodiment, but is basically the same as the predecoders PDEC1 and PDEC2 of the first embodiment shown in FIG. That is, the predecoder decodes the row address signal to generate a predecode signal.
  • the address signal an external row address signal input from outside during normal access is used, and an internally generated internal address signal is used during refresh.
  • the lead wire dryer VWD WLD is provided further outside the row decoder RD.
  • the upper line driver VWDWLD is the upper line decoder Drives the word line WL selected by RD.
  • the lower word line driver VWDWLD drives the word line WL selected by the lower row decoder RD. In one operation, two sub-arrays SUB are activated at the same time, and 4K memory cells are simultaneously refreshed.
  • FIG. 8 shows the details of the refresh cycle control circuit RCCC, row decoder RD and load driver VWDWLD.
  • the feature of this embodiment is that a refresh cycle control circuit RCCC is provided, and the other configuration is the same as that of the conventional one.
  • row decoder RD selects subarray SUB, that is, 256 word lines WL in response to predecode signal ZL0.
  • the row decoder RD further selects 32 read lines WL from the selected 256 word lines WL in response to the 8-bit predecode signals ZL1 to ZL8.
  • the subarray SUB is divided into eight blocks BK1 to BK8. Each of the blocks BK1 to BK8 includes these 32 connection lines WL.
  • the word decoder RD further selects eight word lines WL from the selected 32 word lines WL in response to the 4-bit predecode signals ZL9 to ZL12.
  • the row decoder RD includes eight AND circuits AND21 to AND28 forming an AND tree.
  • the AND circuit AND 28 selects the corresponding eight word lines WL when all of the predecode signals ZLO, Z8 and 212 are at the H level.
  • the word line driver VWDWLD turns on or off the power supplied to each word line WL in response to the three bits of the row address signal, thereby selecting from among the eight read lines WL selected by the row decoder RD. One ⁇ Drive the lead line WL.
  • the refresh cycle control circuit RCCC sets a refresh cycle of 64 ms or 128 ms for 256 subarrays and sets a refresh cycle of 64 ms or 256 ms for 512 blocks.
  • the refresh cycle control circuit RCCC receives a 9-bit predecode signal ZL I0 to ZLI8 from a predecoder (not shown) and supplies a 9-bit predecode signal ZL0 to ZL8 to the row decoder RD. .
  • the predecode signal is particularly referred to as “input predecode signal”.
  • the refresh cycle control circuit RCCC includes nine block refresh cycle control circuits BRCCC0 to BRCCC8 provided corresponding to the 9-bit predecode signals ZL0 to ZL8.
  • Each block refresh cycle control circuit BRCCC i includes a fuse circuit FC i and a frequency divider FD i. Therefore, the entire refresh cycle control circuit RCCC includes nine fuse circuits FC0 to FC8 and nine frequency dividers FDO to FD8 provided corresponding thereto.
  • Each fuse circuit FCi includes one pull-up resistor (not shown) and one fuse (not shown). That is, each fuse circuit FCi includes only one of the fuse circuits FC shown in FIG. Each fuse circuit FCi outputs a low-level fuse signal FIi when the internal fuse is not blown, and outputs a high-level fuse signal FIi when the internal fuse is blown.
  • Fuse circuit F CO is 1 or Set the dividing ratio of 1 to 2.
  • the fuse circuits FC1 to FC8 set the division ratio of 1 or 1 to 4.
  • Each frequency divider FDi includes a transfer gate Ti, a latch circuit LCi, a counter CTRi, and an AND (logical product) gate ANDi. These configurations and functions are the same as those of the frequency divider FD shown in FIG. 3, except for the counter CTR i.
  • the frequency divider F DO divides the input predecode signal ZL I0 by the frequency division ratio set in the fuse circuit FC.
  • the frequency dividers FD1 to FD8 divide the input predecode signals ZLI1 to ZLI8 by the frequency division ratios set in the fuse circuits FC1 to FC8, respectively.
  • the counter CTRO is activated when the refresh enable signal RE is activated to the H level and the fuse signal FI0 is at the H level, and the V fresh enable signal RE or the fuse signal FI0 is at the activated level. Is deactivated when The activated counter CTRO functions as a 1-bit counter, and counts up in response to the falling edge of the counter input signal C in, and the 1-bit counter output signal C out 0
  • the activated counter CTRi functions as a 2-bit counter, and is counted up in response to the falling edge of the counter input signal Cin to generate a 2-bit counter output signal Cout1i, CoutOi. Is output.
  • the counter output signal C out 1 i is the MSB and the counter output signal C out 0 i is the LSB.
  • the counter output signals C out 1 i and Cout O i repeatedly change from “00” to “01” to “10” to “11”.
  • the AND gate ANDO divides the input predecode signal ZL Ii by a division ratio of 1 to 4.
  • the deactivated counter CTRi fixes both the counter output signals Cout1i and CoutOi to the H level. Therefore, in this case, the AND gate AND i outputs the input predecode signal ZLI i as it is as the predecoded signal ZL i. In other words, the AND gate AND i divides the input predecode signal ZLI i by a division ratio of 1.
  • the fuse circuits FC0 to FC8 are arranged on the A / D array forming the input / output decoder RD.
  • the frequency dividers FD0 to FD8 are arranged in the control circuit CC in FIG. If such a distribution is adopted, an increase in the chip area due to the addition of the refresh cycle control circuit RCCC can be suppressed.
  • the refresh enable signal RE goes to L level /, and all the counters CTR0 to CTR8 are deactivated.
  • the counter CT RO fixes the counter output signal C out 00 to H level.
  • the counters CTR1 to CTR8 fix the counter output signals C
  • Cout.t01 to Cout18, Cout08 to the H level, respectively. Therefore, the refresh cycle control circuit RCCC uses the input predecode signal Z
  • LI0 to ZLI8 are directly supplied to the decoder RD as predecode signals ZL0 to ZL8. Therefore, this DRAM operates in the same manner as a conventional DRAM having no refresh cycle control circuit RCCC.
  • the burst refresh selects 256 read lines WL in order and refreshes all memory cells in the sub-array SUB.
  • the refresh enable signal RE has a cycle of 64 ms and remains at the H level during the selection of the 256 lead lines WL.
  • All memory cells in lock BK i are refreshed. Since all of the predecode signals ZL1 to ZL8 become H level at a period of 64 ms, all the memory cells in the subarray SUB are refreshed at a period of 64 ms as usual.
  • the block refresh cycle control circuits BRCCC1, BRCCC2, BRCCC4 to BRCCC8 receive the input predecode signals ZLI1, ZLI2, ZLI4 to ZLI8 as they are. Row decoder as 1, ZL2, ZL4 to ZL8
  • the block refresh cycle control circuit BRCCC0 divides the input predecode signal ZLI0 by the division ratio 1 to 2
  • the block refresh cycle control circuit BRCCC3 divides the input predecode signal ZLI3 by the division ratio. Divide by 1Z 4. Therefore, the cycle of predecode signals ZL1, ZL2, ZL4 to ZL8 remains 64 ms, but the cycle of predecode signal ZL0 is 128 ms, The cycle becomes 256ms.
  • the sub-array SUB Since the cycle of the predecode signal ZL0 is 128 ms, the sub-array SUB has a cycle of 128 ms and is not selected. Therefore, even if the predecoded signals ZL1, ZL2 and ZL4 to ZL8 become H level while the predecoded signal ZL0 is L level, the blocks BK1, BK2, BK4 to BK8 are not selected. As a result, the blocks BK1, BK2, BK4 to BK8 are refreshed at a cycle of 128 ms of the predecode signal ZL0, and the block BK3 is re-freshed at a cycle of 256ms of the predecode signal ZL3.
  • the shortest data retention time is 12
  • the refresh cycle of the sub-array SUB can be set to 128 ms which is twice the normal cycle by cutting the fuse circuit F C0. Further, for a block having a minimum data retention time of 256 ms or more in the sub-array SUB, the refresh cycle of the block can be set to 256 times, which is four times the normal value, by cutting the corresponding fuse circuit. Therefore, the power consumption required for refresh can be reduced in a subarray or block in which the refresh cycle is set longer than usual.
  • Sub Array SU In the conventional method, even if one of the eight blocks BK1 to BK8 has a minimum data retention time of 128 to 256 ms, even if the minimum data retention time of other blocks is 256 ms or more, , Sub Array SU The entire refresh cycle of B must be set to 128ms. However, in the present embodiment, since the refresh cycle can be set hierarchically in the order of the subarray and the block, only the refresh cycle of the block having the shortest data retention time of 128 to 256 ms is set to 128 ms, and other blocks are set. Refresh cycle can be set to 256 ms. As a result, the power consumption required for refresh in other blocks can be reduced as compared with the conventional case. Moreover, the effect described above can be obtained only by adding the refresh cycle control circuit RCCC to the conventional DRAM.
  • the repulsive current Ir is generally given by the following equation (3).
  • I r I b XF 2 / Nb 1 + I b / 2 XF 4 / N 2 + 1 b / 4 X (Nb 2-F4-F 2 XNb 2 / Nb 2) / N b 2... (3)
  • Nbn is the total number of blocks applied when performing a retention test with a refresh cycle of nX6 4ms.
  • the refresh current Ir in this case is It is obtained by the following equation (4).
  • I r I bX 10/64 + I b / 2X 100/512 + I b / 4X (512-100-10X512 / 64) / 512
  • the refresh current in this case is based on the assumption that the refresh cycle is uniformly set to 64 ms. Less than half. However, this is the worst case where the 10 blocks that fail the 128 ms retention test and the 100 blocks that fail the 256 ms retention test do not overlap at all. If the block failed in the 256 ms retention test, 80 blocks out of the 100 blocks failed in the 128 ms retention test.If the block was already included in the 0 block, the block failed in the 256 ms retention test. What actually happens is only 20 blocks. Therefore, the refresh current Ir in this case is obtained by the following equation (5).
  • the refresh current I is nearly one-third that of a refresh cycle of 64 ms.
  • the third embodiment realizes the same functions as the second embodiment, but differs in the circuit configuration.
  • the input predecode signal ZLI0 is always supplied as it is to the row decoder RD as the predecode signal ZL0.
  • the fuse signal FI0 output from the fuse circuit FC0 is applied to all eight power counters CTR1 to CTR8.
  • the counters CTR1 to CTR8 enable the LSB counter output signals Cout01 to Cout08.
  • the counters CTR1 to CTR8 enable the MSB counter output signals Coutll to Coutl8.
  • the fuse circuit FC0 is disconnected. Further, for example, when the shortest data retention time of the block BK8 is 256 ms or more, the fuse circuit FC8 is also cut.
  • the counter output signals Cout 01 to Cout O8 of all counters CTR1 to CTR8 are enabled in response to the H-level fuse signal FI0, and respond to the H-level fuse signal FI8. Then, the counter output signal C out 18 of the counter CTR 8 is enabled. Therefore, only the counter CTR8 functions as a 2-bit counter, and the other counters CTR1 to CTR7 function as 1-bit counters.
  • frequency divider FD 8 divides input predecode signal ZL I 8 by division ratio 1/4, and other frequency dividers FD 1 to FD 7 input predecode signals ZL I 1 to ZL Divide I 7 by the division ratio 1Z2.
  • the predecode signals ZL1 to ZL7 go high at a cycle of 128 ms, and the predecode signal ZL8 goes high at a cycle of 256 ms. Therefore, blocks BK1 to BK7 are refreshed at twice the normal cycle, and block BK8 is refreshed at four times the normal cycle.
  • the block configuration of the fourth embodiment is different from that of the third embodiment.
  • 32 lead wires WL in each block are concentrated at one location, whereas in the third embodiment, every eight wires are distributed at four locations.
  • the row decoder RD is configured by an AND tree including four AND gates AND41 to AND44.
  • the row decoder RD selects 256 read lines WL in response to the predecode signal ZL0.
  • the row decoder RD further selects the selected 256 32 word lines WL are selected from the word lines WL in response to the predecode signals ZL1 to ZL8.
  • the row decoder RD further selects eight read lines WL from the selected 32 read lines WL in response to the predecode signals # 9 to # 12. For example, when the predecode signal ZL8 becomes H level, each of the AND gates AND41 to AND44 selects the corresponding eight read lines WL.
  • the 32 word lines WL selected at this time constitute the block BK8.
  • the third embodiment is preferable when the memory cells having a short data retention time are concentrated at one location, but the fourth embodiment is preferable when the memory cells are dispersed. .
  • the refresh cycle control circuit RCCC of the present embodiment is the same as that of the third embodiment, but may be the same as that of the second embodiment.
  • the refresh cycle of 128 ms is set in 64 blocks (sub-arrays), and the refresh cycle of 256 ms is set in 512 blocks.
  • the number, type of refresh cycle, number of blocks, and the like are all examples, and are not particularly limited. For example, if the number of bits of the counter is increased to 3 bits or 4 bits, the type of refresh cycle can be increased to 512 ms or 1024 ms.
  • each 2-bit counter can be enabled, and as a result, three types of refresh periods of 64 ms, 128 ms and 256 ms can be selected for each block of 32 word lines.
  • the embodiment of the present invention has been described above, but the above-described embodiment is merely an example for embodying the present invention. Therefore, the present invention is not limited to the above-described embodiment, and can be implemented by appropriately modifying the above-described embodiment without departing from the spirit thereof.

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Abstract

リフレッシュ周期をきめ細かく設定することによりリフレッシュ電流を効果的に低減することの可能なＤＲＡＭを簡単な回路構成で実現する。　メモリセルアレイは６４個のサブアレイに分割され、各サブアレイはさらに８個のブロックに分割される。リフレッシュサイクル制御回路ＲＣＣＣは、１又は１／２の分周比を設定するヒューズ回路ＦＣ０と、その設定された分周比でプリデコード信号ＺＬＩ０を分周する分周器ＦＤ０と、１又は１／４の分周比を設定するヒューズ回路ＦＣ１～ＦＣ８と、その設定された分周比でプリデコード信号ＺＬＩ１～ＺＬＩ８を分周する分周器ＦＤ１～ＦＤ８とを備える。リフレッシュサイクル制御回路ＲＣＣＣは、６４個のサブアレイ用に６４又は１２８ｍｓのリフレッシュ周期を、５１２個のブロック用に６４又は２５６ｍｓのリフレッシュ周期を設定することができる。

Description

明細書
ダイナミック型半導体記憶装置 技術分野
本幾明は、 ダイナミック型半導体記憶装置に関し、 さらに詳しくは、 リフレッシュの必要な DRAM (Dynamic Random Access Memory) に関 する。
背景技術
携帯電話、 携帯情報端末 （PDA； Personal Digital Assistant) な ど、 電池で駆動され.る機器では、 そこで使用される半導体装置の低消費 電力化が最も重要な課題である。 従来、 半導体メモリとしては SRAM (Static Random Access Memory) が広く使用されてきた。 S R AMのメ モリセノレは 6つの CMO S (Complementary Metal Oxide Semiconducto r) トランジスタからなり、 わずかな消費電流でデータを保持できるから である。 しかし、 SRAMのメモリセルは DRAMのメモリセルよりも
20倍以上大きい。 また、 近年必要なメモリ容量は増大してきており、 現在の 0. 2〜0. 13 //m程度の配線技術で 32Mビットや 64Mビ ットなどの SRAMを製造すると、 チップサイズが大きくなりすぎる。 このように SRAMは DRAMよりも面積効率が悪いが、 この面積効率 の悪さは微細化によってさらに悪化する。 このため、 SRAMを DRA
Mで置き換えた製品が出始めている。
し力、し、 DRAMはリフレッシュを必要とするため、 データを保持し た状態でのスタンパイ電流は SRAMよりもかなり大きい。 低消費電力 の SRAMを省スペースの DRAMで置き換えるためには、 リブレツシ ュ電流をできる限り小さくする必要がある。
このような課題を解決することを目的として、 現在、 大容量の DRA Mと小容量の S R AMとを組み合わせたマルチチップパッケージが提供 されている。 S RAMは D RAMのパックアップ用で、 D RAMのデー タのうち保持の必要なデータのみが S RAMに格納される。 し力し、 こ の製品でも十分な低消費電力化は得られていない。
D RAMの規格では一般に、 6 4 m sなどのデータ保持時間が規定さ れている。 メモリコントローラは規定されたデ一タ保持時間以内の周期 で各メモリセルをリフレッシュしなければならない。 D RAMの製造メ 一力はこの規格を満足するようにいくらカ余裕を持ったデータ保持時間 でテスト （以下 「リテンションテスト」 という） を行い、 合格品を出荷 している。 このリテンションテストに合格するぎりぎりの短いデータ保 持時間し力、持たないメモリセルの総数はそれほど多くない。 しかもデー タ保持時間の短いメモリセル ほとんどは何らかの欠陥と関係している ため、 冗長メモリセノレと置き換えられ、 実際には使用されない。 したが つて、 実際に使用されるデータ保持時間の短いメモリセルの数は D R A M全体のメモリセルの数と比べれば非常に少ない。
実際にデータ保持時間の実力値を計測してみると、 どのメーカの D R AMでも大多数は 8 5 °Cでも軽く秒のオーダを超えるほどに長い。 リテ ンシヨンテストでは 6 4 m sに余裕を持たせ、 た.とえば 1 0 0 m sを基 準値としているが、 この基準値を超えられないメモリセルは数十ビット 程度し力存在しない。 データ保持時間の分布をグラフにすると、 およそ 9 9 %のメモリセルは 1秒を超えるデータ保持時間を持ち、 ごく少数の メモリセルがデータ保持時間の短い裾野に分布している。
従来の D R AMでは、 規格に従い 6 4 m sなど一律の周期で全メモリ セルをリフレッシュしている。 すなわち、 全メモリセルの中で最短のデ ータ保持時間をリフレッシュ周期として採用している。 上述したデータ 保持時間の実力分布を考慮すると、 これは大多数のメモリセルを必要以 上に頻繁にリフレッシュしていることを意味し、 かなりの電力を無駄に 消費している。 したがって理想的には、 各メモリセルのデータ保持時間 の実力に応じた周期でリフレッシュを行えば、 数十ビットのメモリセル のみを最短の 6 4 m sでリフレッシュし、 その他の大多数のメモリセル をそれよりもはるかに長い周期でリフレッシュすればよく、 膨大な消費 電力を節約することができる。 しかし、 メモリセルごとに実力値に応じ ュ周期を設定することは膨大かつ複雑な回路を必要とし、 現実的には不可能である。
このような課題を解決することを目的として、 メモリセルをグループ に分け、 グループごとに最適なリフレッシュ周期を設定するようにした 発明が提案されている。 たとえば特許文献 1 (日本の特開平 4— 3 4 7 9 4号公報） には、 ワード線ごとに最適なリフレッシュ周期を設定する ようにした発明が開示されている。 しかしこの発明では、 多数あるヮー ド線にそれぞれ異なるリフレッシュ周期を設定するため、 膨大かつ複雑 な回路が必要となる。 また、 特許文献 2 (日本の特開平 5— 1 0 9 2 6 8号公報） には、 サブアレイごとに最適なリフレッシュ周期を設定する ようにした発明が開示されている。 また、 特許文献 3 (日本の特開平 5 — 2 6 6 6 5 7号公報） には、 メモリセルアレイごとに最適なリフレツ シュ周期を設定するようにした発明が開示されている。 しかしこれらの 明では、 アレイ数が少ないため、 データ保持時間の実力値が短いメモ リセルが全ァレイに分散して存在している場合には十分な効果を得るこ とができない。 ，
本発明の目的は、 リフレッシュ電流を低減したダイナミック型半導体 記憶装置を提供することである。
本発明のもう 1つの目的は、 リフレッシュ周期をきめ細かく設定する ことの可能なダイナミック型半導体記憶装置を提供することである。 本発明のさらにもう 1つ目的は、 上記目的を簡単な回路構成で実現し たダイナミック型半導体記憶装置を提供することである。 発明の開示
本発明によるダイナミック型半導体記憶装置は、 複数のメモリセルを 含むメモリセルアレイを備える。 メ于リセルアレイは複数のプロックに 分割される。 ダイナミック型半導体記憶装置はさらに、 ブロックデコー ダと、 リフレッシュサイクル制御回路と、 ロウデコーダとを備える。 ブ 口ックデコーダは、 口ゥァドレス信号をデコードしてプロック選択信号 を発生する。 リフレッシ サイクル制御回路は、 プロック選択信号を予 め設定された分周比で分周してプロック用にリフレツシュ周期を設定す る。 ロウデコーダは、 プロック選択信号に応答してブロックを選択する。 このダイナミック型半導体記憶装置では、 ブロック選択信号が予め設 定された分周比で分周される。 分周比が 1の場合、 ブロック選択信号は 分周されないので、 対応するブロックは通常の周期で選択される。 たと えば分周比が 1 / 2の場合、 プロック選択信号は 1 / 2で分周されるの で、 対応するプロックは通常の 1 Z 2の周期で選択される。 .したがって、 このブロックのリフレッシュ周期は通常の 1 2となり、 リフレッシュ 電流が低減される。 ここで、 分周比は特に 1 2に限定されることなく、 1 4、 1 8など、 任意の比を採用することができる。 しかも、 リブ レッシュサイクル制御回路を追加するだけでリフレッシュ電流が低減さ れるので、 本発明によるダイナミック型半導体記憶装置は簡単な回路構 成で実現することができる。
本発明によるもう 1つのダイナミック型半導体記憶装置は、 複数のメ モリセルを含むメモリセルァレイを備える。 メモリセルァレイは複数の 第 1階層ブロックに分割される。 第 1階層ブロックの各々はさらに複数 の第 2階層プロックに分割される。 ダイナミック型半導体記憶装置はさ らに、 リフレッシュ周期設定手段を備える。 リフレッシュ周期設定手段 は、 第 1階層ブロック用に第 1のリフレッシュ周期を設定し、 第 2階層 プロック用に第 2のリフレッシュ周 を設定する。
このダイナミック型半導体記憶装置では、 メモリセルアレイが階層的 にプロック化され、 リフレッシュ周期はブロック単位で!^層的に設定さ れる。 したがって、 リフレッシュ周期をきめ細かく設定することができ る。 その結果、 メモリセルアレイ全体のリフレッシュ電流はさらに低減 される。 図面の簡単な説明
図 1は、 本発明の第 1の実施の形態による D RAMの全体構成を示す。 図 2は、 図 1中のロウデコーダ及ぴリフレッシュサイクルサイクル制 御回路を含む周辺回路の構成を示す。
図 3は、 図 2中のブロックリフレッシュサイクル制御回路の構成を示 す。
図 4は、 図 3中のヒューズ回路の構成を示す。
図 5は、 図 1〜図 4に示した D RAMのパーストリフレッシュ動作の タイミングを示す。
図 6は、 本発明の第 2の実施の形態による D RAMの全体構成を示す。 図 7は、 図 6中の 1個のサブァレイ及ぴその周辺回路の構成を示す。 図 8は、 図 7中のリフレッシュサイクル制御回路、 ロウデコーダ、 仮 想ヮード線デコーダ及ぴヮード線ドライバの構成を示す。 図 9は、 図 8に示したリフレッシュサイクル制御回路において全ヒュ ーズ回路が切断されていない場合の動作のタイミングを示す。
図 10は、 図 8に示したリブレッシュサイクル制御回路においてヒュ ーズ回路 F CO及ぴ FC 3が切断された場合の動作のタイミングを示す。 図 11は、 本努明の第 3の実施の形態による DRAMにおけるリフレ ッシュサイクル制御回路、 ロウデコーダ、 仮想ワード線デコーダ及びヮ 一ド線ドライバの構成を示す。
図 12は、 図 11に示したリフレッシュサイクル制御回路においてヒ ユーズ回路 F C 0及び F C 3が切断された場合の動作のタイミングを示 す。
図 13は、 本発明の第 4の実施の形態による DRAMにおけるリフレ ッシュサイクノレ制御回路、 口ゥデコーダ、 仮想ヮード線デコーダ及ぴヮ 一ド線ドライバの構成を示す。 発明を実施するための最良の形態
以下、 図面を参照し、 本発明の実施の形態を詳しく説明する。 図中同 —又は相当部分には同一符号を付してその説明を援用する。
[第 1の実施の形態]
図 1を参照して、 本発明の第 1の実施の形態による E> RAMは、 32
Mビットのメモリセルアレイ MAと、 ロウデコーダ RDと、 リフレツシ ュサイクル制御回路 R CCCとを備える。 メモリセルァレイ M Aは 4個 のサプアレイ SUB 1〜SUB4に分割される。 サブアレイ SUB 1〜 SUB 4の各々は、 行及ぴ列に配置された 8 M (=8X 220) 個のメ モリセル （図示せず） と、 行に配置された 1K (=210) 個のワード 線 WLと、 列に配置された 8 K (=8X210) 個のビット線対 BLと、 ビット線対 BLに対応して設けられた 8 K個のセシスアンプ S Aとを備 える。
サブアレイ SUB 1〜31184の各々はさらに4っの領域# 1〜#4 に分割される。 領域 # 1〜#4の各々は 256個のワード線 WLを含む。 8 K個のセンスアンプ S Aは領域 # 1及び # 2の間と領域 # 3及ぴ #4 の間とに 4 K個ずつ配置される。 メモリセルァレイ MA全体はさらに 1 28個のプロック BKに分割される。 各ブロック BKは 32個のワード 線 WLを含む。
128個のブロック BKに対応し、 ロウデコーダ RDも 128個のブ ロックロウデコーダ BRDに分割される。 各ブロックロウデコーダ BR
Dは対応するブロック BK内の 32個のヮード線 WLの中から 1個を選 択する。 リフレッシュサイクル制御回路 RCCCは、 128個のプロッ ク BKに適したリフレッシュ周期 T1〜T128をそれぞれ設定する。 図 2を参照して、 この DRAMはさらに、 アドレスレシーバ ADRと、 ロウアドレスカウンタ RACと、 セレクタ SELと、 プリデコーダ PD
EC 1及ぴ P DEC 2と、 ブロックデコーダ BDECとを備える。 本実 施の形態の特徴はリフレツシュサイクル制御回路 R CCCを設けた点で あり、 それ以外の構成は従来と同じある。
ァドレスレシーバ ADRは、 入力された外部ロウァドレス信号 EAD を受信し、 セレクタ SELに与える。 ロウアドレスカウンタ RACは、 内部ロウァドレス信号 I ADを内部的に発生し、 セレクタ SELに与え る。 メモリセルアレイ MA全体にある 4 Kのワード線 WLの中から 1個 のヮ一ド線 WLを特定しなければならないので、 外部口ゥァドレス信号 EAD及ぴ内部ロウアドレス信号 I ADはともに 12ビットである。 セレクタ SELは、 リフレッシュィネーブル信号 REに応答して、 了 ドレスレシーバ ADRからの外部口ゥァドレス信号 E A D又は口ゥアド レスカウンタ R ACからの内部ロウァドレス信号 I ADを選択する。 リ フレッシュイネ一ブル信号 REは通常アクセス時に L (論理ロー） レべ ルになり、 リフレッシュ時に H (論理ハイ） レベルになる。 リフレツシ ュイネ一ブル信号 R Eが Lレベルのとき、 セレクタ SELは外部ロウァ ドレス信号 E A Dを選択する。 リフレッシュイネ一ブル信号 REが Hレ ベルのとき、 セレクタ S ELは内部口ゥァドレス信号 I ADを選択する。 セレクタ S E Lは選択したロウァドレス信号のうち下位 2ビット （第 1 及び第 2ビット） をプリデコーダ PDEC 1に与え、 その次の下位 3ビ ット （第 3〜第 5ビット） をプリデコーダ PDEC2に与え、 上位 7ビ ット （第 6〜第 12ビット） をプロックデコーダ BDECに与える。 プリデコーダ PDEC 1は、 2ビットのロウァドレス信号をデコード して 4 (=22) ビットのプリデコード信号 PD 1を発生し、 ロウデコ ーダ RDに与える。 プリデコーダ PDEC 2は、 3ビッ トのロウアドレ ス信号をデコードして 8 (=23) ビットのプリデコード信号 PD 2を 発生し、 ロウデコーダ RDに与える。 ブロックデコーダ BDECは、 7 ビットのロウアドレス信号をデコードして 128 (=27) ビットのブ ロック選択信号 BS Iを発生し、 リフレッシュサイクノレ制御回路 RCC Cに与える。
リフレッシュサイクル制 回路 R C C Cは、 プロック選択信号 B S I を予め定められた分周比で分周してブロック BK用にリフレッシュ周期 を設定する。 具体的には、 リフレッシュィネーブル信号 REが Lレベル のとき、 リフレッシュサイクノレ制御回路 RCCCは、 128ビットのブ ロック選択信号 BS Iをそのままロウデコーダ RDに与える。 このとき、 換言すれば、 リフレッシュサイクル制御回路 RC C Cはプロック選択信 号 B S Iを分周比 1で分周している。 一方、 リフレッシュィネーブル信 号 R Eが Hレベルのとき、 リフレッシュサイクル制御回路 R C C Cは、 128ビットのブ口ック選択信号 B S Iをそれぞれ予め設定された分周 比 （たとえば 1ノ2、 1/4) で分周し、 ロウデコーダ RDに与える。 リフレッシュサイクノレ制御回路 RCCCは、 128ビットのブ口ック 選択信号 B S Iに対応する 128個のプロックリフレッシュサイクル制 御回路 BRCCCに分割される。
リフレッシュィネーブル信号 R Eが Lレベルのとき、 ブロックリフレ ッシュサイク /レ制御回路 B R C C Cの各々は、 対応する 1ビットのブロ ック選択信号 B S Iをそのまま対応するプロックロウデコーダ BRDに 与える。 リフレッシュイネーブノレ信号 REが Hレベルのとき、 プロック リフレッシュサイクル制御回路 BRCCCの各々は、 対応する 1ビット のブロック選択信号 B S Iを予め設定された分周比で分周し、 対応する プロックロウデコーダ BRDに与える。
以下、 リフレッシュサイクル制御回路 R CCCに入力されるブロック 選択信号を 「入カブ口ック選択信号 B S I」 といい、 リフレッシュサイ クル制御回路 RCCCから出力されるブロック選択信号を 「出力ブロッ ク選択信号 BSO」 という。 リフレッシュサイクル制御回路 RCCCの 具体的な回路構成は後述する。
口ゥデコーダ RDは、 128ビットの出力プロック選択信号 B SOに 応答して 128個のブロック BKの中から 1個を選択し、 さらにプリデ コード信号 PD 1及び PD2に応答して、 選択されたブロック BK内の
32個のワード線 WLの中から 1個を選択して活性化する。
具体的には、 ロウデコーダ RDでは、 128ビットの出力プロック選 択信号 B SOに応答して 128個のブロックロウデコーダ BRDの中か ら 1個が選択され、 活性化される。 活性ィ匕されたブロックロウデコーダ BRDは 8ビッ トのプリデコード信号 PD 2に応答して対応するプロッ ク BK内の 32個のワード線 WLの中から 4個を選択し、 さらに 4ビッ トのプリデコード信号 PD 1に応答して 4個のヮ ド線 WLの中から 1 個を選択する。
図 3は、 1個のブロックロウデコーダ BRDに対応するブロックリブ レッシュサイクノレ制御回路 B RCCCの構成を示す。 図 3を参照して、 ブロックリフレッシュサイクル制御回路 B R C C Cは、 所望の分周比を 設定するヒユーズ回路 じと、 ヒューズ回路 F Cに設定された分周比で ブロック選択信号 BS Iを分周する分周器 FDとを備える。 リブレツシ ュサイクル制御回路 RCCC全体は、 図 3に示したブロックリフレツシ ュサイクル制御回路 BRCCCを 128個備える。
図 4を参照して、 ヒューズ回路 FCは、 プ ·；レアップ抵抗 RA及ぴ RB と、 ポリシリコンなどからなるヒューズ FA及ぴ FBとを備える。 ヒュ ーズ F A及び FBがともに切断されていない場合、 ヒューズ信号 F A I 及び FB Iはそれぞれヒューズ FA及ぴ FBによりともに Lレベルにさ れる。 ヒューズ F Aのみが切断された場合、，ヒューズ信号 F A Iのみが プルアップ抵抗 R Aにより Hレベルにされる。 ヒューズ FA及び FBが ともに切断された場合、 ヒユーズ信号 F A I及び F B Iはそれぞれプル ァップ抵抗 R A及び RBによりともに Hレベルにされる。
ヒユーズ回路 F Cはブルアップ抵抗 R A及ぴ R Bとポリシリコン ど からなるヒューズ F A及ぴ FBとで構成され、 MOSトランジスタなど を含んでいないため、 ロウデコーダ RDの上に形成される。 したがって、 ヒユーズ回路 F Cの追; ¾によるチップ面積の増大を抑えることができる。 再び図 3を参照して、 分周器 FDは、 転送ゲート TGと、 ラッチ回路 と、 カウンタ CTRと、 AND (論理積） ゲート ANDとを備える。 転送ゲート T Gは、 リフレッシュィネープル信号 R Eが Hレベルのと きオンになり、 Lレべレのときオフになる。 ラッチ回路 LCは、 相互に 接続されたインパータ I V 1及ぴ I V2とからなる。 リフレッシュイネ 一ブル信号 R Eが Hレベルのとき、 転送ゲート T Gは入力ブロック選択 信号 BS Iをラッチ回路 LCに与える。 ラッチ回路 LCは入力ブロック 選択信号 BS Iをラッチし、 それを反転したカウンタ入力信号 C I Nを カウンタ CTRに与える。
カウンタ CTRはカウンタ入力信号 C I Nに応答してカウントアップ され、 2ビットのカウンタ出力信号 FAO， FBOを出力する。 カウン タ出力信号 F AOが L SB (Least Significant Bit) で、 カウンタ出力 信号 FABが MSB (Most Significant Bit) である。
カウンタ C T Rは、 リフレッシュィネーブル信号 R Eが Hレベルのと き活性化され、 Lレベルのとき非活性化される。 ヒューズ信号 FAI及 ぴ FB Iがともに Lレベルときも、 カウンタ CTRは非活性化される。 非活性化された力ゥンタ CTRはカウンタ出力信号 F AO及ぴ F B Oも ともに Hレベルに固定する。 活性化されたカウンタ CTRはカウンタ入 力信号 C I Nの立ち下がりエッジに応答してカウントアップされる。 ヒ ューズ信号 F A Iが Hレベルで、 ヒューズ信号 F B Iが Lレベルのとき、 カウンタ CTRは MSBのカウンタ出力信号 F AOを Hレベルに固定し、 1ビットカウンタとして機能する。 ヒユーズ信号 F A I及ぴ F B Iがと もに Hレベルのとき.、 カウンタ CTRは 2ビットカウンタとして機能す る。
次に、 この DRAMの動作を説明する。
リテンションテスト時にブロック BKごとにデータ保持時間を計測し、 256msのリテンションテストを合格したブロック BKについてはヒ ユーズ F A及び FBをともに切断する。 256msのリテンションテス トは不合格になったが、 128msのリテンションテストを合格したブ ロックについてはヒューズ FAのみを切断する。 それ以外のプロック、 つまり.両方のリテンションテストを不合格になったブロックについては ヒューズ F A及ぴ FBともに切断しない。
(1) 通常アクセス時
通常アクセス時には、 リフレッシュイネ一プル信号 REが Lレべ こ なる。 したがって、 セレクタ SELは外部ロウアドレス信号 EADを選 #尺する。 また、 128個の全ブロック BKについて、 カウンタ CTRは カウンタ出力信号 F AO及ぴ FBOをともに Hレベ^^に固定するので、 ANDゲ^ト ANDは入力ブロック選択信号 BS Iをそのまま出カブ口 ック選択信号 B SOとしてブロックロウデコーダ BRDに与える。 した がって、 リフレッシュサイクノレ制御回路 RCCCは 128ビットの入力 ブロック選択信号 B S Iをそのまま 128ビットの出カブ口ック選択信 号 B SOとしてロウデコーダ RDに与える。 よって、 この DRAMは、 リフレッシュサイクル制御回路 R C C Cを持たない従来の D RAMと同 様に動作する。
(2) リフレッシュ時
リフレッシュ時には、 リフレッシュィネーブル信号 REが Hレベルに なる。 したがって、 セレクタ SELは内部ロウアドレス信号 I ADを選 択する。 また、 リフレッシュサイクル制御回路 RCCCはヒューズ F A 及ぴ F Bの切断状況に応じて異なった機能を発揮する。
以下、 パーストリフレツシュを例に挙げ、 図 5を参照してその動作を 説明する。 パーストリフレッシュは、 4 K個の全ワード線 WLを順番に 活性化して 32 M個の全メモリセルをリフレッシュするものである。
(2. 1) ヒューズ F A及ぴ FBがともに切断されていない場合 128個のプロック BKのうちある 1個に注目する。 この注目したブ 口ック BKに対応するブロックリフレッシュサイクノレ制御回路 BRCC Cにおいて、 ヒューズ FA及ぴ FBがともに切断されていない場合、 ヒ ユーズ信号 F A I及び FB Iはともに Lレベルになる。 そのため、 カウ ンタ C T Rは非活性化され、 カウンタ出力信号 FAO及ぴ FBOをとも に Hレベルに固定する。 したがって、 ANDゲ"ト ANDは入力ブロッ ク選択信号 B S Iをそのまま出力プロック選択信号 B SO 1としてプロ ックロウデコーダ BRDに与える。 入力プロック選択信号 BS Iは 0 . 5msの間ずつと Hレベルになるから、 出力ブロック選択信号 B SO 1も同様に 0. 5msの間ずつと Hレベルになる ώ ブロックロウデコー ダ BRDはこの 0. 5msの間に 32個のワード線 WLを 1 5. 6 μ s ずつ順番に活性ィ匕し、 注目しているプロック BK内の全メモリセルをリ フレッシュする。 リフレッシュを完了すると、 入力ブロック選択信号 B S Iは Lレベルになる。 この入力プロック選択信号 B S I,が Lレベルの 間に、 注目しているブロック BK以外の 1 27個のブロックについて、 入カブ口ック選択信号 B S Iが 0. 5msずつ Hレベルになる。 各ブロ ックに 0. 5msかかるので、 1 27個のブロックには 6 3. 5ms (
=0. 5ms X I 27) かかる。 その結果、 注目しているブロック BK については、 最初のリフレッシュ開始から 64m s後に、 入力ブロック 選択信号 B S I及び出カブ口ック選択信号 B SO 1が再ぴ Hレベルにな り、 リフレッシュが再開される。
したがってこの場合、 注目しているブロック BK内の全メモリセルは 通常通り 64msの周期でリフレッシュされる。
(2， 2) ヒューズ F Aが切断された^^
注目しているブロック BKに対応するブロックリフレッシュサイクル 制御回路 BRCCCにおいて、 ヒューズ F Aのみが切断された場合、 ヒ ユーズ信号 F A Iは Hレベルになり、 ヒユーズ信号 F B Iは Lレベルに なる。 そのため、 カウンタ CTRは MSBのカウンタ出力信号 F AOを Hレベルに固定し、 1ビットカウンタとして機能する。 一方、 Hレベル のリフレッシュイネ一プル信号 REに応答して転送ゲート TGがオンに なっているので、 ラッチ回路 LCは入カブ口ック選択信号 BS Iを反転 したカウンタ入力信号 C I Nをカウンタ CTRに与える。 カウンタ CT Rはカウンタ入力信号 C I Nの立ち下がりエッジ F 1〜F 5に応じて力 ゥントアップされるため、 L SBのカウンタ出力信号 F AOはそれに応 じて繰り返し L又は Hレベルに変化する。 カウンタ出力信号 F AOが L レべノレの間、 ANDゲート ANDは出力プロック選択信号 B SO 2を L レベルに固定する。 すなわち、 カウンタ出力信号 F AOが Lレベルの間、 Hレベルの入力プロック選択信号 B S Iは間引かれ、 出力プロック選択 信号 B SO 2に現れない。 よって、 出力ブロック選択信号 B SO 2の周 期は入力ブロック選択信号 B S Iの周期の 2倍の 128msになる。
したがってこの場合、 注目しているブロック BK内の全メモリセルは 通常の 2倍の 128m sの周期でリフレッシュされる。
(2. 3) ヒューズ F A及ぴ FBがともに切断された場合
注目しているプロック BKに対応するブロックリフレッシュサイクル 制御回路 B RCCCにおいて、 ヒユーズ F A及び F Bがともに切断され た場合、 ヒユーズ信号 F A I及ぴ F B Iはともに Hレベ^/になる。 その ため、 カウンタ CTRは 2ビットカウンタとして機能する。 MSBの力 ゥンタ出力信号 F AOは L SBのカウンタ出力信号 FBOの立ち上がり ェッジに応じて繰り返し L又は Hレベルに変化する。 力ゥンタ出力信号 F AO又は FBOが Lレベルの間、 ANDゲート ANDは出力プロック 選択信号 B SO 3を Lレベルに固定する。 すなわち、 カウンタ出力信号 FAO又は FABが Lレベルの間、 Hレベルの入力ブロック選択信号 B S Iは間引かれ、 出力プロック選択信号 B SO3に現れない。 よって、 出カブ口ック選択信号 B SO3の周期は入力プロック選択信号 B S Iの 周期の 4倍の 256msになる。
したがってこの場合、 注目しているブロック BK内の全メモリセルは 通常の 4倍の 256msの周期でリフレッシュされる。
なお、 カウンタ CTRはカウンタ入力信号 C I Nの立ち下がりエッジ F 1〜F 5に応じてカウントアップされるが、 リフレッシュイネ一プル 信号 REが Hレベルになつてから最初のカウンタ入力信号 C I Nの立ち 下がりエッジ F 0に応じてはリセットされ、 カウンタ出力信号 F AO及 び FBOはともに Hレベルになる。 したがって、 ヒューズ FA又は FB が切断されていてもいなくても、 リフレッシュモードに入ってから最初 のリフレッシュは安全のために必ず行われる。
以上のように本実施の形態によれば、 ブロック B Kごとにリテンショ ンテストを行い、 256m sのリテンションテストを合格したブロック BKについては 256 m sのリフレッシュ周期を設定し、 128msの リテンションテストを合格したブロック BKについては 128msのリ フレッシ 周期を設定し、 それ以外,のブロック BKについては 64ms のリフレッシュ周期を設定する。 したがって、 256msのリフレツシ ュ周期を設定したプロック BKではリフレッシュ電流は 4分の 1に低減 され、 128msのリフレッシュ周期を設定したブロック BKではリフ レッシュ電流は 2分の 1に低減される。 また、 128個のプロック BK に適したリフレッシュ周期をそれぞれ設定することができるため、 従来 よりもきめ細かくリフレッシュ周期を設定することができる。 しかも従 来の D R AMに簡単なリフレッシュサイクル制御回路 R CCCを追加す るだけで、 上記効果を得ることができる。
上記実施の形態ではブロック数は 128個、 リフレッシュ周期は 64 msの 2倍及び 4倍であるが、 これらは特に限定されない。 たとえば力 ゥンタ CTRを 3ビットにすればリフレッシュ周期は 8倍、 カウンタ C T Rを 4ビットにすればリフレツシュ周期は 1 6倍になり、 リフレツシ ュ周期の選択が増える。
本実施の形態によれば、 リフレッシュ電流 I rは一般に次の式 （1) で与えられる。
I r = I b XF 2/ Nb+ I b 2 XF4//Nb+ I b/4 X (Nb
-F2-F4) /Nb … (1)
ここで、 I bはリフレツシュ周期を 64 m sにした場合の基本的なリ フレッシュ電流、 Fnは nX'64 m sのリテンションテストで不合格に なるブロックの数、 Nbはブロックの総数である。
仮に 1 28msのリテンションテストで 1 2プロックが不合格になり、
256msのリテンションテストで 26プロックが不合格になったとす ると、 この場合のリフレッシュ電流 I rは次の式 （2) で得られる。
I r = I b X 1 2/l 28+ I b/2 X 26/l 28 + I b/4 X ( 1 28- 1 2-26) /1 28
= I b X (1 2/1 28 + 1/2 X 26/1 28 + 1/4 X (1
28— 1 2— 26) Zl 28) =0. 37 1 1 b -- (2)
この場合のリフレッシュ電流 I rは、 リフレッシュ周期を一律に 64 msとした場合の 3分の 1近くになる。
[第 2の実施の形態]
図 6を参照して、 本発明の第 2の実施の形態による DRAMは、 2個 のメモリセルアレイ MAを備える。 各メモリセルアレイ MAは、 行及び 列に配置された 32M個のメモリセル （図示せず） と、 行に配置された 1 6 K個のヮード線 WLと、 列に配置された 2 K個のビット線対 B Lと を備える。 各メモリセルアレイ MAは 32Mビットのメモリ容量を有す る。 DRAM全体は 64Mビットのメモリ容量を有する。 各メモリセル アレイ MAは 64個のサブアレイ SUBに分割される。 各サブアレイ S UBは 512Kビットのメモリ容 ½を有する。
図 7を参照して、 各サプアレイ SUBは、 512K個のメモリセル （ 図示せず） と、 256個のワード線 WLと、 2 K個のビット線対 Bしと を備える。 2 K個のビット線対 BLにはそれぞれ 2 K個のセンスアンプ S Aが接続される。
図 6に示した上下 2個のメモリセルァレイ M Aの間には、 図 7に示す ように口ゥ系の周辺回路が配置される。 ,口ゥ系の周辺回路は、 リブレツ シュサイクル制御回路 RCCCと、 2個のロウデコーダ RDと、 2個の 仮想ワード線デコーダ及ぴワード線ドライバ （以下、 単に 「ワード線ド ライパ」 という） VWDWLDと、 制御回路 CCとを備える。
リフレツシュサイクル制御回路 R CCCは上下のサブァレイ S U Bの 中央に設けられる。 詳細は後述する。 ロウデコーダ RDはリフレッシュ サイクル制御回路 RCCCの両側に設けられる。 上側の口ゥデコーダ R Dは上側のサブァレイ S U B内にあるヮード線 WLをプリデコード信号 に応答して選択する。 下側のロウデコーダ RDは下側のサブアレイ SU Bにあるヮ一ド線 WLをプリデコード信号に応答して選択する。 プリデ コード信号はプリデコーダから与えられる。
このプリデコーダは本実施の形態では特に図示されていないが、 基本 的に図 2に示した第 1の実施の形態のプリデコーダ P D E C 1及ぴ P D EC 2と同じである。 すなわち、-プリデコーダはロウアドレス信号をデ コードしてプリデコード信号を発生する。 口ゥァドレス信号としては、 通常ァクセス時に外部から入力された外部ロウアドレス信号が用いられ、 リフレッシュ時には内部的に生成された内部ロウァドレス信号が用いら れる。
ヮード線ドライパ VWD W L Dはロウデコーダ RDのさらに外側に設 けられる。 上側のヮード線ドライバ VWDWLDは上側の口ゥデコーダ RDにより選択されたワード線 WLを駆動する。 下側のワード線ドライ バ VWDWLDは下側のロウデコーダ RDにより選択されたヮード線 W Lを駆動する。 1回の動作で、 2個のサブアレイ SUBが同時に活性化 され、 4 K個のメモリセルが一斉にリフレッシュされる。
リフレッシュサイクル制御回路 RCCC、 ロウデコーダ RD及ぴヮー ド鎵ドライバ VWDWL Dの詳細を図 8に示す。 本実施の形態の特徴は リフレツシュサイクル制御回路 R CCCを設けた点であり、 それ以外の 構成は従来と同じある。
図 8を参照して、 ロウデコーダ RDは、 プリデコード信号 Z L 0に応 答してサブアレイ SUB、 つまり 256個のワード線 WLを選択する。 ロウデコーダ RDはさらに、 8ビットのプリデコード信号 ZL 1〜ZL 8に応答して、 選択された 256個のワード線 WLの中から 32個のヮ ード線 WLを選択する。 サブアレイ SUBは 8個のブロック BK1〜； B K 8に分割される。 ブロック BK1〜BK8の各々はこれら 32個のヮ 一ド線 WLを含む。 各メモリセルァレイ MA全体は 512 (=64X8) 個のプロックに分割される。
口ゥデコーダ RDはさらに、 4ビットのプリデコード信号 Z L 9〜Z L 12に応答して、 選択された 32個のワード線 WLの中から 8個のヮ —ド線 WLを選択する。 これを実現するために、 ロウデコーダ RDは、 ANDツリーを構成する 8個の AND回路 AND 21〜AND 28を備 える。 たとえば AND回路 AND 28は、 プリデコード信号 ZLO、 Z 8及ぴ2 12の全てが Hレベルのとき、 対応する 8個のワード線 W Lを選択する。
ワード線ドライバ VWDWLDは、 ロウアドレス信号の 3ビットに応 答して各ワード線 WLに供給される電源をオン又オフにし、 これにより ロウデコーダ RDにより選択された 8個のヮード線 WLの中から 1個の ヮ一ド線 W Lを駆動する。
リフレッシュサイクル制御回路 RCCCは、 256個のサブアレイ用 に 64ms又は 128msのリフレッシュ周期を設定し、 512個のブ ロック用に 64ms又は 256 m sのリ: レッシュ周期を設定する。 リ フレッシュサイクル制御回路 RCCCは、 プリデコーダ （図示せず） 力 ら 9ビットのプリデコード信号 ZL I 0〜ZL I 8を受け、 9ビットの プリデコード信号 Z L 0〜Z L 8をロウデコーダ RDに与える。 以下、 リフレッシュサイクル制御回路 R CCCに入力されるプリデコード信号 をここから出力されるプリデコード信号 Z L 0〜 Z L 8と区別するため に特に 「入力プリデコード信号」 という。
リフレッシュサイクル制御回路 RCCCは、 9ビットのプリデコード 信号 Z L 0〜 Z L 8に対応して設けられた 9個のプロックリフレッシュ サイクル制御回路 B RCCC 0〜B RCCC 8を備える。 各ブロックリ フレッシュサイクル制御回路 BRCCC i (i =0〜8) は、 入力プリ デコード信号 Z L I iを予め設定された分周比 （ 1、 1/2又は 1Z4) で分周し、 その分周したプリデコード信号 ZL iを出力する。 各プロッ クリフレッシュサイクル制御回路 BRCCC iは、 ヒューズ回路 FC i と、 分周器 FD iとを備える。 したがって、 リフレッシュサイクル制御 回路 RCCC全体は、 9個のヒューズ回路 FC 0〜FC 8と、 それらに 対応して設けられた 9個の分周器 FDO〜FD 8とを備える。
各ヒューズ回路 FC iは、 1個のプルアップ抵抗 （図示せず） と、 1 個のヒューズ （図示せす） とを備える。 すなわち、 各ヒューズ回路 FC iは、 図 4に示したヒューズ回路 FCのうち 1系統だけを備える。 各ヒ ユーズ回路 FC iは、 内部のヒューズが切断されていないとき Lレベル のヒューズ信号 F I iを出力し、 内部のヒューズが切断されたとき Hレ ベノレのヒューズ信号 F I iを出力する。 ヒューズ回路 F COは、 1又は 1ノ 2の分周比を設定する。 ヒューズ回路 FC 1〜FC8は、 1又は 1 ノ 4の分周比を設定する。
各分周器 FD iは、 転送ゲート T iと、 ラッチ回路 LC iと、 カウン タ CTR iと、 AND (論理積） ゲート AND iとを備える。 これらの 構成及び機能は、 カウンタ CTR iを除き、 図 3に示した分周器 FDと ' 同じである。 分周器 F DOは、 ヒューズ回路 FCに設定された分周比で 入力プリデコード信号 ZL I 0を分周する。 分周器FD1〜FD8は、 それぞれヒユーズ回路 F C 1〜F C 8に設定された分周比で入力プリデ コード信号 Z L I 1〜Z L I 8を分周する。
カウンタ CTROは、 リフレッシュイネ一ブル信号 REが Hレベルに 活性化されかつヒユーズ信号 F I 0が Hレベルになったとき活性化され、 Vフレッシュイネ一プル信号 RE又はヒユーズ信号 F I 0がしレベルに なったとき非活性化される。 活生化されたカウンタ CTROは 1ビット カウンタとして機能し、 カウンタ入力信号 C i nの立ち下がりエツジに 応答してカウントアップされ、 1,ビットのカウンタ出力信号 C o u t 0
0を出力する。 入力プリデコード信号 ZL I 0の立ち上がりエッジごと に、 カウンタ出力信号 C o u t 00は 「0」 （Lレベル） → 「1」 （H レベル） と繰り返し変化する。 したがってこの場合、 ANDゲート AN D 0は入力プリデコード信号 Z L I 0を分周比 1/2で分周する。 一方、 非活性化されたカウンタ CTROはカウンタ出力信号 C o u t 00を H レベルに固定する。 したがってこの場合、 ANDゲート AND0は入力 プリデコード信号 ZL I 0をそのままプリデコード信号 ZL0として出 力する。 換言すれば、 ANDゲート AND 0は入力プリデコード信号 Z L I 0を分周比 1で分周する。
カウンタ CRT i ( ϊ = 1~8) は、 リフレッシュイネ一ブル信号 R
Εが Ηレベルに活性ィ匕されかつヒユーズ信号 F I iが Ηレベルになつた とき活性化され、 リフレッシュイネーブノレ信号 RE又はヒユーズ信号 F I iが Lレベルになったとき非活性化される。 活性化されたカウンタ C TR iは 2ビットカウンタとして機能し、 カウンタ入力信号 C i nの立 ち下がりエッジに応答してカウントアップされ、 2ビットのカウンタ出 力信号 C o u t 1 i , Cou t O iを出力する。 カウンタ出力信号 C o u t 1 iが MSBで、 カウンタ出力信号 C o u t 0 iが L SBである。 入力プリデコード信号 ZL I iの iち上がりエッジごとに、 カウンタ出 力信号 C o u t 1 i， Cou t O iは 「00」 → 「01」 → 「10」 ― 「11」 と繰り返し変化する。 したがってこの場合、 ANDゲート AN DOは入力プリデコード信号 ZL I iを分周比 1ノ4で分周する。 一方、 非活性化されたカウンタ CTR iはカウンタ出力信号 Co u t 1 i及ぴ Co u t O iをともに Hレベルに固定する。 したがってこの場合、 AN Dゲート AND iは入力プリデコード信号 Z L I iをそのままプリデコ 一ド信号 Z L iとして出力する。 換言すれば、 ANDゲート AND iは 入力プリデコード信号 Z L I iを分周比 1で分周する。
なお、 ヒユーズ回路 F C0〜FC8は口ゥデコーダ RDを形成する A NDッリ一の上に配置される。 分周器 F D 0〜F D 8は図 7中の制御回 路 CC内に配置される。 このような配僮を採用すれば、 リフレッシュサ ィクル制御回路 R CCCの追加によるチップ面積の増大を抑えることが できる。
次に、 この DRAMの動作を説明する。
64個のサブアレイ SUBのうち 128msのリテンションテストを 合格したサブアレイ SUBについては、 そ サブアレイ SUBに対応す るヒューズ回路 F C0のヒューズを切断する。 さらに 512個のプロッ クのうち 256msのリテンションテストも合格したブロック BKj ( j =l〜8) については、 そのブロック BKjに対応するヒューズ回路 FC jのヒューズも切断する。 残りのブロック BKk (k=l〜8) に ついては、 そのブロック BKkに対応するヒューズ回路 FC kのヒユー ズを切断しない。
(1) 通常アクセス時
通常アクセス時には、 リフレッシュイネーブノレ信号 REが Lレベ^/に なり、 全カウンタ CTR0〜CTR8が非活性化される。 カウンタ CT ROはカウンタ出力信号 C o u t 00を Hレベルに固定する。 カウンタ CTR 1〜CTR8はカウンタ出力信号 C o u t i l, C o u. t 01 ~ C o u t 18, C o u t 08をそれぞれ Hレベルに固定する。 したがつ て、 リフレッシュサイクル制御回路 RCCCは入力プリデコード信号 Z
L I 0〜ZL I 8をそのままプリデコード信号 ZL0〜ZL8として口 ゥデコーダ RDに与える。 よって、 この DRAMは、 リフレッシュサイ クル制御回路 RC C Cを持たない従来の DRAMと同様に動作する。
(2) リフレッシュ時
以下、 バーストリフレッシュを例に挙げ、 その動作を図 9及び図 10 を参照して説明する。
パーストリフレッシュは 256個のヮード線 WLを順次選択し、 サブ アレイ SUB内の全メモリセルをリフレッシュする。 このバーストリフ レッシュ時には、 図 9及び図 10に示すように、 リフレッシュイネープ ル信号 R Eは 64 m sの周期で、 256個のヮ一ド線 W Lを選択する間 ずっと Hレベルになる。
(2. 1).全ヒューズ回路が切断されていない場合 （図 9)
ヒューズ回路 FC 0〜FC 8の全ヒューズが切断されていない場合、 図 9に示すように、 全ブロックリフレッシュサイクル制御回路 B R C C C0〜BRCCC8は入力プリデコード信号 ZL I 0〜ZL I 8をその ままプリデコード信号 Z L0〜ZL8として口ゥデコーダ RDに与える。 したがって、 リフレッシュイネ一プル信号 REが Hレベルの間に、 プリ デコード信号 Z L 0はずつと Hレベルになり、 プリデコード信号 Z L 1 〜 Z L 8は順次 Hレベルになる。 各プリデコード信号 Z L i ( i = 1〜 8) が Hレベルの間、 対応するブロック BK iが選択され、 そのブロッ ク BK i内の 32個のワード線 WLが順次選択され、 これによりそのブ ロック BK i内の全メモリセルがリフレッシュされる。 プリデコード信 号 ZL 1〜Z L 8はいずれも 64m sの周期で Hレベルになるので、 サ ブアレイ SUB内の全メモリセルは通常通り 64msの周期でリフレツ シュされる。
(2. 2) ヒューズ回路 F CO及ぴ FC 3が切断された場合 （図 10) リテンションテストの結果、 サブアレイ SUB内の全メモリセルのデ ータ保持時間が 128ms以上の場合、 ヒューズ回路 FC 0のヒューズ を切断する。 さらに、 たとえばブロック BK 3内の全メモリセルのデー タ保持時間が 256ms以上の場合、 ヒユーズ回路 F C 3のヒューズを 切断する。
この場合、 図 10に示すように、 ブロックリフレッシュサイクル制御 回路 BRCCC1, BRCCC 2, B R C C C 4〜B R C C C 8は入力 プリデコード信号 ZL I 1， Z L I 2, ZL I 4〜ZL I 8をそのまま プリデコード信号 ZL 1， ZL 2, ZL4〜ZL8としてロウデコーダ
RDに与えるが、 プロックリフレッシュサイクル制御回路 BRCCC0 は入力プリデコード信号 Z L I 0を分周比 1ノ 2で分周し、 プロックリ フレッシュサイクル制御回路 B RC C C 3は入力プリデコード信号 Z L I 3を分周比 1Z 4で分周する。 したがって、 プリデコード信号 ZL 1, ZL2， ZL4〜ZL8の周期は 64msのままであるが、 プリデコー ド信号 Z L 0の周期は 128 m sになり、 プリデコード信号 Z L I 3の 周期は 256msになる。
プリデコード信号 ZL0の周期が 128msになるので、 サブアレイ SUBは 128msの周期でし力選択されない。 したがって、 プリデコ 一ド信号 Z L 0が Lレベルの間にプリデコ一ド信号 Z L 1 , ZL 2, Z L4〜ZL8が Hレベルになっても、 プロック BK1, BK2, BK4 〜BK8は選択されない。 その結果、 プロック BK1， BK2, BK4 〜； BK8はプリデコード信号 Z L 0の周期 128msでリフレッシュさ れ、 ブロック BK 3はプリデコード信号 Z L 3の周期 256msでリブ レッシュされる。
本実施の形態では 8個の 3入力 ANDゲート AND 1〜AND 8を用 いているが、 これに代えて 8個の 4入力 ANDゲートを用い、 ANDゲ 一ト AND 0から出力されるプリデコード信号 Z L 0をロウデコーダ R Dに代えてこれら 8個の 4入力 ANDゲートに共通に与えるようにして もよレ、。 この場合の動作は上記と同じである。
以上のように第 2の実施の形態によれば、 最短データ保持時間が 12
8 m s以上のサプアレイ S UBについてはヒユーズ回路 F C 0を切断す ることによりこのサブアレイ SUBのリフレッシュ周期を通常の 2倍の 128msに設定することができる。 さらにこのサブアレイ SUBのう ち最短データ保持時間が 256ms以上のプロックについては対応する ヒューズ回路を切断することによりそのプロックのリフレッシュ周期を 通常の 4倍の 256msに設定することができる。 したがって、 リフレ ッシュ周期を通常よりも長く設定したサブァレイやブロックにおいては リフレツシュに必要な消費電力を低減することができる。
また、 従来の方式では 8個のプロック BK1〜BK8のうち 1個でも 最短データ保持時間が 128〜 256 m sであれば、 たとえ他のプ口ッ クの最短データ保持時間が 256ms以上であっても、 サプアレイ SU B全体のリフレッシュ周期を 128msに設定しなければならない。 し かし本実施の形態では、 サプアレイ、 ブロックの順にリブレツシュ周期 を階層的に設定することができるので、 最短データ保持時間が 128〜 256msのプロックのリフレッシュ周期のみを 128msに設定し、 その他のプロックのリフレッシュ周期を 256msに設定することがで きる。 その結果、 その他のプロックにおけるリフレッシュに必要な消費 電力を従来よりも低減することができる。 しかも、 従来の DRAMにリ フレッシュサイクル制御回路 R C C Cを追; ¾1するだけで上記のような効 果を得ることができる。
本実施の形態によれば、 リブレツシュ電流 I rは一般に次の式 （ 3 ) で与えられる。
I r = I b XF 2/Nb 1 + I b/2 XF 4/N 2+ 1 b/4 X ( Nb 2-F4-F 2 XNb 2/Nb 2) /N b 2 … (3)
ここで、 I b及ぴ Fnは上記式 （1) と同じである。 Nbnは nX6 4msのリフレッシュ周期でリテンションテストを行うときに適用する プロックの総数である。
伋に 128msのリテンションテストで 64ブロックのうち 10プロ ックが不合格になり、 256msのリテンションテストで 512プロッ クのうち 100ブロックが不合格になったとすると、 この場合のリフレ ッシュ電流 I rは次の式 （4) で得られる。
I r= I bX 10/64+ I b/2X 100/512+ I b/4X ( 512-100-10X512/64) /512
= I b X (10/64 + 1/2 X 100 /512 + 1/4X332/512) =0. 416 1 b … （4) この場合のリフレッシュ電流は、 リフレッシュ周期を一律に 64ms とした場合の半分以下になる。 ただし、 これは 1 28 m sのリテンションテストで不合格になる 10 プロックと、 256m sのリテンションテストで不合格になる 1 00ブ 口ックとが全く重複しない最悪の である。 仮に 256msのリテン ションテストで不合格になる 1 00ブロックのうち 80ブロックが 1 2 8m sのリテンションテストで不合格になる 1 0ブロックに既に含まれ ていたとすると、 256msのリテンションテストで不合格になるのは 実質 20ブロックしかない。 よって、 この場合のリフレッシュ電流 I r は次の式 （5) で得られる。
I r = I b X (1 0/64+ 1/2 X 20/5 1 2+ 1/4 X4 1 2 /5 1 2) =0. 37 6 1 b … (5)
この場合のリフレッシュ電流 I では、 リフレッシュ周期を一律に 64 msとした場合の 3分の 1近くになる。
[第 3の実施の形態]
本第 3の実施の形態は、 上記第 2の実施の形態と同じ機能を実現する ものであるが、 回路構成が異なる。
本実施の形態では図 1 1に示すように、 ヒユーズ回路 F C 0はあるが、 分周器 FDOはない。 したがって、 入力プリデコード信号 ZL I 0は常 にそのままプリデコード信号 Z L 0としてロウデコーダ RDに与えられ る。 ヒューズ回路 FC 0から出力されたヒューズ信号 F I 0は 8個の力 ゥンタ CTR 1〜CTR8全てに与えられる。 ヒューズ回路 F C Oが切 断され、 ヒューズ信号 F I 0が Hレベルになると、 カウンタ CTR 1〜 CTR 8は L SBのカウンタ出力信号 Co u t 0 1〜C o u t 08をィ ネーブルする。 ヒューズ回路 FC 1〜FC 8が切断され、 ヒューズ信号 F I 1〜F I 8が Hレベルになると、 カウンタ CTR 1〜CTR8は M S Bのカウンタ出力信号 C o u t l l〜C o u t l 8をイネ一ブルする。 リテンションテストの結果、 全ブロック BK1〜： BK8の最短データ 保持時間が 128ms以上の場合、 ヒユーズ回路 F C 0を切断する。 さ らに、 たとえばブロック B K 8の最短データ保持時間が 256ms以上 の場合、 ヒューズ回路 FC 8も切断する。 この場合、 Hレベルのヒユー ズ信号 F I 0に応答して全カウンタ CTR 1〜CTR8のカウンタ出力 信号 C ou t 01〜Cou t O 8がイネ一ブルされ、 Hレベルのヒユー ズ信号 F I 8に応答してカウンタ CTR 8のカウンタ出力信号 C o u t 18がイネ一プルされる。 したがって、 カウンタ CTR8のみが 2ビッ トカウンタとして機能し、 他のカウンタ CTR 1〜CTR7は 1ビット カウンタとして機能する。 よつ T、 分周器 FD 8のみが入力プリデコー ド信号 ZL I 8を分周比 1/4で分周し、 他の分周器 FD 1〜FD 7は 入力プリデコード信号 ZL I 1〜ZL I 7を分周比 1Z2で分周する。 以上の結果、 図 12に示すように、 プリデコード信号 Z L 1〜Z L 7 は 128 m sの周期で Hレベルになり、 プリデコード信号 Z L 8は 25 6msの周期で Hレベルになる。 そのため、 ブロック BK1〜BK7は 通常の 2倍の周期でリフレッシュされ、 プロック BK 8は通常の 4倍の 周期でリフレッシュされる。
[第 4の実施の形態]
本第 4の実施の形態は、 上記第 3の実施の形態とプロック構成が異な る。 上記実施の形態 3でほ各プロック内の 32個のヮード線 W Lは 1箇 所に集中しているのに対し、 本実施の形態では 8個ごとに 4箇所に分散 している。
本実施の形態では図 13に示すように、 ロウデコーダ RDは、 4個の ANDゲート AND 41〜AND 44を含む ANDツリーで構成される。 ロウデコーダ RDは、 プリデコード信号 ZL0に応答して 256個のヮ ード線 WLを選択する。 ロウデコーダ RDはさらに、 選択された 256 個のワード線 WLの中から 32個のワード線 WLをプリデコード信号 Z L 1〜ZL8に応答して選択する。 ロウデコーダ RDはさらに、 選択さ れた 32個のヮード線 WLの中から 8個のヮード線 WLをプリデコード 信号∑ 9〜2し12に応答して選択する。 たとえばプリデコード信号 Z L 8が Hレベルになった場合、 ANDゲート AND41〜AND44 の各々は対応する 8個のヮード線 W Lを選択する。 このとき選択された 32個のワード線 WLがブロック BK 8を構成する。
データ保持時間の短いメモリセルが 1箇所に集中している場合には上 記第 3の実施の形態の方が好ましいが、 分散している場合には本第 4の 実施の形態の方が好ましい。
本実施の形態のリフレッシュサイクル制御回路 R CCCは上記第 3の 実施の形態と同じであるが、 上記第 2の実施の形態と同じにしてもよレ、。 また上記第 2〜 4の実施の形態では、 128msのリフレッシュ周期 を 64ブロック （サブアレイ） に分けて設定し、 256msのリフレツ シュ周期を 512ブロックに分けて設定しているが、 リフレッシュ周期 設定の階層数、 リフレツシュ周期の種類、 プロック数などは全て例示で あって、 特に限定されるものではない。 たとえばカウンタのビット数を 3ビット、 4ビットなどと増やせば、 リフレツシュ周期の種類も 512 ms、 1024m sなどと増やすことができる。
また上記 2階層方式では 256個のワード線当たり 9個のヒューズを 設けているが、 32個のワード線当たり 2個のヒューズ、 つまり 256 個のワード線当たり 16個のワード線を設ければ、 各 2ビットカウンタ の出力をイネ一プルすることができ、 その結果、 32個のワード線から なるブロックごとに 64ms、 128m s及び 256m sという 3種類 のリフレッシュ周期を選択することができる。 以上、 本発明の実施の形態を説明したが、 上述した実施の形態は本発 明を実施するための例示に過ぎない。 よって、 本発明は上述した実施の 形態に限定されることなく、 その趣旨を逸脱しない範囲内で上述した実 施の形態を適宜変形して実施することが可能である。

Claims

請求の範囲
1 . ダイナミック型半導体記憶装置であって、
複数のブロックに分割されたメモリセルァレイと、
ロウアドレス信号をデコードしてブロック選択信号を発生するプロッ クザコ一タと、
前記ブロック選択信号に応答して前記プロックを選択するロウデコー ダと、
前記プロック選択信号を予め設定された分周比で分周して、 前記口ゥ デコーダによつて選択されるブロックにリフレッシュ周期を設定するた めのリフレッシュサイクル制御回路と、 を含むダイナミック型半導体記
2. 前記リフレッシュサイクル制御回路は、
前記分周比を設定するヒユーズ回路と、
前記ヒユーズ回路に設定された分周比で前記プロック選択信号を分周 する分周器とを含む、 請求項 1に記載のダイナミック型半導体記憶装置。
3. 前記分周比は、 前記選択されるブロック内のメモリセルアレイの リテンション時間に応じて設定される、 請求項 1または請求項 2に記載 のダイナミック型半導体記憶装置。
4 . ダイナミック型半導体記憶装置であって、
複数のメモリセルを含むメモリセルァレイであって、 前記メモリセル ァレイは複数の第 1階層プロックに分割され、 前記第 1階層プロックの 各々はさらに複数の第 2階層プロヅクに分割される、 メモリセルァレイ と、
前記第 1階層プロック用に第 1のリフレツシュ周期を設定し、 前記第 2 P皆層プロック用に第 2のリフレツシュ周期を設定するリフレツシュ周 期設定手段と、 を含むダイナミック型半導体記憶装置。
5. さらに、 前記第 1階層ブロックを第 1のプロック選択信号に応答 して選択し、 その選択された第 1階層プロック内の前記第 2階層プロッ クを第 2のプロック選択信号に応答して選択するロウデコーダを有し、 前記リフレッシュ周期設定手段は、
前記第 1のプロック選択信号を予め定められた第 1の分周比で分周す る第 1の分周器と、
前記第 2のプロック選択信号を予め定められた第 2の分周比で分周す る第 2の分周器とを含む、 請求項 4に記載のダイナミック型半導体記憶
6 . , 前記リフレッシュ周期設定手段はさらに、
前記第 1の分周比を設定する第 1のヒューズ回路と、
前記第 2の分周比を設定する第 2のヒユーズ回路とを含む、 請求項 5 に記載のダイナミック型半導体記憶装置。
7. 前記第 1及ぴ第 2のヒユーズ回路は前記口ゥデコーダ上に形成さ れることを特徴とする、 請求項 6に記載のダイナミック型半導体記憶装
8 . さらに、 前記第 1階層ブロックを第 1のブロック選択信号に応答 して選択し、 その選択された第 1階層プロック内の前記第 2階層プロッ クを第 2のブロック選択信号に応答して選択するロウデコーダを有し、 前記リブレッシュ周期設定手段は、
前記第 2のブロック選択信号を予め定められた第 1又は第 2の分周比 で分周する分周器を含む、 請求項 4に記載のダイナミック型半導体記憶
9 . 前記リフレツシュ周期設定手段はさらに、
前記第 1又は第 2の分周比を設定するヒユーズ回路を含む、 請求項 8 に記載のダイナミック型半導体記憶装置。
1 0 . 前記第 1又は第 2の分周比は、 前記選択されるブロック内のメ， モリセルアレイのリテンション時間に応じて設定される、 請求項 9に記 載のダイナミック型半導体記憶装置。
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