JPH11250652A

JPH11250652A - 半導体記憶装置

Info

Publication number: JPH11250652A
Application number: JP10066157A
Authority: JP
Inventors: Hideyuki Yokou; 秀之余公; Yukie Suzuki; 幸英鈴木; Hidetoshi Iwai; 秀俊岩井
Original assignee: Hitachi Ltd; Hitachi ULSI Systems Co Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 1998-03-02
Filing date: 1998-03-02
Publication date: 1999-09-17

Abstract

(57)【要約】（修正有）【課題】ＣＢＲリフレッシュモードを有しかつ適応リ
フレッシュ方式をとるダイナミック型ＲＡＭ等の使い勝
手を高め、そのＣＢＲリフレッシュモード時における消
費電力の低減を図る。【解決手段】セルフリフレッシュモード・ＣＢＲリフ
レッシュモードを有し、メモリアレイの各ワード線に結
合されたメモリセルの情報保持時間を最も短いものを基
準に量子化し保持時間データとして記憶するカテゴリー
メモリＰＲＯＭを具備し、カテゴリーメモリＰＲＯＭか
ら出力されるカテゴリー信号ＣＡＴに応じてリフレッシ
ュ禁止信号ＩＮＨＩを選択的にハイレベルとし、各ワー
ド線に関するリフレッシュ動作を選択的に禁止する適応
リフレッシュ方式をとるダイナミック型ＲＡＭ等におい
て、アクセス装置側の主導で行われるＣＢＲリフレッシ
ュモードにおいても、適応リフレッシュ方式によるリフ
レッシュ動作を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置に
関し、例えば、ＣＢＲ（ＣＡＳビフォアＲＡＳ）リフレ
ッシュモードを有しかつ適応リフレッシュ方式をとるダ
イナミック型ＲＡＭ（ランダムアクセスメモリ）ならび
にその使い勝手の向上及びリフレッシュ動作の低消費電
力化に利用して特に有効な技術に関する。

【０００２】

【従来の技術】情報蓄積キャパシタ及びアドレス選択Ｍ
ＯＳＦＥＴからなるダイナミック型メモリセルが格子配
置されてなるメモリアレイをその基本構成要素とするダ
イナミック型ＲＡＭがある。これらのダイナミック型Ｒ
ＡＭにおいて、記憶データの論理値に応じてメモリセル
の情報蓄積キャパシタに蓄積される電荷は、時間の経過
とともに半導体基板側にリークし、消滅する。このた
め、電荷のリーク量が所定値に達しない時間つまりメモ
リセルの情報保持時間内に記憶データをワード線単位で
読み出し、再書き込みするリフレッシュ動作が必要とな
る。

【０００３】一方、ダイナミック型ＲＡＭのリフレッシ
ュ動作を効率良く実現する一つの手段として、内蔵され
るアドレスカウンタを所定の周期で歩進させながらメモ
リアレイの全ワード線に関するリフレッシュ動作を自律
的に行ういわゆるセルフリフレッシュモードが用意され
ている。このセルフリフレッシュモードでは、特にダイ
ナミック型ＲＡＭがバッテリーバックアップ状態等にあ
る場合、リフレッシュ動作の頻度、つまりメモリセルの
情報保持時間がバッテリーバックアップの可能な時間、
つまりは電池の寿命を左右する。周知のように、メモリ
セルの情報保持時間はメモリセルごとに異なり、セルフ
リフレッシュモードにおけるリフレッシュ周期は、電荷
のリークが最も多いメモリセルの情報保持時間、つまり
最も短い情報保持時間を保証すべく設定される。したが
って、情報保持時間の長いメモリセルからみると充分過
ぎる余裕がある訳であり、それが故にダイナミック型Ｒ
ＡＭのスタンバイ時等における消費電力がいたずらに大
きくなる。

【０００４】これに対処するため、セルフリフレッシュ
モード時、内蔵アドレスカウンタにより指定されたワー
ド線に関するリフレッシュ動作を、各ワード線に結合さ
れたメモリセルの情報保持時間に応じて選択的に飛ばし
ながら実行するいわゆる適応リフレッシュ方式が、例え
ば『特開平８−３０６１８４』に記載されている。この
適応リフレッシュ方式をとるダイナミック型ＲＡＭで
は、例えば、各ワード線に結合されるメモリセルの情報
保持時間を、最も短いものを基準に量子化して記憶する
ＰＲＯＭ（プログラマブルリードオンリメモリ）が設け
られ、内蔵アドレスカウンタにより指定されたワード線
に関するリフレッシュ動作は、このＰＲＯＭから読み出
された保持時間データに応じて選択的に禁止される。こ
の結果、良好な情報保持特性を有するメモリセルが結合
されたワード線に関するリフレッシュ動作は、例えば情
報保持時間が最も短いメモリセルが結合されたワード線
に関するリフレッシュ動作の整数倍の周期で行われ、こ
れによってダイナミック型ＲＡＭのセルフリフレッシュ
モードにおける低消費電力化が図られる。

【０００５】

【発明が解決しようとする課題】本願発明者等は、この
発明に先立って、上記適応リフレッシュ方式をとるダイ
ナミック型ＲＡＭの改良設計を進める中、次のような問
題点に気付いた。すなわち、ダイナミック型ＲＡＭに
は、周知のように、そのユーザ、つまりそのアクセス装
置側が関与せずにリフレッシュ動作を自律的に実行でき
る上記セルフリフレッシュモードの他に、ダイナミック
型ＲＡＭに内蔵されたアドレスカウンタを活用してアク
セス装置側のハードウェア増を抑えつつ、しかもアクセ
ス装置側が主導権をもって実行できるＣＢＲリフレッシ
ュモードが用意されている。実際のダイナミック型ＲＡ
Ｍにおいて、ＣＢＲリフレッシュモードは、例えば、起
動制御信号となるカラムアドレスストローブ信号ＣＡＳ
Ｂ（ここで、それが有効とされるとき選択的にロウレベ
ルとされるいわゆる反転信号等については、その名称の
末尾にＢを付して表す。以下同様）がロウアドレススト
ローブ信号ＲＡＳＢに先立ってロウレベルとされること
により選択的に指定され、セルフリフレッシュモード
は、カラムアドレスストローブ信号ＣＡＳＢがロウレベ
ルとされた後にロウレベルとされたロウアドレスストロ
ーブ信号ＲＡＳＢがさらに所定時間を超えてロウレベル
とされ続けることによって選択的に指定される。

【０００６】ところが、適応リフレッシュ方式をとる従
来のダイナミック型ＲＡＭでは、適応リフレッシュ方式
によるリフレッシュ動作がセルフリフレッシュモードに
限定して行われ、アクセス装置側が主導権を持つＣＢＲ
リフレッシュモードではその恩恵を受けることができな
い。この結果、ダイナミック型ＲＡＭの使い勝手が低下
し、そのＣＢＲリフレッシュモード時の消費電力が大き
くなっている。

【０００７】この発明の目的は、ＣＢＲリフレッシュモ
ードを有しかつ適応リフレッシュ方式をとるダイナミッ
ク型ＲＡＭ等の使い勝手を高め、そのＣＢＲリフレッシ
ュモード時における消費電力の低減を図ることにある。

【０００８】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、セルフリフレッシュモード及
びＣＢＲリフレッシュモードを有し、メモリアレイの各
ワード線に結合されたメモリセルの情報保持時間を最も
短いものを基準に量子化し保持時間データとして記憶す
るカテゴリーメモリを具備し、かつ、セルフリフレッシ
ュモードによるリフレッシュ動作を最もリーク量の多い
メモリセルの情報保持時間より短い周期で繰り返し、カ
テゴリーメモリから対応して読み出される保持時間デー
タに応じて各ワード線に関するリフレッシュ動作を選択
的に禁止する適応リフレッシュ方式をとるダイナミック
型ＲＡＭ等において、アクセス装置側の主導で行われる
ＣＢＲリフレッシュモードにおいても適応リフレッシュ
方式によるリフレッシュ動作を行う。

【００１０】上記手段によれば、ＣＢＲリフレッシュモ
ードを有し、かつ適応リフレッシュ方式をとるダイナミ
ック型ＲＡＭ等の使い勝手を高めることができるととも
に、そのＣＢＲリフレッシュモード時の消費電力を低減
することができる。

【００１１】

【発明の実施の形態】図１には、この発明が適用された
ダイナミック型ＲＡＭ（半導体記憶装置）の一実施例の
ブロック図が示されている。同図をもとに、まずこの実
施例のダイナミック型ＲＡＭの構成及び動作の概要につ
いて説明する。なお、図１の各ブロックを構成する回路
素子は、特に制限されないが、公知のＭＯＳＦＥＴ（金
属酸化物半導体型電界効果トランジスタ。この明細書で
は、ＭＯＳＦＥＴをして絶縁ゲート型電界効果トランジ
スタの総称とする）集積回路の製造技術により、単結晶
シリコンのような１個の半導体基板面上に形成される。

【００１２】図１において、この実施例のダイナミック
型ＲＡＭは、半導体基板面の大半を占めて配置されるメ
モリアレイＭＡＲＹをその基本構成要素とする。メモリ
アレイＭＡＲＹは、図の垂直方向に平行して配置される
所定数のワード線と、水平方向に平行して配置される所
定数組の相補ビット線とを含む。これらのワード線及び
相補ビット線の交点には、情報蓄積キャパシタ及びアド
レス選択ＭＯＳＦＥＴからなる多数のダイナミック型メ
モリセルが格子状に配置される。

【００１３】メモリアレイＭＡＲＹを構成するワード
は、ＸアドレスデコーダＸＤに結合され、択一的に所定
の選択レベルとされる。このＸアドレスデコーダＸＤに
は、ＸアドレスバッファＸＢからｉ＋１ビットの内部ア
ドレス信号Ｘ０〜Ｘｉが供給されるとともに、後述する
リフレッシュ制御回路ＲＦＣからリフレッシュ禁止信号
ＩＮＨＩが供給され、タイミング発生回路ＴＧから図示
されない内部制御信号ＸＤＧが供給される。また、Ｘア
ドレスバッファＸＢには、外部のアクセス装置からアド
レス入力端子Ａ０〜Ａｉを介してＸアドレス信号ＡＸ０
〜ＡＸｉが時分割的に供給されるとともに、リフレッシ
ュ制御回路ＲＦＣからｉ＋１ビットのリフレッシュアド
レス信号Ｒ０〜Ｒｉが供給され、さらにタイミング発生
回路ＴＧから内部制御信号ＸＬ及びＲＦが供給される。
なお、内部制御信号ＲＦは、ダイナミック型ＲＡＭが通
常の動作モードで選択状態とされるときロウレベルとさ
れ、リフレッシュモードで選択状態とされるときハイレ
ベルとされる。

【００１４】ＸアドレスバッファＸＢは、ダイナミック
型ＲＡＭが通常の動作モードで選択状態とされ内部制御
信号ＲＦがロウレベルとされるとき、外部のアクセス装
置からアドレス入力端子Ａ０〜Ａｉを介して供給される
ｉ＋１ビットのＸアドレス信号ＡＸ０〜ＡＸｉを内部制
御信号ＸＬに従って取り込み、保持する。また、ダイナ
ミック型ＲＡＭがリフレッシュモードで選択状態とされ
内部制御信号ＲＦがハイレベルとされるときには、リフ
レッシュ制御回路ＲＦＣから供給されるｉ＋１ビットの
リフレッシュアドレス信号Ｒ０〜Ｒｉを内部制御信号Ｘ
Ｌに従って取り込み、保持する。ＸアドレスバッファＸ
Ｂは、さらにこれらのＸアドレス信号又はリフレッシュ
アドレス信号をもとに内部アドレス信号Ｘ０〜Ｘｉを形
成して、ＸアドレスデコーダＸＤに供給する。

【００１５】ＸアドレスデコーダＸＤは、内部制御信号
ＸＤＧのハイレベルを受けて選択的に動作状態とされ、
内部アドレス信号Ｘ０〜Ｘｉをデコードして、メモリア
レイＭＡＲＹの対応するワード線を択一的に選択レベル
とする。なお、この実施例のダイナミック型ＲＡＭは、
後述するように、セルフリフレッシュモード及びＣＢＲ
リフレッシュモードの双方において適応リフレッシュ方
式をとり、ＸアドレスデコーダＸＤによるリフレッシュ
モード時のワード線選択動作は、リフレッシュ制御回路
ＲＦＣから供給されるリフレッシュ禁止信号ＩＮＨＩに
従って選択的に禁止されるが、このことについては、後
で詳細に説明する。

【００１６】リフレッシュ制御回路ＲＦＣには、タイミ
ング発生回路ＴＧから内部制御信号ＳＲＳＴ，ＣＲＳＴ
ならびにＲＡＳＰが供給される。また、その出力信号つ
まりリフレッシュアドレス信号Ｒ０〜Ｒｉは、前述のよ
うに、ＸアドレスバッファＸＢに供給され、リフレッシ
ュ禁止信号ＩＮＨＩは、ＸアドレスデコーダＸＤに供給
される。リフレッシュ制御回路ＲＦＣのもう一つの出力
信号つまり内部信号ＲＡＳＲは、タイミング発生回路Ｔ
Ｇに供給される。

【００１７】この実施例において、ダイナミック型ＲＡ
Ｍは、全ワード線に関するリフレッシュ動作を所定の周
期で自律的に実行できるセルフリフレッシュモード（第
２のリフレッシュモード）と、外部のアクセス装置の主
導でしかも内蔵のリフレッシュアドレスカウンタによっ
てワード線を順次指定しながら実行できるＣＢＲリフレ
ッシュモード（第１のリフレッシュモード）とを備え、
リフレッシュ制御回路ＲＦＣは、これらのリフレッシュ
モードを制御する。このうち、ＣＢＲリフレッシュモー
ドは、外部のアクセス装置から供給される起動制御信号
が第１の組み合わせで有効レベルとされること、つまり
カラムアドレスストローブ信号ＣＡＳＢがロウアドレス
ストローブ信号ＲＡＳＢに先立ってロウレベルとされる
ことで選択的に指定され、セルフリフレッシュモード
は、起動制御信号が第２の組み合わせで有効レベルとさ
れること、つまりロウアドレスストローブ信号ＲＡＳＢ
がカラムアドレスストローブ信号ＣＡＳＢに遅れてロウ
レベルとされた後、さらに所定時間を超えてロウレベル
とされ続けることで選択的に指定される。

【００１８】タイミング発生回路ＴＧからリフレッシュ
制御回路ＲＦＣに供給される内部制御信号ＳＲＳＴは、
ダイナミック型ＲＡＭがセルフリフレッシュモードとさ
れる間、ハイレベルとされる。また、内部制御信号ＣＲ
ＳＴは、第１回目のＣＢＲリフレッシュモードが開始さ
れた時点でハイレベルとされ、セルフリフレッシュモー
ドを含む他のリフレッシュモードが指定された時点でロ
ウレベルに戻される。さらに、内部制御信号ＲＡＳＰ
は、ダイナミック型ＲＡＭがＣＢＲリフレッシュモード
で選択状態とされるとき、ロウアドレスストローブ信号
ＲＡＳＢのロウレベルを受けて所定のタイミングで選択
的にハイレベルとされる。

【００１９】一方、この実施例のダイナミック型ＲＡＭ
はセルフリフレッシュモード及びＣＢＲリフレッシュモ
ードの双方において適応リフレッシュ方式をとり、リフ
レッシュ制御回路ＲＦＣは、ダイナミック型ＲＡＭがセ
ルフリフレッシュモードとされるとき所定周期のパルス
信号ＢＯＳＣ及び上記内部信号ＲＡＳＲを生成するリフ
レッシュタイマー回路ＴＩＭＲと、ダイナミック型ＲＡ
Ｍがセルフリフレッシュモード又はＣＢＲリフレッシュ
モードとされるときパルス信号ＢＯＳＣ又は上記内部制
御信号ＲＡＳＰに従ってカウントアップされるｉ＋１ビ
ットのリフレッシュアドレスカウンタＲＡＤＣと、その
アドレスがメモリアレイＭＡＲＹの各ワード線に対応さ
れるカテゴリーメモリＰＲＯＭとを含む。このカテゴリ
ーメモリＰＲＯＭの各アドレスには、対応するワード線
に結合されたメモリセルの情報保持時間を最も短いもの
を基準に量子化した二通りの値をもつ保持時間データ、
すなわち対応するワード線に結合されたメモリセルの情
報保持時間が最も短い短周期型であるときには“０”
が、最も短いものより例えば３倍長い長周期型であると
きには“１”がそれぞれ書き込まれる。リフレッシュ制
御回路ＲＦＣは、さらに、リフレッシュアドレスカウン
タＲＡＤＣのキャリー信号ＣＡＲＹを計数し、長周期型
メモリセルの周期を識別するための分周回路ＦＤを含
む。

【００２０】リフレッシュ制御回路ＲＦＣは、ダイナミ
ック型ＲＡＭがセルフリフレッシュモードとされると
き、タイミング発生回路ＴＧから供給される内部制御信
号ＳＲＳＴのハイレベルを受けてセルフリフレッシュモ
ードによるリフレッシュ動作を開始する。このとき、リ
フレッシュ制御回路ＲＦＣのリフレッシュタイマー回路
ＴＩＭＲは、内部信号ＲＡＳＲを所定周期でハイレベル
としてタイミング発生回路ＴＧをリフレッシュモードで
起動状態とするとともに、同じ周期でパルス信号ＢＯＳ
Ｃをハイレベルとし、リフレッシュアドレスカウンタＲ
ＡＤＣをカウントアップする。また、このリフレッシュ
アドレスカウンタＲＡＤＣのキャリー信号ＣＡＲＹを受
けてその分周回路ＦＤをカウントアップするとともに、
カテゴリーメモリＰＲＯＭの対応するアドレスから指定
ワード線に結合されたメモリセルに関する保持時間デー
タを読み出し、これと分周回路ＦＤの反転出力信号Ｔ２
Ｂとをもとに、リフレッシュ禁止信号ＩＮＨＩを選択的
にハイレベルとする。前述のように、リフレッシュ禁止
信号ＩＮＨＩはＸアドレスデコーダＸＤに供給され、こ
れによってＸアドレスデコーダＸＤのリフレッシュモー
ド時におけるワード線選択動作が選択的に禁止される。
リフレッシュ制御回路ＲＦＣの具体的構成及び動作なら
びにその特徴については、後で詳細に説明する。

【００２１】次に、メモリアレイＭＡＲＹを構成する相
補ビット線は、図の左方においてセンスアンプＳＡに結
合され、このセンスアンプＳＡを介して８組ずつ選択的
に相補共通データ線ＣＤ０＊〜ＣＤ７＊（ここで、例え
ば非反転共通データ線ＣＤ０及び反転共通データ線ＣＤ
０Ｂを、合わせて相補共通データ線ＣＤ０＊のように＊
を付して表す。以下同様）に接続される。センスアンプ
ＳＡには、ＹアドレスデコーダＹＤから図示されない所
定ビットのビット線選択信号が供給されるとともに、タ
イミング発生回路ＴＧから図示されない内部制御信号Ｐ
Ｃ及びＰＡが供給される。また、ＹアドレスデコーダＹ
Ｄには、ＹアドレスバッファＹＢからｉ＋１ビットの内
部アドレス信号Ｙ０〜Ｙｉが供給されるとともに、タイ
ミング発生回路ＴＧから図示されない内部制御信号ＹＤ
Ｇが供給される。さらに、ＹアドレスバッファＹＢに
は、外部のアクセス装置からアドレス入力端子Ａ０〜Ａ
ｉを介してＹアドレス信号ＡＹ０〜ＡＹｉが時分割的に
供給されるとともに、タイミング発生回路ＴＧから内部
制御信号ＹＬが供給される。

【００２２】ＹアドレスバッファＹＢは、アドレス入力
端子Ａ０〜Ａｉを介して供給されるＹアドレス信号ＡＹ
０〜ＡＹｉを内部制御信号ＹＬに従って取り込み、保持
するとともに、これらのＹアドレス信号をもとに内部ア
ドレス信号Ｙ０〜Ｙｉを形成して、Ｙアドレスデコーダ
ＹＤに供給する。また、ＹアドレスデコーダＹＤは、内
部制御信号ＹＤＧのハイレベルを受けて選択的に動作状
態とされ、内部アドレス信号Ｙ０〜Ｙｉをデコードし
て、センスアンプＳＡに対するビット線選択信号の対応
するビットを択一的にハイレベルの選択レベルとする。

【００２３】センスアンプＳＡは、メモリアレイＭＡＲ
Ｙの各相補ビット線に対応して設けられる所定数の単位
回路を含み、これらの単位回路のそれぞれは、一対のＣ
ＭＯＳ（相補型ＭＯＳ）インバータが交差結合されてな
る単位増幅回路と、Ｎチャンネル型の３個のプリチャー
ジＭＯＳＦＥＴが直並列結合されてなるビット線プリチ
ャージ回路と、Ｎチャンネル型の一対のスイッチＭＯＳ
ＦＥＴとをそれぞれ含む。このうち、各単位回路の単位
増幅回路は、ダイナミック型ＲＡＭが選択状態とされ内
部制御信号ＰＡがハイレベルとされることで選択的にか
つ一斉に動作状態とされ、メモリアレイＭＡＲＹの選択
ワード線に結合される所定数のメモリセルから対応する
相補ビット線を介して出力される微小読み出し信号をそ
れぞれ増幅して、ハイレベル又はロウレベルの２値読み
出し信号とする。

【００２４】一方、各単位回路のビット線プリチャージ
回路を構成するプリチャージＭＯＳＦＥＴは、内部制御
信号ＰＣのハイレベルを受けて選択的にかつ一斉にオン
状態となり、メモリアレイＭＡＲＹの対応する相補ビッ
ト線の非反転及び反転信号線を所定の中間電位にプリチ
ャージする。また、各単位回路のスイッチＭＯＳＦＥＴ
対は、ビット線選択信号の対応するビットのハイレベル
を受けて８組ずつ選択的にオン状態となり、メモリアレ
イＭＡＲＹの対応する８組の相補ビット線と相補共通デ
ータ線ＣＤ０＊〜ＣＤ７＊との間を選択的に接続する。

【００２５】相補共通データ線ＣＤ０＊〜ＣＤ７＊は、
データ入出力回路ＩＯの対応する単位回路に結合され
る。このデータ入出力回路ＩＯには、タイミング発生回
路ＴＧから図示されない内部制御信号ＷＰ及びＯＣが供
給される。

【００２６】データ入出力回路ＩＯは、相補共通データ
線ＣＤ０＊〜ＣＤ７＊に対応して設けられる８個の単位
回路を備え、これらの単位回路のそれぞれは、ライトア
ンプ及びメインアンプならびにデータ入力バッファ及び
データ出力バッファを含む。このうち、各単位回路を構
成するライトアンプの出力端子及びメインアンプの入力
端子は、対応する相補共通データ線ＣＤ０＊〜ＣＤ７＊
にそれぞれ共通結合される。また、各単位回路のライト
アンプの入力端子は、対応するデータ入力バッファの出
力端子にそれぞれ結合され、各単位回路のメインアンプ
の出力端子は、対応するデータ出力バッファの入力端子
に結合される。各単位回路を構成するデータ入力バッフ
ァの入力端子及びデータ出力バッファの出力端子は、対
応するデータ入出力端子Ｄ０〜Ｄ７にそれぞれ共通結合
される。各単位回路のライトアンプには、上記内部制御
信号ＷＰが共通に供給され、各単位回路のデータ出力バ
ッファには、上記内部制御信号ＯＣが共通に供給され
る。

【００２７】データ入出力回路ＩＯの各単位回路のデー
タ入力バッファは、ダイナミック型ＲＡＭが書き込みモ
ードで選択状態とされるとき、データ入力端子Ｄ０〜Ｄ
７を介して供給される８ビットの書き込みデータを取り
込み、対応するライトアンプにそれぞれ伝達する。この
とき、各単位回路のライトアンプは、内部制御信号ＷＰ
のハイレベルを受けて選択的に動作状態となり、対応す
るデータ入力バッファから伝達される書き込みデータを
それぞれ所定の相補書き込み信号とした後、相補共通デ
ータ線ＣＤ０＊〜ＣＤ７＊からセンスアンプＳＡを介し
てメモリアレイＭＡＲＹの選択された８個のメモリセル
に書き込む。

【００２８】一方、データ入出力回路ＩＯの各単位回路
のメインアンプは、ダイナミック型ＲＡＭが読み出しモ
ードで選択状態とされるとき、メモリアレイＭＡＲＹの
選択された８個のメモリセルからセンスアンプＳＡ及び
相補共通データ線ＣＤ０＊〜ＣＤ７＊を介して出力され
る２値読み出し信号をさらに増幅して、対応するデータ
出力バッファに伝達する。このとき、各単位回路のデー
タ出力バッファは、内部制御信号ＯＣのハイレベルを受
けて選択的に動作状態となり、対応するメインアンプか
ら伝達される読み出しデータをさらに増幅した後、デー
タ入出力端子Ｄ０〜Ｄ７を介して外部のアクセス装置に
出力する。

【００２９】タイミング発生回路ＴＧは、外部のアクセ
ス装置から起動制御信号として供給されるロウアドレス
ストローブ信号ＲＡＳＢ，カラムアドレスストローブ信
号ＣＡＳＢならびにライトイネーブル信号ＷＥＢをもと
に、上記各種の内部制御信号等を選択的に形成して、ダ
イナミック型ＲＡＭの各部に供給する。

【００３０】図２には、図１のダイナミック型ＲＡＭに
含まれるリフレッシュ制御回路ＲＦＣの一実施例のブロ
ック図が示されている。また、図３には、図２のリフレ
ッシュ制御回路ＲＦＣのリフレッシュイネーブル回路Ｒ
ＥＮＧの一実施例の回路図が示され、図４，図５ならび
に図６には、そのカテゴリーメモリ駆動回路ＰＤ，カテ
ゴリーメモリＰＲＯＭならびに分周回路ＦＤの一実施例
の回路図がそれぞれ示されている。さらに、図７には、
図２のリフレッシュ制御回路ＲＦＣのＣＢＲリフレッシ
ュモード時の一実施例の信号波形図が示されている。こ
れらの図をもとに、この実施例のダイナミック型ＲＡＭ
に含まれるリフレッシュ制御回路ＲＦＣの具体的構成及
び動作ならびにその特徴について説明する。

【００３１】なお、以下の回路図において、そのチャネ
ル（バックゲート）部に矢印が付されるＭＯＳＦＥＴは
Ｐチャンネル型であって、矢印の付されないＮチャンネ
ルＭＯＳＦＥＴと区別される。また、図４では、ヒュー
ズ回路ＦＣＲ１の説明をもってヒューズ回路ＦＣＲ１〜
ＦＣＲ６を説明し、図７では、メモリアレイＭＡＲＹの
各ワード線に結合されたメモリセルの情報保持時間が二
通り、すなわち最も短い情報保持時間に対応する短周期
型とその３倍に対応する長周期型とに量子化される場合
が例示される。カテゴリーメモリＰＲＯＭの各アドレス
には、対応するワード線に結合されたメモリセルが短周
期型であるとき“０”、また長周期型であるときには
“１”の保持時間データが予め書き込まれる。

【００３２】図２において、リフレッシュ制御回路ＲＦ
Ｃは、タイミング発生回路ＴＧから出力される内部制御
信号ＳＲＳＴ及びＣＲＳＴを受けるリフレッシュイネー
ブル回路ＲＥＮＧと、リフレッシュイネーブル回路ＲＥ
ＮＧの出力信号つまりリフレッシュイネーブル信号ＲＥ
Ｎを共通に受けるリフレッシュアドレスカウンタＲＡＤ
Ｃ，カテゴリーメモリ駆動回路ＰＤ，分周回路ＦＤなら
びにリフレッシュタイマー回路ＴＩＭＲとを含む。この
うち、リフレッシュアドレスカウンタＲＡＤＣ及びカテ
ゴリーメモリ駆動回路ＰＤには、さらにオア（ＯＲ）ゲ
ートＯＧ１の出力信号つまり内部信号ＲＡＢＯが供給さ
れる。また、分周回路ＦＤには、さらにリフレッシュア
ドレスカウンタＲＡＤＣのキャリー信号ＣＡＲＹが供給
されるとともに、リフレッシュイネーブル回路ＲＥＮＧ
から反転内部信号ＩＮＩＢと、モデューロ信号Ｍ２，Ｍ
３，Ｍ４，Ｍ６ならびにＭ８とが供給される。

【００３３】オアゲートＯＧ１の一方の入力端子には、
タイミング発生回路ＴＧから内部制御信号ＲＡＳＰ（第
１のリフレッシュ制御信号）が供給され、その他方の入
力端子には、リフレッシュタイマー回路ＴＩＭＲからパ
ルス信号ＢＯＳＣ（第２のリフレッシュ制御信号）が供
給される。リフレッシュアドレスカウンタＲＡＤＣの計
数出力となるリフレッシュアドレス信号Ｒ０〜Ｒｉは、
前述のように、ＸアドレスバッファＸＢを介してＸアド
レスデコーダＸＤに供給され、リフレッシュタイマー回
路ＴＩＭＲのもう一つの出力信号つまり内部信号ＲＡＳ
Ｒは、タイミング発生回路ＴＧに供給される。なお、内
部制御信号ＲＡＳＰ及びパルス信号ＢＯＳＣは、結果的
にＣＢＲリフレッシュモード又はセルフリフレッシュモ
ードにおけるリフレッシュ周期ｔＲＥＦを決定するが、
これらの信号の周期は、短周期型のメモリセルの情報保
持時間よりもさらに短い値に設定される。

【００３４】リフレッシュ制御回路ＲＦＣは、さらに、
リフレッシュアドレス信号Ｒ０〜Ｒｉの一部をロウアド
レスとして受けその他の一部をカラムアドレスとして受
けるカテゴリーメモリＰＲＯＭを含む。カテゴリーメモ
リＰＲＯＭには、カテゴリーメモリ駆動回路ＰＤからそ
の出力信号つまり内部信号ＳＥが供給され、カテゴリー
メモリＰＲＯＭの出力信号つまりカテゴリー信号ＣＡＴ
は、所定の論理回路つまりナンド（ＮＡＮＤ）ゲートＮ
Ａ１の一方の入力端子に供給される。ナンドゲートＮＡ
１の他方の入力端子には、分周回路ＦＤから反転内部信
号Ｔ２Ｂが供給され、その出力信号は、３個のインバー
タＶ１〜Ｖ３を経た後、ＸアドレスデコーダＸＤに対す
るリフレッシュ禁止信号ＩＮＨＩとなる。

【００３５】ここで、タイミング発生回路ＴＧから供給
される内部制御信号ＳＲＳＴは、前述のように、ダイナ
ミック型ＲＡＭがセルフリフレッシュモードとされる
間、ハイレベルとされる。また、内部制御信号ＣＲＳＴ
は、図７にも示されるように、第１回目のＣＢＲリフレ
ッシュモードが開始された時点でハイレベルとされ、セ
ルフリフレッシュモードを含む他のリフレッシュモード
が指定された時点でロウレベルに戻される。さらに、内
部制御信号ＲＡＳＰは、ダイナミック型ＲＡＭがＣＢＲ
リフレッシュモードで選択状態とされるとき、ロウアド
レスストローブ信号ＲＡＳＢのロウレベルを受けて選択
的にハイレベルとされる。

【００３６】リフレッシュ制御回路ＲＦＣのリフレッシ
ュイネーブル回路ＲＥＮＧは、図３に示されるように、
その一方及び他方の入力端子に内部制御信号ＳＲＳＴ及
びＣＲＳＴをそれぞれ受けるオアゲートＯＧ２と、その
出力信号が分周回路ＦＤに対する反転内部信号ＩＮＩＢ
となるナンドゲートＮＡ２と、６個のヒューズ回路ＦＣ
Ｒ１〜ＦＣＲ６とを含む。このうち、ナンドゲートＮＡ
２の一方の入力端子には、オアゲートＯＧ２の出力信号
のインバータＶ４による反転信号、つまり反転内部信号
ＳＣＳＢのインバータＶ５による反転信号、すなわち内
部信号ＳＣＳが供給され、その他方の入力端子には、内
部信号ＳＣＳの遅延回路ＤＬ１及びインバータＶ６によ
る反転遅延信号が供給される。

【００３７】これにより、オアゲートＯＧ２の出力信号
は、内部制御信号ＳＲＳＴ又はＣＲＳＴのいずれかがハ
イレベルとされるとき、すなわちダイナミック型ＲＡＭ
がセルフリフレッシュモード又はＣＢＲリフレッシュモ
ードとされることで選択的にハイレベルとなる。また、
ナンドゲートＮＡ２の出力信号つまり反転内部信号ＩＮ
ＩＢは、内部信号ＳＣＳ及びその遅延回路ＤＬ１及びイ
ンバータＶ６による反転遅延信号がともにハイレベルと
されるとき、つまり図７に例示されるように、ダイナミ
ック型ＲＡＭがセルフリフレッシュモード又はＣＢＲリ
フレッシュモードとされオアゲートＯＧ２の出力信号が
ハイレベルとされる当初、遅延回路ＤＬ１の遅延時間に
相当する期間だけ一時的にロウレベルとされる。

【００３８】一方、ヒューズ回路ＦＣＲ１〜ＦＣＲ６
は、ヒューズ回路ＦＣＲ１に代表して示されるように、
１個のヒューズＦ１と、その一方の入力端子に上記遅延
回路ＤＬ１の出力信号つまり内部信号ＳＣＳＤを受ける
ナンドゲートＮＡ３とを含む。ヒューズＦ１の上部端子
は、回路の電源電圧に結合され、その下部端子は、Ｐチ
ャンネルＭＯＳＦＥＴＰ１ならびにＮチャンネルＭＯＳ
ＦＥＴＮ１及びＮ２を介して回路の接地電位に結合され
る。ＭＯＳＦＥＴＰ１及びＮ１のゲートには、反転内部
信号ＳＣＳＢが共通に供給され、ＭＯＳＦＥＴＮ１のゲ
ートには、インバータＶ７の出力信号が供給される。こ
のインバータＶ７の入力端子は、ＭＯＳＦＥＴＰ１なら
びにＮ１及びＮ２の共通結合されたドレインに結合さ
れ、その出力端子は、インバータＶ８の入力端子に結合
される。ナンドゲートＮＡ３の他方の入力端子には、イ
ンバータＶ８の出力信号が供給され、その出力信号は、
インバータＶ９を経た後、それぞれモデューロ信号Ｍ
２，Ｍ３，Ｍ４，Ｍ６，Ｍ８あるいはリフレッシュイネ
ーブル信号ＲＥＮとなる。

【００３９】ここで、ヒューズ回路ＦＣＲ１のヒューズ
Ｆ１は、分周回路ＦＤのカウンタモデューロを２とすべ
きとき、つまりメモリアレイＭＡＲＹの各ワード線に結
合されたメモリセルの情報保持時間が最も短い短周期型
と、その２倍とされる長周期型の二つに量子化されると
き選択的に切断され、ヒューズ回路ＦＣＲ２のヒューズ
Ｆ１は、そのカウンタモデューロを３とすべきとき、つ
まり各ワード線に結合されたメモリセルの情報保持時間
が最も短い短周期型と、その３倍とされる長周期型の二
つに量子化されるとき選択的に切断される。また、ヒュ
ーズ回路ＦＣＲ３のヒューズＦ１は、分周回路ＦＤのカ
ウンタモデューロを４とすべきとき、つまりメモリセル
の情報保持時間が短周期型と、その４倍とされる長周期
型の二つに量子化されるとき選択的に切断され、ヒュー
ズ回路ＦＣＲ４及びＦＣＲ５のヒューズＦ１は、そのカ
ウンタモデューロを６又は８とすべきとき、つまりメモ
リセルの情報保持時間が短周期型と、その６倍又は８倍
とされる長周期型の二つに量子化されるときそれぞれ選
択的に切断される。ヒューズ回路ＦＣＲ６のヒューズＦ
１は、ダイナミック型ＲＡＭをセルフリフレッシュモー
ド又はＣＢＲリフレッシュモードの可能な状態とすべき
とき、選択的に切断される。

【００４０】これらのことから、モデューロ信号Ｍ２，
Ｍ３，Ｍ４，Ｍ６ならびにＭ８は、対応するヒューズ回
路ＦＣＲ１，ＦＣＲ２，ＦＣＲ３，ＦＣＲ４ならびにＦ
ＣＲ５のヒューズＦ１が切断状態にあり、かつ内部信号
ＳＣＳＤがハイレベルとされるとき、言い換えるならば
分周回路ＦＤのカウンタモデューロを２，３，４，６あ
るいは８とすべきとき、ダイナミック型ＲＡＭがセルフ
リフレッシュモード又はＣＢＲリフレッシュモードとさ
れてから遅延回路ＤＬ１の遅延時間が経過した時点でそ
れぞれ選択的にハイレベルとされる。また、リフレッシ
ュイネーブル信号ＲＥＮは、ヒューズ回路ＦＣＲ６のヒ
ューズＦ１が切断状態にあり、かつダイナミック型ＲＡ
Ｍがセルフリフレッシュモード又はＣＢＲリフレッシュ
モードとされてから遅延回路ＤＬ１の遅延時間が経過し
た時点で選択的にハイレベルとされる。一旦ハイレベル
とされたモデューロ信号Ｍ２，Ｍ３，Ｍ４，Ｍ６，Ｍ８
ならびにリフレッシュイネーブル信号ＲＥＮは、ダイナ
ミック型ＲＡＭがセルフリフレッシュモード又はＣＢＲ
リフレッシュモードとされる間、ハイレベルとされ続け
る。また、前述のように、モデューロ信号Ｍ２，Ｍ３，
Ｍ４，Ｍ６ならびにＭ８は分周回路ＦＤに供給され、リ
フレッシュイネーブル信号ＲＥＮは、リフレッシュアド
レスカウンタＲＡＤＣ，カテゴリーメモリ駆動回路Ｐ
Ｄ，分周回路ＦＤならびにリフレッシュタイマー回路Ｔ
ＩＭＲに供給される。

【００４１】次に、カテゴリーメモリ駆動回路ＰＤは、
図４に示されるように、その一方及び他方の入力端子に
リフレッシュイネーブル信号ＲＥＮ及び内部信号ＲＡＢ
Ｏをそれぞれ受けるナンドゲートＮＡ４と、その一方の
入力端子にナンドゲートＮＡ４の出力信号のインバータ
Ｖ４による反転信号を受けるナンドゲートＮＡ５とを含
む。ナンドゲートＮＡ５の他方の入力端子には、インバ
ータＶＡの出力信号の遅延回路ＤＬ２及びインバータＶ
Ｂによる反転遅延信号が供給され、その出力信号は、イ
ンバータＶＣ，ＶＤ，ＶＥ，ＶＦならびにＶＧ及びＶＨ
を経た後、カテゴリーメモリＰＲＯＭに対する駆動信号
つまり内部信号ＳＥとなる。

【００４２】これにより、カテゴリーメモリ駆動回路Ｐ
Ｄから出力される内部信号ＳＥは、リフレッシュイネー
ブル信号ＲＥＮ及び内部信号ＲＡＢＯがともにハイレベ
ルとされてから遅延回路ＤＬ２の遅延時間が経過するま
での間、言い換えるならばダイナミック型ＲＡＭがセル
フリフレッシュモード又はＣＢＲリフレッシュモードで
動作可能な状態とされ、かつダイナミック型ＲＡＭがセ
ルフリフレッシュモードにあってパルス信号ＢＯＳＣが
ハイレベルとされ、あるいはダイナミック型ＲＡＭがＣ
ＢＲリフレッシュモードで選択状態とされるとき、遅延
回路ＤＬ２の遅延時間に相当する所定の期間だけ選択的
にハイレベルとされる。

【００４３】カテゴリーメモリＰＲＯＭは、図５に示さ
れるように、メモリアレイＰＡＲＹとロウデコーダＲＤ
及びカラムデコーダＣＤとを含む。このうち、メモリア
レイＰＡＲＹは、図の水平方向に平行して配置されるｍ
＋１本のワード線Ｗ０〜Ｗｍと、垂直方向に平行して配
置されるｎ＋１本のビット線Ｂ０〜Ｂｎとを含む。これ
らのワード線及びビット線交点には、図の右下に例示さ
れるように、Ｎチャンネル型の選択ＭＯＳＦＥＴＮ４及
びヒューズＦ２が直列結合されてなる（ｍ＋１）×（ｎ
＋１）個のヒューズ型メモリセルＭＣが格子配置され
る。

【００４４】メモリアレイＰＡＲＹの同一行に配置され
たｎ＋１個のメモリセルＭＣの選択ＭＯＳＦＥＴＮ４の
ゲートは、対応するワード線Ｗ０〜Ｗｍにそれぞれ共通
結合され、同一列に配置されたｍ＋１個のメモリセルＭ
Ｃの選択ＭＯＳＦＥＴＮ４のドレインは、対応するビッ
ト線Ｂ０〜Ｂｎに共通結合される。各メモリセルＭＣの
ヒューズＦ２の下部端子は、回路の接地電位に結合され
る。

【００４５】一方、メモリアレイＰＡＲＹを構成するワ
ード線Ｗ０〜Ｗｍは、その左方においてロウデコーダＲ
Ｄに結合され、ビット線Ｂ０〜Ｂｎは、その上方におい
て対応するＮチャンネル型のスイッチＭＯＳＦＥＴＮ３
のソースにそれぞれ結合される。ロウデコーダＲＤに
は、リフレッシュアドレスカウンタＲＡＤＣからｊ＋１
ビットのリフレッシュアドレス信号Ｒ０〜Ｒｊがロウア
ドレスとして供給され、カラムデコーダＣＤには、残り
ｉ−ｊビットのリフレッシュアドレス信号Ｒｋ〜Ｒｉが
カラムアドレスとして供給される。

【００４６】ロウデコーダＲＤは、リフレッシュアドレ
ス信号Ｒ０〜Ｒｊをデコードして、メモリアレイＰＡＲ
Ｙのワード線Ｗ０〜Ｗｍの対応するビットを択一的にハ
イレベルの選択状態とする。また、カラムデコーダＣＤ
は、リフレッシュアドレス信号Ｒｋ〜Ｒｉをデコードし
て、その出力信号つまりカラム選択信号ｃ０〜ｃｎの対
応するビットを択一的にハイレベルの選択状態とする。

【００４７】カラムデコーダＣＤの出力信号つまりカラ
ム選択信号ｃ０〜ｃｎは、対応するアンド（ＡＮＤ）ゲ
ートＡＧ１の一方の入力端子にそれぞれ供給される。こ
れらのアンドゲートＡＧ１の他方の入力端子には、カテ
ゴリーメモリ駆動回路ＰＤから内部信号ＳＥが共通に供
給され、その出力信号は、ビット線選択信号ｙ０〜ｙｎ
として対応するスイッチＭＯＳＦＥＴＮ３のゲートに供
給される。

【００４８】スイッチＭＯＳＦＥＴＮ３のドレインは、
インバータＶＩの入力端子つまり内部ノードｎａに共通
結合される。回路の電源電圧と内部ノードｎａとの間に
は、そのゲートに内部信号ＳＥを受けるＰチャンネル型
のプリチャージＭＯＳＦＥＴＰ２が設けられるととも
に、そのゲートにインバータＶＩの出力信号を受けるも
う一つのＰチャンネルＭＯＳＦＥＴＰ３が設けられる。
インバータＶＩの出力端子は、ナンドゲートＮＡ６の一
方の入力端子に結合されるとともに、インバータＶＪを
介してナンドゲートＮＡ７の一方の入力端子に結合され
る。これらのナンドゲートＮＡ６及びＮＡ７の他方の入
力端子には、内部信号ＳＥの遅延回路ＤＬ３による遅延
信号つまり内部信号ＳＥＤが共通に供給される。ナンド
ゲートＮＡ６の出力端子は、ナンドゲートＮＡ８の一方
の入力端子に結合され、ナンドゲートＮＡ７の出力端子
は、ナンドゲートＮＡ９の一方の入力端子に結合され
る。ナンドゲートＮＡ８及びＮＡ９の他方の入力端子
は、ナンドゲートＮＡ９及びＮＡ８の出力端子にそれぞ
れ結合され、これによってナンドゲートＮＡ８及びＮＡ
９はラッチ結合される。ナンドゲートＮＡ８の出力信号
は、カテゴリー信号ＣＡＴとして後段のナンドゲートＮ
Ａ１の一方の入力端子に供給される。

【００４９】この実施例において、ダイナミック型ＲＡ
ＭのメモリアレイＭＡＲＹの各ワード線に結合されたダ
イナミック型メモリセルの情報保持時間は、前述のよう
に、最も短いものを基準として量子化され、カテゴリー
メモリＰＲＯＭのメモリアレイＰＡＲＹを構成するメモ
リセルＭＣは、メモリアレイＭＡＲＹの各ワード線にそ
れぞれ対応付けられる。また、これらのメモリセルＭＣ
は、対応するワード線に結合されたダイナミック型メモ
リセルの情報保持時間に応じて、短周期型に対応する
“０”の保持時間データか、その２倍，３倍，４倍，６
倍あるいは８倍の長周期型に対応する“１”の保持時間
データを選択的に記憶し、各メモリセルＭＣを構成する
ヒューズＦ２は、対応するメモリセルＭＣが“０”の保
持時間データを記憶するとき、つまりメモリアレイＭＡ
ＲＹの対応するワード線に結合されたメモリセルが短周
期型とされるとき選択的に切断される。

【００５０】ダイナミック型ＲＡＭが非選択状態とされ
内部信号ＳＥがロウレベルとされるとき、カテゴリーメ
モリＰＲＯＭでは、プリチャージＭＯＳＦＥＴＰ２がオ
ン状態となり、内部ノードｎａは回路の電源電圧のよう
なハイレベルにプリチャージされる。このため、インバ
ータＶＩの出力信号がロウレベルとなり、インバータＶ
Ｊの出力信号がハイレベルとなって、ナンドゲートＮＡ
７の出力信号がロウレベルとなり、カテゴリー信号ＣＡ
Ｔはロウレベルに固定される。

【００５１】一方、ダイナミック型ＲＡＭがリフレッシ
ュモードで選択状態とされ内部信号ＳＥがハイレベルと
されると、カテゴリーメモリＰＲＯＭでは、プリチャー
ジＭＯＳＦＥＴＰ２がオフ状態となり、内部ノードｎａ
のプリチャージ動作が停止される。また、リフレッシュ
アドレス信号Ｒ０〜Ｒｉに応じてメモリアレイＰＡＲＹ
のワード線Ｗ０〜Ｗｍが択一的にハイレベルの選択状態
とされるとともに、ビット線選択信号ｙ０〜ｙｎが択一
的にハイレベルとされる。このため、選択ワード線に結
合されるｎ＋１個のメモリセルＭＣの選択ＭＯＳＦＥＴ
Ｎ４が一斉にオン状態となるとともに、ハイレベルのビ
ット線選択信号ｙ０〜ｙｎに対応するスイッチＭＯＳＦ
ＥＴＮ３が択一的にオン状態となる。したがって、内部
ノードｎａは、選択ビット線に結合される１個のメモリ
セルＭＣのヒューズＦ２が非切断状態にあるとき、つま
りメモリアレイＭＡＲＹの対応するワード線に結合され
たメモリセルが長周期型とされるとき選択的にロウレベ
ルとされ、ヒューズＦ２が切断状態にあるとき、つまり
メモリアレイＭＡＲＹの対応するワード線に結合された
メモリセルが短周期型とされるときにはハイレベルのま
まとされる。この結果、カテゴリー信号ＣＡＴは、メモ
リアレイＭＡＲＹの対応するワード線に結合されたメモ
リセルが長周期型とされるとき選択的にハイレベルとさ
れ、短周期型とされるときにはロウレベルのままとされ
るものとなる。

【００５２】次に、分周回路ＦＤは、図６に示されるよ
うに、３個のフリップフロップＦＦ１〜ＦＦ３からなり
リフレッシュアドレスカウンタＲＡＤＣのキャリー信号
ＣＡＲＹに従って歩進動作を行う３ビットのバイナリー
カウンタと、５個のナンドゲートＮＡＡ〜ＮＡＥとを含
む。このうち、フリップフロップＦＦ１〜ＦＦ３のリセ
ット入力端子ＲＳには、ナンドゲートＮＡＨの出力信号
つまりリセット信号ＦＲＳＴが共通に供給され、ナンド
ゲートＮＡＡ〜ＮＡＥの入力端子には、リフレッシュイ
ネーブル回路ＲＥＮＧの出力信号つまりモデューロ信号
Ｍ２，Ｍ３，Ｍ４，Ｍ６ならびにＭ８とフリップフロッ
プＦＦ１〜ＦＦ３の非反転出力信号ＦＦ１Ｑ〜ＦＦ３Ｑ
とがそれぞれ所定の組み合わせで供給される。

【００５３】すなわち、ナンドゲートＮＡＡの第１の入
力端子には、モデューロ信号Ｍ２が供給され、その他方
の入力端子には、非反転出力信号ＦＦ１Ｑが供給され
る。また、ナンドゲートＮＡＢの第１の入力端子にはモ
デューロ信号Ｍ３が供給され、その第２及び第３の入力
端子には、非反転出力信号ＦＦ１ＱのインバータＶＫに
よる反転信号及び非反転出力信号ＦＦ２Ｑがそれぞれ供
給される。一方、ナンドゲートＮＡＣの第１の入力端子
には、モデューロ信号Ｍ４が供給され、その第２及び第
３の入力端子には、非反転出力信号ＦＦ１Ｑ及びＦＦ２
Ｑが供給される。また、ナンドゲートＮＡＤの第１の入
力端子には、モデューロ信号Ｍ６が供給され、その第２
及び第３の入力端子には、非反転出力信号ＦＦ１Ｑ及び
ＦＦ３Ｑが供給される。さらに、ナンドゲートＮＡＥの
第１の入力端子には、モデューロ信号Ｍ８が供給され、
その第２，第３ならびに第４の入力端子には、非反転出
力信号ＦＦ１Ｑ，ＦＦ２ＱならびにＦＦ３Ｑがそれぞれ
供給される。

【００５４】ナンドゲートＮＡＡ〜ＮＡＥの出力信号
は、ナンドゲートＮＡＦの第１ないし第５の入力端子に
それぞれ供給される。このナンドゲートＮＡＦの出力信
号は、インバータＶＬを介してナンドゲートＮＡＧの一
方の入力端子に供給されるとともに、パルス発生回路Ｄ
ＬＰ３の入力端子に供給される。ナンドゲートＮＡＧの
他方の入力端子には、リフレッシュイネーブル信号ＲＥ
Ｎが供給され、その出力信号は、インバータＶＭを経た
後、分周回路ＦＤの出力信号つまり内部信号Ｔ２Ｂとな
る。パルス発生回路ＤＬＰ３の出力信号つまり反転内部
信号ＦＣＭＢは、前記ナンドゲートＮＡＨの一方の入力
端子に供給される。このナンドゲートＮＡＨの他方の入
力端子には、リフレッシュイネーブル回路ＲＥＮＧから
反転内部信号ＩＮＩＢが供給され、その出力信号は、リ
セット信号ＦＲＳＴとしてフリップフロップＦＦ１〜Ｆ
Ｆ３のリセット入力端子ＲＳに供給される。

【００５５】前述のように、モデューロ信号Ｍ２，Ｍ
３，Ｍ４，Ｍ６ならびにＭ８は、メモリアレイＭＡＲＹ
を構成する長周期型のメモリセルの情報保持時間が短周
期型の２倍，３倍，４倍，６倍あるいは８倍とされると
き、ダイナミック型ＲＡＭがセルフリフレッシュモード
又はＣＢＲリフレッシュモードとされてから所定時間が
経過した時点でそれぞれ選択的にハイレベルとされる。
また、キャリー信号ＣＡＲＹは、前記リフレッシュアド
レスカウンタＲＡＤＣのオーバーフロー信号であって、
図７に示されるように、メモリアレイＭＡＲＹの全ワー
ド線に関するリフレッシュ動作が終了するごとに一時的
にハイレベルとされ、リフレッシュイネーブル回路ＲＥ
ＮＧから供給される反転内部信号ＩＮＩＢは、例えばダ
イナミック型ＲＡＭがＣＢＲリフレッシュモードとされ
る当初において一時的にロウレベルとされる。さらに、
ナンドゲートＮＡＨの出力信号つまりリセット信号ＦＲ
ＳＴは、反転内部信号ＩＮＩＢ又はパルス発生回路ＤＬ
Ｐ３の反転出力信号ＩＮＩＢのいずれかがロウレベルと
されるとき選択的にハイレベルとされる。

【００５６】これらのことから、フリップフロップＦＦ
１〜ＦＦ３からなる分周回路ＦＤのバイナリーカウンタ
は、図７に例示されるように、まず例えばＣＢＲリフレ
ッシュモードが開始され内部制御信号ＣＲＳＴがハイレ
ベルとされる当初、リフレッシュイネーブル回路ＲＥＮ
Ｇから供給される反転内部信号ＩＮＩＢのロウレベルつ
まりリセット信号ＦＲＳＴのハイレベルを受けてリセッ
トされた後、メモリアレイＭＡＲＹの全ワード線に関す
るリフレッシュ動作が終了しリフレッシュアドレスカウ
ンタＲＡＤＣのキャリー信号ＣＡＲＹがハイレベルとさ
れるごとにカウントアップされる。また、ナンドゲート
ＮＡＡ〜ＮＡＥの出力信号は、対応するモデューロ信号
Ｍ２，Ｍ３，Ｍ４，Ｍ６あるいはＭ８がハイレベルとさ
れ、かつ非反転出力信号ＦＦ１Ｑ〜ＦＦ３Ｑが対応する
組み合わせでハイレベル又はロウレベルとされるとき、
すなわちバイナリーカウンタの計数値がモデューロ信号
Ｍ２，Ｍ３，Ｍ４，Ｍ６あるいはＭ８に対応するカウン
タモデューロの最終計数値１，２，３，５あるいは７と
なったときそれぞれ選択的にロウレベルとされ、これら
のナンドゲートＮＡＡ〜ＮＡＥの出力信号のいずれかが
ロウレベルとなったのを受けてナンドゲートＮＡＦの出
力信号がハイレベルとされる。

【００５７】一方、分周回路ＦＤの出力信号つまり反転
内部信号Ｔ２Ｂは、リフレッシュイネーブル信号ＲＥＮ
がハイレベルとされ、かつナンドゲートＮＡＦの出力信
号がロウレベルとされるとき、つまりダイナミック型Ｒ
ＡＭがセルフリフレッシュモード又はＣＢＲリフレッシ
ュモードとされ、かつフリップフロップＦＦ１〜ＦＦ３
からなるバイナリーカウンタの計数値がモデューロ信号
Ｍ２，Ｍ３，Ｍ４，Ｍ６あるいはＭ８に対応するカウン
タモデューロの最終計数値となったとき選択的にロウレ
ベルとされ、バイナリーカウンタの計数値がモデューロ
信号に対応するカウンタモデューロの最終計数値でない
ときハイレベルとされる。なお、パルス発生回路ＤＬＰ
３の出力信号たる反転内部信号ＦＣＭＢは、図７に示さ
れるように、ナンドゲートＮＡＦの出力信号のハイレベ
ルを受けて一時的にロウレベルとなる。このため、リセ
ット信号ＦＲＳＴがハイレベルとなり、フリップフロッ
プＦＦ１〜ＦＦ３からなるバイナリーカウンタがリセッ
トされる。

【００５８】ところで、分周回路ＦＤから出力される反
転内部信号Ｔ２Ｂは、図２で示したように、リフレッシ
ュ制御回路ＲＦＣのナンドゲートＮＡ１の一方の入力端
子に供給され、このナンドゲートＮＡ１の他方の入力端
子には、カテゴリーメモリＰＲＯＭからカテゴリー信号
ＣＡＴが供給される。前述のように、カテゴリー信号Ｃ
ＡＴは、メモリアレイＭＡＲＹの対応するワード線に結
合されたメモリセルが長周期型とされるとき選択的にハ
イレベルとされ、反転内部信号Ｔ２Ｂは、分周回路ＦＤ
のフリップフロップＦＦ１〜ＦＦ３からなるバイナリー
カウンタの計数値がモデューロ信号Ｍ２，Ｍ３，Ｍ４，
Ｍ６あるいはＭ８に対応するカウンタモデューロの最終
計数値でないとき選択的にハイレベルとされる。

【００５９】この結果、リフレッシュ制御回路ＲＦＣの
出力信号たるリフレッシュ禁止信号ＩＮＨＩは、キャリ
ー信号ＣＡＲＹ及び反転内部信号Ｔ２Ｂがともにハイレ
ベルとされるとき、つまりメモリアレイＭＡＲＹの対応
するワード線に結合されたメモリセルが長周期型とさ
れ、かつ分周回路ＦＤのバイナリーカウンタの計数値が
モデューロ信号に対応するカウンタモデューロの最終計
数値でないとき選択的にハイレベルとされるが、バイナ
リーカウンタの計数値がモデューロ信号に対応するカウ
ンタモデューロの最終計数値となったときは、カテゴリ
ー信号ＣＡＴの論理レベルに関係なくロウレベルに固定
される。

【００６０】前述のように、リフレッシュ禁止信号ＩＮ
ＨＩがハイレベルとされるとき、ＸアドレスデコーダＸ
ＤによるメモリアレイＭＡＲＹのワード線選択動作は選
択的に禁止される。また、カテゴリー信号ＣＡＴ及び反
転内部信号Ｔ２Ｂは、ダイナミック型ＲＡＭがセルフリ
フレッシュモードとされる場合のみに限らず、ＣＢＲリ
フレッシュモードとされる場合にも選択的にハイレベル
とされる。

【００６１】このため、図７に示されるように、例えば
モデューロ信号Ｍ３がハイレベルとされ長周期型のメモ
リセルの情報保持時間が短周期型の３倍とされる場合、
非反転出力信号ＦＦ１Ｑ〜ＦＦ３Ｑつまり分周回路ＦＤ
のバイナリーカウンタの計数値がモデューロ信号Ｍ３に
対応するカウンタモデューロの最終計数値つまり２であ
るときは、メモリアレイＭＡＲＹの全ワード線に関する
リフレッシュ動作が実行されるが、カウンタモデューロ
の最終計数値でないとき、つまりバイナリーカウンタの
計数値が０又は１であるときには、ＣＢＲリフレッシュ
モードにおいても、長周期型のメモリセルが結合される
ワード線に関するリフレッシュ動作が選択的に禁止され
る。したがって、メモリアレイＭＡＲＹの長周期型のメ
モリセルが結合されるワード線のリフレッシュ動作は、
短周期型のメモリセルが結合されるワード線のリフレッ
シュ周期ｔＲＥＦの例えば３倍つまり３×ｔＲＥＦの周
期で行われる。この結果、ＣＢＲリフレッシュモードを
有するダイナミック型ＲＡＭの使い勝手を高めることが
できるとともに、セルフリフレッシュモード及びＣＢＲ
リフレッシュモードのいずれにおいても、ダイナミック
型ＲＡＭのリフレッシュ動作時の消費電力を低減するこ
とができるものとなる。

【００６２】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、（１）セルフリフレッシュモード及びＣＢＲリフレッシ
ュモードを有し、メモリアレイの各ワード線に結合され
たメモリセルの情報保持時間を最も短いものを基準に量
子化し保持時間データとして記憶するカテゴリーメモリ
を具備し、かつ、セルフリフレッシュモードによるリフ
レッシュ動作を最もリーク量の多いメモリセルの情報保
持時間より短い周期で繰り返し、カテゴリーメモリから
対応して読み出される保持時間データに応じて各ワード
線に関するリフレッシュ動作を選択的に禁止する適応リ
フレッシュ方式をとるダイナミック型ＲＡＭ等におい
て、アクセス装置側の主導で行われるＣＢＲリフレッシ
ュモードにおいても適応リフレッシュ方式によるリフレ
ッシュ動作を行い、メモリアレイの比較的良好な情報保
持特性を有するメモリセルが結合されるワード線に関す
るリフレッシュ動作を選択的に禁止することができると
いう効果が得られる。（２）上記（１）項により、ＣＢＲリフレッシュモード
を有し、かつ適応リフレッシュ方式をとるダイナミック
型ＲＡＭ等の使い勝手を高めることができるという効果
が得られる。（３）上記（１）項により、ダイナミック型ＲＡＭ等の
ＣＢＲリフレッシュモード時の消費電力を低減できると
いう効果が得られる。

【００６３】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、ダイナミック型ＲＡＭのメモリアレ
イＭＡＲＹは、その直接周辺回路を含めて任意数のメモ
リマットに分割できる。また、ダイナミック型ＲＡＭ
は、×４ビット又は×１６ビット等、任意のビット構成
をとることができるし、アドレスマルチプレクスをとる
ことを必須条件ともしない。さらに、ダイナミック型Ｒ
ＡＭは、任意のブロック構成をとりうるし、起動制御信
号やアドレス信号及び内部制御信号等の組み合わせなら
びに電源電圧の極性等も、種々の実施形態をとりうる。

【００６４】図２において、リフレッシュ制御回路ＲＦ
Ｃのブロック構成は、本実施例による制約を受けない
し、関連する内部制御信号及び内部信号等の有効レベル
も、その論理条件が変わらない限り任意に設定できる。
図３〜図６において、リフレッシュイネーブル回路ＲＥ
ＮＧ，カテゴリーメモリ駆動回路ＰＤ，カテゴリーメモ
リＰＲＯＭならびに分周回路ＦＤの具体的構成及び各内
部信号の有効レベルならびにＭＯＳＦＥＴの導電型等
は、種々の実施形態をとりうる。図７において、ダイナ
ミック型ＲＡＭは、セルフリフレッシュモード又はＣＢ
Ｒリフレッシュモードが開始される当初、まず全ワード
線に関するリフレッシュ動作を行うようにしてもよい。
また、各内部制御信号及び内部信号の絶対的なレベル及
びタイミング関係ならびにその有効レベル等は、種々の
実施形態をとりうる。

【００６５】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるダイ
ナミック型ＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えば、ダイナミック
型ＲＡＭを基本とするシンクロナスＤＲＡＭ等の各種メ
モリ集積回路装置やこのようなメモリ集積回路装置を搭
載する論理集積回路装置等にも適用できる。この発明
は、少なくともＣＢＲリフレッシュモードを有しかつ適
応リフレッシュ方式をとる半導体記憶装置ならびにこれ
を含む装置又はシステムに広く適用できる。

【００６６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、セルフリフレッシュモード
及びＣＢＲリフレッシュモードを有し、メモリアレイの
各ワード線に結合されたメモリセルの情報保持時間を最
も短いものを基準に量子化し保持時間データとして記憶
するカテゴリーメモリを具備し、かつ、セルフリフレッ
シュモードによるリフレッシュ動作を最もリーク量の多
いメモリセルの情報保持時間より短い周期で繰り返し、
カテゴリーメモリから対応して読み出される保持時間デ
ータに応じて各ワード線に関するリフレッシュ動作を選
択的に禁止する適応リフレッシュ方式をとるダイナミッ
ク型ＲＡＭ等において、アクセス装置側の主導で行われ
るＣＢＲリフレッシュモードにおいても適応リフレッシ
ュ方式によるリフレッシュ動作を行うことで、ＣＢＲリ
フレッシュモードを有し、かつ適応リフレッシュ方式を
とるダイナミック型ＲＡＭ等の使い勝手を高めることが
できるとともに、そのＣＢＲリフレッシュモード時の消
費電力を低減することができる。

【図面の簡単な説明】

【図１】この発明が適用されたダイナミック型ＲＡＭの
一実施例を示すブロック図である。

【図２】図１のダイナミック型ＲＡＭに含まれるリフレ
ッシュ制御回路の一実施例を示すブロック図である。

【図３】図２のリフレッシュ制御回路に含まれるリフレ
ッシュイネーブル回路の一実施例を示す回路図である。

【図４】図２のリフレッシュ制御回路に含まれるカテゴ
リーメモリ駆動回路の一実施例を示す回路図である。

【図５】図２のリフレッシュ制御回路に含まれるカテゴ
リーメモリの一実施例を示す回路図である。

【図６】図２のリフレッシュ制御回路に含まれる分周回
路の一実施例を示す回路図である。

【図７】図２のリフレッシュ制御回路ＲＦＣのＣＢＲリ
フレッシュモード時の一実施例を示す信号波形図であ
る。

【符号の説明】

ＭＡＲＹ……メモリアレイ、ＸＤ……Ｘアドレスデコー
ダ、ＸＢ……Ｘアドレスバッファ、ＲＦＣ……リフレッ
シュ制御回路、ＳＡ……センスアンプ、ＹＤ……Ｙアド
レスデコーダ、ＹＢ……Ｙアドレスバッファ、ＩＯ……
データ入出力回路、ＴＧ……タイミング発生回路。Ｄ０
〜Ｄ７……入力又は出力データあるいはその入出力端
子、ＲＡＳＢ……ロウアドレスストローブ信号又はその
入力端子、ＣＡＳＢ……カラムアドレスストローブ信号
又はその入力端子、ＷＥＢ……ライトイネーブル信号又
はその入力端子、Ａ０〜Ａｉ……アドレス信号又はその
入力端子。ＲＡＤＣ……アドレスカウンタ、ＰＤ……カ
テゴリーメモリ駆動回路、ＰＲＯＭ……カテゴリーメモ
リ、ＦＤ……分周回路、ＲＥＮＧ……リフレッシュイネ
ーブル回路、ＴＩＭＲ……リフレッシュタイマー回路。
ＦＣＲ１〜ＦＣＲ６……ヒューズ回路。ＰＡＲＹ……メ
モリアレイ、Ｗ０〜Ｗｍ……ワード線、Ｂ０〜Ｂｎ……
ビット線、ＭＣ……メモリセル、ＣＤ……カラムデコー
ダ、ＲＤ……ロウデコーダ。Ｐ１〜Ｐ３……Ｐチャンネ
ルＭＯＳＦＥＴ、Ｎ１〜Ｎ４……ＮチャンネルＭＯＳＦ
ＥＴ、Ｆ１〜Ｆ２……ヒューズ、Ｖ１〜ＶＭ……ＣＭＯ
Ｓインバータ、ＮＡ１〜ＮＡＨ……ナンド（ＮＡＮＤ）
ゲート、ＯＧ１〜ＯＧ２……オア（ＯＲ）ゲート、ＡＧ
１……アンド（ＡＮＤ）ゲート、ＤＬ１〜ＤＬ３……遅
延回路、ＤＬＰ３……パルス発生回路、ＦＦ１〜ＦＦ３
……フリップフロップ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者鈴木幸英東京都国分寺市東恋ケ窪三丁目１番地１日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者岩井秀俊東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内

Claims

【特許請求の範囲】

【請求項１】起動制御信号が第１の組み合わせで有効
レベルとされることで選択的に指定され、かかる指定が
行われるごとに内蔵アドレスカウンタを歩進させ、その
出力信号に従ってワード線を順次選択的に選択状態とし
て行われる第１のリフレッシュモードを有し、かつ、上記第１のリフレッシュモードにおいて、各ワード線に
結合されるメモリセルの情報保持時間に応じてそのリフ
レッシュ動作を選択的に飛ばして実行する適応リフレッ
シュ方式をとることを特徴とする半導体記憶装置。
【請求項２】請求項１において、上記半導体記憶装置は、起動制御信号が第２の組み合わせで有効レベルとされる
ことで選択的に指定され、所定の周期で上記アドレスカ
ウンタを自律的に歩進させ、その出力信号に従ってワー
ド線を順次選択的に選択状態として行われる第２のリフ
レッシュモードを有し、かつ、かかる第２のリフレッシ
ュモードにおいても上記適応リフレッシュ方式をとるも
のであることを特徴とする半導体記憶装置。
【請求項３】請求項１又は請求項２において、上記半導体記憶装置は、各ワード線に結合されるメモリ
セルの情報保持時間を最も短いものを基準に量子化して
記憶するカテゴリーメモリを具備し、上記第１及び第２のリフレッシュモードにおけるリフレ
ッシュ動作は、上記最も短い情報保持時間より短い周期
で繰り返されるものであって、上記内蔵アドレスカウンタにより指定される各ワード線
に関するリフレッシュ動作は、上記カテゴリーメモリか
ら対応して読み出される記憶内容に応じて選択的に禁止
されるものであることを特徴とする半導体記憶装置。
【請求項４】請求項１，請求項２又は請求項３におい
て、上記半導体記憶装置は、上記第１又は第２のリフレッシュモードが開始されたの
を受けてリフレッシュ開始パルスを選択的に生成するリ
フレッシュイネーブル回路と、上記第１のリフレッシュモードが指定されるごとに第１
のリフレッシュ制御信号を生成するタイミング発生回路
と、上記第２のリフレッシュモードにおいて上記所定の周期
で第２のリフレッシュ制御信号を生成するリフレッシュ
タイマー回路と、上記第１又は第２のリフレッシュ制御信号に従って上記
カテゴリーメモリに対する駆動信号を選択的に生成する
カテゴリーメモリ駆動回路と、上記リフレッシュ開始パルスに従って選択的にリセット
され、上記内蔵アドレスカウンタのキャリー信号に従っ
て歩進される分周回路と、上記分周回路の計数値と上記カテゴリーメモリから読み
出される記憶内容に従ってリフレッシュ禁止信号を選択
的に生成する論理回路とを含むリフレッシュ制御回路を
具備するものであることを特徴とする半導体記憶装置。
【請求項５】請求項１，請求項２，請求項３又は請求
項４において、上記半導体記憶装置は、ダイナミック型ＲＡＭであっ
て、上記第１のリフレッシュモードは、ＣＢＲリフレッシュ
モードであり、上記第２のリフレッシュモードは、セルフリフレッシュ
モードであることを特徴とする半導体記憶装置。