JP4716869B2 - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置 Download PDFInfo
- Publication number
- JP4716869B2 JP4716869B2 JP2005505413A JP2005505413A JP4716869B2 JP 4716869 B2 JP4716869 B2 JP 4716869B2 JP 2005505413 A JP2005505413 A JP 2005505413A JP 2005505413 A JP2005505413 A JP 2005505413A JP 4716869 B2 JP4716869 B2 JP 4716869B2
- Authority
- JP
- Japan
- Prior art keywords
- block
- refresh
- refresh cycle
- signal
- fuse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Description
本発明は、ダイナミック型半導体記憶装置に関し、さらに詳しくは、リフレッシュの必要なＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に関する。
携帯電話、携帯情報端末（ＰＤＡ；Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）など、電池で駆動される機器では、そこで使用される半導体装置の低消費電力化が最も重要な課題である。従来、半導体メモリとしてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が広く使用されてきた。ＳＲＡＭのメモリセルは６つのＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタからなり、わずかな消費電流でデータを保持できるからである。しかし、ＳＲＡＭのメモリセルはＤＲＡＭのメモリセルよりも２０倍以上大きい。また、近年必要なメモリ容量は増大してきており、現在の０．２〜０．１３μｍ程度の配線技術で３２Ｍビットや６４ＭビットなどのＳＲＡＭを製造すると、チップサイズが大きくなりすぎる。このようにＳＲＡＭはＤＲＡＭよりも面積効率が悪いが、この面積効率の悪さは微細化によってさらに悪化する。このため、ＳＲＡＭをＤＲＡＭで置き換えた製品が出始めている。
しかし、ＤＲＡＭはリフレッシュを必要とするため、データを保持した状態でのスタンバイ電流はＳＲＡＭよりもかなり大きい。低消費電力のＳＲＡＭを省スペースのＤＲＡＭで置き換えるためには、リフレッシュ電流をできる限り小さくする必要がある。
このような課題を解決することを目的として、現在、大容量のＤＲＡＭと小容量のＳＲＡＭとを組み合わせたマルチチップパッケージが提供されている。ＳＲＡＭはＤＲＡＭのバックアップ用で、ＤＲＡＭのデータのうち保持の必要なデータのみがＳＲＡＭに格納される。しかし、この製品でも十分な低消費電力化は得られていない。
ＤＲＡＭの規格では一般に、６４ｍｓなどのデータ保持時間が規定されている。メモリコントローラは規定されたデータ保持時間以内の周期で各メモリセルをリフレッシュしなければならない。ＤＲＡＭの製造メーカはこの規格を満足するようにいくらか余裕を持ったデータ保持時間でテスト（以下「リテンションテスト」という）を行い、合格品を出荷している。このリテンションテストに合格するぎりぎりの短いデータ保持時間しか持たないメモリセルの総数はそれほど多くない。しかもデータ保持時間の短いメモリセルのほとんどは何らかの欠陥と関係しているため、冗長メモリセルと置き換えられ、実際には使用されない。したがって、実際に使用されるデータ保持時間の短いメモリセルの数はＤＲＡＭ全体のメモリセルの数と比べれば非常に少ない。
実際にデータ保持時間の実力値を計測してみると、どのメーカのＤＲＡＭでも大多数は８５℃でも軽く秒のオーダを超えるほどに長い。リテンションテストでは６４ｍｓに余裕を持たせ、たとえば１００ｍｓを基準値としているが、この基準値を超えられないメモリセルは数十ビット程度しか存在しない。データ保持時間の分布をグラフにすると、およそ９９％のメモリセルは１秒を超えるデータ保持時間を持ち、ごく少数のメモリセルがデータ保持時間の短い裾野に分布している。
従来のＤＲＡＭでは、規格に従い６４ｍｓなど一律の周期で全メモリセルをリフレッシュしている。すなわち、全メモリセルの中で最短のデータ保持時間をリフレッシュ周期として採用している。上述したデータ保持時間の実力分布を考慮すると、これは大多数のメモリセルを必要以上に頻繁にリフレッシュしていることを意味し、かなりの電力を無駄に消費している。したがって理想的には、各メモリセルのデータ保持時間の実力に応じた周期でリフレッシュを行えば、数十ビットのメモリセルのみを最短の６４ｍｓでリフレッシュし、その他の大多数のメモリセルをそれよりもはるかに長い周期でリフレッシュすればよく、膨大な消費電力を節約することができる。しかし、メモリセルごとに実力値に応じたリフレッシュ周期を設定することは膨大かつ複雑な回路を必要とし、現実的には不可能である。
このような課題を解決することを目的として、メモリセルをグループに分け、グループごとに最適なリフレッシュ周期を設定するようにした発明が提案されている。たとえば特許文献１（日本の特開平４−３４７９４号公報）には、ワード線ごとに最適なリフレッシュ周期を設定するようにした発明が開示されている。しかしこの発明では、多数あるワード線にそれぞれ異なるリフレッシュ周期を設定するため、膨大かつ複雑な回路が必要となる。また、特許文献２（日本の特開平５−１０９２６８号公報）には、サブアレイごとに最適なリフレッシュ周期を設定するようにした発明が開示されている。また、特許文献３（日本の特開平５−２６６６５７号公報）には、メモリセルアレイごとに最適なリフレッシュ周期を設定するようにした発明が開示されている。しかしこれらの発明では、アレイ数が少ないため、データ保持時間の実力値が短いメモリセルが全アレイに分散して存在している場合には十分な効果を得ることができない。
本発明の目的は、リフレッシュ電流を低減したダイナミック型半導体記憶装置を提供することである。
本発明のもう１つの目的は、リフレッシュ周期をきめ細かく設定することの可能なダイナミック型半導体記憶装置を提供することである。
本発明のさらにもう１つ目的は、上記目的を簡単な回路構成で実現したダイナミック型半導体記憶装置を提供することである。
しかし、ＤＲＡＭはリフレッシュを必要とするため、データを保持した状態でのスタンバイ電流はＳＲＡＭよりもかなり大きい。低消費電力のＳＲＡＭを省スペースのＤＲＡＭで置き換えるためには、リフレッシュ電流をできる限り小さくする必要がある。
このような課題を解決することを目的として、現在、大容量のＤＲＡＭと小容量のＳＲＡＭとを組み合わせたマルチチップパッケージが提供されている。ＳＲＡＭはＤＲＡＭのバックアップ用で、ＤＲＡＭのデータのうち保持の必要なデータのみがＳＲＡＭに格納される。しかし、この製品でも十分な低消費電力化は得られていない。
ＤＲＡＭの規格では一般に、６４ｍｓなどのデータ保持時間が規定されている。メモリコントローラは規定されたデータ保持時間以内の周期で各メモリセルをリフレッシュしなければならない。ＤＲＡＭの製造メーカはこの規格を満足するようにいくらか余裕を持ったデータ保持時間でテスト（以下「リテンションテスト」という）を行い、合格品を出荷している。このリテンションテストに合格するぎりぎりの短いデータ保持時間しか持たないメモリセルの総数はそれほど多くない。しかもデータ保持時間の短いメモリセルのほとんどは何らかの欠陥と関係しているため、冗長メモリセルと置き換えられ、実際には使用されない。したがって、実際に使用されるデータ保持時間の短いメモリセルの数はＤＲＡＭ全体のメモリセルの数と比べれば非常に少ない。
実際にデータ保持時間の実力値を計測してみると、どのメーカのＤＲＡＭでも大多数は８５℃でも軽く秒のオーダを超えるほどに長い。リテンションテストでは６４ｍｓに余裕を持たせ、たとえば１００ｍｓを基準値としているが、この基準値を超えられないメモリセルは数十ビット程度しか存在しない。データ保持時間の分布をグラフにすると、およそ９９％のメモリセルは１秒を超えるデータ保持時間を持ち、ごく少数のメモリセルがデータ保持時間の短い裾野に分布している。
従来のＤＲＡＭでは、規格に従い６４ｍｓなど一律の周期で全メモリセルをリフレッシュしている。すなわち、全メモリセルの中で最短のデータ保持時間をリフレッシュ周期として採用している。上述したデータ保持時間の実力分布を考慮すると、これは大多数のメモリセルを必要以上に頻繁にリフレッシュしていることを意味し、かなりの電力を無駄に消費している。したがって理想的には、各メモリセルのデータ保持時間の実力に応じた周期でリフレッシュを行えば、数十ビットのメモリセルのみを最短の６４ｍｓでリフレッシュし、その他の大多数のメモリセルをそれよりもはるかに長い周期でリフレッシュすればよく、膨大な消費電力を節約することができる。しかし、メモリセルごとに実力値に応じたリフレッシュ周期を設定することは膨大かつ複雑な回路を必要とし、現実的には不可能である。
このような課題を解決することを目的として、メモリセルをグループに分け、グループごとに最適なリフレッシュ周期を設定するようにした発明が提案されている。たとえば特許文献１（日本の特開平４−３４７９４号公報）には、ワード線ごとに最適なリフレッシュ周期を設定するようにした発明が開示されている。しかしこの発明では、多数あるワード線にそれぞれ異なるリフレッシュ周期を設定するため、膨大かつ複雑な回路が必要となる。また、特許文献２（日本の特開平５−１０９２６８号公報）には、サブアレイごとに最適なリフレッシュ周期を設定するようにした発明が開示されている。また、特許文献３（日本の特開平５−２６６６５７号公報）には、メモリセルアレイごとに最適なリフレッシュ周期を設定するようにした発明が開示されている。しかしこれらの発明では、アレイ数が少ないため、データ保持時間の実力値が短いメモリセルが全アレイに分散して存在している場合には十分な効果を得ることができない。
本発明の目的は、リフレッシュ電流を低減したダイナミック型半導体記憶装置を提供することである。
本発明のもう１つの目的は、リフレッシュ周期をきめ細かく設定することの可能なダイナミック型半導体記憶装置を提供することである。
本発明のさらにもう１つ目的は、上記目的を簡単な回路構成で実現したダイナミック型半導体記憶装置を提供することである。
本発明によるダイナミック型半導体記憶装置は、複数のメモリセルを含むメモリセルアレイを備える。メモリセルアレイは複数のブロックに分割される。ダイナミック型半導体記憶装置はさらに、ブロックデコーダと、リフレッシュサイクル制御回路と、ロウデコーダとを備える。ブロックデコーダは、ロウアドレス信号をデコードしてブロック選択信号を発生する。リフレッシュサイクル制御回路は、ブロック選択信号を予め設定された分周比で分周してブロック用にリフレッシュ周期を設定する。ロウデコーダは、ブロック選択信号に応答してブロックを選択する。
このダイナミック型半導体記憶装置では、ブロック選択信号が予め設定された分周比で分周される。分周比が１の場合、ブロック選択信号は分周されないので、対応するブロックは通常の周期で選択される。たとえば分周比が１／２の場合、ブロック選択信号は１／２で分周されるので、対応するブロックは通常の１／２の周期で選択される。したがって、このブロックのリフレッシュ周期は通常の１／２となり、リフレッシュ電流が低減される。ここで、分周比は特に１／２に限定されることなく、１／４、１／８など、任意の比を採用することができる。しかも、リフレッシュサイクル制御回路を追加するだけでリフレッシュ電流が低減されるので、本発明によるダイナミック型半導体記憶装置は簡単な回路構成で実現することができる。
本発明によるもう１つのダイナミック型半導体記憶装置は、複数のメモリセルを含むメモリセルアレイを備える。メモリセルアレイは複数の第１階層ブロックに分割される。第１階層ブロックの各々はさらに複数の第２階層ブロックに分割される。ダイナミック型半導体記憶装置はさらに、リフレッシュ周期設定手段を備える。リフレッシュ周期設定手段は、第１階層ブロック用に第１のリフレッシュ周期を設定し、第２階層ブロック用に第２のリフレッシュ周期を設定する。
このダイナミック型半導体記憶装置では、メモリセルアレイが階層的にブロック化され、リフレッシュ周期はブロック単位で階層的に設定される。したがって、リフレッシュ周期をきめ細かく設定することができる。その結果、メモリセルアレイ全体のリフレッシュ電流はさらに低減される。
このダイナミック型半導体記憶装置では、ブロック選択信号が予め設定された分周比で分周される。分周比が１の場合、ブロック選択信号は分周されないので、対応するブロックは通常の周期で選択される。たとえば分周比が１／２の場合、ブロック選択信号は１／２で分周されるので、対応するブロックは通常の１／２の周期で選択される。したがって、このブロックのリフレッシュ周期は通常の１／２となり、リフレッシュ電流が低減される。ここで、分周比は特に１／２に限定されることなく、１／４、１／８など、任意の比を採用することができる。しかも、リフレッシュサイクル制御回路を追加するだけでリフレッシュ電流が低減されるので、本発明によるダイナミック型半導体記憶装置は簡単な回路構成で実現することができる。
本発明によるもう１つのダイナミック型半導体記憶装置は、複数のメモリセルを含むメモリセルアレイを備える。メモリセルアレイは複数の第１階層ブロックに分割される。第１階層ブロックの各々はさらに複数の第２階層ブロックに分割される。ダイナミック型半導体記憶装置はさらに、リフレッシュ周期設定手段を備える。リフレッシュ周期設定手段は、第１階層ブロック用に第１のリフレッシュ周期を設定し、第２階層ブロック用に第２のリフレッシュ周期を設定する。
このダイナミック型半導体記憶装置では、メモリセルアレイが階層的にブロック化され、リフレッシュ周期はブロック単位で階層的に設定される。したがって、リフレッシュ周期をきめ細かく設定することができる。その結果、メモリセルアレイ全体のリフレッシュ電流はさらに低減される。
図１は、本発明の第１の実施の形態によるＤＲＡＭの全体構成を示す。
図２は、図１中のロウデコーダ及びリフレッシュサイクルサイクル制御回路を含む周辺回路の構成を示す。
図３は、図２中のブロックリフレッシュサイクル制御回路の構成を示す。
図４は、図３中のヒューズ回路の構成を示す。
図５は、図１〜図４に示したＤＲＡＭのバーストリフレッシュ動作のタイミングを示す。
図６は、本発明の第２の実施の形態によるＤＲＡＭの全体構成を示す。
図７は、図６中の１個のサブアレイ及びその周辺回路の構成を示す。
図８は、図７中のリフレッシュサイクル制御回路、ロウデコーダ、仮想ワード線デコーダ及びワード線ドライバの構成を示す。
図９は、図８に示したリフレッシュサイクル制御回路において全ヒューズ回路が切断されていない場合の動作のタイミングを示す。
図１０は、図８に示したリフレッシュサイクル制御回路においてヒューズ回路ＦＣ０及びＦＣ３が切断された場合の動作のタイミングを示す。
図１１は、本発明の第３の実施の形態によるＤＲＡＭにおけるリフレッシュサイクル制御回路、ロウデコーダ、仮想ワード線デコーダ及びワード線ドライバの構成を示す。
図１２は、図１１に示したリフレッシュサイクル制御回路においてヒューズ回路ＦＣ０及びＦＣ３が切断された場合の動作のタイミングを示す。
図１３は、本発明の第４の実施の形態によるＤＲＡＭにおけるリフレッシュサイクル制御回路、ロウデコーダ、仮想ワード線デコーダ及びワード線ドライバの構成を示す。
図２は、図１中のロウデコーダ及びリフレッシュサイクルサイクル制御回路を含む周辺回路の構成を示す。
図３は、図２中のブロックリフレッシュサイクル制御回路の構成を示す。
図４は、図３中のヒューズ回路の構成を示す。
図５は、図１〜図４に示したＤＲＡＭのバーストリフレッシュ動作のタイミングを示す。
図６は、本発明の第２の実施の形態によるＤＲＡＭの全体構成を示す。
図７は、図６中の１個のサブアレイ及びその周辺回路の構成を示す。
図８は、図７中のリフレッシュサイクル制御回路、ロウデコーダ、仮想ワード線デコーダ及びワード線ドライバの構成を示す。
図９は、図８に示したリフレッシュサイクル制御回路において全ヒューズ回路が切断されていない場合の動作のタイミングを示す。
図１０は、図８に示したリフレッシュサイクル制御回路においてヒューズ回路ＦＣ０及びＦＣ３が切断された場合の動作のタイミングを示す。
図１１は、本発明の第３の実施の形態によるＤＲＡＭにおけるリフレッシュサイクル制御回路、ロウデコーダ、仮想ワード線デコーダ及びワード線ドライバの構成を示す。
図１２は、図１１に示したリフレッシュサイクル制御回路においてヒューズ回路ＦＣ０及びＦＣ３が切断された場合の動作のタイミングを示す。
図１３は、本発明の第４の実施の形態によるＤＲＡＭにおけるリフレッシュサイクル制御回路、ロウデコーダ、仮想ワード線デコーダ及びワード線ドライバの構成を示す。
以下、図面を参照し、本発明の実施の形態を詳しく説明する。図中同一又は相当部分には同一符号を付してその説明を援用する。
［第１の実施の形態］
図１を参照して、本発明の第１の実施の形態によるＤＲＡＭは、３２ＭビットのメモリセルアレイＭＡと、ロウデコーダＲＤと、リフレッシュサイクル制御回路ＲＣＣＣとを備える。メモリセルアレイＭＡは４個のサブアレイＳＵＢ１〜ＳＵＢ４に分割される。サブアレイＳＵＢ１〜ＳＵＢ４の各々は、行及び列に配置された８Ｍ（＝８×２２０）個のメモリセル（図示せず）と、行に配置された１Ｋ（＝２１０）個のワード線ＷＬと、列に配置された８Ｋ（＝８×２１０）個のビット線対ＢＬと、ビット線対ＢＬに対応して設けられた８Ｋ個のセンスアンプＳＡとを備える。
サブアレイＳＵＢ１〜ＳＵＢ４の各々はさらに４つの領域＃１〜＃４に分割される。領域＃１〜＃４の各々は２５６個のワード線ＷＬを含む。８Ｋ個のセンスアンプＳＡは領域＃１及び＃２の間と領域＃３及び＃４の間とに４Ｋ個ずつ配置される。メモリセルアレイＭＡ全体はさらに１２８個のブロックＢＫに分割される。各ブロックＢＫは３２個のワード線ＷＬを含む。
１２８個のブロックＢＫに対応し、ロウデコーダＲＤも１２８個のブロックロウデコーダＢＲＤに分割される。各ブロックロウデコーダＢＲＤは対応するブロックＢＫ内の３２個のワード線ＷＬの中から１個を選択する。リフレッシュサイクル制御回路ＲＣＣＣは、１２８個のブロックＢＫに適したリフレッシュ周期Ｔ１〜Ｔ１２８をそれぞれ設定する。
図２を参照して、このＤＲＡＭはさらに、アドレスレシーバＡＤＲと、ロウアドレスカウンタＲＡＣと、セレクタＳＥＬと、プリデコーダＰＤＥＣ１及びＰＤＥＣ２と、ブロックデコーダＢＤＥＣとを備える。本実施の形態の特徴はリフレッシュサイクル制御回路ＲＣＣＣを設けた点であり、それ以外の構成は従来と同じある。
アドレスレシーバＡＤＲは、入力された外部ロウアドレス信号ＥＡＤを受信し、セレクタＳＥＬに与える。ロウアドレスカウンタＲＡＣは、内部ロウアドレス信号ＩＡＤを内部的に発生し、セレクタＳＥＬに与える。メモリセルアレイＭＡ全体にある４Ｋのワード線ＷＬの中から１個のワード線ＷＬを特定しなければならないので、外部ロウアドレス信号ＥＡＤ及び内部ロウアドレス信号ＩＡＤはともに１２ビットである。
セレクタＳＥＬは、リフレッシュイネーブル信号ＲＥに応答して、アドレスレシーバＡＤＲからの外部ロウアドレス信号ＥＡＤ又はロウアドレスカウンタＲＡＣからの内部ロウアドレス信号ＩＡＤを選択する。リフレッシュイネーブル信号ＲＥは通常アクセス時にＬ（論理ロー）レベルになり、リフレッシュ時にＨ（論理ハイ）レベルになる。リフレッシュイネーブル信号ＲＥがＬレベルのとき、セレクタＳＥＬは外部ロウアドレス信号ＥＡＤを選択する。リフレッシュイネーブル信号ＲＥがＨレベルのとき、セレクタＳＥＬは内部ロウアドレス信号ＩＡＤを選択する。セレクタＳＥＬは選択したロウアドレス信号のうち下位２ビット（第１及び第２ビット）をプリデコーダＰＤＥＣ１に与え、その次の下位３ビット（第３〜第５ビット）をプリデコーダＰＤＥＣ２に与え、上位７ビット（第６〜第１２ビット）をブロックデコーダＢＤＥＣに与える。
プリデコーダＰＤＥＣ１は、２ビットのロウアドレス信号をデコードして４（＝２２）ビットのプリデコード信号ＰＤ１を発生し、ロウデコーダＲＤに与える。プリデコーダＰＤＥＣ２は、３ビットのロウアドレス信号をデコードして８（＝２３）ビットのプリデコード信号ＰＤ２を発生し、ロウデコーダＲＤに与える。ブロックデコーダＢＤＥＣは、７ビットのロウアドレス信号をデコードして１２８（＝２７）ビットのブロック選択信号ＢＳＩを発生し、リフレッシュサイクル制御回路ＲＣＣＣに与える。
リフレッシュサイクル制御回路ＲＣＣＣは、ブロック選択信号ＢＳＩを予め定められた分周比で分周してブロックＢＫ用にリフレッシュ周期を設定する。具体的には、リフレッシュイネーブル信号ＲＥがＬレベルのとき、リフレッシュサイクル制御回路ＲＣＣＣは、１２８ビットのブロック選択信号ＢＳＩをそのままロウデコーダＲＤに与える。このとき、換言すれば、リフレッシュサイクル制御回路ＲＣＣＣはブロック選択信号ＢＳＩを分周比１で分周している。一方、リフレッシュイネーブル信号ＲＥがＨレベルのとき、リフレッシュサイクル制御回路ＲＣＣＣは、１２８ビットのブロック選択信号ＢＳＩをそれぞれ予め設定された分周比（たとえば１／２、１／４）で分周し、ロウデコーダＲＤに与える。
リフレッシュサイクル制御回路ＲＣＣＣは、１２８ビットのブロック選択信号ＢＳＩに対応する１２８個のブロックリフレッシュサイクル制御回路ＢＲＣＣＣに分割される。
リフレッシュイネーブル信号ＲＥがＬレベルのとき、ブロックリフレッシュサイクル制御回路ＢＲＣＣＣの各々は、対応する１ビットのブロック選択信号ＢＳＩをそのまま対応するブロックロウデコーダＢＲＤに与える。リフレッシュイネーブル信号ＲＥがＨレベルのとき、ブロックリフレッシュサイクル制御回路ＢＲＣＣＣの各々は、対応する１ビットのブロック選択信号ＢＳＩを予め設定された分周比で分周し、対応するブロックロウデコーダＢＲＤに与える。
以下、リフレッシュサイクル制御回路ＲＣＣＣに入力されるブロック選択信号を「入力ブロック選択信号ＢＳＩ」といい、リフレッシュサイクル制御回路ＲＣＣＣから出力されるブロック選択信号を「出力ブロック選択信号ＢＳＯ」という。リフレッシュサイクル制御回路ＲＣＣＣの具体的な回路構成は後述する。
ロウデコーダＲＤは、１２８ビットの出力ブロック選択信号ＢＳＯに応答して１２８個のブロックＢＫの中から１個を選択し、さらにプリデコード信号ＰＤ１及びＰＤ２に応答して、選択されたブロックＢＫ内の３２個のワード線ＷＬの中から１個を選択して活性化する。
具体的には、ロウデコーダＲＤでは、１２８ビットの出力ブロック選択信号ＢＳＯに応答して１２８個のブロックロウデコーダＢＲＤの中から１個が選択され、活性化される。活性化されたブロックロウデコーダＢＲＤは８ビットのプリデコード信号ＰＤ２に応答して対応するブロックＢＫ内の３２個のワード線ＷＬの中から４個を選択し、さらに４ビットのプリデコード信号ＰＤ１に応答して４個のワード線ＷＬの中から１個を選択する。
図３は、１個のブロックロウデコーダＢＲＤに対応するブロックリフレッシュサイクル制御回路ＢＲＣＣＣの構成を示す。図３を参照して、ブロックリフレッシュサイクル制御回路ＢＲＣＣＣは、所望の分周比を設定するヒューズ回路ＦＣと、ヒューズ回路ＦＣに設定された分周比でブロック選択信号ＢＳＩを分周する分周器ＦＤとを備える。リフレッシュサイクル制御回路ＲＣＣＣ全体は、図３に示したブロックリフレッシュサイクル制御回路ＢＲＣＣＣを１２８個備える。
図４を参照して、ヒューズ回路ＦＣは、プルアップ抵抗ＲＡ及びＲＢと、ポリシリコンなどからなるヒューズＦＡ及びＦＢとを備える。ヒューズＦＡ及びＦＢがともに切断されていない場合、ヒューズ信号ＦＡＩ及びＦＢＩはそれぞれヒューズＦＡ及びＦＢによりともにＬレベルにされる。ヒューズＦＡのみが切断された場合、ヒューズ信号ＦＡＩのみがプルアップ抵抗ＲＡによりＨレベルにされる。ヒューズＦＡ及びＦＢがともに切断された場合、ヒューズ信号ＦＡＩ及びＦＢＩはそれぞれプルアップ抵抗ＲＡ及びＲＢによりともにＨレベルにされる。
ヒューズ回路ＦＣはプルアップ抵抗ＲＡ及びＲＢとポリシリコンなどからなるヒューズＦＡ及びＦＢとで構成され、ＭＯＳトランジスタなどを含んでいないため、ロウデコーダＲＤの上に形成される。したがって、ヒューズ回路ＦＣの追加によるチップ面積の増大を抑えることができる。
再び図３を参照して、分周器ＦＤは、転送ゲートＴＧと、ラッチ回路ＬＣと、カウンタＣＴＲと、ＡＮＤ（論理積）ゲートＡＮＤとを備える。
転送ゲートＴＧは、リフレッシュイネーブル信号ＲＥがＨレベルのときオンになり、Ｌレベルのときオフになる。ラッチ回路ＬＣは、相互に接続されたインバータＩＶ１及びＩＶ２とからなる。リフレッシュイネーブル信号ＲＥがＨレベルのとき、転送ゲートＴＧは入力ブロック選択信号ＢＳＩをラッチ回路ＬＣに与える。ラッチ回路ＬＣは入力ブロック選択信号ＢＳＩをラッチし、それを反転したカウンタ入力信号ＣＩＮをカウンタＣＴＲに与える。
カウンタＣＴＲはカウンタ入力信号ＣＩＮに応答してカウントアップされ、２ビットのカウンタ出力信号ＦＡＯ，ＦＢＯを出力する。カウンタ出力信号ＦＡＯがＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）で、カウンタ出力信号ＦＡＢがＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）である。
カウンタＣＴＲは、リフレッシュイネーブル信号ＲＥがＨレベルのとき活性化され、Ｌレベルのとき非活性化される。ヒューズ信号ＦＡＩ及びＦＢＩがともにＬレベルときも、カウンタＣＴＲは非活性化される。非活性化されたカウンタＣＴＲはカウンタ出力信号ＦＡＯ及びＦＢＯをともにＨレベルに固定する。活性化されたカウンタＣＴＲはカウンタ入力信号ＣＩＮの立ち下がりエッジに応答してカウントアップされる。ヒューズ信号ＦＡＩがＨレベルで、ヒューズ信号ＦＢＩがＬレベルのとき、カウンタＣＴＲはＭＳＢのカウンタ出力信号ＦＡＯをＨレベルに固定し、１ビットカウンタとして機能する。ヒューズ信号ＦＡＩ及びＦＢＩがともにＨレベルのとき、カウンタＣＴＲは２ビットカウンタとして機能する。
次に、このＤＲＡＭの動作を説明する。
リテンションテスト時にブロックＢＫごとにデータ保持時間を計測し、２５６ｍｓのリテンションテストを合格したブロックＢＫについてはヒューズＦＡ及びＦＢをともに切断する。２５６ｍｓのリテンションテストは不合格になったが、１２８ｍｓのリテンションテストを合格したブロックについてはヒューズＦＡのみを切断する。それ以外のブロック、つまり両方のリテンションテストを不合格になったブロックについてはヒューズＦＡ及びＦＢともに切断しない。
（１）通常アクセス時
通常アクセス時には、リフレッシュイネーブル信号ＲＥがＬレベルになる。したがって、セレクタＳＥＬは外部ロウアドレス信号ＥＡＤを選択する。また、１２８個の全ブロックＢＫについて、カウンタＣＴＲはカウンタ出力信号ＦＡＯ及びＦＢＯをともにＨレベルに固定するので、ＡＮＤゲートＡＮＤは入力ブロック選択信号ＢＳＩをそのまま出力ブロック選択信号ＢＳＯとしてブロックロウデコーダＢＲＤに与える。したがって、リフレッシュサイクル制御回路ＲＣＣＣは１２８ビットの入力ブロック選択信号ＢＳＩをそのまま１２８ビットの出力ブロック選択信号ＢＳＯとしてロウデコーダＲＤに与える。よって、このＤＲＡＭは、リフレッシュサイクル制御回路ＲＣＣＣを持たない従来のＤＲＡＭと同様に動作する。
（２）リフレッシュ時
リフレッシュ時には、リフレッシュイネーブル信号ＲＥがＨレベルになる。したがって、セレクタＳＥＬは内部ロウアドレス信号ＩＡＤを選択する。また、リフレッシュサイクル制御回路ＲＣＣＣはヒューズＦＡ及びＦＢの切断状況に応じて異なった機能を発揮する。
以下、バーストリフレッシュを例に挙げ、図５を参照してその動作を説明する。バーストリフレッシュは、４Ｋ個の全ワード線ＷＬを順番に活性化して３２Ｍ個の全メモリセルをリフレッシュするものである。
（２．１）ヒューズＦＡ及びＦＢがともに切断されていない場合
１２８個のブロックＢＫのうちある１個に注目する。この注目したブロックＢＫに対応するブロックリフレッシュサイクル制御回路ＢＲＣＣＣにおいて、ヒューズＦＡ及びＦＢがともに切断されていない場合、ヒューズ信号ＦＡＩ及びＦＢＩはともにＬレベルになる。そのため、カウンタＣＴＲは非活性化され、カウンタ出力信号ＦＡＯ及びＦＢＯをともにＨレベルに固定する。したがって、ＡＮＤゲートＡＮＤは入力ブロック選択信号ＢＳＩをそのまま出力ブロック選択信号ＢＳＯ１としてブロックロウデコーダＢＲＤに与える。 入力ブロック選択信号ＢＳＩは０．５ｍｓの間ずっとＨレベルになるから、出力ブロック選択信号ＢＳＯ１も同様に０．５ｍｓの間ずっとＨレベルになる。ブロックロウデコーダＢＲＤはこの０．５ｍｓの間に３２個のワード線ＷＬを１５．６μｓずつ順番に活性化し、注目しているブロックＢＫ内の全メモリセルをリフレッシュする。リフレッシュを完了すると、入力ブロック選択信号ＢＳＩはＬレベルになる。この入力ブロック選択信号ＢＳＩがＬレベルの間に、注目しているブロックＢＫ以外の１２７個のブロックについて、入力ブロック選択信号ＢＳＩが０．５ｍｓずつＨレベルになる。各ブロックに０．５ｍｓかかるので、１２７個のブロックには６３．５ｍｓ（＝０．５ｍｓ×１２７）かかる。その結果、注目しているブロックＢＫについては、最初のリフレッシュ開始から６４ｍｓ後に、入力ブロック選択信号ＢＳＩ及び出力ブロック選択信号ＢＳＯ１が再びＨレベルになり、リフレッシュが再開される。
したがってこの場合、注目しているブロックＢＫ内の全メモリセルは通常通り６４ｍｓの周期でリフレッシュされる。
（２．２）ヒューズＦＡが切断された場合
注目しているブロックＢＫに対応するブロックリフレッシュサイクル制御回路ＢＲＣＣＣにおいて、ヒューズＦＡのみが切断された場合、ヒューズ信号ＦＡＩはＨレベルになり、ヒューズ信号ＦＢＩはＬレベルになる。そのため、カウンタＣＴＲはＭＳＢのカウンタ出力信号ＦＡＯをＨレベルに固定し、１ビットカウンタとして機能する。一方、Ｈレベルのリフレッシュイネーブル信号ＲＥに応答して転送ゲートＴＧがオンになっているので、ラッチ回路ＬＣは入力ブロック選択信号ＢＳＩを反転したカウンタ入力信号ＣＩＮをカウンタＣＴＲに与える。カウンタＣＴＲはカウンタ入力信号ＣＩＮの立ち下がりエッジＦ１〜Ｆ５に応じてカウントアップされるため、ＬＳＢのカウンタ出力信号ＦＡＯはそれに応じて繰り返しＬ又はＨレベルに変化する。カウンタ出力信号ＦＡＯがＬレベルの間、ＡＮＤゲートＡＮＤは出力ブロック選択信号ＢＳＯ２をＬレベルに固定する。すなわち、カウンタ出力信号ＦＡＯがＬレベルの間、Ｈレベルの入力ブロック選択信号ＢＳＩは間引かれ、出力ブロック選択信号ＢＳＯ２に現れない。よって、出力ブロック選択信号ＢＳＯ２の周期は入力ブロック選択信号ＢＳＩの周期の２倍の１２８ｍｓになる。
したがってこの場合、注目しているブロックＢＫ内の全メモリセルは通常の２倍の１２８ｍｓの周期でリフレッシュされる。
（２．３）ヒューズＦＡ及びＦＢがともに切断された場合
注目しているブロックＢＫに対応するブロックリフレッシュサイクル制御回路ＢＲＣＣＣにおいて、ヒューズＦＡ及びＦＢがともに切断された場合、ヒューズ信号ＦＡＩ及びＦＢＩはともにＨレベルになる。そのため、カウンタＣＴＲは２ビットカウンタとして機能する。ＭＳＢのカウンタ出力信号ＦＡＯはＬＳＢのカウンタ出力信号ＦＢＯの立ち上がりエッジに応じて繰り返しＬ又はＨレベルに変化する。カウンタ出力信号ＦＡＯ又はＦＢＯがＬレベルの間、ＡＮＤゲートＡＮＤは出力ブロック選択信号ＢＳＯ３をＬレベルに固定する。すなわち、カウンタ出力信号ＦＡＯ又はＦＡＢがＬレベルの間、Ｈレベルの入力ブロック選択信号ＢＳＩは間引かれ、出力ブロック選択信号ＢＳＯ３に現れない。よって、出力ブロック選択信号ＢＳＯ３の周期は入力ブロック選択信号ＢＳＩの周期の４倍の２５６ｍｓになる。
したがってこの場合、注目しているブロックＢＫ内の全メモリセルは通常の４倍の２５６ｍｓの周期でリフレッシュされる。
なお、カウンタＣＴＲはカウンタ入力信号ＣＩＮの立ち下がりエッジＦ１〜Ｆ５に応じてカウントアップされるが、リフレッシュイネーブル信号ＲＥがＨレベルになってから最初のカウンタ入力信号ＣＩＮの立ち下がりエッジＦ０に応じてはリセットされ、カウンタ出力信号ＦＡＯ及びＦＢＯはともにＨレベルになる。したがって、ヒューズＦＡ又はＦＢが切断されていてもいなくても、リフレッシュモードに入ってから最初のリフレッシュは安全のために必ず行われる。
以上のように本実施の形態によれば、ブロックＢＫごとにリテンションテストを行い、２５６ｍｓのリテンションテストを合格したブロックＢＫについては２５６ｍｓのリフレッシュ周期を設定し、１２８ｍｓのリテンションテストを合格したブロックＢＫについては１２８ｍｓのリフレッシュ周期を設定し、それ以外のブロックＢＫについては６４ｍｓのリフレッシュ周期を設定する。したがって、２５６ｍｓのリフレッシュ周期を設定したブロックＢＫではリフレッシュ電流は４分の１に低減され、１２８ｍｓのリフレッシュ周期を設定したブロックＢＫではリフレッシュ電流は２分の１に低減される。また、１２８個のブロックＢＫに適したリフレッシュ周期をそれぞれ設定することができるため、従来よりもきめ細かくリフレッシュ周期を設定することができる。しかも従来のＤＲＡＭに簡単なリフレッシュサイクル制御回路ＲＣＣＣを追加するだけで、上記効果を得ることができる。
上記実施の形態ではブロック数は１２８個、リフレッシュ周期は６４ｍｓの２倍及び４倍であるが、これらは特に限定されない。たとえばカウンタＣＴＲを３ビットにすればリフレッシュ周期は８倍、カウンタＣＴＲを４ビットにすればリフレッシュ周期は１６倍になり、リフレッシュ周期の選択が増える。
本実施の形態によれば、リフレッシュ電流Ｉｒは一般に次の式（１）で与えられる。
Ｉｒ＝Ｉｂ×Ｆ２／Ｎｂ＋Ｉｂ／２×Ｆ４／Ｎｂ＋Ｉｂ／４×（Ｎｂ−Ｆ２−Ｆ４）／Ｎｂ …（１）
ここで、Ｉｂはリフレッシュ周期を６４ｍｓにした場合の基本的なリフレッシュ電流、Ｆｎはｎ×６４ｍｓのリテンションテストで不合格になるブロックの数、Ｎｂはブロックの総数である。
仮に１２８ｍｓのリテンションテストで１２ブロックが不合格になり、２５６ｍｓのリテンションテストで２６ブロックが不合格になったとすると、この場合のリフレッシュ電流Ｉｒは次の式（２）で得られる。
Ｉｒ＝Ｉｂ×１２／１２８＋Ｉｂ／２×２６／１２８＋Ｉｂ／４×（１２８−１２−２６）／１２８
＝Ｉｂ×（１２／１２８＋１／２×２６／１２８＋１／４×（１２８−１２−２６）／１２８）＝０．３７１Ｉｂ …（２）
この場合のリフレッシュ電流Ｉｒは、リフレッシュ周期を一律に６４ｍｓとした場合の３分の１近くになる。
［第２の実施の形態］
図６を参照して、本発明の第２の実施の形態によるＤＲＡＭは、２個のメモリセルアレイＭＡを備える。各メモリセルアレイＭＡは、行及び列に配置された３２Ｍ個のメモリセル（図示せず）と、行に配置された１６Ｋ個のワード線ＷＬと、列に配置された２Ｋ個のビット線対ＢＬとを備える。各メモリセルアレイＭＡは３２Ｍビットのメモリ容量を有する。ＤＲＡＭ全体は６４Ｍビットのメモリ容量を有する。各メモリセルアレイＭＡは６４個のサブアレイＳＵＢに分割される。各サブアレイＳＵＢは５１２Ｋビットのメモリ容量を有する。
図７を参照して、各サブアレイＳＵＢは、５１２Ｋ個のメモリセル（図示せず）と、２５６個のワード線ＷＬと、２Ｋ個のビット線対ＢＬとを備える。２Ｋ個のビット線対ＢＬにはそれぞれ２Ｋ個のセンスアンプＳＡが接続される。
図６に示した上下２個のメモリセルアレイＭＡの間には、図７に示すようにロウ系の周辺回路が配置される。ロウ系の周辺回路は、リフレッシュサイクル制御回路ＲＣＣＣと、２個のロウデコーダＲＤと、２個の仮想ワード線デコーダ及びワード線ドライバ（以下、単に「ワード線ドライバ」という）ＶＷＤＷＬＤと、制御回路ＣＣとを備える。
リフレッシュサイクル制御回路ＲＣＣＣは上下のサブアレイＳＵＢの中央に設けられる。詳細は後述する。ロウデコーダＲＤはリフレッシュサイクル制御回路ＲＣＣＣの両側に設けられる。上側のロウデコーダＲＤは上側のサブアレイＳＵＢ内にあるワード線ＷＬをプリデコード信号に応答して選択する。下側のロウデコーダＲＤは下側のサブアレイＳＵＢにあるワード線ＷＬをプリデコード信号に応答して選択する。プリデコード信号はプリデコーダから与えられる。
このプリデコーダは本実施の形態では特に図示されていないが、基本的に図２に示した第１の実施の形態のプリデコーダＰＤＥＣ１及びＰＤＥＣ２と同じである。すなわち、プリデコーダはロウアドレス信号をデコードしてプリデコード信号を発生する。ロウアドレス信号としては、通常アクセス時に外部から入力された外部ロウアドレス信号が用いられ、リフレッシュ時には内部的に生成された内部ロウアドレス信号が用いられる。
ワード線ドライバＶＷＤＷＬＤはロウデコーダＲＤのさらに外側に設けられる。上側のワード線ドライバＶＷＤＷＬＤは上側のロウデコーダＲＤにより選択されたワード線ＷＬを駆動する。下側のワード線ドライバＶＷＤＷＬＤは下側のロウデコーダＲＤにより選択されたワード線ＷＬを駆動する。１回の動作で、２個のサブアレイＳＵＢが同時に活性化され、４Ｋ個のメモリセルが一斉にリフレッシュされる。
リフレッシュサイクル制御回路ＲＣＣＣ、ロウデコーダＲＤ及びワード線ドライバＶＷＤＷＬＤの詳細を図８に示す。本実施の形態の特徴はリフレッシュサイクル制御回路ＲＣＣＣを設けた点であり、それ以外の構成は従来と同じある。
図８を参照して、ロウデコーダＲＤは、プリデコード信号ＺＬ０に応答してサブアレイＳＵＢ、つまり２５６個のワード線ＷＬを選択する。ロウデコーダＲＤはさらに、８ビットのプリデコード信号ＺＬ１〜ＺＬ８に応答して、選択された２５６個のワード線ＷＬの中から３２個のワード線ＷＬを選択する。サブアレイＳＵＢは８個のブロックＢＫ１〜ＢＫ８に分割される。ブロックＢＫ１〜ＢＫ８の各々はこれら３２個のワード線ＷＬを含む。各メモリセルアレイＭＡ全体は５１２（＝６４×８）個のブロックに分割される。
ロウデコーダＲＤはさらに、４ビットのプリデコード信号ＺＬ９〜ＺＬ１２に応答して、選択された３２個のワード線ＷＬの中から８個のワード線ＷＬを選択する。これを実現するために、ロウデコーダＲＤは、ＡＮＤツリーを構成する８個のＡＮＤ回路ＡＮＤ２１〜ＡＮＤ２８を備える。たとえばＡＮＤ回路ＡＮＤ２８は、プリデコード信号ＺＬ０、ＺＬ８及びＺＬ１２の全てがＨレベルのとき、対応する８個のワード線ＷＬを選択する。
ワード線ドライバＶＷＤＷＬＤは、ロウアドレス信号の３ビットに応答して各ワード線ＷＬに供給される電源をオン又オフにし、これによりロウデコーダＲＤにより選択された８個のワード線ＷＬの中から１個のワード線ＷＬを駆動する。
リフレッシュサイクル制御回路ＲＣＣＣは、２５６個のサブアレイ用に６４ｍｓ又は１２８ｍｓのリフレッシュ周期を設定し、５１２個のブロック用に６４ｍｓ又は２５６ｍｓのリフレッシュ周期を設定する。リフレッシュサイクル制御回路ＲＣＣＣは、プリデコーダ（図示せず）から９ビットのプリデコード信号ＺＬＩ０〜ＺＬＩ８を受け、９ビットのプリデコード信号ＺＬ０〜ＺＬ８をロウデコーダＲＤに与える。以下、リフレッシュサイクル制御回路ＲＣＣＣに入力されるプリデコード信号をここから出力されるプリデコード信号ＺＬ０〜ＺＬ８と区別するために特に「入力プリデコード信号」という。
リフレッシュサイクル制御回路ＲＣＣＣは、９ビットのプリデコード信号ＺＬ０〜ＺＬ８に対応して設けられた９個のブロックリフレッシュサイクル制御回路ＢＲＣＣＣ０〜ＢＲＣＣＣ８を備える。各ブロックリフレッシュサイクル制御回路ＢＲＣＣＣｉ（ｉ＝０〜８）は、入力プリデコード信号ＺＬＩｉを予め設定された分周比（１、１／２又は１／４）で分周し、その分周したプリデコード信号ＺＬｉを出力する。各ブロックリフレッシュサイクル制御回路ＢＲＣＣＣｉは、ヒューズ回路ＦＣｉと、分周器ＦＤｉとを備える。したがって、リフレッシュサイクル制御回路ＲＣＣＣ全体は、９個のヒューズ回路ＦＣ０〜ＦＣ８と、それらに対応して設けられた９個の分周器ＦＤ０〜ＦＤ８とを備える。
各ヒューズ回路ＦＣｉは、１個のプルアップ抵抗（図示せず）と、１個のヒューズ（図示せす）とを備える。すなわち、各ヒューズ回路ＦＣｉは、図４に示したヒューズ回路ＦＣのうち１系統だけを備える。各ヒューズ回路ＦＣｉは、内部のヒューズが切断されていないときＬレベルのヒューズ信号ＦＩｉを出力し、内部のヒューズが切断されたときＨレベルのヒューズ信号ＦＩｉを出力する。ヒューズ回路ＦＣ０は、１又は１／２の分周比を設定する。ヒューズ回路ＦＣ１〜ＦＣ８は、１又は１／４の分周比を設定する。
各分周器ＦＤｉは、転送ゲートＴｉと、ラッチ回路ＬＣｉと、カウンタＣＴＲｉと、ＡＮＤ（論理積）ゲートＡＮＤｉとを備える。これらの構成及び機能は、カウンタＣＴＲｉを除き、図３に示した分周器ＦＤと同じである。分周器ＦＤ０は、ヒューズ回路ＦＣに設定された分周比で入力プリデコード信号ＺＬＩ０を分周する。分周器ＦＤ１〜ＦＤ８は、それぞれヒューズ回路ＦＣ１〜ＦＣ８に設定された分周比で入力プリデコード信号ＺＬＩ１〜ＺＬＩ８を分周する。
カウンタＣＴＲ０は、リフレッシュイネーブル信号ＲＥがＨレベルに活性化されかつヒューズ信号ＦＩ０がＨレベルになったとき活性化され、リフレッシュイネーブル信号ＲＥ又はヒューズ信号ＦＩ０がＬレベルになったとき非活性化される。活性化されたカウンタＣＴＲ０は１ビットカウンタとして機能し、カウンタ入力信号Ｃｉｎの立ち下がりエッジに応答してカウントアップされ、１ビットのカウンタ出力信号Ｃｏｕｔ００を出力する。入力プリデコード信号ＺＬＩ０の立ち上がりエッジごとに、カウンタ出力信号Ｃｏｕｔ００は「０」（Ｌレベル）→「１」（Ｈレベル）と繰り返し変化する。したがってこの場合、ＡＮＤゲートＡＮＤ０は入力プリデコード信号ＺＬＩ０を分周比１／２で分周する。一方、非活性化されたカウンタＣＴＲ０はカウンタ出力信号Ｃｏｕｔ００をＨレベルに固定する。したがってこの場合、ＡＮＤゲートＡＮＤ０は入力プリデコード信号ＺＬＩ０をそのままプリデコード信号ＺＬ０として出力する。換言すれば、ＡＮＤゲートＡＮＤ０は入力プリデコード信号ＺＬＩ０を分周比１で分周する。
カウンタＣＲＴｉ（ｉ＝１〜８）は、リフレッシュイネーブル信号ＲＥがＨレベルに活性化されかつヒューズ信号ＦＩｉがＨレベルになったとき活性化され、リフレッシュイネーブル信号ＲＥ又はヒューズ信号ＦＩｉがＬレベルになったとき非活性化される。活性化されたカウンタＣＴＲｉは２ビットカウンタとして機能し、カウンタ入力信号Ｃｉｎの立ち下がりエッジに応答してカウントアップされ、２ビットのカウンタ出力信号Ｃｏｕｔ１ｉ，Ｃｏｕｔ０ｉを出力する。カウンタ出力信号Ｃｏｕｔ１ｉがＭＳＢで、カウンタ出力信号Ｃｏｕｔ０ｉがＬＳＢである。入力プリデコード信号ＺＬＩｉの立ち上がりエッジごとに、カウンタ出力信号Ｃｏｕｔ１ｉ，Ｃｏｕｔ０ｉは「００」→「０１」→「１０」→「１１」と繰り返し変化する。したがってこの場合、ＡＮＤゲートＡＮＤ０は入力プリデコード信号ＺＬＩｉを分周比１／４で分周する。一方、非活性化されたカウンタＣＴＲｉはカウンタ出力信号Ｃｏｕｔ１ｉ及びＣｏｕｔ０ｉをともにＨレベルに固定する。したがってこの場合、ＡＮＤゲートＡＮＤｉは入力プリデコード信号ＺＬＩｉをそのままプリデコード信号ＺＬｉとして出力する。換言すれば、ＡＮＤゲートＡＮＤｉは入力プリデコード信号ＺＬＩｉを分周比１で分周する。
なお、ヒューズ回路ＦＣ０〜ＦＣ８はロウデコーダＲＤを形成するＡＮＤツリーの上に配置される。分周器ＦＤ０〜ＦＤ８は図７中の制御回路ＣＣ内に配置される。このような配置を採用すれば、リフレッシュサイクル制御回路ＲＣＣＣの追加によるチップ面積の増大を抑えることができる。
次に、このＤＲＡＭの動作を説明する。
６４個のサブアレイＳＵＢのうち１２８ｍｓのリテンションテストを合格したサブアレイＳＵＢについては、そのサブアレイＳＵＢに対応するヒューズ回路ＦＣ０のヒューズを切断する。さらに５１２個のブロックのうち２５６ｍｓのリテンションテストも合格したブロックＢＫｊ（ｊ＝１〜８）については、そのブロックＢＫｊに対応するヒューズ回路ＦＣｊのヒューズも切断する。残りのブロックＢＫｋ（ｋ＝１〜８）については、そのブロックＢＫｋに対応するヒューズ回路ＦＣｋのヒューズを切断しない。
（１）通常アクセス時
通常アクセス時には、リフレッシュイネーブル信号ＲＥがＬレベルになり、全カウンタＣＴＲ０〜ＣＴＲ８が非活性化される。カウンタＣＴＲ０はカウンタ出力信号Ｃｏｕｔ００をＨレベルに固定する。カウンタＣＴＲ１〜ＣＴＲ８はカウンタ出力信号Ｃｏｕｔ１１，Ｃｏｕｔ０１〜Ｃｏｕｔ１８，Ｃｏｕｔ０８をそれぞれＨレベルに固定する。したがって、リフレッシュサイクル制御回路ＲＣＣＣは入力プリデコード信号ＺＬＩ０〜ＺＬＩ８をそのままプリデコード信号ＺＬ０〜ＺＬ８としてロウデコーダＲＤに与える。よって、このＤＲＡＭは、リフレッシュサイクル制御回路ＲＣＣＣを持たない従来のＤＲＡＭと同様に動作する。
（２）リフレッシュ時
以下、バーストリフレッシュを例に挙げ、その動作を図９及び図１０を参照して説明する。
バーストリフレッシュは２５６個のワード線ＷＬを順次選択し、サブアレイＳＵＢ内の全メモリセルをリフレッシュする。このバーストリフレッシュ時には、図９及び図１０に示すように、リフレッシュイネーブル信号ＲＥは６４ｍｓの周期で、２５６個のワード線ＷＬを選択する間ずっとＨレベルになる。
（２．１）全ヒューズ回路が切断されていない場合（図９）
ヒューズ回路ＦＣ０〜ＦＣ８の全ヒューズが切断されていない場合、図９に示すように、全ブロックリフレッシュサイクル制御回路ＢＲＣＣＣ０〜ＢＲＣＣＣ８は入力プリデコード信号ＺＬＩ０〜ＺＬＩ８をそのままプリデコード信号ＺＬ０〜ＺＬ８としてロウデコーダＲＤに与える。したがって、リフレッシュイネーブル信号ＲＥがＨレベルの間に、プリデコード信号ＺＬ０はずっとＨレベルになり、プリデコード信号ＺＬ１〜ＺＬ８は順次Ｈレベルになる。各プリデコード信号ＺＬｉ（ｉ＝１〜８）がＨレベルの間、対応するブロックＢＫｉが選択され、そのブロックＢＫｉ内の３２個のワード線ＷＬが順次選択され、これによりそのブロックＢＫｉ内の全メモリセルがリフレッシュされる。プリデコード信号ＺＬ１〜ＺＬ８はいずれも６４ｍｓの周期でＨレベルになるので、サブアレイＳＵＢ内の全メモリセルは通常通り６４ｍｓの周期でリフレッシュされる。
（２．２）ヒューズ回路ＦＣ０及びＦＣ３が切断された場合（図１０）
リテンションテストの結果、サブアレイＳＵＢ内の全メモリセルのデータ保持時間が１２８ｍｓ以上の場合、ヒューズ回路ＦＣ０のヒューズを切断する。さらに、たとえばブロックＢＫ３内の全メモリセルのデータ保持時間が２５６ｍｓ以上の場合、ヒューズ回路ＦＣ３のヒューズを切断する。
この場合、図１０に示すように、ブロックリフレッシュサイクル制御回路ＢＲＣＣＣ１，ＢＲＣＣＣ２，ＢＲＣＣＣ４〜ＢＲＣＣＣ８は入力プリデコード信号ＺＬＩ１，ＺＬＩ２，ＺＬＩ４〜ＺＬＩ８をそのままプリデコード信号ＺＬ１，ＺＬ２，ＺＬ４〜ＺＬ８としてロウデコーダＲＤに与えるが、ブロックリフレッシュサイクル制御回路ＢＲＣＣＣ０は入力プリデコード信号ＺＬＩ０を分周比１／２で分周し、ブロックリフレッシュサイクル制御回路ＢＲＣＣＣ３は入力プリデコード信号ＺＬＩ３を分周比１／４で分周する。したがって、プリデコード信号ＺＬ１，ＺＬ２，ＺＬ４〜ＺＬ８の周期は６４ｍｓのままであるが、プリデコード信号ＺＬ０の周期は１２８ｍｓになり、プリデコード信号ＺＬＩ３の周期は２５６ｍｓになる。
プリデコード信号ＺＬ０の周期が１２８ｍｓになるので、サブアレイＳＵＢは１２８ｍｓの周期でしか選択されない。したがって、プリデコード信号ＺＬ０がＬレベルの間にプリデコード信号ＺＬ１，ＺＬ２，ＺＬ４〜ＺＬ８がＨレベルになっても、ブロックＢＫ１，ＢＫ２，ＢＫ４〜ＢＫ８は選択されない。その結果、ブロックＢＫ１，ＢＫ２，ＢＫ４〜ＢＫ８はプリデコード信号ＺＬ０の周期１２８ｍｓでリフレッシュされ、ブロックＢＫ３はプリデコード信号ＺＬ３の周期２５６ｍｓでリフレッシュされる。
本実施の形態では８個の３入力ＡＮＤゲートＡＮＤ１〜ＡＮＤ８を用いているが、これに代えて８個の４入力ＡＮＤゲートを用い、ＡＮＤゲートＡＮＤ０から出力されるプリデコード信号ＺＬ０をロウデコーダＲＤに代えてこれら８個の４入力ＡＮＤゲートに共通に与えるようにしてもよい。この場合の動作は上記と同じである。
以上のように第２の実施の形態によれば、最短データ保持時間が１２８ｍｓ以上のサブアレイＳＵＢについてはヒューズ回路ＦＣ０を切断することによりこのサブアレイＳＵＢのリフレッシュ周期を通常の２倍の１２８ｍｓに設定することができる。さらにこのサブアレイＳＵＢのうち最短データ保持時間が２５６ｍｓ以上のブロックについては対応するヒューズ回路を切断することによりそのブロックのリフレッシュ周期を通常の４倍の２５６ｍｓに設定することができる。したがって、リフレッシュ周期を通常よりも長く設定したサブアレイやブロックにおいてはリフレッシュに必要な消費電力を低減することができる。
また、従来の方式では８個のブロックＢＫ１〜ＢＫ８のうち１個でも最短データ保持時間が１２８〜２５６ｍｓであれば、たとえ他のブロックの最短データ保持時間が２５６ｍｓ以上であっても、サブアレイＳＵＢ全体のリフレッシュ周期を１２８ｍｓに設定しなければならない。しかし本実施の形態では、サブアレイ、ブロックの順にリフレッシュ周期を階層的に設定することができるので、最短データ保持時間が１２８〜２５６ｍｓのブロックのリフレッシュ周期のみを１２８ｍｓに設定し、その他のブロックのリフレッシュ周期を２５６ｍｓに設定することができる。その結果、その他のブロックにおけるリフレッシュに必要な消費電力を従来よりも低減することができる。しかも、従来のＤＲＡＭにリフレッシュサイクル制御回路ＲＣＣＣを追加するだけで上記のような効果を得ることができる。
本実施の形態によれば、リフレッシュ電流Ｉｒは一般に次の式（３）で与えられる。
Ｉｒ＝Ｉｂ×Ｆ２／Ｎｂ１＋Ｉｂ／２×Ｆ４／Ｎｂ２＋Ｉｂ／４×（Ｎｂ２−Ｆ４−Ｆ２×Ｎｂ２／Ｎｂ２）／Ｎｂ２ …（３）
ここで、Ｉｂ及びＦｎは上記式（１）と同じである。Ｎｂｎはｎ×６４ｍｓのリフレッシュ周期でリテンションテストを行うときに適用するブロックの総数である。
仮に１２８ｍｓのリテンションテストで６４ブロックのうち１０ブロックが不合格になり、２５６ｍｓのリテンションテストで５１２ブロックのうち１００ブロックが不合格になったとすると、この場合のリフレッシュ電流Ｉｒは次の式（４）で得られる。
Ｉｒ＝Ｉｂ×１０／６４＋Ｉｂ／２×１００／５１２＋Ｉｂ／４×（５１２−１００−１０×５１２／６４）／５１２
＝Ｉｂ×（１０／６４＋１／２×１００／５１２＋１／４×３３２／５１２）＝０．４１６Ｉｂ …（４）
この場合のリフレッシュ電流は、リフレッシュ周期を一律に６４ｍｓとした場合の半分以下になる。
ただし、これは１２８ｍｓのリテンションテストで不合格になる１０ブロックと、２５６ｍｓのリテンションテストで不合格になる１００ブロックとが全く重複しない最悪の場合である。仮に２５６ｍｓのリテンションテストで不合格になる１００ブロックのうち８０ブロックが１２８ｍｓのリテンションテストで不合格になる１０ブロックに既に含まれていたとすると、２５６ｍｓのリテンションテストで不合格になるのは実質２０ブロックしかない。よって、この場合のリフレッシュ電流Ｉｒは次の式（５）で得られる。
Ｉｒ＝Ｉｂ×（１０／６４＋１／２×２０／５１２＋１／４×４１２／５１２）＝０．３７６Ｉｂ …（５）
この場合のリフレッシュ電流Ｉｒは、リフレッシュ周期を一律に６４ｍｓとした場合の３分の１近くになる。
［第３の実施の形態］
本第３の実施の形態は、上記第２の実施の形態と同じ機能を実現するものであるが、回路構成が異なる。
本実施の形態では図１１に示すように、ヒューズ回路ＦＣ０はあるが、分周器ＦＤ０はない。したがって、入力プリデコード信号ＺＬＩ０は常にそのままプリデコード信号ＺＬ０としてロウデコーダＲＤに与えられる。ヒューズ回路ＦＣ０から出力されたヒューズ信号ＦＩ０は８個のカウンタＣＴＲ１〜ＣＴＲ８全てに与えられる。ヒューズ回路ＦＣ０が切断され、ヒューズ信号ＦＩ０がＨレベルになると、カウンタＣＴＲ１〜ＣＴＲ８はＬＳＢのカウンタ出力信号Ｃｏｕｔ０１〜Ｃｏｕｔ０８をイネーブルする。ヒューズ回路ＦＣ１〜ＦＣ８が切断され、ヒューズ信号ＦＩ１〜ＦＩ８がＨレベルになると、カウンタＣＴＲ１〜ＣＴＲ８はＭＳＢのカウンタ出力信号Ｃｏｕｔ１１〜Ｃｏｕｔ１８をイネーブルする。
リテンションテストの結果、全ブロックＢＫ１〜ＢＫ８の最短データ保持時間が１２８ｍｓ以上の場合、ヒューズ回路ＦＣ０を切断する。さらに、たとえばブロックＢＫ８の最短データ保持時間が２５６ｍｓ以上の場合、ヒューズ回路ＦＣ８も切断する。この場合、Ｈレベルのヒューズ信号ＦＩ０に応答して全カウンタＣＴＲ１〜ＣＴＲ８のカウンタ出力信号Ｃｏｕｔ０１〜Ｃｏｕｔ０８がイネーブルされ、Ｈレベルのヒューズ信号ＦＩ８に応答してカウンタＣＴＲ８のカウンタ出力信号Ｃｏｕｔ１８がイネーブルされる。したがって、カウンタＣＴＲ８のみが２ビットカウンタとして機能し、他のカウンタＣＴＲ１〜ＣＴＲ７は１ビットカウンタとして機能する。よって、分周器ＦＤ８のみが入力プリデコード信号ＺＬＩ８を分周比１／４で分周し、他の分周器ＦＤ１〜ＦＤ７は入力プリデコード信号ＺＬＩ１〜ＺＬＩ７を分周比１／２で分周する。
以上の結果、図１２に示すように、プリデコード信号ＺＬ１〜ＺＬ７は１２８ｍｓの周期でＨレベルになり、プリデコード信号ＺＬ８は２５６ｍｓの周期でＨレベルになる。そのため、ブロックＢＫ１〜ＢＫ７は通常の２倍の周期でリフレッシュされ、ブロックＢＫ８は通常の４倍の周期でリフレッシュされる。
［第４の実施の形態］
本第４の実施の形態は、上記第３の実施の形態とブロック構成が異なる。上記実施の形態３では各ブロック内の３２個のワード線ＷＬは１箇所に集中しているのに対し、本実施の形態では８個ごとに４箇所に分散している。
本実施の形態では図１３に示すように、ロウデコーダＲＤは、４個のＡＮＤゲートＡＮＤ４１〜ＡＮＤ４４を含むＡＮＤツリーで構成される。ロウデコーダＲＤは、プリデコード信号ＺＬ０に応答して２５６個のワード線ＷＬを選択する。ロウデコーダＲＤはさらに、選択された２５６個のワード線ＷＬの中から３２個のワード線ＷＬをプリデコード信号ＺＬ１〜ＺＬ８に応答して選択する。ロウデコーダＲＤはさらに、選択された３２個のワード線ＷＬの中から８個のワード線ＷＬをプリデコード信号ＺＬ９〜ＺＬ１２に応答して選択する。たとえばプリデコード信号ＺＬ８がＨレベルになった場合、ＡＮＤゲートＡＮＤ４１〜ＡＮＤ４４の各々は対応する８個のワード線ＷＬを選択する。このとき選択された３２個のワード線ＷＬがブロックＢＫ８を構成する。
データ保持時間の短いメモリセルが１箇所に集中している場合には上記第３の実施の形態の方が好ましいが、分散している場合には本第４の実施の形態の方が好ましい。
本実施の形態のリフレッシュサイクル制御回路ＲＣＣＣは上記第３の実施の形態と同じであるが、上記第２の実施の形態と同じにしてもよい。
また上記第２〜４の実施の形態では、１２８ｍｓのリフレッシュ周期を６４ブロック（サブアレイ）に分けて設定し、２５６ｍｓのリフレッシュ周期を５１２ブロックに分けて設定しているが、リフレッシュ周期設定の階層数、リフレッシュ周期の種類、ブロック数などは全て例示であって、特に限定されるものではない。たとえばカウンタのビット数を３ビット、４ビットなどと増やせば、リフレッシュ周期の種類も５１２ｍｓ、１０２４ｍｓなどと増やすことができる。
また上記２階層方式では２５６個のワード線当たり９個のヒューズを設けているが、３２個のワード線当たり２個のヒューズ、つまり２５６個のワード線当たり１６個のワード線を設ければ、各２ビットカウンタの出力をイネーブルすることができ、その結果、３２個のワード線からなるブロックごとに６４ｍｓ、１２８ｍｓ及び２５６ｍｓという３種類のリフレッシュ周期を選択することができる。
以上、本発明の実施の形態を説明したが、上述した実施の形態は本発明を実施するための例示に過ぎない。よって、本発明は上述した実施の形態に限定されることなく、その趣旨を逸脱しない範囲内で上述した実施の形態を適宜変形して実施することが可能である。
［第１の実施の形態］
図１を参照して、本発明の第１の実施の形態によるＤＲＡＭは、３２ＭビットのメモリセルアレイＭＡと、ロウデコーダＲＤと、リフレッシュサイクル制御回路ＲＣＣＣとを備える。メモリセルアレイＭＡは４個のサブアレイＳＵＢ１〜ＳＵＢ４に分割される。サブアレイＳＵＢ１〜ＳＵＢ４の各々は、行及び列に配置された８Ｍ（＝８×２２０）個のメモリセル（図示せず）と、行に配置された１Ｋ（＝２１０）個のワード線ＷＬと、列に配置された８Ｋ（＝８×２１０）個のビット線対ＢＬと、ビット線対ＢＬに対応して設けられた８Ｋ個のセンスアンプＳＡとを備える。
サブアレイＳＵＢ１〜ＳＵＢ４の各々はさらに４つの領域＃１〜＃４に分割される。領域＃１〜＃４の各々は２５６個のワード線ＷＬを含む。８Ｋ個のセンスアンプＳＡは領域＃１及び＃２の間と領域＃３及び＃４の間とに４Ｋ個ずつ配置される。メモリセルアレイＭＡ全体はさらに１２８個のブロックＢＫに分割される。各ブロックＢＫは３２個のワード線ＷＬを含む。
１２８個のブロックＢＫに対応し、ロウデコーダＲＤも１２８個のブロックロウデコーダＢＲＤに分割される。各ブロックロウデコーダＢＲＤは対応するブロックＢＫ内の３２個のワード線ＷＬの中から１個を選択する。リフレッシュサイクル制御回路ＲＣＣＣは、１２８個のブロックＢＫに適したリフレッシュ周期Ｔ１〜Ｔ１２８をそれぞれ設定する。
図２を参照して、このＤＲＡＭはさらに、アドレスレシーバＡＤＲと、ロウアドレスカウンタＲＡＣと、セレクタＳＥＬと、プリデコーダＰＤＥＣ１及びＰＤＥＣ２と、ブロックデコーダＢＤＥＣとを備える。本実施の形態の特徴はリフレッシュサイクル制御回路ＲＣＣＣを設けた点であり、それ以外の構成は従来と同じある。
アドレスレシーバＡＤＲは、入力された外部ロウアドレス信号ＥＡＤを受信し、セレクタＳＥＬに与える。ロウアドレスカウンタＲＡＣは、内部ロウアドレス信号ＩＡＤを内部的に発生し、セレクタＳＥＬに与える。メモリセルアレイＭＡ全体にある４Ｋのワード線ＷＬの中から１個のワード線ＷＬを特定しなければならないので、外部ロウアドレス信号ＥＡＤ及び内部ロウアドレス信号ＩＡＤはともに１２ビットである。
セレクタＳＥＬは、リフレッシュイネーブル信号ＲＥに応答して、アドレスレシーバＡＤＲからの外部ロウアドレス信号ＥＡＤ又はロウアドレスカウンタＲＡＣからの内部ロウアドレス信号ＩＡＤを選択する。リフレッシュイネーブル信号ＲＥは通常アクセス時にＬ（論理ロー）レベルになり、リフレッシュ時にＨ（論理ハイ）レベルになる。リフレッシュイネーブル信号ＲＥがＬレベルのとき、セレクタＳＥＬは外部ロウアドレス信号ＥＡＤを選択する。リフレッシュイネーブル信号ＲＥがＨレベルのとき、セレクタＳＥＬは内部ロウアドレス信号ＩＡＤを選択する。セレクタＳＥＬは選択したロウアドレス信号のうち下位２ビット（第１及び第２ビット）をプリデコーダＰＤＥＣ１に与え、その次の下位３ビット（第３〜第５ビット）をプリデコーダＰＤＥＣ２に与え、上位７ビット（第６〜第１２ビット）をブロックデコーダＢＤＥＣに与える。
プリデコーダＰＤＥＣ１は、２ビットのロウアドレス信号をデコードして４（＝２２）ビットのプリデコード信号ＰＤ１を発生し、ロウデコーダＲＤに与える。プリデコーダＰＤＥＣ２は、３ビットのロウアドレス信号をデコードして８（＝２３）ビットのプリデコード信号ＰＤ２を発生し、ロウデコーダＲＤに与える。ブロックデコーダＢＤＥＣは、７ビットのロウアドレス信号をデコードして１２８（＝２７）ビットのブロック選択信号ＢＳＩを発生し、リフレッシュサイクル制御回路ＲＣＣＣに与える。
リフレッシュサイクル制御回路ＲＣＣＣは、ブロック選択信号ＢＳＩを予め定められた分周比で分周してブロックＢＫ用にリフレッシュ周期を設定する。具体的には、リフレッシュイネーブル信号ＲＥがＬレベルのとき、リフレッシュサイクル制御回路ＲＣＣＣは、１２８ビットのブロック選択信号ＢＳＩをそのままロウデコーダＲＤに与える。このとき、換言すれば、リフレッシュサイクル制御回路ＲＣＣＣはブロック選択信号ＢＳＩを分周比１で分周している。一方、リフレッシュイネーブル信号ＲＥがＨレベルのとき、リフレッシュサイクル制御回路ＲＣＣＣは、１２８ビットのブロック選択信号ＢＳＩをそれぞれ予め設定された分周比（たとえば１／２、１／４）で分周し、ロウデコーダＲＤに与える。
リフレッシュサイクル制御回路ＲＣＣＣは、１２８ビットのブロック選択信号ＢＳＩに対応する１２８個のブロックリフレッシュサイクル制御回路ＢＲＣＣＣに分割される。
リフレッシュイネーブル信号ＲＥがＬレベルのとき、ブロックリフレッシュサイクル制御回路ＢＲＣＣＣの各々は、対応する１ビットのブロック選択信号ＢＳＩをそのまま対応するブロックロウデコーダＢＲＤに与える。リフレッシュイネーブル信号ＲＥがＨレベルのとき、ブロックリフレッシュサイクル制御回路ＢＲＣＣＣの各々は、対応する１ビットのブロック選択信号ＢＳＩを予め設定された分周比で分周し、対応するブロックロウデコーダＢＲＤに与える。
以下、リフレッシュサイクル制御回路ＲＣＣＣに入力されるブロック選択信号を「入力ブロック選択信号ＢＳＩ」といい、リフレッシュサイクル制御回路ＲＣＣＣから出力されるブロック選択信号を「出力ブロック選択信号ＢＳＯ」という。リフレッシュサイクル制御回路ＲＣＣＣの具体的な回路構成は後述する。
ロウデコーダＲＤは、１２８ビットの出力ブロック選択信号ＢＳＯに応答して１２８個のブロックＢＫの中から１個を選択し、さらにプリデコード信号ＰＤ１及びＰＤ２に応答して、選択されたブロックＢＫ内の３２個のワード線ＷＬの中から１個を選択して活性化する。
具体的には、ロウデコーダＲＤでは、１２８ビットの出力ブロック選択信号ＢＳＯに応答して１２８個のブロックロウデコーダＢＲＤの中から１個が選択され、活性化される。活性化されたブロックロウデコーダＢＲＤは８ビットのプリデコード信号ＰＤ２に応答して対応するブロックＢＫ内の３２個のワード線ＷＬの中から４個を選択し、さらに４ビットのプリデコード信号ＰＤ１に応答して４個のワード線ＷＬの中から１個を選択する。
図３は、１個のブロックロウデコーダＢＲＤに対応するブロックリフレッシュサイクル制御回路ＢＲＣＣＣの構成を示す。図３を参照して、ブロックリフレッシュサイクル制御回路ＢＲＣＣＣは、所望の分周比を設定するヒューズ回路ＦＣと、ヒューズ回路ＦＣに設定された分周比でブロック選択信号ＢＳＩを分周する分周器ＦＤとを備える。リフレッシュサイクル制御回路ＲＣＣＣ全体は、図３に示したブロックリフレッシュサイクル制御回路ＢＲＣＣＣを１２８個備える。
図４を参照して、ヒューズ回路ＦＣは、プルアップ抵抗ＲＡ及びＲＢと、ポリシリコンなどからなるヒューズＦＡ及びＦＢとを備える。ヒューズＦＡ及びＦＢがともに切断されていない場合、ヒューズ信号ＦＡＩ及びＦＢＩはそれぞれヒューズＦＡ及びＦＢによりともにＬレベルにされる。ヒューズＦＡのみが切断された場合、ヒューズ信号ＦＡＩのみがプルアップ抵抗ＲＡによりＨレベルにされる。ヒューズＦＡ及びＦＢがともに切断された場合、ヒューズ信号ＦＡＩ及びＦＢＩはそれぞれプルアップ抵抗ＲＡ及びＲＢによりともにＨレベルにされる。
ヒューズ回路ＦＣはプルアップ抵抗ＲＡ及びＲＢとポリシリコンなどからなるヒューズＦＡ及びＦＢとで構成され、ＭＯＳトランジスタなどを含んでいないため、ロウデコーダＲＤの上に形成される。したがって、ヒューズ回路ＦＣの追加によるチップ面積の増大を抑えることができる。
再び図３を参照して、分周器ＦＤは、転送ゲートＴＧと、ラッチ回路ＬＣと、カウンタＣＴＲと、ＡＮＤ（論理積）ゲートＡＮＤとを備える。
転送ゲートＴＧは、リフレッシュイネーブル信号ＲＥがＨレベルのときオンになり、Ｌレベルのときオフになる。ラッチ回路ＬＣは、相互に接続されたインバータＩＶ１及びＩＶ２とからなる。リフレッシュイネーブル信号ＲＥがＨレベルのとき、転送ゲートＴＧは入力ブロック選択信号ＢＳＩをラッチ回路ＬＣに与える。ラッチ回路ＬＣは入力ブロック選択信号ＢＳＩをラッチし、それを反転したカウンタ入力信号ＣＩＮをカウンタＣＴＲに与える。
カウンタＣＴＲはカウンタ入力信号ＣＩＮに応答してカウントアップされ、２ビットのカウンタ出力信号ＦＡＯ，ＦＢＯを出力する。カウンタ出力信号ＦＡＯがＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）で、カウンタ出力信号ＦＡＢがＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）である。
カウンタＣＴＲは、リフレッシュイネーブル信号ＲＥがＨレベルのとき活性化され、Ｌレベルのとき非活性化される。ヒューズ信号ＦＡＩ及びＦＢＩがともにＬレベルときも、カウンタＣＴＲは非活性化される。非活性化されたカウンタＣＴＲはカウンタ出力信号ＦＡＯ及びＦＢＯをともにＨレベルに固定する。活性化されたカウンタＣＴＲはカウンタ入力信号ＣＩＮの立ち下がりエッジに応答してカウントアップされる。ヒューズ信号ＦＡＩがＨレベルで、ヒューズ信号ＦＢＩがＬレベルのとき、カウンタＣＴＲはＭＳＢのカウンタ出力信号ＦＡＯをＨレベルに固定し、１ビットカウンタとして機能する。ヒューズ信号ＦＡＩ及びＦＢＩがともにＨレベルのとき、カウンタＣＴＲは２ビットカウンタとして機能する。
次に、このＤＲＡＭの動作を説明する。
リテンションテスト時にブロックＢＫごとにデータ保持時間を計測し、２５６ｍｓのリテンションテストを合格したブロックＢＫについてはヒューズＦＡ及びＦＢをともに切断する。２５６ｍｓのリテンションテストは不合格になったが、１２８ｍｓのリテンションテストを合格したブロックについてはヒューズＦＡのみを切断する。それ以外のブロック、つまり両方のリテンションテストを不合格になったブロックについてはヒューズＦＡ及びＦＢともに切断しない。
（１）通常アクセス時
通常アクセス時には、リフレッシュイネーブル信号ＲＥがＬレベルになる。したがって、セレクタＳＥＬは外部ロウアドレス信号ＥＡＤを選択する。また、１２８個の全ブロックＢＫについて、カウンタＣＴＲはカウンタ出力信号ＦＡＯ及びＦＢＯをともにＨレベルに固定するので、ＡＮＤゲートＡＮＤは入力ブロック選択信号ＢＳＩをそのまま出力ブロック選択信号ＢＳＯとしてブロックロウデコーダＢＲＤに与える。したがって、リフレッシュサイクル制御回路ＲＣＣＣは１２８ビットの入力ブロック選択信号ＢＳＩをそのまま１２８ビットの出力ブロック選択信号ＢＳＯとしてロウデコーダＲＤに与える。よって、このＤＲＡＭは、リフレッシュサイクル制御回路ＲＣＣＣを持たない従来のＤＲＡＭと同様に動作する。
（２）リフレッシュ時
リフレッシュ時には、リフレッシュイネーブル信号ＲＥがＨレベルになる。したがって、セレクタＳＥＬは内部ロウアドレス信号ＩＡＤを選択する。また、リフレッシュサイクル制御回路ＲＣＣＣはヒューズＦＡ及びＦＢの切断状況に応じて異なった機能を発揮する。
以下、バーストリフレッシュを例に挙げ、図５を参照してその動作を説明する。バーストリフレッシュは、４Ｋ個の全ワード線ＷＬを順番に活性化して３２Ｍ個の全メモリセルをリフレッシュするものである。
（２．１）ヒューズＦＡ及びＦＢがともに切断されていない場合
１２８個のブロックＢＫのうちある１個に注目する。この注目したブロックＢＫに対応するブロックリフレッシュサイクル制御回路ＢＲＣＣＣにおいて、ヒューズＦＡ及びＦＢがともに切断されていない場合、ヒューズ信号ＦＡＩ及びＦＢＩはともにＬレベルになる。そのため、カウンタＣＴＲは非活性化され、カウンタ出力信号ＦＡＯ及びＦＢＯをともにＨレベルに固定する。したがって、ＡＮＤゲートＡＮＤは入力ブロック選択信号ＢＳＩをそのまま出力ブロック選択信号ＢＳＯ１としてブロックロウデコーダＢＲＤに与える。 入力ブロック選択信号ＢＳＩは０．５ｍｓの間ずっとＨレベルになるから、出力ブロック選択信号ＢＳＯ１も同様に０．５ｍｓの間ずっとＨレベルになる。ブロックロウデコーダＢＲＤはこの０．５ｍｓの間に３２個のワード線ＷＬを１５．６μｓずつ順番に活性化し、注目しているブロックＢＫ内の全メモリセルをリフレッシュする。リフレッシュを完了すると、入力ブロック選択信号ＢＳＩはＬレベルになる。この入力ブロック選択信号ＢＳＩがＬレベルの間に、注目しているブロックＢＫ以外の１２７個のブロックについて、入力ブロック選択信号ＢＳＩが０．５ｍｓずつＨレベルになる。各ブロックに０．５ｍｓかかるので、１２７個のブロックには６３．５ｍｓ（＝０．５ｍｓ×１２７）かかる。その結果、注目しているブロックＢＫについては、最初のリフレッシュ開始から６４ｍｓ後に、入力ブロック選択信号ＢＳＩ及び出力ブロック選択信号ＢＳＯ１が再びＨレベルになり、リフレッシュが再開される。
したがってこの場合、注目しているブロックＢＫ内の全メモリセルは通常通り６４ｍｓの周期でリフレッシュされる。
（２．２）ヒューズＦＡが切断された場合
注目しているブロックＢＫに対応するブロックリフレッシュサイクル制御回路ＢＲＣＣＣにおいて、ヒューズＦＡのみが切断された場合、ヒューズ信号ＦＡＩはＨレベルになり、ヒューズ信号ＦＢＩはＬレベルになる。そのため、カウンタＣＴＲはＭＳＢのカウンタ出力信号ＦＡＯをＨレベルに固定し、１ビットカウンタとして機能する。一方、Ｈレベルのリフレッシュイネーブル信号ＲＥに応答して転送ゲートＴＧがオンになっているので、ラッチ回路ＬＣは入力ブロック選択信号ＢＳＩを反転したカウンタ入力信号ＣＩＮをカウンタＣＴＲに与える。カウンタＣＴＲはカウンタ入力信号ＣＩＮの立ち下がりエッジＦ１〜Ｆ５に応じてカウントアップされるため、ＬＳＢのカウンタ出力信号ＦＡＯはそれに応じて繰り返しＬ又はＨレベルに変化する。カウンタ出力信号ＦＡＯがＬレベルの間、ＡＮＤゲートＡＮＤは出力ブロック選択信号ＢＳＯ２をＬレベルに固定する。すなわち、カウンタ出力信号ＦＡＯがＬレベルの間、Ｈレベルの入力ブロック選択信号ＢＳＩは間引かれ、出力ブロック選択信号ＢＳＯ２に現れない。よって、出力ブロック選択信号ＢＳＯ２の周期は入力ブロック選択信号ＢＳＩの周期の２倍の１２８ｍｓになる。
したがってこの場合、注目しているブロックＢＫ内の全メモリセルは通常の２倍の１２８ｍｓの周期でリフレッシュされる。
（２．３）ヒューズＦＡ及びＦＢがともに切断された場合
注目しているブロックＢＫに対応するブロックリフレッシュサイクル制御回路ＢＲＣＣＣにおいて、ヒューズＦＡ及びＦＢがともに切断された場合、ヒューズ信号ＦＡＩ及びＦＢＩはともにＨレベルになる。そのため、カウンタＣＴＲは２ビットカウンタとして機能する。ＭＳＢのカウンタ出力信号ＦＡＯはＬＳＢのカウンタ出力信号ＦＢＯの立ち上がりエッジに応じて繰り返しＬ又はＨレベルに変化する。カウンタ出力信号ＦＡＯ又はＦＢＯがＬレベルの間、ＡＮＤゲートＡＮＤは出力ブロック選択信号ＢＳＯ３をＬレベルに固定する。すなわち、カウンタ出力信号ＦＡＯ又はＦＡＢがＬレベルの間、Ｈレベルの入力ブロック選択信号ＢＳＩは間引かれ、出力ブロック選択信号ＢＳＯ３に現れない。よって、出力ブロック選択信号ＢＳＯ３の周期は入力ブロック選択信号ＢＳＩの周期の４倍の２５６ｍｓになる。
したがってこの場合、注目しているブロックＢＫ内の全メモリセルは通常の４倍の２５６ｍｓの周期でリフレッシュされる。
なお、カウンタＣＴＲはカウンタ入力信号ＣＩＮの立ち下がりエッジＦ１〜Ｆ５に応じてカウントアップされるが、リフレッシュイネーブル信号ＲＥがＨレベルになってから最初のカウンタ入力信号ＣＩＮの立ち下がりエッジＦ０に応じてはリセットされ、カウンタ出力信号ＦＡＯ及びＦＢＯはともにＨレベルになる。したがって、ヒューズＦＡ又はＦＢが切断されていてもいなくても、リフレッシュモードに入ってから最初のリフレッシュは安全のために必ず行われる。
以上のように本実施の形態によれば、ブロックＢＫごとにリテンションテストを行い、２５６ｍｓのリテンションテストを合格したブロックＢＫについては２５６ｍｓのリフレッシュ周期を設定し、１２８ｍｓのリテンションテストを合格したブロックＢＫについては１２８ｍｓのリフレッシュ周期を設定し、それ以外のブロックＢＫについては６４ｍｓのリフレッシュ周期を設定する。したがって、２５６ｍｓのリフレッシュ周期を設定したブロックＢＫではリフレッシュ電流は４分の１に低減され、１２８ｍｓのリフレッシュ周期を設定したブロックＢＫではリフレッシュ電流は２分の１に低減される。また、１２８個のブロックＢＫに適したリフレッシュ周期をそれぞれ設定することができるため、従来よりもきめ細かくリフレッシュ周期を設定することができる。しかも従来のＤＲＡＭに簡単なリフレッシュサイクル制御回路ＲＣＣＣを追加するだけで、上記効果を得ることができる。
上記実施の形態ではブロック数は１２８個、リフレッシュ周期は６４ｍｓの２倍及び４倍であるが、これらは特に限定されない。たとえばカウンタＣＴＲを３ビットにすればリフレッシュ周期は８倍、カウンタＣＴＲを４ビットにすればリフレッシュ周期は１６倍になり、リフレッシュ周期の選択が増える。
本実施の形態によれば、リフレッシュ電流Ｉｒは一般に次の式（１）で与えられる。
Ｉｒ＝Ｉｂ×Ｆ２／Ｎｂ＋Ｉｂ／２×Ｆ４／Ｎｂ＋Ｉｂ／４×（Ｎｂ−Ｆ２−Ｆ４）／Ｎｂ …（１）
ここで、Ｉｂはリフレッシュ周期を６４ｍｓにした場合の基本的なリフレッシュ電流、Ｆｎはｎ×６４ｍｓのリテンションテストで不合格になるブロックの数、Ｎｂはブロックの総数である。
仮に１２８ｍｓのリテンションテストで１２ブロックが不合格になり、２５６ｍｓのリテンションテストで２６ブロックが不合格になったとすると、この場合のリフレッシュ電流Ｉｒは次の式（２）で得られる。
Ｉｒ＝Ｉｂ×１２／１２８＋Ｉｂ／２×２６／１２８＋Ｉｂ／４×（１２８−１２−２６）／１２８
＝Ｉｂ×（１２／１２８＋１／２×２６／１２８＋１／４×（１２８−１２−２６）／１２８）＝０．３７１Ｉｂ …（２）
この場合のリフレッシュ電流Ｉｒは、リフレッシュ周期を一律に６４ｍｓとした場合の３分の１近くになる。
［第２の実施の形態］
図６を参照して、本発明の第２の実施の形態によるＤＲＡＭは、２個のメモリセルアレイＭＡを備える。各メモリセルアレイＭＡは、行及び列に配置された３２Ｍ個のメモリセル（図示せず）と、行に配置された１６Ｋ個のワード線ＷＬと、列に配置された２Ｋ個のビット線対ＢＬとを備える。各メモリセルアレイＭＡは３２Ｍビットのメモリ容量を有する。ＤＲＡＭ全体は６４Ｍビットのメモリ容量を有する。各メモリセルアレイＭＡは６４個のサブアレイＳＵＢに分割される。各サブアレイＳＵＢは５１２Ｋビットのメモリ容量を有する。
図７を参照して、各サブアレイＳＵＢは、５１２Ｋ個のメモリセル（図示せず）と、２５６個のワード線ＷＬと、２Ｋ個のビット線対ＢＬとを備える。２Ｋ個のビット線対ＢＬにはそれぞれ２Ｋ個のセンスアンプＳＡが接続される。
図６に示した上下２個のメモリセルアレイＭＡの間には、図７に示すようにロウ系の周辺回路が配置される。ロウ系の周辺回路は、リフレッシュサイクル制御回路ＲＣＣＣと、２個のロウデコーダＲＤと、２個の仮想ワード線デコーダ及びワード線ドライバ（以下、単に「ワード線ドライバ」という）ＶＷＤＷＬＤと、制御回路ＣＣとを備える。
リフレッシュサイクル制御回路ＲＣＣＣは上下のサブアレイＳＵＢの中央に設けられる。詳細は後述する。ロウデコーダＲＤはリフレッシュサイクル制御回路ＲＣＣＣの両側に設けられる。上側のロウデコーダＲＤは上側のサブアレイＳＵＢ内にあるワード線ＷＬをプリデコード信号に応答して選択する。下側のロウデコーダＲＤは下側のサブアレイＳＵＢにあるワード線ＷＬをプリデコード信号に応答して選択する。プリデコード信号はプリデコーダから与えられる。
このプリデコーダは本実施の形態では特に図示されていないが、基本的に図２に示した第１の実施の形態のプリデコーダＰＤＥＣ１及びＰＤＥＣ２と同じである。すなわち、プリデコーダはロウアドレス信号をデコードしてプリデコード信号を発生する。ロウアドレス信号としては、通常アクセス時に外部から入力された外部ロウアドレス信号が用いられ、リフレッシュ時には内部的に生成された内部ロウアドレス信号が用いられる。
ワード線ドライバＶＷＤＷＬＤはロウデコーダＲＤのさらに外側に設けられる。上側のワード線ドライバＶＷＤＷＬＤは上側のロウデコーダＲＤにより選択されたワード線ＷＬを駆動する。下側のワード線ドライバＶＷＤＷＬＤは下側のロウデコーダＲＤにより選択されたワード線ＷＬを駆動する。１回の動作で、２個のサブアレイＳＵＢが同時に活性化され、４Ｋ個のメモリセルが一斉にリフレッシュされる。
リフレッシュサイクル制御回路ＲＣＣＣ、ロウデコーダＲＤ及びワード線ドライバＶＷＤＷＬＤの詳細を図８に示す。本実施の形態の特徴はリフレッシュサイクル制御回路ＲＣＣＣを設けた点であり、それ以外の構成は従来と同じある。
図８を参照して、ロウデコーダＲＤは、プリデコード信号ＺＬ０に応答してサブアレイＳＵＢ、つまり２５６個のワード線ＷＬを選択する。ロウデコーダＲＤはさらに、８ビットのプリデコード信号ＺＬ１〜ＺＬ８に応答して、選択された２５６個のワード線ＷＬの中から３２個のワード線ＷＬを選択する。サブアレイＳＵＢは８個のブロックＢＫ１〜ＢＫ８に分割される。ブロックＢＫ１〜ＢＫ８の各々はこれら３２個のワード線ＷＬを含む。各メモリセルアレイＭＡ全体は５１２（＝６４×８）個のブロックに分割される。
ロウデコーダＲＤはさらに、４ビットのプリデコード信号ＺＬ９〜ＺＬ１２に応答して、選択された３２個のワード線ＷＬの中から８個のワード線ＷＬを選択する。これを実現するために、ロウデコーダＲＤは、ＡＮＤツリーを構成する８個のＡＮＤ回路ＡＮＤ２１〜ＡＮＤ２８を備える。たとえばＡＮＤ回路ＡＮＤ２８は、プリデコード信号ＺＬ０、ＺＬ８及びＺＬ１２の全てがＨレベルのとき、対応する８個のワード線ＷＬを選択する。
ワード線ドライバＶＷＤＷＬＤは、ロウアドレス信号の３ビットに応答して各ワード線ＷＬに供給される電源をオン又オフにし、これによりロウデコーダＲＤにより選択された８個のワード線ＷＬの中から１個のワード線ＷＬを駆動する。
リフレッシュサイクル制御回路ＲＣＣＣは、２５６個のサブアレイ用に６４ｍｓ又は１２８ｍｓのリフレッシュ周期を設定し、５１２個のブロック用に６４ｍｓ又は２５６ｍｓのリフレッシュ周期を設定する。リフレッシュサイクル制御回路ＲＣＣＣは、プリデコーダ（図示せず）から９ビットのプリデコード信号ＺＬＩ０〜ＺＬＩ８を受け、９ビットのプリデコード信号ＺＬ０〜ＺＬ８をロウデコーダＲＤに与える。以下、リフレッシュサイクル制御回路ＲＣＣＣに入力されるプリデコード信号をここから出力されるプリデコード信号ＺＬ０〜ＺＬ８と区別するために特に「入力プリデコード信号」という。
リフレッシュサイクル制御回路ＲＣＣＣは、９ビットのプリデコード信号ＺＬ０〜ＺＬ８に対応して設けられた９個のブロックリフレッシュサイクル制御回路ＢＲＣＣＣ０〜ＢＲＣＣＣ８を備える。各ブロックリフレッシュサイクル制御回路ＢＲＣＣＣｉ（ｉ＝０〜８）は、入力プリデコード信号ＺＬＩｉを予め設定された分周比（１、１／２又は１／４）で分周し、その分周したプリデコード信号ＺＬｉを出力する。各ブロックリフレッシュサイクル制御回路ＢＲＣＣＣｉは、ヒューズ回路ＦＣｉと、分周器ＦＤｉとを備える。したがって、リフレッシュサイクル制御回路ＲＣＣＣ全体は、９個のヒューズ回路ＦＣ０〜ＦＣ８と、それらに対応して設けられた９個の分周器ＦＤ０〜ＦＤ８とを備える。
各ヒューズ回路ＦＣｉは、１個のプルアップ抵抗（図示せず）と、１個のヒューズ（図示せす）とを備える。すなわち、各ヒューズ回路ＦＣｉは、図４に示したヒューズ回路ＦＣのうち１系統だけを備える。各ヒューズ回路ＦＣｉは、内部のヒューズが切断されていないときＬレベルのヒューズ信号ＦＩｉを出力し、内部のヒューズが切断されたときＨレベルのヒューズ信号ＦＩｉを出力する。ヒューズ回路ＦＣ０は、１又は１／２の分周比を設定する。ヒューズ回路ＦＣ１〜ＦＣ８は、１又は１／４の分周比を設定する。
各分周器ＦＤｉは、転送ゲートＴｉと、ラッチ回路ＬＣｉと、カウンタＣＴＲｉと、ＡＮＤ（論理積）ゲートＡＮＤｉとを備える。これらの構成及び機能は、カウンタＣＴＲｉを除き、図３に示した分周器ＦＤと同じである。分周器ＦＤ０は、ヒューズ回路ＦＣに設定された分周比で入力プリデコード信号ＺＬＩ０を分周する。分周器ＦＤ１〜ＦＤ８は、それぞれヒューズ回路ＦＣ１〜ＦＣ８に設定された分周比で入力プリデコード信号ＺＬＩ１〜ＺＬＩ８を分周する。
カウンタＣＴＲ０は、リフレッシュイネーブル信号ＲＥがＨレベルに活性化されかつヒューズ信号ＦＩ０がＨレベルになったとき活性化され、リフレッシュイネーブル信号ＲＥ又はヒューズ信号ＦＩ０がＬレベルになったとき非活性化される。活性化されたカウンタＣＴＲ０は１ビットカウンタとして機能し、カウンタ入力信号Ｃｉｎの立ち下がりエッジに応答してカウントアップされ、１ビットのカウンタ出力信号Ｃｏｕｔ００を出力する。入力プリデコード信号ＺＬＩ０の立ち上がりエッジごとに、カウンタ出力信号Ｃｏｕｔ００は「０」（Ｌレベル）→「１」（Ｈレベル）と繰り返し変化する。したがってこの場合、ＡＮＤゲートＡＮＤ０は入力プリデコード信号ＺＬＩ０を分周比１／２で分周する。一方、非活性化されたカウンタＣＴＲ０はカウンタ出力信号Ｃｏｕｔ００をＨレベルに固定する。したがってこの場合、ＡＮＤゲートＡＮＤ０は入力プリデコード信号ＺＬＩ０をそのままプリデコード信号ＺＬ０として出力する。換言すれば、ＡＮＤゲートＡＮＤ０は入力プリデコード信号ＺＬＩ０を分周比１で分周する。
カウンタＣＲＴｉ（ｉ＝１〜８）は、リフレッシュイネーブル信号ＲＥがＨレベルに活性化されかつヒューズ信号ＦＩｉがＨレベルになったとき活性化され、リフレッシュイネーブル信号ＲＥ又はヒューズ信号ＦＩｉがＬレベルになったとき非活性化される。活性化されたカウンタＣＴＲｉは２ビットカウンタとして機能し、カウンタ入力信号Ｃｉｎの立ち下がりエッジに応答してカウントアップされ、２ビットのカウンタ出力信号Ｃｏｕｔ１ｉ，Ｃｏｕｔ０ｉを出力する。カウンタ出力信号Ｃｏｕｔ１ｉがＭＳＢで、カウンタ出力信号Ｃｏｕｔ０ｉがＬＳＢである。入力プリデコード信号ＺＬＩｉの立ち上がりエッジごとに、カウンタ出力信号Ｃｏｕｔ１ｉ，Ｃｏｕｔ０ｉは「００」→「０１」→「１０」→「１１」と繰り返し変化する。したがってこの場合、ＡＮＤゲートＡＮＤ０は入力プリデコード信号ＺＬＩｉを分周比１／４で分周する。一方、非活性化されたカウンタＣＴＲｉはカウンタ出力信号Ｃｏｕｔ１ｉ及びＣｏｕｔ０ｉをともにＨレベルに固定する。したがってこの場合、ＡＮＤゲートＡＮＤｉは入力プリデコード信号ＺＬＩｉをそのままプリデコード信号ＺＬｉとして出力する。換言すれば、ＡＮＤゲートＡＮＤｉは入力プリデコード信号ＺＬＩｉを分周比１で分周する。
なお、ヒューズ回路ＦＣ０〜ＦＣ８はロウデコーダＲＤを形成するＡＮＤツリーの上に配置される。分周器ＦＤ０〜ＦＤ８は図７中の制御回路ＣＣ内に配置される。このような配置を採用すれば、リフレッシュサイクル制御回路ＲＣＣＣの追加によるチップ面積の増大を抑えることができる。
次に、このＤＲＡＭの動作を説明する。
６４個のサブアレイＳＵＢのうち１２８ｍｓのリテンションテストを合格したサブアレイＳＵＢについては、そのサブアレイＳＵＢに対応するヒューズ回路ＦＣ０のヒューズを切断する。さらに５１２個のブロックのうち２５６ｍｓのリテンションテストも合格したブロックＢＫｊ（ｊ＝１〜８）については、そのブロックＢＫｊに対応するヒューズ回路ＦＣｊのヒューズも切断する。残りのブロックＢＫｋ（ｋ＝１〜８）については、そのブロックＢＫｋに対応するヒューズ回路ＦＣｋのヒューズを切断しない。
（１）通常アクセス時
通常アクセス時には、リフレッシュイネーブル信号ＲＥがＬレベルになり、全カウンタＣＴＲ０〜ＣＴＲ８が非活性化される。カウンタＣＴＲ０はカウンタ出力信号Ｃｏｕｔ００をＨレベルに固定する。カウンタＣＴＲ１〜ＣＴＲ８はカウンタ出力信号Ｃｏｕｔ１１，Ｃｏｕｔ０１〜Ｃｏｕｔ１８，Ｃｏｕｔ０８をそれぞれＨレベルに固定する。したがって、リフレッシュサイクル制御回路ＲＣＣＣは入力プリデコード信号ＺＬＩ０〜ＺＬＩ８をそのままプリデコード信号ＺＬ０〜ＺＬ８としてロウデコーダＲＤに与える。よって、このＤＲＡＭは、リフレッシュサイクル制御回路ＲＣＣＣを持たない従来のＤＲＡＭと同様に動作する。
（２）リフレッシュ時
以下、バーストリフレッシュを例に挙げ、その動作を図９及び図１０を参照して説明する。
バーストリフレッシュは２５６個のワード線ＷＬを順次選択し、サブアレイＳＵＢ内の全メモリセルをリフレッシュする。このバーストリフレッシュ時には、図９及び図１０に示すように、リフレッシュイネーブル信号ＲＥは６４ｍｓの周期で、２５６個のワード線ＷＬを選択する間ずっとＨレベルになる。
（２．１）全ヒューズ回路が切断されていない場合（図９）
ヒューズ回路ＦＣ０〜ＦＣ８の全ヒューズが切断されていない場合、図９に示すように、全ブロックリフレッシュサイクル制御回路ＢＲＣＣＣ０〜ＢＲＣＣＣ８は入力プリデコード信号ＺＬＩ０〜ＺＬＩ８をそのままプリデコード信号ＺＬ０〜ＺＬ８としてロウデコーダＲＤに与える。したがって、リフレッシュイネーブル信号ＲＥがＨレベルの間に、プリデコード信号ＺＬ０はずっとＨレベルになり、プリデコード信号ＺＬ１〜ＺＬ８は順次Ｈレベルになる。各プリデコード信号ＺＬｉ（ｉ＝１〜８）がＨレベルの間、対応するブロックＢＫｉが選択され、そのブロックＢＫｉ内の３２個のワード線ＷＬが順次選択され、これによりそのブロックＢＫｉ内の全メモリセルがリフレッシュされる。プリデコード信号ＺＬ１〜ＺＬ８はいずれも６４ｍｓの周期でＨレベルになるので、サブアレイＳＵＢ内の全メモリセルは通常通り６４ｍｓの周期でリフレッシュされる。
（２．２）ヒューズ回路ＦＣ０及びＦＣ３が切断された場合（図１０）
リテンションテストの結果、サブアレイＳＵＢ内の全メモリセルのデータ保持時間が１２８ｍｓ以上の場合、ヒューズ回路ＦＣ０のヒューズを切断する。さらに、たとえばブロックＢＫ３内の全メモリセルのデータ保持時間が２５６ｍｓ以上の場合、ヒューズ回路ＦＣ３のヒューズを切断する。
この場合、図１０に示すように、ブロックリフレッシュサイクル制御回路ＢＲＣＣＣ１，ＢＲＣＣＣ２，ＢＲＣＣＣ４〜ＢＲＣＣＣ８は入力プリデコード信号ＺＬＩ１，ＺＬＩ２，ＺＬＩ４〜ＺＬＩ８をそのままプリデコード信号ＺＬ１，ＺＬ２，ＺＬ４〜ＺＬ８としてロウデコーダＲＤに与えるが、ブロックリフレッシュサイクル制御回路ＢＲＣＣＣ０は入力プリデコード信号ＺＬＩ０を分周比１／２で分周し、ブロックリフレッシュサイクル制御回路ＢＲＣＣＣ３は入力プリデコード信号ＺＬＩ３を分周比１／４で分周する。したがって、プリデコード信号ＺＬ１，ＺＬ２，ＺＬ４〜ＺＬ８の周期は６４ｍｓのままであるが、プリデコード信号ＺＬ０の周期は１２８ｍｓになり、プリデコード信号ＺＬＩ３の周期は２５６ｍｓになる。
プリデコード信号ＺＬ０の周期が１２８ｍｓになるので、サブアレイＳＵＢは１２８ｍｓの周期でしか選択されない。したがって、プリデコード信号ＺＬ０がＬレベルの間にプリデコード信号ＺＬ１，ＺＬ２，ＺＬ４〜ＺＬ８がＨレベルになっても、ブロックＢＫ１，ＢＫ２，ＢＫ４〜ＢＫ８は選択されない。その結果、ブロックＢＫ１，ＢＫ２，ＢＫ４〜ＢＫ８はプリデコード信号ＺＬ０の周期１２８ｍｓでリフレッシュされ、ブロックＢＫ３はプリデコード信号ＺＬ３の周期２５６ｍｓでリフレッシュされる。
本実施の形態では８個の３入力ＡＮＤゲートＡＮＤ１〜ＡＮＤ８を用いているが、これに代えて８個の４入力ＡＮＤゲートを用い、ＡＮＤゲートＡＮＤ０から出力されるプリデコード信号ＺＬ０をロウデコーダＲＤに代えてこれら８個の４入力ＡＮＤゲートに共通に与えるようにしてもよい。この場合の動作は上記と同じである。
以上のように第２の実施の形態によれば、最短データ保持時間が１２８ｍｓ以上のサブアレイＳＵＢについてはヒューズ回路ＦＣ０を切断することによりこのサブアレイＳＵＢのリフレッシュ周期を通常の２倍の１２８ｍｓに設定することができる。さらにこのサブアレイＳＵＢのうち最短データ保持時間が２５６ｍｓ以上のブロックについては対応するヒューズ回路を切断することによりそのブロックのリフレッシュ周期を通常の４倍の２５６ｍｓに設定することができる。したがって、リフレッシュ周期を通常よりも長く設定したサブアレイやブロックにおいてはリフレッシュに必要な消費電力を低減することができる。
また、従来の方式では８個のブロックＢＫ１〜ＢＫ８のうち１個でも最短データ保持時間が１２８〜２５６ｍｓであれば、たとえ他のブロックの最短データ保持時間が２５６ｍｓ以上であっても、サブアレイＳＵＢ全体のリフレッシュ周期を１２８ｍｓに設定しなければならない。しかし本実施の形態では、サブアレイ、ブロックの順にリフレッシュ周期を階層的に設定することができるので、最短データ保持時間が１２８〜２５６ｍｓのブロックのリフレッシュ周期のみを１２８ｍｓに設定し、その他のブロックのリフレッシュ周期を２５６ｍｓに設定することができる。その結果、その他のブロックにおけるリフレッシュに必要な消費電力を従来よりも低減することができる。しかも、従来のＤＲＡＭにリフレッシュサイクル制御回路ＲＣＣＣを追加するだけで上記のような効果を得ることができる。
本実施の形態によれば、リフレッシュ電流Ｉｒは一般に次の式（３）で与えられる。
Ｉｒ＝Ｉｂ×Ｆ２／Ｎｂ１＋Ｉｂ／２×Ｆ４／Ｎｂ２＋Ｉｂ／４×（Ｎｂ２−Ｆ４−Ｆ２×Ｎｂ２／Ｎｂ２）／Ｎｂ２ …（３）
ここで、Ｉｂ及びＦｎは上記式（１）と同じである。Ｎｂｎはｎ×６４ｍｓのリフレッシュ周期でリテンションテストを行うときに適用するブロックの総数である。
仮に１２８ｍｓのリテンションテストで６４ブロックのうち１０ブロックが不合格になり、２５６ｍｓのリテンションテストで５１２ブロックのうち１００ブロックが不合格になったとすると、この場合のリフレッシュ電流Ｉｒは次の式（４）で得られる。
Ｉｒ＝Ｉｂ×１０／６４＋Ｉｂ／２×１００／５１２＋Ｉｂ／４×（５１２−１００−１０×５１２／６４）／５１２
＝Ｉｂ×（１０／６４＋１／２×１００／５１２＋１／４×３３２／５１２）＝０．４１６Ｉｂ …（４）
この場合のリフレッシュ電流は、リフレッシュ周期を一律に６４ｍｓとした場合の半分以下になる。
ただし、これは１２８ｍｓのリテンションテストで不合格になる１０ブロックと、２５６ｍｓのリテンションテストで不合格になる１００ブロックとが全く重複しない最悪の場合である。仮に２５６ｍｓのリテンションテストで不合格になる１００ブロックのうち８０ブロックが１２８ｍｓのリテンションテストで不合格になる１０ブロックに既に含まれていたとすると、２５６ｍｓのリテンションテストで不合格になるのは実質２０ブロックしかない。よって、この場合のリフレッシュ電流Ｉｒは次の式（５）で得られる。
Ｉｒ＝Ｉｂ×（１０／６４＋１／２×２０／５１２＋１／４×４１２／５１２）＝０．３７６Ｉｂ …（５）
この場合のリフレッシュ電流Ｉｒは、リフレッシュ周期を一律に６４ｍｓとした場合の３分の１近くになる。
［第３の実施の形態］
本第３の実施の形態は、上記第２の実施の形態と同じ機能を実現するものであるが、回路構成が異なる。
本実施の形態では図１１に示すように、ヒューズ回路ＦＣ０はあるが、分周器ＦＤ０はない。したがって、入力プリデコード信号ＺＬＩ０は常にそのままプリデコード信号ＺＬ０としてロウデコーダＲＤに与えられる。ヒューズ回路ＦＣ０から出力されたヒューズ信号ＦＩ０は８個のカウンタＣＴＲ１〜ＣＴＲ８全てに与えられる。ヒューズ回路ＦＣ０が切断され、ヒューズ信号ＦＩ０がＨレベルになると、カウンタＣＴＲ１〜ＣＴＲ８はＬＳＢのカウンタ出力信号Ｃｏｕｔ０１〜Ｃｏｕｔ０８をイネーブルする。ヒューズ回路ＦＣ１〜ＦＣ８が切断され、ヒューズ信号ＦＩ１〜ＦＩ８がＨレベルになると、カウンタＣＴＲ１〜ＣＴＲ８はＭＳＢのカウンタ出力信号Ｃｏｕｔ１１〜Ｃｏｕｔ１８をイネーブルする。
リテンションテストの結果、全ブロックＢＫ１〜ＢＫ８の最短データ保持時間が１２８ｍｓ以上の場合、ヒューズ回路ＦＣ０を切断する。さらに、たとえばブロックＢＫ８の最短データ保持時間が２５６ｍｓ以上の場合、ヒューズ回路ＦＣ８も切断する。この場合、Ｈレベルのヒューズ信号ＦＩ０に応答して全カウンタＣＴＲ１〜ＣＴＲ８のカウンタ出力信号Ｃｏｕｔ０１〜Ｃｏｕｔ０８がイネーブルされ、Ｈレベルのヒューズ信号ＦＩ８に応答してカウンタＣＴＲ８のカウンタ出力信号Ｃｏｕｔ１８がイネーブルされる。したがって、カウンタＣＴＲ８のみが２ビットカウンタとして機能し、他のカウンタＣＴＲ１〜ＣＴＲ７は１ビットカウンタとして機能する。よって、分周器ＦＤ８のみが入力プリデコード信号ＺＬＩ８を分周比１／４で分周し、他の分周器ＦＤ１〜ＦＤ７は入力プリデコード信号ＺＬＩ１〜ＺＬＩ７を分周比１／２で分周する。
以上の結果、図１２に示すように、プリデコード信号ＺＬ１〜ＺＬ７は１２８ｍｓの周期でＨレベルになり、プリデコード信号ＺＬ８は２５６ｍｓの周期でＨレベルになる。そのため、ブロックＢＫ１〜ＢＫ７は通常の２倍の周期でリフレッシュされ、ブロックＢＫ８は通常の４倍の周期でリフレッシュされる。
［第４の実施の形態］
本第４の実施の形態は、上記第３の実施の形態とブロック構成が異なる。上記実施の形態３では各ブロック内の３２個のワード線ＷＬは１箇所に集中しているのに対し、本実施の形態では８個ごとに４箇所に分散している。
本実施の形態では図１３に示すように、ロウデコーダＲＤは、４個のＡＮＤゲートＡＮＤ４１〜ＡＮＤ４４を含むＡＮＤツリーで構成される。ロウデコーダＲＤは、プリデコード信号ＺＬ０に応答して２５６個のワード線ＷＬを選択する。ロウデコーダＲＤはさらに、選択された２５６個のワード線ＷＬの中から３２個のワード線ＷＬをプリデコード信号ＺＬ１〜ＺＬ８に応答して選択する。ロウデコーダＲＤはさらに、選択された３２個のワード線ＷＬの中から８個のワード線ＷＬをプリデコード信号ＺＬ９〜ＺＬ１２に応答して選択する。たとえばプリデコード信号ＺＬ８がＨレベルになった場合、ＡＮＤゲートＡＮＤ４１〜ＡＮＤ４４の各々は対応する８個のワード線ＷＬを選択する。このとき選択された３２個のワード線ＷＬがブロックＢＫ８を構成する。
データ保持時間の短いメモリセルが１箇所に集中している場合には上記第３の実施の形態の方が好ましいが、分散している場合には本第４の実施の形態の方が好ましい。
本実施の形態のリフレッシュサイクル制御回路ＲＣＣＣは上記第３の実施の形態と同じであるが、上記第２の実施の形態と同じにしてもよい。
また上記第２〜４の実施の形態では、１２８ｍｓのリフレッシュ周期を６４ブロック（サブアレイ）に分けて設定し、２５６ｍｓのリフレッシュ周期を５１２ブロックに分けて設定しているが、リフレッシュ周期設定の階層数、リフレッシュ周期の種類、ブロック数などは全て例示であって、特に限定されるものではない。たとえばカウンタのビット数を３ビット、４ビットなどと増やせば、リフレッシュ周期の種類も５１２ｍｓ、１０２４ｍｓなどと増やすことができる。
また上記２階層方式では２５６個のワード線当たり９個のヒューズを設けているが、３２個のワード線当たり２個のヒューズ、つまり２５６個のワード線当たり１６個のワード線を設ければ、各２ビットカウンタの出力をイネーブルすることができ、その結果、３２個のワード線からなるブロックごとに６４ｍｓ、１２８ｍｓ及び２５６ｍｓという３種類のリフレッシュ周期を選択することができる。
以上、本発明の実施の形態を説明したが、上述した実施の形態は本発明を実施するための例示に過ぎない。よって、本発明は上述した実施の形態に限定されることなく、その趣旨を逸脱しない範囲内で上述した実施の形態を適宜変形して実施することが可能である。
Claims (4)
- ダイナミック型半導体記憶装置であって、
複数のメモリセルを含むメモリセルアレイであって、前記メモリセルアレイは複数の第１階層ブロックに分割され、前記第１階層ブロックの各々はさらに複数の第２階層ブロックに分割される、メモリセルアレイと、
前記第１階層ブロック用に第１のリフレッシュ周期を設定し、前記第２階層ブロック用に前記第１のリフレッシュ周期よりも長い第２のリフレッシュ周期を設定するリフレッシュ周期設定手段であって、前記第１階層ブロックを選択するための第１のブロック選択信号を、前記第１のリフレッシュ周期をもたらす予め定められた第１の分周比で分周する第１の分周器、並びに前記第２階層ブロックを選択するための第２のブロック選択信号を、前記第２のリフレッシュ周期をもたらす予め定められた第２の分周比で分周する第２の分周器を有する前記リフレッシュ周期設定手段と、
前記第１階層ブロックを、前記第１の分周比で分周された前記第１のブロック選択信号に応答して選択し、その選択された第１階層ブロック内の前記第２階層ブロックを、前記第２の分周比で分周された前記第２のブロック選択信号に応答して選択するロウデコーダを備えるダイナミック型半導体記憶装置。 - 前記リフレッシュ周期設定手段はさらに、
前記第１の分周比を設定する第１のヒューズ回路と、
前記第２の分周比を設定する第２のヒューズ回路とを含む、請求項１に記載のダイナミック型半導体記憶装置。 - 前記第１及び第２のヒューズ回路は前記ロウデコーダ上に形成されることを特徴とする、請求項２に記載のダイナミック型半導体記憶装置。
- 前記第１又は第２の分周比は、前記選択されるブロック内のメモリセルアレイのリテンション時間に応じて設定される、請求項１に記載のダイナミック型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005505413A JP4716869B2 (ja) | 2003-04-15 | 2004-04-13 | ダイナミック型半導体記憶装置 |
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003110319 | 2003-04-15 | ||
| JP2003110319 | 2003-04-15 | ||
| PCT/JP2004/005275 WO2004093089A1 (ja) | 2003-04-15 | 2004-04-13 | ダイナミック型半導体記憶装置 |
| JP2005505413A JP4716869B2 (ja) | 2003-04-15 | 2004-04-13 | ダイナミック型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2004093089A1 JPWO2004093089A1 (ja) | 2006-07-06 |
| JP4716869B2 true JP4716869B2 (ja) | 2011-07-06 |
Family
ID=33295948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005505413A Expired - Fee Related JP4716869B2 (ja) | 2003-04-15 | 2004-04-13 | ダイナミック型半導体記憶装置 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US7313045B2 (ja) |
| EP (1) | EP1626412B1 (ja) |
| JP (1) | JP4716869B2 (ja) |
| KR (1) | KR100850411B1 (ja) |
| CN (1) | CN1774767B (ja) |
| AT (1) | ATE437439T1 (ja) |
| DE (1) | DE602004022157D1 (ja) |
| TW (1) | TWI262504B (ja) |
| WO (1) | WO2004093089A1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20060084071A (ko) * | 2005-01-17 | 2006-07-24 | 삼성전자주식회사 | 반도체 메모리에서의 리프레쉬 제어회로 및 그에 따른제어방법 |
| JP4962206B2 (ja) * | 2007-08-10 | 2012-06-27 | 富士通セミコンダクター株式会社 | 半導体記憶装置及びワードデコーダ制御方法 |
| KR20110030779A (ko) * | 2009-09-18 | 2011-03-24 | 삼성전자주식회사 | 메모리 장치, 이를 구비하는 메모리 시스템 및 이의 제어 방법 |
| JP2014059831A (ja) * | 2012-09-19 | 2014-04-03 | Nec Computertechno Ltd | メモリリフレッシュ装置、情報処理システム、メモリリフレッシュ方法、および、コンピュータ・プログラム |
| KR102048407B1 (ko) | 2012-10-19 | 2019-11-25 | 삼성전자주식회사 | 리프레쉬 어드레스 생성기 및 휘발성 메모리 장치 |
| CN103364704B (zh) * | 2013-06-26 | 2015-10-28 | 常州天合光能有限公司 | 一种多晶硅片开路电压的预测方法 |
| KR20160013624A (ko) * | 2014-07-28 | 2016-02-05 | 에스케이하이닉스 주식회사 | 리프레쉬 회로 |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05109268A (ja) * | 1991-10-14 | 1993-04-30 | Sharp Corp | ダイナミツク型半導体記憶装置 |
| JPH0689571A (ja) * | 1992-07-22 | 1994-03-29 | Nec Corp | ダイナミック型メモリ装置 |
| JPH08306184A (ja) * | 1995-03-03 | 1996-11-22 | Hitachi Ltd | ダイナミック型ｒａｍとメモリモジュール及びそのリフレッシュ方法 |
| JPH09102193A (ja) * | 1995-10-04 | 1997-04-15 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH10269797A (ja) * | 1997-03-25 | 1998-10-09 | Mitsubishi Electric Corp | 半導体記憶装置及び半導体記憶装置の欠陥救済方法 |
| JPH1196790A (ja) * | 1997-07-16 | 1999-04-09 | Internatl Business Mach Corp <Ibm> | メモリ装置用可変ドメイン冗長置換構成 |
| JPH1196799A (ja) * | 1997-07-16 | 1999-04-09 | Internatl Business Mach Corp <Ibm> | 可変ドメイン冗長置換構成を使用してメモリ装置をフォールト・トレラントにする方法 |
| JPH11250652A (ja) * | 1998-03-02 | 1999-09-17 | Hitachi Ltd | 半導体記憶装置 |
| JP2003249075A (ja) * | 2002-02-25 | 2003-09-05 | Fujitsu Ltd | 半導体記憶装置、および半導体記憶装置のリフレッシュ制御方法 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2586168B2 (ja) * | 1990-02-27 | 1997-02-26 | 日本電気株式会社 | 半導体記憶装置および方法 |
| JP2959046B2 (ja) * | 1990-05-31 | 1999-10-06 | 日本電気株式会社 | メモリ制御回路 |
| JPH052878A (ja) | 1991-06-26 | 1993-01-08 | Nec Corp | リフレツシユ制御回路 |
| JPH05266657A (ja) | 1992-03-23 | 1993-10-15 | Nec Corp | ダイナミック型半導体メモリ |
| WO1996028825A1 (fr) * | 1995-03-15 | 1996-09-19 | Hitachi, Ltd. | Memoire a semi-conducteur |
| US5644545A (en) * | 1996-02-14 | 1997-07-01 | United Memories, Inc. | Bimodal refresh circuit and method for using same to reduce standby current and enhance yields of dynamic memory products |
| JPH11185469A (ja) * | 1997-12-25 | 1999-07-09 | Mitsubishi Electric Corp | 半導体集積回路 |
| JP2001043677A (ja) * | 1999-08-03 | 2001-02-16 | Hitachi Ltd | 半導体記憶装置 |
| JP2001060400A (ja) * | 1999-08-23 | 2001-03-06 | Toshiba Corp | 半導体集積回路装置 |
| JP4454083B2 (ja) * | 1999-11-29 | 2010-04-21 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| JP3838892B2 (ja) * | 2000-08-31 | 2006-10-25 | Ｎｅｃエレクトロニクス株式会社 | 半導体記憶装置およびそのリフレッシュ方法 |
| WO2002019340A1 (fr) * | 2000-08-31 | 2002-03-07 | Nec Corporation | Memoire semi-conducteur et procede de rafraichissement associe |
| US6483764B2 (en) * | 2001-01-16 | 2002-11-19 | International Business Machines Corporation | Dynamic DRAM refresh rate adjustment based on cell leakage monitoring |
| DE10142658A1 (de) * | 2001-08-31 | 2003-03-27 | Infineon Technologies Ag | Flüchtiger Halbleiterspeicher und mobiles Gerät |
| JP2003317473A (ja) * | 2002-04-15 | 2003-11-07 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
2004
- 2004-03-19 TW TW093107448A patent/TWI262504B/zh not_active IP Right Cessation
- 2004-04-13 DE DE602004022157T patent/DE602004022157D1/de not_active Expired - Lifetime
- 2004-04-13 KR KR1020057016609A patent/KR100850411B1/ko not_active IP Right Cessation
- 2004-04-13 JP JP2005505413A patent/JP4716869B2/ja not_active Expired - Fee Related
- 2004-04-13 WO PCT/JP2004/005275 patent/WO2004093089A1/ja active Application Filing
- 2004-04-13 AT AT04727148T patent/ATE437439T1/de not_active IP Right Cessation
- 2004-04-13 US US10/553,578 patent/US7313045B2/en not_active Expired - Fee Related
- 2004-04-13 CN CN2004800100038A patent/CN1774767B/zh not_active Expired - Fee Related
- 2004-04-13 EP EP04727148A patent/EP1626412B1/en not_active Expired - Lifetime
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05109268A (ja) * | 1991-10-14 | 1993-04-30 | Sharp Corp | ダイナミツク型半導体記憶装置 |
| JPH0689571A (ja) * | 1992-07-22 | 1994-03-29 | Nec Corp | ダイナミック型メモリ装置 |
| JPH08306184A (ja) * | 1995-03-03 | 1996-11-22 | Hitachi Ltd | ダイナミック型ｒａｍとメモリモジュール及びそのリフレッシュ方法 |
| JPH09102193A (ja) * | 1995-10-04 | 1997-04-15 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH10269797A (ja) * | 1997-03-25 | 1998-10-09 | Mitsubishi Electric Corp | 半導体記憶装置及び半導体記憶装置の欠陥救済方法 |
| JPH1196790A (ja) * | 1997-07-16 | 1999-04-09 | Internatl Business Mach Corp <Ibm> | メモリ装置用可変ドメイン冗長置換構成 |
| JPH1196799A (ja) * | 1997-07-16 | 1999-04-09 | Internatl Business Mach Corp <Ibm> | 可変ドメイン冗長置換構成を使用してメモリ装置をフォールト・トレラントにする方法 |
| JPH11250652A (ja) * | 1998-03-02 | 1999-09-17 | Hitachi Ltd | 半導体記憶装置 |
| JP2003249075A (ja) * | 2002-02-25 | 2003-09-05 | Fujitsu Ltd | 半導体記憶装置、および半導体記憶装置のリフレッシュ制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1626412A4 (en) | 2006-08-30 |
| US20060250873A1 (en) | 2006-11-09 |
| KR100850411B1 (ko) | 2008-08-04 |
| DE602004022157D1 (de) | 2009-09-03 |
| EP1626412A1 (en) | 2006-02-15 |
| EP1626412B1 (en) | 2009-07-22 |
| JPWO2004093089A1 (ja) | 2006-07-06 |
| KR20060004913A (ko) | 2006-01-16 |
| US7313045B2 (en) | 2007-12-25 |
| CN1774767A (zh) | 2006-05-17 |
| ATE437439T1 (de) | 2009-08-15 |
| CN1774767B (zh) | 2011-11-30 |
| TW200506943A (en) | 2005-02-16 |
| TWI262504B (en) | 2006-09-21 |
| WO2004093089A1 (ja) | 2004-10-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3607407B2 (ja) | 半導体記憶装置 | |
| US8885432B2 (en) | Semiconductor device that performs refresh operation | |
| US7719906B2 (en) | Semiconductor device | |
| US6721223B2 (en) | Semiconductor memory device | |
| JP5505802B2 (ja) | メモリ装置を動作する方法 | |
| US8588006B2 (en) | Semiconductor memory including switching circuit for selecting data supply | |
| JP2006221704A (ja) | 半導体記憶装置 | |
| US6898142B2 (en) | Semiconductor memory, method for controlling refreshment of it, and method for setting memory cell array specific area for realizing the control method | |
| JP4716869B2 (ja) | ダイナミック型半導体記憶装置 | |
| US6851017B2 (en) | Semiconductor memory | |
| US7460420B2 (en) | Semiconductor storage device | |
| US7434018B2 (en) | Memory system | |
| US8976617B2 (en) | Semiconductor device having plural selection lines selected based on address signal | |
| US20110002185A1 (en) | Semiconductor device with control circuit controlling controlled circuit to the same potential | |
| US8009497B2 (en) | Auto-refresh control circuit and a semiconductor memory device using the same | |
| JPH1153882A (ja) | 半導体記憶装置 | |
| JP2010277655A (ja) | 半導体メモリ、システムおよび半導体メモリの動作方法 | |
| JPH11120790A (ja) | 半導体記憶装置 | |
| JPH10125091A (ja) | 半導体記憶装置 | |
| US20040151051A1 (en) | Semiconductor memory device having easily redesigned memory capacity | |
| JPH09147552A (ja) | 半導体記憶装置 | |
| JP2005057307A (ja) | 半導体メモリ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070406 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20090206 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100427 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100625 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110315 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110329 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140408 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |