JPH08306184A - ダイナミック型ｒａｍとメモリモジュール及びそのリフレッシュ方法 - Google Patents
ダイナミック型ｒａｍとメモリモジュール及びそのリフレッシュ方法Info
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- JPH08306184A JPH08306184A JP7240729A JP24072995A JPH08306184A JP H08306184 A JPH08306184 A JP H08306184A JP 7240729 A JP7240729 A JP 7240729A JP 24072995 A JP24072995 A JP 24072995A JP H08306184 A JPH08306184 A JP H08306184A
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- memory
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C2211/4016—Memory devices with silicon-on-insulator cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C2211/406—Refreshing of dynamic cells
- G11C2211/4061—Calibration or ate or cycle tuning
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 メモリセルの情報保持時間に合わせて合理的
にリフレッシュを行わせる。 【構成】 ダイナミック型メモリセルのうち最も短い情
報保持時間よりも短くされたリフレッシュ周期に対応し
た周期的なパルスをを計数して複数のワード線に共通に
割り当てられてなるリフレッシュアドレスを生成し、か
かるリフレッシュアドレスカウンタのキャリー信号を分
周回路により分周し、リフレッシュアドレスに割り当て
られた複数のワード線毎にタイマ回路の出力パルスに相
当した短周期か分周出力パルスに相当した長周期かのい
ずれか一方を記憶回路に記憶させて、リフレッシュアド
レスにより実施されるメモリセルのリフレッシュ動作を
記憶回路の記憶情報に対応して各ワード線毎に有効／無
効にさせ、分周回路の出力パルスによりかかるリフレッ
シュ時間設定情報を無効にする。
にリフレッシュを行わせる。 【構成】 ダイナミック型メモリセルのうち最も短い情
報保持時間よりも短くされたリフレッシュ周期に対応し
た周期的なパルスをを計数して複数のワード線に共通に
割り当てられてなるリフレッシュアドレスを生成し、か
かるリフレッシュアドレスカウンタのキャリー信号を分
周回路により分周し、リフレッシュアドレスに割り当て
られた複数のワード線毎にタイマ回路の出力パルスに相
当した短周期か分周出力パルスに相当した長周期かのい
ずれか一方を記憶回路に記憶させて、リフレッシュアド
レスにより実施されるメモリセルのリフレッシュ動作を
記憶回路の記憶情報に対応して各ワード線毎に有効／無
効にさせ、分周回路の出力パルスによりかかるリフレッ
シュ時間設定情報を無効にする。
Description
【０００１】
【産業上の利用分野】この発明は、ダイナミック型ＲＡ
Ｍ（ランダム・アクセス・メモリ）とメモリモジュール
及びそのリフレッシュ方法に関し、主として大記憶容量
のものに利用して有効な技術に関するものである。
Ｍ（ランダム・アクセス・メモリ）とメモリモジュール
及びそのリフレッシュ方法に関し、主として大記憶容量
のものに利用して有効な技術に関するものである。
【０００２】
【従来の技術】ダイナミック型ＲＡＭでは、キャパシタ
に電荷の形態の記憶情報を保持するものであるので、そ
れが失われる前に読み出して増幅してもとの状態に戻す
というリフレッシュ動作が必要である。メモリセルの情
報記憶時間が一定でないことから、短い周期でリフレッ
シュをすべきワード線のアドレスを記憶させてるように
したものが、特開昭６１−２１７９８８号公報より提案
されている。また、全ワード線のアドレスをリフレッシ
ュを行う順番で記憶させたものが、特開昭５１−１２７
６２９号公報により提案されている。
に電荷の形態の記憶情報を保持するものであるので、そ
れが失われる前に読み出して増幅してもとの状態に戻す
というリフレッシュ動作が必要である。メモリセルの情
報記憶時間が一定でないことから、短い周期でリフレッ
シュをすべきワード線のアドレスを記憶させてるように
したものが、特開昭６１−２１７９８８号公報より提案
されている。また、全ワード線のアドレスをリフレッシ
ュを行う順番で記憶させたものが、特開昭５１−１２７
６２９号公報により提案されている。
【０００３】
【発明が解決しようとする課題】ダイナミック型メモリ
セルの情報保持時間（リテンション時間）は、図２６に
示すように、短いものから長いものまで連続的に分布し
て、かつそのサンプル毎においても区々となるものであ
る。従来のダイナミック型ＲＡＭでは最も短いものに注
目して、そのリフレッシュ周期を設定するものであるた
めにリフレッシュ回数が実際のダイナミック型メモリセ
ルの実力に対して短くなるものが多くなり、消費電力が
増大するという問題が生じる。そこで、上記特開昭６１
−２１７９８８号公報のように、短い周期のものを選び
出して、それに付いては短く周期でリフレッシュするよ
うにするものが提案されているが、上記のように短いも
のから長いものまで連続的に分布するものでは実質的に
適用不可能となる。
セルの情報保持時間（リテンション時間）は、図２６に
示すように、短いものから長いものまで連続的に分布し
て、かつそのサンプル毎においても区々となるものであ
る。従来のダイナミック型ＲＡＭでは最も短いものに注
目して、そのリフレッシュ周期を設定するものであるた
めにリフレッシュ回数が実際のダイナミック型メモリセ
ルの実力に対して短くなるものが多くなり、消費電力が
増大するという問題が生じる。そこで、上記特開昭６１
−２１７９８８号公報のように、短い周期のものを選び
出して、それに付いては短く周期でリフレッシュするよ
うにするものが提案されているが、上記のように短いも
のから長いものまで連続的に分布するものでは実質的に
適用不可能となる。
【０００４】上記のように短い周期のものを記憶回路に
記憶させるもの、あるいは上記短周期のワード線のアド
レスやリフレッシュを行う順番のアドレスを記憶するよ
うな方式では、記憶情報に欠陥があるとメモリセルの情
報保持時間に合わせて正しくリフレッシュ動作が行われ
なくなるため、それによって直ちにメモリセルの記憶情
報が破壊されてしまうという不良につながり信頼性の観
点からも大きな問題を有するものである。
記憶させるもの、あるいは上記短周期のワード線のアド
レスやリフレッシュを行う順番のアドレスを記憶するよ
うな方式では、記憶情報に欠陥があるとメモリセルの情
報保持時間に合わせて正しくリフレッシュ動作が行われ
なくなるため、それによって直ちにメモリセルの記憶情
報が破壊されてしまうという不良につながり信頼性の観
点からも大きな問題を有するものである。
【０００５】ダイナミック型ＲＡＭにおいて、リード・
ライト動作時とリフレッシュ動作時のアドレスを同じく
すると、リード・ライト時にメモリセルが存在しないワ
ード線も選択状態にしなければならず電流消費が増大す
る。一方、リフレッシュ動作はメモリセルの情報保持時
間以内に繰り返して行う必要があり、ワード線数の増大
によりリフレッシュサイクル数が増大し、ダイナミック
型ＲＡＭの動作の大半がリフレッシュ動作に占領されて
しまう。そこで、大記憶容量化に伴いリード・ライト時
に比べてリフレッシュ時には選択されるワード線の数を
多くしてリフレッシュサイクル数を４Ｋ（４０９６）程
度に抑えることが行われている。この場合、同時にリフ
レッシュされるメモリセルの数が増大し、その中で１つ
でも短い周期のものが存在すればそれに従う結果となる
ために、上記のように短周期と長周期に分けたとして
も、短周期でリフレッシュされるものが増大してしまう
という問題が生じる。
ライト動作時とリフレッシュ動作時のアドレスを同じく
すると、リード・ライト時にメモリセルが存在しないワ
ード線も選択状態にしなければならず電流消費が増大す
る。一方、リフレッシュ動作はメモリセルの情報保持時
間以内に繰り返して行う必要があり、ワード線数の増大
によりリフレッシュサイクル数が増大し、ダイナミック
型ＲＡＭの動作の大半がリフレッシュ動作に占領されて
しまう。そこで、大記憶容量化に伴いリード・ライト時
に比べてリフレッシュ時には選択されるワード線の数を
多くしてリフレッシュサイクル数を４Ｋ（４０９６）程
度に抑えることが行われている。この場合、同時にリフ
レッシュされるメモリセルの数が増大し、その中で１つ
でも短い周期のものが存在すればそれに従う結果となる
ために、上記のように短周期と長周期に分けたとして
も、短周期でリフレッシュされるものが増大してしまう
という問題が生じる。
【０００６】この発明の目的は、大記憶容量化されたメ
モリセルの情報保持時間に合わせて合理的で、かつ高信
頼性によりリフレッシュを行わせることが可能なダイナ
ミック型ＲＡＭとメモリモジュール及びそのリフレッシ
ュ方法を提供することにある。この発明の他の目的は、
スタンバイモードでの低消費電力化を図ったダイナミッ
ク型ＲＡＭとメモリモジュール及びそのリフレッシュ方
法を提供することにある。この発明の前記ならびにその
ほかの目的と新規な特徴は、本明細書の記述および添付
図面から明らかになるであろう。
モリセルの情報保持時間に合わせて合理的で、かつ高信
頼性によりリフレッシュを行わせることが可能なダイナ
ミック型ＲＡＭとメモリモジュール及びそのリフレッシ
ュ方法を提供することにある。この発明の他の目的は、
スタンバイモードでの低消費電力化を図ったダイナミッ
ク型ＲＡＭとメモリモジュール及びそのリフレッシュ方
法を提供することにある。この発明の前記ならびにその
ほかの目的と新規な特徴は、本明細書の記述および添付
図面から明らかになるであろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、上記ダイナミック型メモリ
セルのうち最も短い情報保持時間よりも短くされたリフ
レッシュ周期に対応した周期的なパルスをを計数して複
数のワード線に共通に割り当てられてなるリフレッシュ
アドレスを生成し、かかるリフレッシュアドレスカウン
タのキャリー信号を分周回路により分周し、上記リフレ
ッシュアドレスに割り当てられた複数のワード線毎に上
記タイマ回路の出力パルスに相当した短周期か上記分周
出力パルスに相当した長周期かのいずれか一方を記憶回
路に記憶させて、上記リフレッシュアドレスにより実施
されるメモリセルのリフレッシュ動作を上記記憶回路の
記憶情報に対応して各ワード線毎に有効／無効にさせ、
上記分周回路の出力パルスによりかかるリフレッシュ時
間設定情報を無効にする。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、上記ダイナミック型メモリ
セルのうち最も短い情報保持時間よりも短くされたリフ
レッシュ周期に対応した周期的なパルスをを計数して複
数のワード線に共通に割り当てられてなるリフレッシュ
アドレスを生成し、かかるリフレッシュアドレスカウン
タのキャリー信号を分周回路により分周し、上記リフレ
ッシュアドレスに割り当てられた複数のワード線毎に上
記タイマ回路の出力パルスに相当した短周期か上記分周
出力パルスに相当した長周期かのいずれか一方を記憶回
路に記憶させて、上記リフレッシュアドレスにより実施
されるメモリセルのリフレッシュ動作を上記記憶回路の
記憶情報に対応して各ワード線毎に有効／無効にさせ、
上記分周回路の出力パルスによりかかるリフレッシュ時
間設定情報を無効にする。
【０００８】
【作用】上記した手段によれば、上記リフレッシュアド
レスが共通に割り当てられた複数のワード線毎にメモリ
セルの情報保持時間に対応させられた２以上のリフレッ
シュ周期によりリフレッシュを行うことが可能となって
大幅な低消費電力化を実現できる。
レスが共通に割り当てられた複数のワード線毎にメモリ
セルの情報保持時間に対応させられた２以上のリフレッ
シュ周期によりリフレッシュを行うことが可能となって
大幅な低消費電力化を実現できる。
【０００９】
【実施例】図１には、この発明に係るダイナミック型Ｒ
ＡＭ（以下、単にＤＲＡＭと称する）の一実施例の概略
ブロック図が示されている。同図の各回路ブロックは、
公知の半導体集積回路の製造技術により、特に制限され
ないが、単結晶シリコンのような１個の半導体基板上に
形成される。
ＡＭ（以下、単にＤＲＡＭと称する）の一実施例の概略
ブロック図が示されている。同図の各回路ブロックは、
公知の半導体集積回路の製造技術により、特に制限され
ないが、単結晶シリコンのような１個の半導体基板上に
形成される。
【００１０】この実施例のＤＲＡＭは、ＤＲＡＭ本体と
適応リフレッシュコントローラから構成される。ＤＲＡ
Ｍ本体は、特に制限されないが、約６４Ｍｂ（メガビッ
ト）のような大きな記憶容量を持つようにされる。ＤＲ
ＡＭ本体は、特に制限されないが、４つのメモリブロッ
ク（アレーブロック）から構成される。各アレーブロッ
ク０〜アレーブロック３は、それぞれが約１６Ｍｂの記
憶容量を持ち、リフレッシュ動作のときにはそれぞれ１
本ずつのワード線ＷＬが選択されて、かかるワード線に
接続されたメモリセルの記憶電荷が読み出されて、それ
がセンスアンプにより増幅されてものと状態に戻される
というリフレッシュ動作が行われる。
適応リフレッシュコントローラから構成される。ＤＲＡ
Ｍ本体は、特に制限されないが、約６４Ｍｂ（メガビッ
ト）のような大きな記憶容量を持つようにされる。ＤＲ
ＡＭ本体は、特に制限されないが、４つのメモリブロッ
ク（アレーブロック）から構成される。各アレーブロッ
ク０〜アレーブロック３は、それぞれが約１６Ｍｂの記
憶容量を持ち、リフレッシュ動作のときにはそれぞれ１
本ずつのワード線ＷＬが選択されて、かかるワード線に
接続されたメモリセルの記憶電荷が読み出されて、それ
がセンスアンプにより増幅されてものと状態に戻される
というリフレッシュ動作が行われる。
【００１１】上記ワード線は、物理的に一本のワード線
であるという意味ではなく、リフレッシュアドレスに対
応された論理的な意味でのワード線である。つまり、上
記のように１つのアレーブロックが約１６Ｍｂのような
記憶容量を持つ場合、１回のリフレッシュ動作によって
４０９６個のメモリセルをリフレッシュさせることが必
要になる。このような多数のメモリセルを１本のワード
線に接続すると、ワード線の負荷が重くなって動作速度
が遅くなる等のために、複数のワード線に分割されて、
それらに同じロウアドレスを割り付けて同時選択させる
ようにするものである。
であるという意味ではなく、リフレッシュアドレスに対
応された論理的な意味でのワード線である。つまり、上
記のように１つのアレーブロックが約１６Ｍｂのような
記憶容量を持つ場合、１回のリフレッシュ動作によって
４０９６個のメモリセルをリフレッシュさせることが必
要になる。このような多数のメモリセルを１本のワード
線に接続すると、ワード線の負荷が重くなって動作速度
が遅くなる等のために、複数のワード線に分割されて、
それらに同じロウアドレスを割り付けて同時選択させる
ようにするものである。
【００１２】上記のようなリフレッシュ動作のためのリ
フレッシュアドレス信号Ａ０〜Ａ１１は（リフレッシ
ュ）アドレスカウンタにより生成される。タイマ回路
は、上記６４Ｍｂのメモリセルの中で最も情報保持時間
が短いものに合わせたクロック信号ＣＬＫを発生させ
る。タイマ回路は、上記リフレッシュアドレス信号Ａ０
〜Ａ１１による４０９６回を１廻（１周期）りとしたリ
フレッシュ動作においては、上記最も短い情報保持時間
Ｔmin とすると、Ｔmin ／４０９６より短い周期のクロ
ック信号ＣＬＫを発生させる。
フレッシュアドレス信号Ａ０〜Ａ１１は（リフレッシ
ュ）アドレスカウンタにより生成される。タイマ回路
は、上記６４Ｍｂのメモリセルの中で最も情報保持時間
が短いものに合わせたクロック信号ＣＬＫを発生させ
る。タイマ回路は、上記リフレッシュアドレス信号Ａ０
〜Ａ１１による４０９６回を１廻（１周期）りとしたリ
フレッシュ動作においては、上記最も短い情報保持時間
Ｔmin とすると、Ｔmin ／４０９６より短い周期のクロ
ック信号ＣＬＫを発生させる。
【００１３】タイミング発生回路ＲＡＳＧenは、上記ク
ロック信号ＣＬＫに同期してロウ系のタイミング信号を
発生させ、上記リフレッシュアドレス信号Ａ０〜Ａ１１
により指定されたワード線の選択動作及びセンスアンプ
の増幅動作を制御してリフレッシュ動作を行わせる。上
記アドレスカウンタは、上記タイミング発生回路ＲＡＳ
Ｇenによるリフレッシュ動作によるタイミング信号によ
り＋１の計数動作を行い、次のリフレッシュアドレスを
生成する。このようなリフレッシュ制御回路は、基本的
には従来のダイナミック型ＲＡＭにおけるリフレッシュ
制御回路と同様である。
ロック信号ＣＬＫに同期してロウ系のタイミング信号を
発生させ、上記リフレッシュアドレス信号Ａ０〜Ａ１１
により指定されたワード線の選択動作及びセンスアンプ
の増幅動作を制御してリフレッシュ動作を行わせる。上
記アドレスカウンタは、上記タイミング発生回路ＲＡＳ
Ｇenによるリフレッシュ動作によるタイミング信号によ
り＋１の計数動作を行い、次のリフレッシュアドレスを
生成する。このようなリフレッシュ制御回路は、基本的
には従来のダイナミック型ＲＡＭにおけるリフレッシュ
制御回路と同様である。
【００１４】この実施例では、上記のようなリフレッシ
ュ制御回路を備えてなるＤＲＡＭ本体に対して、データ
保持動作（スタンバイモード）での低消費電力化を図る
等のために次のような適応リフレッシュコントローラが
設けられる。
ュ制御回路を備えてなるＤＲＡＭ本体に対して、データ
保持動作（スタンバイモード）での低消費電力化を図る
等のために次のような適応リフレッシュコントローラが
設けられる。
【００１５】上記アドレスカウンタにより形成されたリ
フレッシュアドレス信号Ａ０〜Ａ１１は、プログラマブ
ル・リード・オンリー・メモリ（以下、単にＰＲＯＭと
いう）に供給される。ＰＲＯＭ（リフレッシュ周期保持
回路）は、リフレッシュアドレスに対応した４Ｋ分のア
ドレス空間を持ち、１つのアドレスには上記ＤＲＡＭ本
体の４つのアレーブロック０〜３のそれぞれに対応した
４ビットの記憶情報を持つようにされる。それ故、ＰＲ
ＯＭアレーの全体のメモリ容量は、４Ｋ×４＝１６Ｋビ
ットとされる。
フレッシュアドレス信号Ａ０〜Ａ１１は、プログラマブ
ル・リード・オンリー・メモリ（以下、単にＰＲＯＭと
いう）に供給される。ＰＲＯＭ（リフレッシュ周期保持
回路）は、リフレッシュアドレスに対応した４Ｋ分のア
ドレス空間を持ち、１つのアドレスには上記ＤＲＡＭ本
体の４つのアレーブロック０〜３のそれぞれに対応した
４ビットの記憶情報を持つようにされる。それ故、ＰＲ
ＯＭアレーの全体のメモリ容量は、４Ｋ×４＝１６Ｋビ
ットとされる。
【００１６】上記アドレスカウンタからのキャリー（桁
上げ）信号ＣＡＲＲＹは、ｍ進カウンタにより１／ｍに
分周される。つまり、ｍ進カウンタは、特定のメモリセ
ルについてのリフレッシュ回数でみると、ｍ回のリフレ
ッシュに１回の割合で発生される分周パルスを形成する
こととなる。逆にいうならば、上記のように最も短い情
報保持時間に対応したメモリセルのリフレッシュ周期ｔ
１に対して、ｍ倍の長さに設定された分周パルス／Ｔ２
（ｔ２＝ｍ×ｔ１）が形成される。
上げ）信号ＣＡＲＲＹは、ｍ進カウンタにより１／ｍに
分周される。つまり、ｍ進カウンタは、特定のメモリセ
ルについてのリフレッシュ回数でみると、ｍ回のリフレ
ッシュに１回の割合で発生される分周パルスを形成する
こととなる。逆にいうならば、上記のように最も短い情
報保持時間に対応したメモリセルのリフレッシュ周期ｔ
１に対して、ｍ倍の長さに設定された分周パルス／Ｔ２
（ｔ２＝ｍ×ｔ１）が形成される。
【００１７】特に制限されないが、上記アドレスカウン
タで形成されたリフレッシュドレス信号Ａ０〜Ａ１１の
うち、下位５ビットのアドレス信号Ａ０〜Ａ４はＰＲＯ
ＭアレーのＹデコーダに供給され、アドレス信号Ａ５〜
Ａ１１は、Ｘデコーダ（ワードドライバ）に供給され
る。上記ＰＲＯＭアレーには、ＤＲＡＭ本体側の４つの
メモリマットにおいてリフレッシュアドレスＡ０〜Ａ１
１によりそれぞれ指定される合計４つのワード線に一対
一に対応された４ビットの記憶情報を持ち、それが短周
期でのリフレッシュか長周期でのリフレッシュかを２値
（‘０’と‘１’）のリフレッシュ時間設定情報（リフ
レッシュ周期の情報）に対応して記憶させる。すなわ
ち、あるアレーブロック中の１つのワード線に注目した
場合、（セルフ）リフレッシュ期間において、上記１つ
のワード線が選択状態にされてから、次に再び上記１つ
のワード線が選択状態とされる迄の期間を上記リフレッ
シュ時間設定情報（リフレッシュ周期の情報）であると
定義する。
タで形成されたリフレッシュドレス信号Ａ０〜Ａ１１の
うち、下位５ビットのアドレス信号Ａ０〜Ａ４はＰＲＯ
ＭアレーのＹデコーダに供給され、アドレス信号Ａ５〜
Ａ１１は、Ｘデコーダ（ワードドライバ）に供給され
る。上記ＰＲＯＭアレーには、ＤＲＡＭ本体側の４つの
メモリマットにおいてリフレッシュアドレスＡ０〜Ａ１
１によりそれぞれ指定される合計４つのワード線に一対
一に対応された４ビットの記憶情報を持ち、それが短周
期でのリフレッシュか長周期でのリフレッシュかを２値
（‘０’と‘１’）のリフレッシュ時間設定情報（リフ
レッシュ周期の情報）に対応して記憶させる。すなわ
ち、あるアレーブロック中の１つのワード線に注目した
場合、（セルフ）リフレッシュ期間において、上記１つ
のワード線が選択状態にされてから、次に再び上記１つ
のワード線が選択状態とされる迄の期間を上記リフレッ
シュ時間設定情報（リフレッシュ周期の情報）であると
定義する。
【００１８】上記アドレスカウンタにより形成されたリ
フレッシュアドレス信号は、他方においてマルチプレク
サ機能を持つＸ−アドレスバッァを介して取り込まれ、
内部アドレス信号ＢＸ０−ＢＸ８はＸ−プリデコーダに
供給され、内部アドレス信号ＢＸ９−ＢＸ１１はマット
選択回路に供給される。上記マット選択回路に対して
は、通常アクセス時に最上位ビットの内部アドレス信号
ＢＸ１２が供給されている。リフレッシュモードでは、
かかる内部アドレス信号ＢＸ１２が無効にされて、内部
アドレス信号ＢＸ１２によるメモリブロックの選択機能
が無効となって、両方共に選択状態にされる。
フレッシュアドレス信号は、他方においてマルチプレク
サ機能を持つＸ−アドレスバッァを介して取り込まれ、
内部アドレス信号ＢＸ０−ＢＸ８はＸ−プリデコーダに
供給され、内部アドレス信号ＢＸ９−ＢＸ１１はマット
選択回路に供給される。上記マット選択回路に対して
は、通常アクセス時に最上位ビットの内部アドレス信号
ＢＸ１２が供給されている。リフレッシュモードでは、
かかる内部アドレス信号ＢＸ１２が無効にされて、内部
アドレス信号ＢＸ１２によるメモリブロックの選択機能
が無効となって、両方共に選択状態にされる。
【００１９】上記ＰＲＯＭアレーからの４ビットの読み
出し信号は、センスアンプを通してラッチ回路に保持さ
れる。特に制限されないが、適応リフレッシュコントロ
ーラの低消費電力化のために、ＰＲＯＭは上記アドレス
信号の入力により４ビットのデータが読み出されて出力
部のラッチに保持されたなら、センスアンプを含めて全
ての回路が非動作状態にされる。
出し信号は、センスアンプを通してラッチ回路に保持さ
れる。特に制限されないが、適応リフレッシュコントロ
ーラの低消費電力化のために、ＰＲＯＭは上記アドレス
信号の入力により４ビットのデータが読み出されて出力
部のラッチに保持されたなら、センスアンプを含めて全
ての回路が非動作状態にされる。
【００２０】同図において、上記ＰＲＯＭから読み出さ
れた４ビットからなるリフレッシュ時間設定情報（cate
gory-0-3) は、ｍ進カウンタの分周パルス／Ｔ２とアン
ドゲート回路により論理積が採られ、このアンドゲート
回路により上記アレーブロック０〜アレーブロック３の
それぞれに対応したリフレッシュ禁止信号inhibit-0〜i
nhibit-3 が形成される。上記リフレッシュ禁止信号inh
ibit-0 は、アレーブロック０に供給される。同様に、
残りの他のリフレッシュ禁止信号inhibit-1 〜inhibit-
3 は、アレーブロック１〜アレーブロック３にそれぞれ
供給される。
れた４ビットからなるリフレッシュ時間設定情報（cate
gory-0-3) は、ｍ進カウンタの分周パルス／Ｔ２とアン
ドゲート回路により論理積が採られ、このアンドゲート
回路により上記アレーブロック０〜アレーブロック３の
それぞれに対応したリフレッシュ禁止信号inhibit-0〜i
nhibit-3 が形成される。上記リフレッシュ禁止信号inh
ibit-0 は、アレーブロック０に供給される。同様に、
残りの他のリフレッシュ禁止信号inhibit-1 〜inhibit-
3 は、アレーブロック１〜アレーブロック３にそれぞれ
供給される。
【００２１】ここで、信号／Ｔ２は、それがロウレベル
をアクティブレベルであることを表している。それ故、
分周パルス／Ｔ２は、通常はハイレベルで、上記キャリ
ー信号ＣＡＲＲＹをｍ個計数したときにロウレベルにさ
れる。上記リフレッシュアドレス信号Ａ０〜Ａ１１によ
りリフレッシュ動作が行われるとき、上記リフレッシュ
時間設定情報（category-0 )が短周期に対応した‘０’
（ロウレベル）なら無条件にリフレッシュ禁止信号inhi
bit-0 が‘０’（ロウレベル）にされて、リフレッシュ
動作が実施される。
をアクティブレベルであることを表している。それ故、
分周パルス／Ｔ２は、通常はハイレベルで、上記キャリ
ー信号ＣＡＲＲＹをｍ個計数したときにロウレベルにさ
れる。上記リフレッシュアドレス信号Ａ０〜Ａ１１によ
りリフレッシュ動作が行われるとき、上記リフレッシュ
時間設定情報（category-0 )が短周期に対応した‘０’
（ロウレベル）なら無条件にリフレッシュ禁止信号inhi
bit-0 が‘０’（ロウレベル）にされて、リフレッシュ
動作が実施される。
【００２２】これに対して、例えば上記リフレッシュ時
間設定情報（category-0 )が長周期に対応した‘１’
（ハイレベル）なら分周パルス／Ｔ２がハイレベルの期
間ではリフレッシュ禁止信号inhibit-0 を‘１’（ハイ
レベル）にしてリフレッシュ動作を行わせないように禁
止して、そのリフレッシュサイクルをスキップさせる。
上記リフレッシュ時間設定情報（category-0 )が長周期
に対応した‘１’（ハイレベル）であっても、ｍ回に１
回の割合で上記分周パルス／Ｔ２がロウレベルにされた
め、上記アンドゲート回路により上記リフレッシュ禁止
信号inhibit-0 を‘０’（ロウレベル）にする。このた
め、リフレッシュ時間設定情報（category-0 )が長周期
とされたワード線においては、上記分周パルス／Ｔ２に
より設定された時間間隔によりリフレッシュ動作が実施
されることになる。
間設定情報（category-0 )が長周期に対応した‘１’
（ハイレベル）なら分周パルス／Ｔ２がハイレベルの期
間ではリフレッシュ禁止信号inhibit-0 を‘１’（ハイ
レベル）にしてリフレッシュ動作を行わせないように禁
止して、そのリフレッシュサイクルをスキップさせる。
上記リフレッシュ時間設定情報（category-0 )が長周期
に対応した‘１’（ハイレベル）であっても、ｍ回に１
回の割合で上記分周パルス／Ｔ２がロウレベルにされた
め、上記アンドゲート回路により上記リフレッシュ禁止
信号inhibit-0 を‘０’（ロウレベル）にする。このた
め、リフレッシュ時間設定情報（category-0 )が長周期
とされたワード線においては、上記分周パルス／Ｔ２に
より設定された時間間隔によりリフレッシュ動作が実施
されることになる。
【００２３】他のアレーブロック１〜アレーブロック３
においても、上記リフレッシュ時間設定情報（category
-1〜category-3) が長周期に対応した‘１’（ハイレベ
ル）なら分周パルス／Ｔ２がハイレベルの期間ではそれ
ぞれのリフレッシュ禁止信号inhibit-1 〜inhibit-3 が
‘１’になってリフレッシュ動作を行わせないように禁
止させてそのリフレッシュサイクルをスキップさせ、ｍ
回に１回の割合で上記分周パルス／Ｔ２がロウレベルに
されることに応じて、上記リフレッシュ禁止信号inhibi
t-1 〜inhibit-3 が強制的にロウレベルの無効にされる
結果、上記分周パルス／Ｔ２により設定された時間間隔
によりリフレッシュ動作が実施されることになる。
においても、上記リフレッシュ時間設定情報（category
-1〜category-3) が長周期に対応した‘１’（ハイレベ
ル）なら分周パルス／Ｔ２がハイレベルの期間ではそれ
ぞれのリフレッシュ禁止信号inhibit-1 〜inhibit-3 が
‘１’になってリフレッシュ動作を行わせないように禁
止させてそのリフレッシュサイクルをスキップさせ、ｍ
回に１回の割合で上記分周パルス／Ｔ２がロウレベルに
されることに応じて、上記リフレッシュ禁止信号inhibi
t-1 〜inhibit-3 が強制的にロウレベルの無効にされる
結果、上記分周パルス／Ｔ２により設定された時間間隔
によりリフレッシュ動作が実施されることになる。
【００２４】本実施例のように、長周期でのリフレッシ
ュ動作を行うか否かの制御をアレーブロック０〜３毎に
えば、リフレッシュアドレス（Ａ０〜Ａ１１）により一
括して指定するのに比較して、より小さな単位（ワード
線毎）でリフレッシュ時間を設定することができる。こ
れにより、長周期でリフレッシュを行うメモリセルの割
合が増えるのでリフレッシュに要する電力をより低減す
ることができる。
ュ動作を行うか否かの制御をアレーブロック０〜３毎に
えば、リフレッシュアドレス（Ａ０〜Ａ１１）により一
括して指定するのに比較して、より小さな単位（ワード
線毎）でリフレッシュ時間を設定することができる。こ
れにより、長周期でリフレッシュを行うメモリセルの割
合が増えるのでリフレッシュに要する電力をより低減す
ることができる。
【００２５】図２には、図１の１つのアレーブロックに
対応した一実施例の概略回路図が示されている。１つの
アレーブロックは、８個のメモリマットＭＡＴ０〜ＭＡ
Ｔ７から構成される。１つのメモリマットＭＡＴ０が代
表として例示的に示されているように、Ｘデコーダ・ワ
ードドライバにより１つのワード線ＷＬの選択信号が形
成される。かかるワード線ＷＬと交差するように一対の
相補ビット線ＢＬ，／ＢＬが配置される。ダイナミック
型メモリセルは、アドレス選択用ＭＯＳＦＥＴＱｍと情
報記憶用のキャパシタＣｓから構成される。アドレス選
択用ＭＯＳＦＥＴＱｍのゲートは、上記ワード線ＷＬに
接続される。上記ＭＯＳＦＥＴＱｍの一方のソース，ド
レインは上記一方のビット線ＢＬに接続され、他方のソ
ース，ドレインは上記キャパシタＣｓの一方の電極に接
続されている。
対応した一実施例の概略回路図が示されている。１つの
アレーブロックは、８個のメモリマットＭＡＴ０〜ＭＡ
Ｔ７から構成される。１つのメモリマットＭＡＴ０が代
表として例示的に示されているように、Ｘデコーダ・ワ
ードドライバにより１つのワード線ＷＬの選択信号が形
成される。かかるワード線ＷＬと交差するように一対の
相補ビット線ＢＬ，／ＢＬが配置される。ダイナミック
型メモリセルは、アドレス選択用ＭＯＳＦＥＴＱｍと情
報記憶用のキャパシタＣｓから構成される。アドレス選
択用ＭＯＳＦＥＴＱｍのゲートは、上記ワード線ＷＬに
接続される。上記ＭＯＳＦＥＴＱｍの一方のソース，ド
レインは上記一方のビット線ＢＬに接続され、他方のソ
ース，ドレインは上記キャパシタＣｓの一方の電極に接
続されている。
【００２６】上記相補ビット線ＢＬ，／ＢＬは、シェア
ードスイッチＭＯＳＦＥＴＱ１とＱ２を介してセンスア
ンプに接続される。センスアンプは、ゲートとドレイン
が交差接続されたＮチャンネル型ＭＯＳＦＥＴＱ５，Ｑ
６及びＰチャンネル型ＭＯＳＦＥＴＱ７，Ｑ８から構成
される。上記Ｎチャンネル型ＭＯＳＦＥＴＱ５とＰチャ
ンネル型ＭＯＳＦＥＴＱ７のドレインは、一方のビット
線ＢＬに接続される。Ｎチャンネル型ＭＯＳＦＥＴＱ６
とＰチャンネル型ＭＯＳＦＥＴＱ８のドレインは、他方
のビット線／ＢＬに接続される。そして、上記Ｎチャン
ネル型ＭＯＳＦＥＴＱ５とＱ６の共通化されたソース
は、上記ワード線ＷＬと平行に延長されるコモンソース
線ＣＳＮに接続され、Ｐチャンネル型ＭＯＳＦＥＴＱ
７，Ｑ８の共通化されたソースは、上記ワード線ＷＬと
平行に延長されるコモンソース線ＣＳＰに接続される。
上記コモンソース線ＣＳＮとＣＳＰには、センスアンプ
の動作タイミングに同期してセンスアンプ制御回路から
回路の接地電位と電源電圧ＶＣＣのような動作電圧が与
えられる。
ードスイッチＭＯＳＦＥＴＱ１とＱ２を介してセンスア
ンプに接続される。センスアンプは、ゲートとドレイン
が交差接続されたＮチャンネル型ＭＯＳＦＥＴＱ５，Ｑ
６及びＰチャンネル型ＭＯＳＦＥＴＱ７，Ｑ８から構成
される。上記Ｎチャンネル型ＭＯＳＦＥＴＱ５とＰチャ
ンネル型ＭＯＳＦＥＴＱ７のドレインは、一方のビット
線ＢＬに接続される。Ｎチャンネル型ＭＯＳＦＥＴＱ６
とＰチャンネル型ＭＯＳＦＥＴＱ８のドレインは、他方
のビット線／ＢＬに接続される。そして、上記Ｎチャン
ネル型ＭＯＳＦＥＴＱ５とＱ６の共通化されたソース
は、上記ワード線ＷＬと平行に延長されるコモンソース
線ＣＳＮに接続され、Ｐチャンネル型ＭＯＳＦＥＴＱ
７，Ｑ８の共通化されたソースは、上記ワード線ＷＬと
平行に延長されるコモンソース線ＣＳＰに接続される。
上記コモンソース線ＣＳＮとＣＳＰには、センスアンプ
の動作タイミングに同期してセンスアンプ制御回路から
回路の接地電位と電源電圧ＶＣＣのような動作電圧が与
えられる。
【００２７】上記相補ビット線ＢＬ，／ＢＬに対応され
たセンスアンプの入出力ノードには、プリチャージ回路
が設けられる。プリチャージ回路は、センスアンプの両
入力を短絡する短絡ＭＯＳＦＥＴＱ１１と、それぞれの
入出力ノードにＶＣＣ／２のようなハーフプリチャージ
電圧ＨＶＣを供給するＭＯＳＦＥＴＱ９とＱ１０から構
成される。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲート
には、マットコントロール回路により形成されたプリチ
ャージ信号／ＰＣが供給される。
たセンスアンプの入出力ノードには、プリチャージ回路
が設けられる。プリチャージ回路は、センスアンプの両
入力を短絡する短絡ＭＯＳＦＥＴＱ１１と、それぞれの
入出力ノードにＶＣＣ／２のようなハーフプリチャージ
電圧ＨＶＣを供給するＭＯＳＦＥＴＱ９とＱ１０から構
成される。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲート
には、マットコントロール回路により形成されたプリチ
ャージ信号／ＰＣが供給される。
【００２８】上記Ｘデコーダには、Ｘ−プリデコーダか
らプリデコード信号ＡＸｉが供給される。マット選択回
路は、上記８個のメモリマットＭＡＴ０〜ＭＡＴ７の中
から１つのメモリマットを選択するマット選択信号ＭＳ
０〜ＭＳ７を形成し、それぞれのメモリマットＭＡＴ０
〜ＭＡＴ７に供給する。
らプリデコード信号ＡＸｉが供給される。マット選択回
路は、上記８個のメモリマットＭＡＴ０〜ＭＡＴ７の中
から１つのメモリマットを選択するマット選択信号ＭＳ
０〜ＭＳ７を形成し、それぞれのメモリマットＭＡＴ０
〜ＭＡＴ７に供給する。
【００２９】この実施例では、上記８個のメモリマット
ＭＡＴ０〜ＭＡＴ７からなるアレーブロックに対応して
形成されたリフレッシュ禁止信号inhibit-K(K=0-3)がイ
ンバータ回路により反転され、リフレッシュ禁止信号IN
HIBIT として各メモリマットＭＡＴ０〜ＭＡＴ７に供給
される。上記代表として例示的に示されているメモリマ
ットＭＡＴ０において、上記インバータ回路により反転
されたリフレッシュ禁止信号INHIBIT は、アンドゲート
回路Ｇの一方の入力に供給される。このアンドゲート回
路Ｇの他方の入力には、上記マットセレクト信号ＭＳ０
が供給される。このアンドゲート回路Ｇの出力信号ＭＳ
０’は、上記Ｘデコーダ、マットコントロール回路、セ
ンスアンプ制御回路を活性化させる制御信号とされる。
ＭＡＴ０〜ＭＡＴ７からなるアレーブロックに対応して
形成されたリフレッシュ禁止信号inhibit-K(K=0-3)がイ
ンバータ回路により反転され、リフレッシュ禁止信号IN
HIBIT として各メモリマットＭＡＴ０〜ＭＡＴ７に供給
される。上記代表として例示的に示されているメモリマ
ットＭＡＴ０において、上記インバータ回路により反転
されたリフレッシュ禁止信号INHIBIT は、アンドゲート
回路Ｇの一方の入力に供給される。このアンドゲート回
路Ｇの他方の入力には、上記マットセレクト信号ＭＳ０
が供給される。このアンドゲート回路Ｇの出力信号ＭＳ
０’は、上記Ｘデコーダ、マットコントロール回路、セ
ンスアンプ制御回路を活性化させる制御信号とされる。
【００３０】例えば、リフレッシュアドレス信号により
マット選択回路がマット選択信号ＭＳ０を発生させ、Ｘ
−プリデコーダにより形成されたプリデコード信号によ
りメモリマットＭＡＴ０の１つのワード線を指定したと
き、上記リフレッシュ禁止信号inhibit-K がロウレベル
（‘０’）なら、インバータ回路により反転された上記
リフレッシュ禁止信号INHIBIT がハイレベル（‘１’）
になり、上記アンドゲート回路Ｇのゲートを開くよう制
御するので、上記制御信号ＭＳ０’がマット選択信号Ｍ
Ｓ０のハイレベルに対応してハイレベルになり、上記Ｘ
デコーダ、マットコントロール回路、センスアンプ制御
回路を活性化させ、上記Ｘデコーダ・ワードドライバに
より１つのワード線を選択してそれに設けられるメモリ
セルのリフレッシュ動作が行われる。
マット選択回路がマット選択信号ＭＳ０を発生させ、Ｘ
−プリデコーダにより形成されたプリデコード信号によ
りメモリマットＭＡＴ０の１つのワード線を指定したと
き、上記リフレッシュ禁止信号inhibit-K がロウレベル
（‘０’）なら、インバータ回路により反転された上記
リフレッシュ禁止信号INHIBIT がハイレベル（‘１’）
になり、上記アンドゲート回路Ｇのゲートを開くよう制
御するので、上記制御信号ＭＳ０’がマット選択信号Ｍ
Ｓ０のハイレベルに対応してハイレベルになり、上記Ｘ
デコーダ、マットコントロール回路、センスアンプ制御
回路を活性化させ、上記Ｘデコーダ・ワードドライバに
より１つのワード線を選択してそれに設けられるメモリ
セルのリフレッシュ動作が行われる。
【００３１】これに対して、リフレッシュアドレス信号
によりマット選択回路がマット選択信号ＭＳ０を発生さ
せ、Ｘ−プリデコーダにより形成されたプリデコード信
号によりメモリマットＭＡＴ０の１つのワード線を指定
したとき、上記リフレッシュ禁止信号INHIBIT がロウレ
ベル（‘０’）なら、上記アンドゲート回路Ｇ１がゲー
トを閉じるよう制御されて、上記マット選択信号ＭＳ０
がハイレベルの選択レベルであるにもにもかかわらず
に、アンドゲート回路Ｇの出力信号ＭＳ０’がロウレベ
ルのままとなり、上記Ｘデコーダ、マットコントロール
回路、センスアンプ制御回路が非活性状態のままとなっ
てリフレッシュが行われない。なお、図１のｍ進カウン
タ、上記ｍ進カウンタの出力信号／Ｔ２を受けるゲー
ト、図２のリフレッシュ禁止信号inhibit-K を受けるイ
ンバータ回路及びアンドゲート回路Ｇにより制御回路が
構成される。
によりマット選択回路がマット選択信号ＭＳ０を発生さ
せ、Ｘ−プリデコーダにより形成されたプリデコード信
号によりメモリマットＭＡＴ０の１つのワード線を指定
したとき、上記リフレッシュ禁止信号INHIBIT がロウレ
ベル（‘０’）なら、上記アンドゲート回路Ｇ１がゲー
トを閉じるよう制御されて、上記マット選択信号ＭＳ０
がハイレベルの選択レベルであるにもにもかかわらず
に、アンドゲート回路Ｇの出力信号ＭＳ０’がロウレベ
ルのままとなり、上記Ｘデコーダ、マットコントロール
回路、センスアンプ制御回路が非活性状態のままとなっ
てリフレッシュが行われない。なお、図１のｍ進カウン
タ、上記ｍ進カウンタの出力信号／Ｔ２を受けるゲー
ト、図２のリフレッシュ禁止信号inhibit-K を受けるイ
ンバータ回路及びアンドゲート回路Ｇにより制御回路が
構成される。
【００３２】図３には、図２の１つのアレーブロックの
動作を説明するためのタイミング図が示されている。タ
イマ回路により形成されたクロック信号ＣＬＫのロウレ
ベルに同期して、内部ロウアドレスストローブ信号／Ｒ
ＡＳがロウレベルになり、リフレッシュの起動がかか
る。リフレッシュ禁止信号INHIBIT が実線で示したよう
にハイレベルなら、リフレッシュアドレス信号Ａ０−Ａ
１１に対応して内部アドレス信号ＢＸｉ、それを解読し
てマット選択信号ＭＳｉとプリデコード信号ＡＸｉが形
成される。そして、選択されたメモリマットにおいて
は、プリチャージ信号／ＰＣがロウレベルになり、プリ
チャージ動作が停止させられる。その後、ワード線ＷＬ
が選択レベルにされ、センスアンプ動作信号ＣＳＮがロ
ウレベルに、ＣＳＰがハイレベルにされてセンスアンプ
が増幅動作を開始して、上記ワード線に接続されたメモ
リセルの記憶情報を増幅して再書込みを行ってリフレッ
シュ動作を終了させる。
動作を説明するためのタイミング図が示されている。タ
イマ回路により形成されたクロック信号ＣＬＫのロウレ
ベルに同期して、内部ロウアドレスストローブ信号／Ｒ
ＡＳがロウレベルになり、リフレッシュの起動がかか
る。リフレッシュ禁止信号INHIBIT が実線で示したよう
にハイレベルなら、リフレッシュアドレス信号Ａ０−Ａ
１１に対応して内部アドレス信号ＢＸｉ、それを解読し
てマット選択信号ＭＳｉとプリデコード信号ＡＸｉが形
成される。そして、選択されたメモリマットにおいて
は、プリチャージ信号／ＰＣがロウレベルになり、プリ
チャージ動作が停止させられる。その後、ワード線ＷＬ
が選択レベルにされ、センスアンプ動作信号ＣＳＮがロ
ウレベルに、ＣＳＰがハイレベルにされてセンスアンプ
が増幅動作を開始して、上記ワード線に接続されたメモ
リセルの記憶情報を増幅して再書込みを行ってリフレッ
シュ動作を終了させる。
【００３３】上記リフレッシュ禁止信号INHIBIT が点線
で示したようにロウレベルなら、リフレッシュアドレス
信号Ａ０−Ａ１１に対応して内部アドレス信号ＢＸｉ、
それを解読してマット選択信号ＭＳｉとプリデコード信
号ＡＸｉが形成されにもかかわらず、上記マット選択信
号ＭＳｉがそれに対応したメモリマットＭＡＴｉに供給
されないから、プリチャージ信号／ＰＣはハイレベルの
ままのプリチャージ動作を維持し、ワード線ＷＬは非選
択レベルのロウレベルに固定され、センスアンプ動作信
号ＣＳＮとＣＳＰも共にハーフプリチャージ電圧のまま
にされる。
で示したようにロウレベルなら、リフレッシュアドレス
信号Ａ０−Ａ１１に対応して内部アドレス信号ＢＸｉ、
それを解読してマット選択信号ＭＳｉとプリデコード信
号ＡＸｉが形成されにもかかわらず、上記マット選択信
号ＭＳｉがそれに対応したメモリマットＭＡＴｉに供給
されないから、プリチャージ信号／ＰＣはハイレベルの
ままのプリチャージ動作を維持し、ワード線ＷＬは非選
択レベルのロウレベルに固定され、センスアンプ動作信
号ＣＳＮとＣＳＰも共にハーフプリチャージ電圧のまま
にされる。
【００３４】クロック信号ＣＬＫがロウレベルからハイ
レベルに立ち上がる時、次のリフレッシュ動作に用いら
れるリフレッシュアドレス信号Ａ０−Ａ１１のインクリ
メント動作が行われ、それに対応して上記ＰＲＯＭアレ
ーから読み出し動作が行われて上記リフレッシュ禁止信
号INHIBIT が次のリフレッシュ動作に先行して出力され
る。以下、上記クロック信号ＣＬＫがハイレベルからロ
ウレベルに変化したタイミングで、上記信号／ＲＡＳが
ロウレベルになり、上記リフレッシュ禁止信号INHIBIT
に対応してリフレッシュ動作が禁止されるから否かの決
定される。
レベルに立ち上がる時、次のリフレッシュ動作に用いら
れるリフレッシュアドレス信号Ａ０−Ａ１１のインクリ
メント動作が行われ、それに対応して上記ＰＲＯＭアレ
ーから読み出し動作が行われて上記リフレッシュ禁止信
号INHIBIT が次のリフレッシュ動作に先行して出力され
る。以下、上記クロック信号ＣＬＫがハイレベルからロ
ウレベルに変化したタイミングで、上記信号／ＲＡＳが
ロウレベルになり、上記リフレッシュ禁止信号INHIBIT
に対応してリフレッシュ動作が禁止されるから否かの決
定される。
【００３５】図４には、上記メモリマットに設けられる
Ｘデコーダの一実施例の回路図が示されている。同図に
は、８個のワードドハライバ選択回路が代表として例示
的に示されている。ワードドライバ選択信号ＸＤＳ０
は、Ｐチャンネル型ＭＯＳＦＥＴＱ５とＮチャンネル型
ＭＯＳＦＥＴＱ６からなるＣＭＯＳインバータ回路によ
り形成される。このＣＭＯＳインバータ回路の入力に
は、デコーダ回路が設けられる。デコーダ回路は、Ｐチ
ャンネル型のプリチャージＭＯＳＦＥＴＱ１とプリデコ
ード信号がゲートに供給されたＮチャンネル型ＭＯＳＦ
ＥＴＱ２と、かかるＭＯＳＦＥＴＱ２に対して直列に設
けられるＮチャンネル型ＭＯＳＦＥＴＱ３から構成され
る。このＭＯＳＦＥＴＱ３のゲートには、プリデコード
信号ＡＸ２ｉが供給され、残り７個のワードドライバ選
択回路の同様なＮチャンネル型ＭＯＳＦＥＴに対して共
通に用いられる。
Ｘデコーダの一実施例の回路図が示されている。同図に
は、８個のワードドハライバ選択回路が代表として例示
的に示されている。ワードドライバ選択信号ＸＤＳ０
は、Ｐチャンネル型ＭＯＳＦＥＴＱ５とＮチャンネル型
ＭＯＳＦＥＴＱ６からなるＣＭＯＳインバータ回路によ
り形成される。このＣＭＯＳインバータ回路の入力に
は、デコーダ回路が設けられる。デコーダ回路は、Ｐチ
ャンネル型のプリチャージＭＯＳＦＥＴＱ１とプリデコ
ード信号がゲートに供給されたＮチャンネル型ＭＯＳＦ
ＥＴＱ２と、かかるＭＯＳＦＥＴＱ２に対して直列に設
けられるＮチャンネル型ＭＯＳＦＥＴＱ３から構成され
る。このＭＯＳＦＥＴＱ３のゲートには、プリデコード
信号ＡＸ２ｉが供給され、残り７個のワードドライバ選
択回路の同様なＮチャンネル型ＭＯＳＦＥＴに対して共
通に用いられる。
【００３６】上記Ｎチャンネル型ＭＯＳＦＥＴＱ３のソ
ースには、デスチャージ信号ＸＤＧＢが供給される。つ
まり、マット選択信号ＭＳとロウ系のタイミング信号Ｒ
１がナンドゲート回路Ｇ１とインバータ回路Ｎ１及びイ
ンバータ回路Ｎ２を通して上記ディスチャージ信号ＸＤ
ＧＢが形成される。上記インバータ回路Ｎ１の出力がプ
リチャージ信号ＰＣとして上記Ｐチャンネル型のプリチ
ャージＭＯＳＦＥＴＱ１のゲートに供給される。上記マ
ット選択信号ＭＳは、前記図２の実施例では、上記アン
ドゲート回路Ｇにより形成された制御信号ＭＳ０’に対
応した信号である。
ースには、デスチャージ信号ＸＤＧＢが供給される。つ
まり、マット選択信号ＭＳとロウ系のタイミング信号Ｒ
１がナンドゲート回路Ｇ１とインバータ回路Ｎ１及びイ
ンバータ回路Ｎ２を通して上記ディスチャージ信号ＸＤ
ＧＢが形成される。上記インバータ回路Ｎ１の出力がプ
リチャージ信号ＰＣとして上記Ｐチャンネル型のプリチ
ャージＭＯＳＦＥＴＱ１のゲートに供給される。上記マ
ット選択信号ＭＳは、前記図２の実施例では、上記アン
ドゲート回路Ｇにより形成された制御信号ＭＳ０’に対
応した信号である。
【００３７】この実施例回路の動作は、次の通りであ
る。マット選択信号ＭＳ又はタイミング信号Ｒ１がロウ
レベルのとき、上記プリチャージ信号ＰＣがロウレベル
になり、Ｐチャンネル型のプリチャージＭＯＳＦＥＴＱ
１等をオン状態にしてプリチャージ動作を行わせる。こ
れにより、各ワードトライバ選択回路を構成するＣＭＯ
Ｓインバータ回路の入力レベルがハイレベルになるの
で、各ワードドランバ選択信号ＸＤＳ０〜ＸＤＳ７はロ
ウレベルの非選択レベルにされている。上記のようなプ
リチャージ信号ＰＣがロウレベルときには、上記デスチ
ャージ信号ＸＤＧＢがハイレベルにされており、オン状
態のプリチャージＭＯＳＦＥＴＱ１とプリデコード信号
ＡＸ２ｉ、ＡＸ５ｉによりたとえＭＯＳＦＥＴＱ２、Ｑ
３がオン状態にされていても直流電流が流れることはな
く、上記プリチャージ電圧を確保することができる。
る。マット選択信号ＭＳ又はタイミング信号Ｒ１がロウ
レベルのとき、上記プリチャージ信号ＰＣがロウレベル
になり、Ｐチャンネル型のプリチャージＭＯＳＦＥＴＱ
１等をオン状態にしてプリチャージ動作を行わせる。こ
れにより、各ワードトライバ選択回路を構成するＣＭＯ
Ｓインバータ回路の入力レベルがハイレベルになるの
で、各ワードドランバ選択信号ＸＤＳ０〜ＸＤＳ７はロ
ウレベルの非選択レベルにされている。上記のようなプ
リチャージ信号ＰＣがロウレベルときには、上記デスチ
ャージ信号ＸＤＧＢがハイレベルにされており、オン状
態のプリチャージＭＯＳＦＥＴＱ１とプリデコード信号
ＡＸ２ｉ、ＡＸ５ｉによりたとえＭＯＳＦＥＴＱ２、Ｑ
３がオン状態にされていても直流電流が流れることはな
く、上記プリチャージ電圧を確保することができる。
【００３８】上記マット選択信号ＭＳとタイミング信号
Ｒ１のハイレベルにより、上記プリチャージ信号ＰＣが
ハイレベルになり、上記プリチャージＭＯＳＦＥＴＱ１
等はオフ状態にされる。そして、上記ディスチャージ信
号ＸＤＧＢがロウレベルに変化するので、上記プリデコ
ード信号ＡＸ２ｉとＡＸ５ｉにより指定される１つのワ
ードドライバ選択回路においてディスチャージ経路が形
成されてロウレベルに引き抜かれる。これにより、例え
ばワードドライバ選択信号ＸＤＳ７がロウレベルからハ
イレベルの選択レベルにされる。
Ｒ１のハイレベルにより、上記プリチャージ信号ＰＣが
ハイレベルになり、上記プリチャージＭＯＳＦＥＴＱ１
等はオフ状態にされる。そして、上記ディスチャージ信
号ＸＤＧＢがロウレベルに変化するので、上記プリデコ
ード信号ＡＸ２ｉとＡＸ５ｉにより指定される１つのワ
ードドライバ選択回路においてディスチャージ経路が形
成されてロウレベルに引き抜かれる。これにより、例え
ばワードドライバ選択信号ＸＤＳ７がロウレベルからハ
イレベルの選択レベルにされる。
【００３９】このとき、残りのワードトライバ選択回路
では、ロウレベルの非選択信号により入力側と電源電圧
ＶＣＣとの間に設けられた帰還用のＰチャンネル型ＭＯ
ＳＦＥＴＱ７がオン状態にされて、その入力レベルを電
源電圧ＶＣＣレベルに固定するというラッチ動作を行
う。つまり、残りの非選択のワードドライバ選択回路に
おいて、上記プリチャージ電圧がリーク電流により低下
してしまうことにより、誤って非選択のワードトライバ
を選択してしまうことを防止している。
では、ロウレベルの非選択信号により入力側と電源電圧
ＶＣＣとの間に設けられた帰還用のＰチャンネル型ＭＯ
ＳＦＥＴＱ７がオン状態にされて、その入力レベルを電
源電圧ＶＣＣレベルに固定するというラッチ動作を行
う。つまり、残りの非選択のワードドライバ選択回路に
おいて、上記プリチャージ電圧がリーク電流により低下
してしまうことにより、誤って非選択のワードトライバ
を選択してしまうことを防止している。
【００４０】この実施例回路において、上記マット選択
信号ＭＳを前記のようなリフレッシュ禁止信号INHIBIT
によりロウレベルのままにすることにより、上記タイミ
ング信号Ｒ１やプリデコード信号ＡＸ２ｉやＡＸ５ｉが
発生されてもデコーダ回路はプリチャージ信号ＰＣがロ
ウレベルのままのプリチャージ動作となり、ワードドラ
イバ選択信号が発生されないのでワード線の選択動作が
禁止される。
信号ＭＳを前記のようなリフレッシュ禁止信号INHIBIT
によりロウレベルのままにすることにより、上記タイミ
ング信号Ｒ１やプリデコード信号ＡＸ２ｉやＡＸ５ｉが
発生されてもデコーダ回路はプリチャージ信号ＰＣがロ
ウレベルのままのプリチャージ動作となり、ワードドラ
イバ選択信号が発生されないのでワード線の選択動作が
禁止される。
【００４１】図５には、この発明に係るダイナミック型
ＲＡＭにおける適応リフレッシュ動作を説明するための
タイミング図が示されている。上記のように短周期に対
応されたワード線は、タイマ回路により形成されたクロ
ック信号ＣＬＫに同期し、アドレスカウンタの１廻りに
対応した時間ｔ１に１回の割合でリフレッシュ動作が実
施され、長周期に対応されたワード線はｍ回（／Ｔ２）
に１回の割合でリフレッシュ動作が実施される。このよ
うにして、実質的な全ワード線についてのリフレッシュ
動作が行われる。
ＲＡＭにおける適応リフレッシュ動作を説明するための
タイミング図が示されている。上記のように短周期に対
応されたワード線は、タイマ回路により形成されたクロ
ック信号ＣＬＫに同期し、アドレスカウンタの１廻りに
対応した時間ｔ１に１回の割合でリフレッシュ動作が実
施され、長周期に対応されたワード線はｍ回（／Ｔ２）
に１回の割合でリフレッシュ動作が実施される。このよ
うにして、実質的な全ワード線についてのリフレッシュ
動作が行われる。
【００４２】リフレッシュ動作の詳細は、拡大して示さ
れているように、クロック信号ＣＬＫのロウレベルによ
り／ＲＡＳ信号がロウレベルにされて、アドレス信号Ａ
０〜Ａ１１により指定されたｎ−１番地のワード線は、
分周パルス／Ｔ２がハイレベルであるために、ＰＲＯＭ
出力のデータラッチからのリフレッシュ時間設定情報
（category）がロウレベルならリフレッシュ禁止信号in
hibit もロウレベルにされることに応じて選択されて、
それに設けらるメモリセルのリフレッシュ動作が行われ
る。もしも、アドレス信号Ａ０〜Ａ１１により指定され
たｎ−１番地のワード線は、上記リフレッシュ時間設定
情報（category）がハイレベルなら信号inhibit もハイ
レベルにされるために選択動作が行われないことにより
それに設けられるメモリセルのリフレッシュ動作が禁止
される。
れているように、クロック信号ＣＬＫのロウレベルによ
り／ＲＡＳ信号がロウレベルにされて、アドレス信号Ａ
０〜Ａ１１により指定されたｎ−１番地のワード線は、
分周パルス／Ｔ２がハイレベルであるために、ＰＲＯＭ
出力のデータラッチからのリフレッシュ時間設定情報
（category）がロウレベルならリフレッシュ禁止信号in
hibit もロウレベルにされることに応じて選択されて、
それに設けらるメモリセルのリフレッシュ動作が行われ
る。もしも、アドレス信号Ａ０〜Ａ１１により指定され
たｎ−１番地のワード線は、上記リフレッシュ時間設定
情報（category）がハイレベルなら信号inhibit もハイ
レベルにされるために選択動作が行われないことにより
それに設けられるメモリセルのリフレッシュ動作が禁止
される。
【００４３】特に制限されないが、上記信号／ＲＡＳの
ハイレベルへの変化に同期してリフレッシュアドレスカ
ウンタが＋１の歩進動作を行い、リフレッシュアドレス
がｎ番地に更新される。そして、クロック信号ＣＬＫの
ハイレベルへの変化に同期して、かかるｎ番地のリフレ
ッシュアドレスによりＰＲＯＭの読み出しが実施され
て、リフレッシュ動作に先行してそのリフレッシュ時間
設定情報の読み出しが行われる。
ハイレベルへの変化に同期してリフレッシュアドレスカ
ウンタが＋１の歩進動作を行い、リフレッシュアドレス
がｎ番地に更新される。そして、クロック信号ＣＬＫの
ハイレベルへの変化に同期して、かかるｎ番地のリフレ
ッシュアドレスによりＰＲＯＭの読み出しが実施され
て、リフレッシュ動作に先行してそのリフレッシュ時間
設定情報の読み出しが行われる。
【００４４】この実施例においては、上記リフレッシュ
アドレスにより各メモリマットにおいてリフレッシュ動
作が行われる約４Ｋビットからなるメモリセルの中で最
も短い情報保持時間のものが、上記タイマ回路で形成さ
れたクロック信号ＣＬＫのｍ倍よりも短いものは短周期
として記憶され、上記ｍ倍よりも長いものは長周期とし
て記憶される。このとき、高信頼性化のために、ＰＲＯ
Ｍセルが未書き込みの状態を上記短周期の情報（例えば
‘０’）とされ、それを書き込み状態としたものを上記
長周期の情報（例えば‘１’）とされる。
アドレスにより各メモリマットにおいてリフレッシュ動
作が行われる約４Ｋビットからなるメモリセルの中で最
も短い情報保持時間のものが、上記タイマ回路で形成さ
れたクロック信号ＣＬＫのｍ倍よりも短いものは短周期
として記憶され、上記ｍ倍よりも長いものは長周期とし
て記憶される。このとき、高信頼性化のために、ＰＲＯ
Ｍセルが未書き込みの状態を上記短周期の情報（例えば
‘０’）とされ、それを書き込み状態としたものを上記
長周期の情報（例えば‘１’）とされる。
【００４５】上記ＰＲＯＭを後述するようなＥＰＲＯＭ
セルを用いて構成した場合、書き込み不足やデータの揮
発化によって、上記のように‘１’と書き込まれた情報
が誤って‘０’と読み出されたとしても、長周期でリフ
レッシュ動作を行うべきメモリセルが短周期でリフレッ
シュされるだけとなり、ＤＲＡＭのデータ保持動作その
ものには何ら悪影響を与えないから高信頼性とすること
ができる。
セルを用いて構成した場合、書き込み不足やデータの揮
発化によって、上記のように‘１’と書き込まれた情報
が誤って‘０’と読み出されたとしても、長周期でリフ
レッシュ動作を行うべきメモリセルが短周期でリフレッ
シュされるだけとなり、ＤＲＡＭのデータ保持動作その
ものには何ら悪影響を与えないから高信頼性とすること
ができる。
【００４６】図６と図７には、この発明が適用されるダ
イナミック型ＲＡＭの一実施例のブロック図が示されて
いる。図６には、メモリアレイとその周辺選択回路が示
され、図８にはアドレスバッファや入出力バッファのよ
うな入出力インターフェイス部とタイミング制御回路が
示されている。
イナミック型ＲＡＭの一実施例のブロック図が示されて
いる。図６には、メモリアレイとその周辺選択回路が示
され、図８にはアドレスバッファや入出力バッファのよ
うな入出力インターフェイス部とタイミング制御回路が
示されている。
【００４７】図６において、２つのメモリマットＭＡＴ
０とＭＡＴ１に挟まれてセンスアンプＳＡ０１が設けら
れる。すなわち、センスアンプＳＡ０１は、２つのメモ
リマットＭＡＴ０とＭＡＴ１に対して選択的に用いられ
るシェアードセンスアンプとされる。センスアンプＳＡ
０１の入出力部には、図示しないが選択スイッチが設け
られてメモリマットＭＡＴ０又はＭＡＴ１の相補ビット
線（又は相補データ線あるいは相補ディジット線と呼ば
れることもある）に接続される。
０とＭＡＴ１に挟まれてセンスアンプＳＡ０１が設けら
れる。すなわち、センスアンプＳＡ０１は、２つのメモ
リマットＭＡＴ０とＭＡＴ１に対して選択的に用いられ
るシェアードセンスアンプとされる。センスアンプＳＡ
０１の入出力部には、図示しないが選択スイッチが設け
られてメモリマットＭＡＴ０又はＭＡＴ１の相補ビット
線（又は相補データ線あるいは相補ディジット線と呼ば
れることもある）に接続される。
【００４８】他のメモリマットＭＡＴ２，ＭＡＴ３や、
ＭＡＴ４，ＭＡＴ５及びＭＡＴ６，ＭＡＴ７もそれぞれ
一対とされて、それぞれにセンスアンプＳＡ２３，ＳＡ
４５及びＳＡ６７が共通に設けられる。上記のような合
計８個のメモリマットＭＡＴ０〜ＭＡＴ７と４個のセン
スアンプＳＡ０１〜ＳＡ６７により、１つのメモリアレ
イＭＡＲＹ０が構成される。このメモリアレイＭＡＲＹ
０に対してＹデコーダＹＤＥＣが設けられる。Ｙデコー
ダＹＤＥＣを挟んで対称的にメモリアレイＭＡＲＹ１が
設けられる。このメモリアレイＭＡＲＹ１は、内部構成
が省略されているが、上記メモリアレイＭＡＲＹ０と同
様な構成にされる。
ＭＡＴ４，ＭＡＴ５及びＭＡＴ６，ＭＡＴ７もそれぞれ
一対とされて、それぞれにセンスアンプＳＡ２３，ＳＡ
４５及びＳＡ６７が共通に設けられる。上記のような合
計８個のメモリマットＭＡＴ０〜ＭＡＴ７と４個のセン
スアンプＳＡ０１〜ＳＡ６７により、１つのメモリアレ
イＭＡＲＹ０が構成される。このメモリアレイＭＡＲＹ
０に対してＹデコーダＹＤＥＣが設けられる。Ｙデコー
ダＹＤＥＣを挟んで対称的にメモリアレイＭＡＲＹ１が
設けられる。このメモリアレイＭＡＲＹ１は、内部構成
が省略されているが、上記メモリアレイＭＡＲＹ０と同
様な構成にされる。
【００４９】各メモリマットＭＡＴ０〜ＭＡＴ７におい
て、デコーダＸＤ０〜ＸＤ７が設けられる。これらのデ
コーダＸＤ０〜ＸＤ７は、プリデコーダ回路ＸＰＤの出
力信号ＡＸｉを解読して４本分のワード線選択信号を形
成する。このデコーダＸＤ０〜ＸＤ７と次に説明するマ
ット制御回路ＭＡＴＣＴＲＬ０１〜ＭＡＴＣＴＲＬ６７
の出力信号とによってワード線の選択信号を形成するワ
ードドライバＷＤ０〜ＷＤ７が設けられる。このワード
ドライバには、欠陥救済のための予備のワード線に対応
したワードドライバも含まれる。
て、デコーダＸＤ０〜ＸＤ７が設けられる。これらのデ
コーダＸＤ０〜ＸＤ７は、プリデコーダ回路ＸＰＤの出
力信号ＡＸｉを解読して４本分のワード線選択信号を形
成する。このデコーダＸＤ０〜ＸＤ７と次に説明するマ
ット制御回路ＭＡＴＣＴＲＬ０１〜ＭＡＴＣＴＲＬ６７
の出力信号とによってワード線の選択信号を形成するワ
ードドライバＷＤ０〜ＷＤ７が設けられる。このワード
ドライバには、欠陥救済のための予備のワード線に対応
したワードドライバも含まれる。
【００５０】上記一対のメモリマットＭＡＴ０，ＭＡＴ
１に対応してマット制御回路ＭＡＴＣＴＴＬ０１が設け
られる。他の対とされるメモリマットＭＡＴ２，ＭＡＴ
３〜ＭＡＴ６，ＭＡＴ７に対しても同様なマット制御回
路ＭＡＴＣＴＲＬ２３，ＭＡＴＣＴＲＬ４５，ＭＡＴＣ
ＴＲＬ６７が設けられる。マット制御回路ＭＡＴＣＴＲ
Ｌ０１〜ＭＡＴＣＴＲＬ６７は、マット選択信号ＭＳｉ
と信号ＸＥ及びセンス動作タイミング信号φＳＡ及び下
位２ビットのアドレス信号の解読信号とを受けて、選択
されたメモリマットに対した１つのマット制御回路にお
いて、４本のワード線の中の１本を選択する選択信号Ｘ
ｉＢ等を出力する。
１に対応してマット制御回路ＭＡＴＣＴＴＬ０１が設け
られる。他の対とされるメモリマットＭＡＴ２，ＭＡＴ
３〜ＭＡＴ６，ＭＡＴ７に対しても同様なマット制御回
路ＭＡＴＣＴＲＬ２３，ＭＡＴＣＴＲＬ４５，ＭＡＴＣ
ＴＲＬ６７が設けられる。マット制御回路ＭＡＴＣＴＲ
Ｌ０１〜ＭＡＴＣＴＲＬ６７は、マット選択信号ＭＳｉ
と信号ＸＥ及びセンス動作タイミング信号φＳＡ及び下
位２ビットのアドレス信号の解読信号とを受けて、選択
されたメモリマットに対した１つのマット制御回路にお
いて、４本のワード線の中の１本を選択する選択信号Ｘ
ｉＢ等を出力する。
【００５１】この他に、マット制御回路ＭＡＴＣＴＲＬ
０１〜ＭＡＴＣＴＲＬ６７は、上記選択されたメモリマ
ットに対応して左右いずれかのメモリマットに対応した
ビット線選択スイッチをオン状態のままとし、非選択の
メモリマットに対応したビット線選択スイッチをオフ状
態にする選択信号や、センスアンプの増幅動作を開始さ
せるタイミング信号を出力する。さらに、後述するよう
なリフレッシュ動作における待機時にはセンスアンプ、
ビット線選択スイッチのいずれか１つ又は、両方を制御
してビット線をフローティング状態にさせる機能が設け
られる。
０１〜ＭＡＴＣＴＲＬ６７は、上記選択されたメモリマ
ットに対応して左右いずれかのメモリマットに対応した
ビット線選択スイッチをオン状態のままとし、非選択の
メモリマットに対応したビット線選択スイッチをオフ状
態にする選択信号や、センスアンプの増幅動作を開始さ
せるタイミング信号を出力する。さらに、後述するよう
なリフレッシュ動作における待機時にはセンスアンプ、
ビット線選択スイッチのいずれか１つ又は、両方を制御
してビット線をフローティング状態にさせる機能が設け
られる。
【００５２】不良ワード線へのアクセスが行われたとき
には、信号ＸＥのロウレベルにより上記選択信号ＸｉＢ
等を出力が禁止されるので不良ワード線の選択動作が停
止される。これに代えて、冗長回路側の選択信号ＸＲｉ
Ｂが形成されるので、予備のワード線が選択状態にされ
る。
には、信号ＸＥのロウレベルにより上記選択信号ＸｉＢ
等を出力が禁止されるので不良ワード線の選択動作が停
止される。これに代えて、冗長回路側の選択信号ＸＲｉ
Ｂが形成されるので、予備のワード線が選択状態にされ
る。
【００５３】図７において、タイミング制御回路ＴＧ
は、外部端子から供給されるロウアドレスストローブ信
号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、
ライトイネーブル信号／ＷＥ及びアウトプットイネーブ
ル信号／ＯＥを受けて、動作モードの判定、それに対応
して内部回路の動作に必要な各種のタイミング信号を形
成する。この明細書及び図面では、／はロウレベルがア
クティブレベルであることを意味するのに用いている。
は、外部端子から供給されるロウアドレスストローブ信
号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、
ライトイネーブル信号／ＷＥ及びアウトプットイネーブ
ル信号／ＯＥを受けて、動作モードの判定、それに対応
して内部回路の動作に必要な各種のタイミング信号を形
成する。この明細書及び図面では、／はロウレベルがア
クティブレベルであることを意味するのに用いている。
【００５４】信号Ｒ１とＲ３は、ロウ系の内部タイミン
グ信号であり、後述するようなロウ系の選択動作のため
に使用される。タイミング信号φＸＬは、ロウ系アドレ
スを取り込んで保持させる信号であり、ロウアドレスバ
ッファＲＡＢに供給される。すなわち、ロウアドレスバ
ッファＲＡＢは、上記タイミング信号φＸＬによりアド
レス端子Ａ０〜Ａｉから入力されたアドレスを取り込ん
でラッチ回路に保持させる。
グ信号であり、後述するようなロウ系の選択動作のため
に使用される。タイミング信号φＸＬは、ロウ系アドレ
スを取り込んで保持させる信号であり、ロウアドレスバ
ッファＲＡＢに供給される。すなわち、ロウアドレスバ
ッファＲＡＢは、上記タイミング信号φＸＬによりアド
レス端子Ａ０〜Ａｉから入力されたアドレスを取り込ん
でラッチ回路に保持させる。
【００５５】タイミング信号φＹＬは、カラムウ系アド
レスを取り込んで保持させる信号であり、カラムアドレ
スバッファＣＡＢに供給される。すなわち、カラムアド
レスバッファＲＡＢは、上記タイミング信号φＹＬによ
りアドレス端子Ａ０〜Ａｉから入力されたアドレスを取
り込んでラッチ回路に保持させる。
レスを取り込んで保持させる信号であり、カラムアドレ
スバッファＣＡＢに供給される。すなわち、カラムアド
レスバッファＲＡＢは、上記タイミング信号φＹＬによ
りアドレス端子Ａ０〜Ａｉから入力されたアドレスを取
り込んでラッチ回路に保持させる。
【００５６】信号φＲＥＦは、リフレッシュモードのと
きに発生される信号であり、ロウアドレスバッファの入
力部に設けられたマルチプレクサＡＭＸに供給されて、
リフレッシュモードのときにリフレッシュアドレスカウ
ンタ回路ＲＦＣにより形成されたリフレッシュ用アドレ
ス信号に切り替えるよう制御する。リフレッシュアドレ
スカウンタ回路ＲＦＣは、タイミング制御回路ＴＧに含
まれる前記のようなタイマ回路により形成されたリフレ
ッシュ用の歩進パルス（クロック信号ＣＬＫ）φＲＣを
計数してリフレッシュアドレス信号を生成する。この実
施例ではオートリフレッシュとセルフリフレッシュを持
つようにされる。
きに発生される信号であり、ロウアドレスバッファの入
力部に設けられたマルチプレクサＡＭＸに供給されて、
リフレッシュモードのときにリフレッシュアドレスカウ
ンタ回路ＲＦＣにより形成されたリフレッシュ用アドレ
ス信号に切り替えるよう制御する。リフレッシュアドレ
スカウンタ回路ＲＦＣは、タイミング制御回路ＴＧに含
まれる前記のようなタイマ回路により形成されたリフレ
ッシュ用の歩進パルス（クロック信号ＣＬＫ）φＲＣを
計数してリフレッシュアドレス信号を生成する。この実
施例ではオートリフレッシュとセルフリフレッシュを持
つようにされる。
【００５７】タイミング信号φＸは、ワード線選択タイ
ミング信号であり、デコーダＸＩＢに供給されて、下位
２ビットのアドレス信号の解読された信号に基づいて４
通りのワード線選択タイミング信号ＸｉＢが形成され
る。タイミング信号φＹはカラム選択タイミング信号で
あり、カラム系プリデコーダＹＰＤに供給されてカラム
選択信号ＡＹix、ＡＹjx、ＡＹkxが出力される。
ミング信号であり、デコーダＸＩＢに供給されて、下位
２ビットのアドレス信号の解読された信号に基づいて４
通りのワード線選択タイミング信号ＸｉＢが形成され
る。タイミング信号φＹはカラム選択タイミング信号で
あり、カラム系プリデコーダＹＰＤに供給されてカラム
選択信号ＡＹix、ＡＹjx、ＡＹkxが出力される。
【００５８】タイミング信号φＷは、書き込み動作を指
示する制御信号であり、タイミング信号φＲは読み出し
動作を指示する制御信号である。これらのタイミング信
号φＷとφＲは、入出力回路Ｉ／Ｏに供給されて、書き
込み動作のときには入出力回路Ｉ／Ｏに含まれる入力バ
ッファを活性化し、出力バッファを出力ハイインピーダ
ンス状態にさせる。これに対して、読み出し動作のとき
には、上記出力バッファを活性化し、入力バッファを出
力ハイインピーダンス状態にする。
示する制御信号であり、タイミング信号φＲは読み出し
動作を指示する制御信号である。これらのタイミング信
号φＷとφＲは、入出力回路Ｉ／Ｏに供給されて、書き
込み動作のときには入出力回路Ｉ／Ｏに含まれる入力バ
ッファを活性化し、出力バッファを出力ハイインピーダ
ンス状態にさせる。これに対して、読み出し動作のとき
には、上記出力バッファを活性化し、入力バッファを出
力ハイインピーダンス状態にする。
【００５９】タイミング信号φＭＳは、マット選択動作
を指示する信号であり、ロウアドレスバッファＲＡＢに
供給され、このタイミングに同期してマット選択信号Ｍ
Ｓｉが出力される。タイミング信号φＳＡは、センスア
ンプの動作を指示する信号である。このタイミング信号
φＳＡに基づいて、センスアンプの活性化パルスが形成
されることの他、相補ビット線のプリチャージ終了動作
や、非選択のメモリマット側のビット線を切り離す動作
の制御信号を形成するにも用いられる。
を指示する信号であり、ロウアドレスバッファＲＡＢに
供給され、このタイミングに同期してマット選択信号Ｍ
Ｓｉが出力される。タイミング信号φＳＡは、センスア
ンプの動作を指示する信号である。このタイミング信号
φＳＡに基づいて、センスアンプの活性化パルスが形成
されることの他、相補ビット線のプリチャージ終了動作
や、非選択のメモリマット側のビット線を切り離す動作
の制御信号を形成するにも用いられる。
【００６０】この実施例では、ロウ系の冗長回路Ｘ−Ｒ
ＤＥが代表として例示的に示されている。すなわち、上
記回路Ｘ−ＲＥＤは、不良アドレスを記憶させる記憶回
路と、アドレス比較回路とを含んでいる。記憶された不
良アドレスとロウアドレスバッファＲＡＢから出力され
る内部アドレス信号ＢＸｉとを比較し、不一致のときに
は信号ＸＥをハイレベルにし、信号ＸＥＢをロウレベル
にして、正規回路の動作を有効にする。上記入力された
内部アドレス信号ＢＸｉと記憶された不良アドレスとが
一致すると、信号ＸＥをロウレベルにして正規回路の不
良ワード線の選択動作を禁止させるとともに、信号ＸＥ
Ｂをハイレベルにして、１つの予備ワード線を選択する
選択信号ＸＲｉＢを出力させる。
ＤＥが代表として例示的に示されている。すなわち、上
記回路Ｘ−ＲＥＤは、不良アドレスを記憶させる記憶回
路と、アドレス比較回路とを含んでいる。記憶された不
良アドレスとロウアドレスバッファＲＡＢから出力され
る内部アドレス信号ＢＸｉとを比較し、不一致のときに
は信号ＸＥをハイレベルにし、信号ＸＥＢをロウレベル
にして、正規回路の動作を有効にする。上記入力された
内部アドレス信号ＢＸｉと記憶された不良アドレスとが
一致すると、信号ＸＥをロウレベルにして正規回路の不
良ワード線の選択動作を禁止させるとともに、信号ＸＥ
Ｂをハイレベルにして、１つの予備ワード線を選択する
選択信号ＸＲｉＢを出力させる。
【００６１】図７では省略されているが、上記ロウ系の
回路と同様な回路がカラム系にも設けられており、それ
によって不良ビット線に対するメモリアクセスを検出す
ると、カラムデコーダＹＤによる不良ビット線の選択動
作を停止させ、それに代えて、予備に設けられているビ
ット線を選択する選択信号が形成される。
回路と同様な回路がカラム系にも設けられており、それ
によって不良ビット線に対するメモリアクセスを検出す
ると、カラムデコーダＹＤによる不良ビット線の選択動
作を停止させ、それに代えて、予備に設けられているビ
ット線を選択する選択信号が形成される。
【００６２】図８には、この発明に係るダイナミック型
ＲＡＭのメモリアレイ部の一実施例の要部回路図が示さ
れている。同図においては、メモリマットＭＡＴ０の４
本のワード線、２対の相補ビット線とこれらに関連した
センスアンプとプリチャージ回路等が代表として例示的
に示され、メモリマットＭＡＴ１はブラックボックスと
して示されている。また、一対の相補ビット線ＢＬＬと
／ＢＬＬに対応した各回路を構成するＭＯＳＦＥＴに代
表として回路記号が付加されている。
ＲＡＭのメモリアレイ部の一実施例の要部回路図が示さ
れている。同図においては、メモリマットＭＡＴ０の４
本のワード線、２対の相補ビット線とこれらに関連した
センスアンプとプリチャージ回路等が代表として例示的
に示され、メモリマットＭＡＴ１はブラックボックスと
して示されている。また、一対の相補ビット線ＢＬＬと
／ＢＬＬに対応した各回路を構成するＭＯＳＦＥＴに代
表として回路記号が付加されている。
【００６３】ダイナミック型メモリセルは、アドレス選
択用ＭＯＳＦＥＴＱｍと情報記憶用キャパシタＣｓから
構成される。アドレス選択用ＭＯＳＦＥＴＱｍのゲート
は、ワード線ＷＬｉに接続され、このＭＯＳＦＥＴＱｍ
のドレインがビット線／ＢＬＬに接続され、ソースに情
報記憶キャパシタＣｓが接続される。情報記憶用キャパ
シタＣｓの他方の電極は共通化されてプレート電圧ＶＰ
Ｌが与えられる。
択用ＭＯＳＦＥＴＱｍと情報記憶用キャパシタＣｓから
構成される。アドレス選択用ＭＯＳＦＥＴＱｍのゲート
は、ワード線ＷＬｉに接続され、このＭＯＳＦＥＴＱｍ
のドレインがビット線／ＢＬＬに接続され、ソースに情
報記憶キャパシタＣｓが接続される。情報記憶用キャパ
シタＣｓの他方の電極は共通化されてプレート電圧ＶＰ
Ｌが与えられる。
【００６４】上記ビット線ＢＬＬと／ＢＬＬは、同図に
示すように平行に配置され、ビット線の容量バランス等
をとるために必要に応じて適宜に交差させられる。かか
る相補ビット線ＢＬＬと／ＢＬＬは、スイッチＭＯＳＦ
ＥＴＱ１とＱ２によりセンスアンプの入出力ノードと接
続される。センスアンプは、ゲートとドレインとが交差
接続されてラッチ形態にされたＮチャンネル型ＭＯＳＦ
ＥＴＱ５，Ｑ６及びＰチャンネル型ＭＯＳＦＥＴＱ７，
Ｑ８から構成される。Ｎチャンネル型ＭＯＳＦＥＴＱ５
とＱ６のソースは、共通ソース線ＣＳＮに接続される。
示すように平行に配置され、ビット線の容量バランス等
をとるために必要に応じて適宜に交差させられる。かか
る相補ビット線ＢＬＬと／ＢＬＬは、スイッチＭＯＳＦ
ＥＴＱ１とＱ２によりセンスアンプの入出力ノードと接
続される。センスアンプは、ゲートとドレインとが交差
接続されてラッチ形態にされたＮチャンネル型ＭＯＳＦ
ＥＴＱ５，Ｑ６及びＰチャンネル型ＭＯＳＦＥＴＱ７，
Ｑ８から構成される。Ｎチャンネル型ＭＯＳＦＥＴＱ５
とＱ６のソースは、共通ソース線ＣＳＮに接続される。
【００６５】Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８の
ソースは、共通ソース線ＣＳＰに接続される。共通ソー
ス線ＣＳＰに例示的に示されているように、Ｐチャンネ
ル型ＭＯＳＦＥＴのパワースイッチＭＯＳＦＥＴＱ１４
が設けられて、タイミング信号φＳＡＰがロウレベルに
されるとＭＯＳＦＥＴＱ１４がオン状態になって、セン
スアンプの動作に必要な電圧供給を行う。Ｎチャンネル
型ＭＯＳＦＥＴＱ５とＱ６に対応した共通ソース線ＣＳ
Ｎには、図示しないＮチャンネル型ＭＯＳＦＥＴが設け
られ、線の動作タイミングに回路の接地電位を供給す
る。
ソースは、共通ソース線ＣＳＰに接続される。共通ソー
ス線ＣＳＰに例示的に示されているように、Ｐチャンネ
ル型ＭＯＳＦＥＴのパワースイッチＭＯＳＦＥＴＱ１４
が設けられて、タイミング信号φＳＡＰがロウレベルに
されるとＭＯＳＦＥＴＱ１４がオン状態になって、セン
スアンプの動作に必要な電圧供給を行う。Ｎチャンネル
型ＭＯＳＦＥＴＱ５とＱ６に対応した共通ソース線ＣＳ
Ｎには、図示しないＮチャンネル型ＭＯＳＦＥＴが設け
られ、線の動作タイミングに回路の接地電位を供給す
る。
【００６６】これらセンスアンプを活性化させるパワー
スイッチＭＯＳＦＥＴは、安定的なセンス動作を行わせ
るために、センスアンプが増幅動作を開始した時点では
比較的小さな電流しか供給できないようなパワースイッ
チＭＯＳＦＥＴをオン状態にし、センスアンプの増幅動
作によってビット線ＢＬＬと／ＢＬＬとの電位差がある
程度大きくなって時点で大きな電流を流すようなパワー
スイッチＭＯＳＦＥＴをオン状態にする等して増幅動作
を段階的に行うようにされる。
スイッチＭＯＳＦＥＴは、安定的なセンス動作を行わせ
るために、センスアンプが増幅動作を開始した時点では
比較的小さな電流しか供給できないようなパワースイッ
チＭＯＳＦＥＴをオン状態にし、センスアンプの増幅動
作によってビット線ＢＬＬと／ＢＬＬとの電位差がある
程度大きくなって時点で大きな電流を流すようなパワー
スイッチＭＯＳＦＥＴをオン状態にする等して増幅動作
を段階的に行うようにされる。
【００６７】上記センスアンプの入出力ノードには、相
補ビット線を短絡させるＭＯＳＦＥＴＱ１１と、相補ビ
ット線にハーフプリチャージ電圧ＨＶＣを供給するスイ
ッチＭＯＳＦＥＴＱ９とＱ１１からなるプリチャージ回
路が設けられる。これらのＭＯＳＦＥＴＱ９〜Ｑ１１の
ゲートは、共通にプリチャージ信号ＰＣＢが供給され
る。ＭＯＳＦＥＴＱ１２とＱ１３は、カラム選択信号Ｙ
Ｓによりスイッチ制御されるカラムスイッチを構成す
る。この実施例では、１つのカラム選択信号ＹＳにより
４対のビット線を選択できるようにされる。それ故、上
記カラム選択信号ＹＳは、同図に例示的に示されている
２対のビット線と図示しない残り２対のビット線とに対
応した４つのセンスアンプの入出力ノードに設けられた
カラムスイッチを構成するＭＯＳＦＥＴのゲートに共通
に供給され、かかるスイッチＭＯＳＦＥＴを介して４対
のビット線と４対の入出力線Ｉ／Ｏとがそれぞれ接続さ
れる。
補ビット線を短絡させるＭＯＳＦＥＴＱ１１と、相補ビ
ット線にハーフプリチャージ電圧ＨＶＣを供給するスイ
ッチＭＯＳＦＥＴＱ９とＱ１１からなるプリチャージ回
路が設けられる。これらのＭＯＳＦＥＴＱ９〜Ｑ１１の
ゲートは、共通にプリチャージ信号ＰＣＢが供給され
る。ＭＯＳＦＥＴＱ１２とＱ１３は、カラム選択信号Ｙ
Ｓによりスイッチ制御されるカラムスイッチを構成す
る。この実施例では、１つのカラム選択信号ＹＳにより
４対のビット線を選択できるようにされる。それ故、上
記カラム選択信号ＹＳは、同図に例示的に示されている
２対のビット線と図示しない残り２対のビット線とに対
応した４つのセンスアンプの入出力ノードに設けられた
カラムスイッチを構成するＭＯＳＦＥＴのゲートに共通
に供給され、かかるスイッチＭＯＳＦＥＴを介して４対
のビット線と４対の入出力線Ｉ／Ｏとがそれぞれ接続さ
れる。
【００６８】図９と図１０には、この発明が適用される
ダイナミック型ＲＡＭの一実施例のメモリアレイのレイ
アウト図が示されている。この実施例のダイナミック型
ＲＡＭは、上記のように約６４Ｍビットのような記憶容
量を持つようにされる。図９と図１０には、横長とされ
たチップの左右半分（Ｌ，Ｒ）ずつのレイアウト図が示
され、上記横長のチップにおける中央部分に設けられる
Ｙ救済回路が両図に重複して示されている。
ダイナミック型ＲＡＭの一実施例のメモリアレイのレイ
アウト図が示されている。この実施例のダイナミック型
ＲＡＭは、上記のように約６４Ｍビットのような記憶容
量を持つようにされる。図９と図１０には、横長とされ
たチップの左右半分（Ｌ，Ｒ）ずつのレイアウト図が示
され、上記横長のチップにおける中央部分に設けられる
Ｙ救済回路が両図に重複して示されている。
【００６９】２つのメモリマットを中心にしてセンスア
ンプと入出力線（ＳＡ＆Ｉ／Ｏ）が設けられる。アドレ
ス割り付けは、上側Ｕと下側ＬをＸアドレスの最上位ビ
ット／Ｘ１２とＸ１２が割り当てられる。上記のような
ＹデコーダＹＤＥＣを中心にして８個ずつの２群に分け
られたメモリマットは、アドレス信号／Ｘ１１とＸ１１
が割り当てられる。同図には、Ｘ１１により指定される
下半分が省略されている。上記２群に分けられた８個の
メモリマットは、４個ずつに分けられて／Ｘ１０とＸ１
０が割り当てられる。同図では、下側Ｌの４つのメモリ
マットに割り当てられるアドレスＸ１０が大小として例
示的に示されている。そして、同図では省略されている
が、センスアンプを中心にして分けられた２個ずつのメ
モリマットには、／Ｘ９とＸ９が割り当てられ、センス
アンプを中心にして分けられたメモリマットは／Ｘ８と
Ｘ８が割り当てられる。
ンプと入出力線（ＳＡ＆Ｉ／Ｏ）が設けられる。アドレ
ス割り付けは、上側Ｕと下側ＬをＸアドレスの最上位ビ
ット／Ｘ１２とＸ１２が割り当てられる。上記のような
ＹデコーダＹＤＥＣを中心にして８個ずつの２群に分け
られたメモリマットは、アドレス信号／Ｘ１１とＸ１１
が割り当てられる。同図には、Ｘ１１により指定される
下半分が省略されている。上記２群に分けられた８個の
メモリマットは、４個ずつに分けられて／Ｘ１０とＸ１
０が割り当てられる。同図では、下側Ｌの４つのメモリ
マットに割り当てられるアドレスＸ１０が大小として例
示的に示されている。そして、同図では省略されている
が、センスアンプを中心にして分けられた２個ずつのメ
モリマットには、／Ｘ９とＸ９が割り当てられ、センス
アンプを中心にして分けられたメモリマットは／Ｘ８と
Ｘ８が割り当てられる。
【００７０】チップの縦方向（上下）には設けられたロ
ウデコーダＸＤＥＣ及びアレイ制御回路ＡＲＹＣＴＲＬ
及びマット外入出力線Ｉ／Ｏは、前記図１におけるワー
ドドライバＷＤ、デコーダＸＤ及びマット制御回路ＭＡ
ＴＣＴＲＬとマット外の入出力線から構成される。チッ
プの長手方向の中央部には、アドレス側とＩ／Ｏ側の入
力バッファや出力バっファ等の入出力インターフェイス
回路が設けられる。
ウデコーダＸＤＥＣ及びアレイ制御回路ＡＲＹＣＴＲＬ
及びマット外入出力線Ｉ／Ｏは、前記図１におけるワー
ドドライバＷＤ、デコーダＸＤ及びマット制御回路ＭＡ
ＴＣＴＲＬとマット外の入出力線から構成される。チッ
プの長手方向の中央部には、アドレス側とＩ／Ｏ側の入
力バッファや出力バっファ等の入出力インターフェイス
回路が設けられる。
【００７１】メモリマットに付された矢印は、アドレス
の方向を示している。つまり、リフレッシュの順序は、
同図では上から下方向に順次に行われる。同図の矢印の
方向に順次にリフレッシュを行うようにすると、８１９
２サイクルになってしまいメモリアクセスが制限されの
で、例えば、アドレスＸ１２により指定されるメモリマ
ットを同時選択するようにして上記のような４つのアレ
ーブロックに分けて、それぞれのワード線毎にリフレッ
シュ禁止信号を割り当てるとともに、４０９６（約４
Ｋ）サイクルで全てのリフレッシュを終了させる。つま
り、図１の４つのアレーブロック０〜３は、上記アドレ
スＸ１２が無効にされることにより、図９（Ｌ側）の上
側Ｕと下側Ｌとで２つのアレーブロック０と１に対応さ
れ、図１０（Ｒ側）の上側Ｕと下側Ｌとで２つのアレー
ブロック２と３に対応される。
の方向を示している。つまり、リフレッシュの順序は、
同図では上から下方向に順次に行われる。同図の矢印の
方向に順次にリフレッシュを行うようにすると、８１９
２サイクルになってしまいメモリアクセスが制限されの
で、例えば、アドレスＸ１２により指定されるメモリマ
ットを同時選択するようにして上記のような４つのアレ
ーブロックに分けて、それぞれのワード線毎にリフレッ
シュ禁止信号を割り当てるとともに、４０９６（約４
Ｋ）サイクルで全てのリフレッシュを終了させる。つま
り、図１の４つのアレーブロック０〜３は、上記アドレ
スＸ１２が無効にされることにより、図９（Ｌ側）の上
側Ｕと下側Ｌとで２つのアレーブロック０と１に対応さ
れ、図１０（Ｒ側）の上側Ｕと下側Ｌとで２つのアレー
ブロック２と３に対応される。
【００７２】カラム方向のアドレス割り付けは、Ｙ救済
回路を挟んで左側と右側をＹアドレスの最上位ビット／
Ｙ１２とＹ１２が割り当てられる。上記のようなＸデコ
ーダＸＤＥＣ等中心にして左右に分けられたメモリマッ
トは、アドレス信号／Ｙ１１とＹ１１が割り当てられ
る。そして、１つのメモリマット内において、／Ｘ１０
とＸ１０が割り当てられる。上記のようにメモリマット
内では４対のビット線が同時に選択されるので、そのう
ちのいずれか１つのを最終的に選択するときには、Ｙ９
とＹ８あるいは最下位の２ビットＹ０とＹ１が用いられ
る。これにより、Ｙ方向においても全体としてＸ方向に
対応して約８Ｋのアドレス割り当てが行われる。
回路を挟んで左側と右側をＹアドレスの最上位ビット／
Ｙ１２とＹ１２が割り当てられる。上記のようなＸデコ
ーダＸＤＥＣ等中心にして左右に分けられたメモリマッ
トは、アドレス信号／Ｙ１１とＹ１１が割り当てられ
る。そして、１つのメモリマット内において、／Ｘ１０
とＸ１０が割り当てられる。上記のようにメモリマット
内では４対のビット線が同時に選択されるので、そのう
ちのいずれか１つのを最終的に選択するときには、Ｙ９
とＹ８あるいは最下位の２ビットＹ０とＹ１が用いられ
る。これにより、Ｙ方向においても全体としてＸ方向に
対応して約８Ｋのアドレス割り当てが行われる。
【００７３】図１１には、この発明に係るダイナミック
型ＲＡＭの他の一実施例の概略レイアウト図が示されて
いる。この実施例のダイナミック型ＲＡＭは、特に制限
されないが、前記同様に約６４Ｍｂの記憶容量を持つよ
うにされる。メモリアレイは、全体として８個に分けら
れる。半導体チップの長手方向に対して左右に４個ずつ
のメモリアレイが分けられて、中央部分に同図では省略
されているが、アドレス入力回路、データ入出力回路等
の入出力インターフェイス回路が設けられる。
型ＲＡＭの他の一実施例の概略レイアウト図が示されて
いる。この実施例のダイナミック型ＲＡＭは、特に制限
されないが、前記同様に約６４Ｍｂの記憶容量を持つよ
うにされる。メモリアレイは、全体として８個に分けら
れる。半導体チップの長手方向に対して左右に４個ずつ
のメモリアレイが分けられて、中央部分に同図では省略
されているが、アドレス入力回路、データ入出力回路等
の入出力インターフェイス回路が設けられる。
【００７４】上述のように半導体チップの長手方向に対
して左右に４個ずつに分けられたメモリアレイは、２個
ずつ組となって配置される。このように２個ずつ組とな
って配置された２つのメモリアレイは、その中央部分に
メインワードドライバが配置される。このメインワード
ドライバは、それを中心にして上下に振り分けられた２
個のメモリアレイに対応して設けられる。メインワード
ドライバは、上記１つのメモリアレイを貫通するように
延長されるメインワード線の選択信号を形成する。１つ
のメモリアレイは、上記メインワード線方向に２Ｋビッ
ト、それと直交する図示しない相補ビット線（又はデー
タ線ともいう）方向に４Ｋビットの記憶容量を構成する
ダイナミック型メモリセルが接続される。このようなメ
モリアレイが全体で８個設けられるから、全体では８×
２Ｋ×４Ｋ＝６４Ｍビットのような大記憶容量を持つよ
うにされる。
して左右に４個ずつに分けられたメモリアレイは、２個
ずつ組となって配置される。このように２個ずつ組とな
って配置された２つのメモリアレイは、その中央部分に
メインワードドライバが配置される。このメインワード
ドライバは、それを中心にして上下に振り分けられた２
個のメモリアレイに対応して設けられる。メインワード
ドライバは、上記１つのメモリアレイを貫通するように
延長されるメインワード線の選択信号を形成する。１つ
のメモリアレイは、上記メインワード線方向に２Ｋビッ
ト、それと直交する図示しない相補ビット線（又はデー
タ線ともいう）方向に４Ｋビットの記憶容量を構成する
ダイナミック型メモリセルが接続される。このようなメ
モリアレイが全体で８個設けられるから、全体では８×
２Ｋ×４Ｋ＝６４Ｍビットのような大記憶容量を持つよ
うにされる。
【００７５】上記１つのメモリアレイは、メインワード
線方向に対して８個に分割される。かかる分割されたメ
モリブロック毎にサブワードドライバが設けられる。サ
ブワードドライバは、メインワード線に対して１／８の
長さに分割され、それと平行に延長されるサブワード線
の選択信号を形成する。この実施例では、メインワード
線の数を減らすために、言い換えるならば、メインワー
ド線の配線ピッチを緩やかにするために、特に制限され
ないが、１つのメインワード線に対して、相補ビット線
方向に４本からなるサブワード線を配置させる。このよ
うにメインワード線方向には８本に分割され、及び相補
ビット線方向に対して４本ずつが割り当てられたサブワ
ード線の中から１本のサブワード線を選択するために、
サブワード選択線ドライバが配置される。このサブワー
ド選択線ドライバは、上記サブワードドライバの配列方
向に延長される４本のサブワード選択線の中から１つを
選択する選択信号を形成する。
線方向に対して８個に分割される。かかる分割されたメ
モリブロック毎にサブワードドライバが設けられる。サ
ブワードドライバは、メインワード線に対して１／８の
長さに分割され、それと平行に延長されるサブワード線
の選択信号を形成する。この実施例では、メインワード
線の数を減らすために、言い換えるならば、メインワー
ド線の配線ピッチを緩やかにするために、特に制限され
ないが、１つのメインワード線に対して、相補ビット線
方向に４本からなるサブワード線を配置させる。このよ
うにメインワード線方向には８本に分割され、及び相補
ビット線方向に対して４本ずつが割り当てられたサブワ
ード線の中から１本のサブワード線を選択するために、
サブワード選択線ドライバが配置される。このサブワー
ド選択線ドライバは、上記サブワードドライバの配列方
向に延長される４本のサブワード選択線の中から１つを
選択する選択信号を形成する。
【００７６】これにより、上記１つのメモリアレイに着
目すると、１つのメインワード線に割り当てられる８個
のメモリブロックのうち選択すべきメモリセルが含まれ
る１つのメモリブロックに対応したサブワードドライバ
において、１本のサブワード選択線が選択される結果、
１本のメインワード線に属する８×４＝３２本のサブワ
ード線の中から１つのサブワード線が選択される。上記
のようにメインワード線方向に２Ｋ（２０４８）のメモ
リセルが設けられるので、１つのサブワード線には、２
０４８／８＝２５６個のメモリセルが接続されることと
なる。
目すると、１つのメインワード線に割り当てられる８個
のメモリブロックのうち選択すべきメモリセルが含まれ
る１つのメモリブロックに対応したサブワードドライバ
において、１本のサブワード選択線が選択される結果、
１本のメインワード線に属する８×４＝３２本のサブワ
ード線の中から１つのサブワード線が選択される。上記
のようにメインワード線方向に２Ｋ（２０４８）のメモ
リセルが設けられるので、１つのサブワード線には、２
０４８／８＝２５６個のメモリセルが接続されることと
なる。
【００７７】図１２には、上記ダイナミック型ＲＡＭの
一実施例のレイアウト図が示されている。同図において
は、この発明に係るダイナミック型ＲＡＭの理解を助け
るために、いわばカラム系の重要な回路ブロックである
センスアンプＳＡやカラムデコーダの配置が示されてい
る。同図において、ＭＷＤは上記メインワードドライ
バ、ＳＷＤはサブワードドライバ、ＳＡはセンスアン
プ、Ｃolumn Ｄecは、カラムデコーダである。そして、
２つのメモリアレイの間に配置されたＡＣＴＲＬは、ア
レイ制御回路であり、アドレスデコーダや、動作に必要
なタイミング信号を供給する。
一実施例のレイアウト図が示されている。同図において
は、この発明に係るダイナミック型ＲＡＭの理解を助け
るために、いわばカラム系の重要な回路ブロックである
センスアンプＳＡやカラムデコーダの配置が示されてい
る。同図において、ＭＷＤは上記メインワードドライ
バ、ＳＷＤはサブワードドライバ、ＳＡはセンスアン
プ、Ｃolumn Ｄecは、カラムデコーダである。そして、
２つのメモリアレイの間に配置されたＡＣＴＲＬは、ア
レイ制御回路であり、アドレスデコーダや、動作に必要
なタイミング信号を供給する。
【００７８】上記のように１つのメモリアレイは、相補
ビット線方向に対して４Ｋビットの記憶容量を持つ。し
かしながら、１つの相補ビット線に対して４Ｋものメモ
リセルを接続すると、相補ビット線の寄生容量が増大
し、微細な情報記憶用キャパシタとの容量比により読み
出される信号レベルが得られなくなってしまうために、
相補ビット線方向に対しても８分割される。つまり、太
い黒線で示されたセンスアンプＳＡにより 相補ビット
線が８分割に分割される。特に制限されないが、後述す
るように、センスアンプＳＡは、シェアードセンス方式
により構成され、メモリアレイの両端に配置されるセン
スアンプを除いて、センスアンプを中心にして左右に相
補ビット線が設けられ、左右いずれかの相補ビット線に
選択的に接続される。
ビット線方向に対して４Ｋビットの記憶容量を持つ。し
かしながら、１つの相補ビット線に対して４Ｋものメモ
リセルを接続すると、相補ビット線の寄生容量が増大
し、微細な情報記憶用キャパシタとの容量比により読み
出される信号レベルが得られなくなってしまうために、
相補ビット線方向に対しても８分割される。つまり、太
い黒線で示されたセンスアンプＳＡにより 相補ビット
線が８分割に分割される。特に制限されないが、後述す
るように、センスアンプＳＡは、シェアードセンス方式
により構成され、メモリアレイの両端に配置されるセン
スアンプを除いて、センスアンプを中心にして左右に相
補ビット線が設けられ、左右いずれかの相補ビット線に
選択的に接続される。
【００７９】図１３には、上記メモリアレイのメインワ
ード線とサブワード線との関係を説明するための要部ブ
ロック図が示されている。同図においては、代表として
２本のメインワード線ＭＷＬ０とＭＷＬ１が示されてい
る。これらのメインワード線ＭＷＬ０は、メインワード
ドライバＭＷＤ０により選択される。同様なメインワー
ドドライバによりメインワード線ＭＷＬ１も選択され
る。
ード線とサブワード線との関係を説明するための要部ブ
ロック図が示されている。同図においては、代表として
２本のメインワード線ＭＷＬ０とＭＷＬ１が示されてい
る。これらのメインワード線ＭＷＬ０は、メインワード
ドライバＭＷＤ０により選択される。同様なメインワー
ドドライバによりメインワード線ＭＷＬ１も選択され
る。
【００８０】上記１つのメインワード線ＭＷＬ０には、
それの延長方向に対して８組のサブワード線が設けられ
る。同図には、そのうちの２組のサブワード線が代表と
して例示的に示されている。サブワード線は、偶数０〜
６と奇数１〜７の合計８本のサブワード線が１つのメモ
リブロックに交互に配置される。メインワードドライバ
に隣接する偶数０〜６と、メインワード線の遠端側（ワ
ードドライバの反対側）に配置される奇数１〜７を除い
て、メモリブロック間に配置されるサブワードドライバ
は、それを中心にした左右のメモリブロックのサブワー
ド線の選択信号を形成する。
それの延長方向に対して８組のサブワード線が設けられ
る。同図には、そのうちの２組のサブワード線が代表と
して例示的に示されている。サブワード線は、偶数０〜
６と奇数１〜７の合計８本のサブワード線が１つのメモ
リブロックに交互に配置される。メインワードドライバ
に隣接する偶数０〜６と、メインワード線の遠端側（ワ
ードドライバの反対側）に配置される奇数１〜７を除い
て、メモリブロック間に配置されるサブワードドライバ
は、それを中心にした左右のメモリブロックのサブワー
ド線の選択信号を形成する。
【００８１】これにより、前記のようにメモリブロック
としては、８ブロックに分けられるが、上記のように実
質的にサブワードドライバにより２つのメモリブロック
に対応したサブワード線が同時に選択されるので、実質
的には４ブロックに分けられることとなる。上記のよう
にサブワード線を偶数０〜６と偶数１〜７に分け、それ
ぞれメモリブロックの両側にサブワードドライバを配置
する構成では、メモリセルの配置に合わせて高密度に配
置されるサブワード線ＳＷＬの実質的なピッチがサブワ
ードドライバの中で２倍に緩和でき、サブワードドライ
バとサブワード線とを効率よくレイアウトすることがで
きる。
としては、８ブロックに分けられるが、上記のように実
質的にサブワードドライバにより２つのメモリブロック
に対応したサブワード線が同時に選択されるので、実質
的には４ブロックに分けられることとなる。上記のよう
にサブワード線を偶数０〜６と偶数１〜７に分け、それ
ぞれメモリブロックの両側にサブワードドライバを配置
する構成では、メモリセルの配置に合わせて高密度に配
置されるサブワード線ＳＷＬの実質的なピッチがサブワ
ードドライバの中で２倍に緩和でき、サブワードドライ
バとサブワード線とを効率よくレイアウトすることがで
きる。
【００８２】上記サブワードドライバは、４本のサブワ
ード線０〜６（１〜７）に対して共通に選択信号を供給
する。また、インバータ回路を介した反転信号を供給す
る。上記４つのサブワード線の中から１つのサブワード
線を選択するためのサブワード選択線ＦＸが設けられ
る。サブワード選択線は、ＦＸ０〜ＦＸ７の８本から構
成され、そのうちの偶数ＦＸ０〜ＦＸ６が上記偶数列の
サブワードドライバ０〜６に供給され、そのうち奇数Ｆ
Ｘ１〜ＦＸ７が上記奇数列のサブワードドライバ１〜７
に供給される。特に制限されないが、サブワード選択線
ＦＸ０〜ＦＸ７は、アレイの周辺部では第２層目の金属
配線層Ｍ２により形成され、同じく第２層目の金属配線
層Ｍ２により構成されるメインワード線ＭＷＬ０〜ＭＷ
Ｌｎの交差する部分では、第３層目の金属配線層Ｍ３に
より構成される。
ード線０〜６（１〜７）に対して共通に選択信号を供給
する。また、インバータ回路を介した反転信号を供給す
る。上記４つのサブワード線の中から１つのサブワード
線を選択するためのサブワード選択線ＦＸが設けられ
る。サブワード選択線は、ＦＸ０〜ＦＸ７の８本から構
成され、そのうちの偶数ＦＸ０〜ＦＸ６が上記偶数列の
サブワードドライバ０〜６に供給され、そのうち奇数Ｆ
Ｘ１〜ＦＸ７が上記奇数列のサブワードドライバ１〜７
に供給される。特に制限されないが、サブワード選択線
ＦＸ０〜ＦＸ７は、アレイの周辺部では第２層目の金属
配線層Ｍ２により形成され、同じく第２層目の金属配線
層Ｍ２により構成されるメインワード線ＭＷＬ０〜ＭＷ
Ｌｎの交差する部分では、第３層目の金属配線層Ｍ３に
より構成される。
【００８３】図１４には、上記メモリアレイのメインワ
ード線とセンスアンプとの関係を説明するための要部ブ
ロック図が示されている。同図においては、代表として
１本のメインワード線ＭＷＬが示されている。このメイ
ンワード線ＭＷＬは、メインワードドライバＭＷＤによ
り選択される。上記メインワードドライバに隣接して、
上記偶数サブワード線に対応したサブワードドライバＳ
ＷＤが設けられる。
ード線とセンスアンプとの関係を説明するための要部ブ
ロック図が示されている。同図においては、代表として
１本のメインワード線ＭＷＬが示されている。このメイ
ンワード線ＭＷＬは、メインワードドライバＭＷＤによ
り選択される。上記メインワードドライバに隣接して、
上記偶数サブワード線に対応したサブワードドライバＳ
ＷＤが設けられる。
【００８４】同図では、省略されているが上記メインワ
ード線ＭＷＬと平行に配置されるサブワード線と直交す
るように相補ビット線（Pair Bit Line)が設けられる。
この実施例では、特に制限されないが、相補ビット線も
偶数列と奇数列に分けられ、それぞれに対応してメモリ
ブロック（メモリアレイ）を中心にして左右にセンスア
ンプＳＡが振り分けられる。センスアンプＳＡは、前記
のようにシェアードセンス方式とされるが、端部のセン
スアンプＳＡでは、実質的に片方にした相補ビット線が
設けられないが、後述するようなシェアードスイッチＭ
ＯＳＦＥＴを介して相補ビット線と接続される。
ード線ＭＷＬと平行に配置されるサブワード線と直交す
るように相補ビット線（Pair Bit Line)が設けられる。
この実施例では、特に制限されないが、相補ビット線も
偶数列と奇数列に分けられ、それぞれに対応してメモリ
ブロック（メモリアレイ）を中心にして左右にセンスア
ンプＳＡが振り分けられる。センスアンプＳＡは、前記
のようにシェアードセンス方式とされるが、端部のセン
スアンプＳＡでは、実質的に片方にした相補ビット線が
設けられないが、後述するようなシェアードスイッチＭ
ＯＳＦＥＴを介して相補ビット線と接続される。
【００８５】上記のようにメモリブロックの両側にセン
スアンプＳＡを分散して配置する構成では、奇数列と偶
数列に相補ビット線が振り分けられるために、センスア
ンプ列のピッチを緩やかにすることができる。逆にいう
ならば、高密度に相補ビット線を配置しつつ、センスア
ンプＳＡを形成する素子エリアを確保することができる
ものとなる。上記センスアンプＳＡの配列に沿って入出
力線が配置される。この入出力線は、カラムスイッチを
介して上記相補ビット線に接続される。カラムスイッチ
は、スイッチＭＯＳＦＥＴから構成される。このスイッ
チＭＯＳＦＥＴのゲートは、カラムデコーダCOLUMN DEC
ORDER の選択信号が伝えられるカラム選択線ＹＳに接続
される。
スアンプＳＡを分散して配置する構成では、奇数列と偶
数列に相補ビット線が振り分けられるために、センスア
ンプ列のピッチを緩やかにすることができる。逆にいう
ならば、高密度に相補ビット線を配置しつつ、センスア
ンプＳＡを形成する素子エリアを確保することができる
ものとなる。上記センスアンプＳＡの配列に沿って入出
力線が配置される。この入出力線は、カラムスイッチを
介して上記相補ビット線に接続される。カラムスイッチ
は、スイッチＭＯＳＦＥＴから構成される。このスイッ
チＭＯＳＦＥＴのゲートは、カラムデコーダCOLUMN DEC
ORDER の選択信号が伝えられるカラム選択線ＹＳに接続
される。
【００８６】この実施例でも、アレーブロックは、前記
のように分けて構成される。また、１つのメインワード
線に対して４本のサブワード線を同時に選択状態にすれ
ば、リフレッシュサイクルを１／４に短くできる。つま
り、１０２４サイクルにより１廻りのリフレッシュを行
うようにすることができる。上記のように４本のサブワ
ード線を同時に選択状態にするためには、最下位ビット
のアドレスＡ０とＡ１１を無効にすればよい。
のように分けて構成される。また、１つのメインワード
線に対して４本のサブワード線を同時に選択状態にすれ
ば、リフレッシュサイクルを１／４に短くできる。つま
り、１０２４サイクルにより１廻りのリフレッシュを行
うようにすることができる。上記のように４本のサブワ
ード線を同時に選択状態にするためには、最下位ビット
のアドレスＡ０とＡ１１を無効にすればよい。
【００８７】図１５には、この発明に係るＤＲＡＭの他
の一実施例の概略ブロック図が示されている。この実施
例では、長期間とされるリフレッシュ周期がＴ２、Ｔ３
及びＴ４のように複数種類設けられる。つまり、前述し
たように、ＤＲＡＭに設けられたメモリセルの情報保持
時間は、短いものから長いものまで連続的に分布するも
のであり、いっそうの最適化を図るためにメモリセルの
持つ情報保持時間を可能な限りに有効利用するように、
複数種類の最適周期をもってそれぞれのリフレッシュが
できるようにするものである。
の一実施例の概略ブロック図が示されている。この実施
例では、長期間とされるリフレッシュ周期がＴ２、Ｔ３
及びＴ４のように複数種類設けられる。つまり、前述し
たように、ＤＲＡＭに設けられたメモリセルの情報保持
時間は、短いものから長いものまで連続的に分布するも
のであり、いっそうの最適化を図るためにメモリセルの
持つ情報保持時間を可能な限りに有効利用するように、
複数種類の最適周期をもってそれぞれのリフレッシュが
できるようにするものである。
【００８８】タイマ回路では、前記同様にメモリセルの
中で最も短い情報保持時間を持つものに合わせたクロッ
ク信号ＣＬＫが形成される。これを基準にして、アドレ
スカウンタのキャリー信号ＣＡＲＲＹを第１、第２及び
第３の各段の分周回路によりそれぞれが１／ｍ１、１／
ｍ２及び１／ｍ３のような各分周比により順次に分周し
て、分周パルス／Ｔ２、／Ｔ３及び／Ｔ４をそれぞれ形
成する。ここで、アドレスカウンタの１廻り、言い換え
るならば、キャリー信号ＣＡＲＲＹの１周期をｔ１とす
ると、第１分周回路の分周パルス／Ｔ２の周期ｔ２はｍ
１×ｔ１に設定される。第２分周回路の分周パルス／Ｔ
３の周期ｔ３はｍ２×ｔ２（＝ｍ１×ｍ２×ｔ１）に設
定される。そして、第３分周回路の分周パルス／Ｔ４の
周期ｔ４はｍ３×ｔ３（＝ｍ１×ｍ２×ｍ３×ｔ１）に
設定される。
中で最も短い情報保持時間を持つものに合わせたクロッ
ク信号ＣＬＫが形成される。これを基準にして、アドレ
スカウンタのキャリー信号ＣＡＲＲＹを第１、第２及び
第３の各段の分周回路によりそれぞれが１／ｍ１、１／
ｍ２及び１／ｍ３のような各分周比により順次に分周し
て、分周パルス／Ｔ２、／Ｔ３及び／Ｔ４をそれぞれ形
成する。ここで、アドレスカウンタの１廻り、言い換え
るならば、キャリー信号ＣＡＲＲＹの１周期をｔ１とす
ると、第１分周回路の分周パルス／Ｔ２の周期ｔ２はｍ
１×ｔ１に設定される。第２分周回路の分周パルス／Ｔ
３の周期ｔ３はｍ２×ｔ２（＝ｍ１×ｍ２×ｔ１）に設
定される。そして、第３分周回路の分周パルス／Ｔ４の
周期ｔ４はｍ３×ｔ３（＝ｍ１×ｍ２×ｍ３×ｔ１）に
設定される。
【００８９】上記のように短周期を含めて３通りの長周
期に対応して、ＰＲＯＭに記憶されるリフレッシュ時間
設定情報（category) は２ビットを単位として行われ
る。例えば、２ビットの記憶情報が‘０’‘０’なら短
周期とされ、‘０’‘１’なら分周パルス／Ｔ２に対応
された長周期とされ、‘１’‘０’なら分周パルス／Ｔ
３に対応された長周期とされ、‘１’‘１’なら分周パ
ルス／Ｔ４に対応された長周期とされる。
期に対応して、ＰＲＯＭに記憶されるリフレッシュ時間
設定情報（category) は２ビットを単位として行われ
る。例えば、２ビットの記憶情報が‘０’‘０’なら短
周期とされ、‘０’‘１’なら分周パルス／Ｔ２に対応
された長周期とされ、‘１’‘０’なら分周パルス／Ｔ
３に対応された長周期とされ、‘１’‘１’なら分周パ
ルス／Ｔ４に対応された長周期とされる。
【００９０】上記のようなリフレッシュ時間設定情報
（category) は、論理回路ＬＯＧによりデコードされ、
上記各分周パルス／Ｔ２、／Ｔ３及び／Ｔ４とそれぞれ
前記同様に論理積が採られて、上記同様にして対応する
分周パルスにより指定された時間割合で対応するリフレ
ッシュ時間設定情報を無効にさせる。このような各信号
の論理和信号がリフレッシュ禁止信号（inhibit)として
前記のようなマット選択信号／ＭＳの有効／無効を制御
する。つまり、分周パルス／Ｔ２に対応されたリフレッ
シュ時間設定情報が設定されたワード線はｔ２の周期で
リフレッシュが行われ、分周パルス／Ｔ３に対応された
リフレッシュ時間設定情報が設定されたワード線はｔ３
の周期でリフレッシュが行われ、分周パルス／Ｔ４に対
応されたリフレッシュ時間設定情報が設定されたワード
線はｔ４の周期でリフレッシュが行われる。
（category) は、論理回路ＬＯＧによりデコードされ、
上記各分周パルス／Ｔ２、／Ｔ３及び／Ｔ４とそれぞれ
前記同様に論理積が採られて、上記同様にして対応する
分周パルスにより指定された時間割合で対応するリフレ
ッシュ時間設定情報を無効にさせる。このような各信号
の論理和信号がリフレッシュ禁止信号（inhibit)として
前記のようなマット選択信号／ＭＳの有効／無効を制御
する。つまり、分周パルス／Ｔ２に対応されたリフレッ
シュ時間設定情報が設定されたワード線はｔ２の周期で
リフレッシュが行われ、分周パルス／Ｔ３に対応された
リフレッシュ時間設定情報が設定されたワード線はｔ３
の周期でリフレッシュが行われ、分周パルス／Ｔ４に対
応されたリフレッシュ時間設定情報が設定されたワード
線はｔ４の周期でリフレッシュが行われる。
【００９１】この構成では、短いものから長いものまで
連続的に分布する情報保持時間を持つメモリセルに対し
て、各メモリセルの持つ情報保持時間に対応して長い周
期でのリフレッシュ動作を行うようにすることができる
から、いっそうの低消費電力化が可能になる。
連続的に分布する情報保持時間を持つメモリセルに対し
て、各メモリセルの持つ情報保持時間に対応して長い周
期でのリフレッシュ動作を行うようにすることができる
から、いっそうの低消費電力化が可能になる。
【００９２】図１６には、この発明に係るＤＲＡＭに搭
載される適応リフレッシュコントローラのＰＲＯＭアレ
イに用いられるメモリセルの一実施例の構成図が示され
ている。この実施例では、メモリセルとしてフローティ
ングゲートとコントロールゲートとを持つ不揮発性メモ
リセルが利用され、フローティングゲートに電荷を注入
して、そのしきい値電圧を変化させて情報記憶を行わせ
るようにされる。
載される適応リフレッシュコントローラのＰＲＯＭアレ
イに用いられるメモリセルの一実施例の構成図が示され
ている。この実施例では、メモリセルとしてフローティ
ングゲートとコントロールゲートとを持つ不揮発性メモ
リセルが利用され、フローティングゲートに電荷を注入
して、そのしきい値電圧を変化させて情報記憶を行わせ
るようにされる。
【００９３】この実施例では、ＤＲＡＭの製造プロセス
を利用して上記のような不揮発性メモリセルを形成する
ために、ゲートが単層ポリシリコン層により構成され
る。同図（Ａ）には、ＮＭＯＳ方式のものが示され、
（Ｂ）にはＰＭＯＳ方式のものが示されている。
を利用して上記のような不揮発性メモリセルを形成する
ために、ゲートが単層ポリシリコン層により構成され
る。同図（Ａ）には、ＮＭＯＳ方式のものが示され、
（Ｂ）にはＰＭＯＳ方式のものが示されている。
【００９４】（Ａ）ＮＭＯＳ方式では、ｎ＋型のソー
ス，ドレインの拡散層を挟む半導体領域上に薄いゲート
絶縁膜上にフローティングゲート（Floating Gate)が形
成される。この単層のフローティングゲートは素子分離
用のフィールド絶縁膜を挟んだ隣接の素子形成領域まで
延長して形成される。この素子形成領域には、ｎ＋型の
拡散層からなるコントロールゲート(Control Gate)が形
成される。このコントロールゲートは、ワード線ＷＬを
兼ねている。
ス，ドレインの拡散層を挟む半導体領域上に薄いゲート
絶縁膜上にフローティングゲート（Floating Gate)が形
成される。この単層のフローティングゲートは素子分離
用のフィールド絶縁膜を挟んだ隣接の素子形成領域まで
延長して形成される。この素子形成領域には、ｎ＋型の
拡散層からなるコントロールゲート(Control Gate)が形
成される。このコントロールゲートは、ワード線ＷＬを
兼ねている。
【００９５】（Ｂ）ＰＭＯＳ方式では、上記同様にｎ＋
型のソース，ドレインの拡散層を挟む半導体領域上に薄
いゲート絶縁膜上にフローティングゲートが形成され
る。このフローティングゲートは素子分離用のフィール
ド絶縁膜を挟んだ隣接の素子形成領域まで延長して形成
される。この素子形成領域には、ｎ型のウェル領域とさ
れており、ｐ＋型の拡散層からなるコントロールゲート
が形成される。このコントロールゲートは、上記同様に
ワード線ＷＬを兼ねている。このＰＭＯＳ方式では、コ
ントロールゲートをｎ型ウェル領域に形成するため、素
子分離用のフィールド絶縁膜のピッチが広くなる結果、
ＮＭＯＳ方式よりもメモリセルのサイズが若干大きくな
る。
型のソース，ドレインの拡散層を挟む半導体領域上に薄
いゲート絶縁膜上にフローティングゲートが形成され
る。このフローティングゲートは素子分離用のフィール
ド絶縁膜を挟んだ隣接の素子形成領域まで延長して形成
される。この素子形成領域には、ｎ型のウェル領域とさ
れており、ｐ＋型の拡散層からなるコントロールゲート
が形成される。このコントロールゲートは、上記同様に
ワード線ＷＬを兼ねている。このＰＭＯＳ方式では、コ
ントロールゲートをｎ型ウェル領域に形成するため、素
子分離用のフィールド絶縁膜のピッチが広くなる結果、
ＮＭＯＳ方式よりもメモリセルのサイズが若干大きくな
る。
【００９６】上記のような単層ゲート構造とすることに
より、ＤＲＡＭの製造プロセスをそのまま利用し、言い
換えるならば、ＤＲＡＭ本体部と同じ製造プロセスによ
り、適応リフレッシュコントローラを構成するＰＲＯＭ
を形成することができる。このＰＲＯＭは、ワード線毎
の情報保持時間に対応して１回限りのリフレッシュ時間
設定情報が書き込まれる。それ故、通常のＥＰＲＯＭの
ように紫外線消去用窓は不要とされる。
より、ＤＲＡＭの製造プロセスをそのまま利用し、言い
換えるならば、ＤＲＡＭ本体部と同じ製造プロセスによ
り、適応リフレッシュコントローラを構成するＰＲＯＭ
を形成することができる。このＰＲＯＭは、ワード線毎
の情報保持時間に対応して１回限りのリフレッシュ時間
設定情報が書き込まれる。それ故、通常のＥＰＲＯＭの
ように紫外線消去用窓は不要とされる。
【００９７】図１７には、上記ＰＲＯＭの一実施例の概
略回路図が示されている。ワード線ＷＬは、コントール
ゲートに接続される。メモリセルのソースは回路の接地
電位に接続され、ドレインはデータ線ＤＬに接続され
る。ワード線には、高抵抗値を持つようにされた負荷Ｍ
ＯＳＦＥＴＱ４が設けられる。このＭＯＳＦＥＴＱ４
は、特に制限されないが、Ｐチャンネル型ＭＯＳＦＥＴ
からなり、ソースには書き込み動作のときに高電圧にさ
れる電源端子Ｖ３に接続される。上記ワード線ＷＬは、
ゲートに定常的に電源電圧Ｖ２が与えられたＮチャンネ
ル型ＭＯＳＦＥＴＱ３を介してワードドライバの出力端
子に接続される。ワードドライバは、Ｐチャンネル型Ｍ
ＯＳＦＥＴＱ１とＮチャンネル型ＭＯＳＦＥＴＱ２から
なるＣＭＯＳインバータ回路により構成される。このワ
ードドライバの動作電圧Ｖ１は、特に制限されないが、
上記電源電圧Ｖ２と同じ電圧とされる。
略回路図が示されている。ワード線ＷＬは、コントール
ゲートに接続される。メモリセルのソースは回路の接地
電位に接続され、ドレインはデータ線ＤＬに接続され
る。ワード線には、高抵抗値を持つようにされた負荷Ｍ
ＯＳＦＥＴＱ４が設けられる。このＭＯＳＦＥＴＱ４
は、特に制限されないが、Ｐチャンネル型ＭＯＳＦＥＴ
からなり、ソースには書き込み動作のときに高電圧にさ
れる電源端子Ｖ３に接続される。上記ワード線ＷＬは、
ゲートに定常的に電源電圧Ｖ２が与えられたＮチャンネ
ル型ＭＯＳＦＥＴＱ３を介してワードドライバの出力端
子に接続される。ワードドライバは、Ｐチャンネル型Ｍ
ＯＳＦＥＴＱ１とＮチャンネル型ＭＯＳＦＥＴＱ２から
なるＣＭＯＳインバータ回路により構成される。このワ
ードドライバの動作電圧Ｖ１は、特に制限されないが、
上記電源電圧Ｖ２と同じ電圧とされる。
【００９８】読み出し動作時には、電源端子Ｖ３は回路
の接地電位又は電源電圧とされるのでＰチャンネル型Ｍ
ＯＳＦＥＴＱ４は実質的にオフ状態にされる。これによ
り、ワード線ＷＬはワードドライバの出力信号のハイレ
ベルとロウレベルに対応してハイレベルとロウレベルに
される。ただし、ワード線のハイレベルは、ワードドラ
イバの出力ハイレベルに対してＮチャンネル型ＭＯＳＦ
ＥＴＱ３のしきい値電圧分だけ低いレベルにされる。
の接地電位又は電源電圧とされるのでＰチャンネル型Ｍ
ＯＳＦＥＴＱ４は実質的にオフ状態にされる。これによ
り、ワード線ＷＬはワードドライバの出力信号のハイレ
ベルとロウレベルに対応してハイレベルとロウレベルに
される。ただし、ワード線のハイレベルは、ワードドラ
イバの出力ハイレベルに対してＮチャンネル型ＭＯＳＦ
ＥＴＱ３のしきい値電圧分だけ低いレベルにされる。
【００９９】書き込み動作時には、電源端子Ｖ３には約
１２Ｖのような高い電圧が供給される。ワードドライバ
の出力信号がロウレベルのときには、ＭＯＳＦＥＴＱ２
のコンダクタンスが、上記ＭＯＳＦＥＴＱ４に比べて十
分小さいためにワード線ＷＬをロウレベルにする。これ
に対して、ワードドライバの出力信号がハイレベルにさ
れると、ＭＯＳＦＥＴＱ３がオフ状態になり、ワード線
ＷＬは高抵抗としてのＭＯＳＦＥＴＱ４により電圧Ｖ３
に対応して約１２Ｖのような高電圧とされる。このと
き、データ線ＤＬにハイレベルの書き込み信号が供給さ
れているなら、メモリセルがオン状態となり、ドレイン
近傍で高電界で発生したホットエレクトロンがフローテ
ィングゲートに注入されて書き込み動作が行われる。も
しも、データ線ＤＬがロウレベルなら、メモリセルに電
流が流れないので上記のような書き込み動作が行われな
い。
１２Ｖのような高い電圧が供給される。ワードドライバ
の出力信号がロウレベルのときには、ＭＯＳＦＥＴＱ２
のコンダクタンスが、上記ＭＯＳＦＥＴＱ４に比べて十
分小さいためにワード線ＷＬをロウレベルにする。これ
に対して、ワードドライバの出力信号がハイレベルにさ
れると、ＭＯＳＦＥＴＱ３がオフ状態になり、ワード線
ＷＬは高抵抗としてのＭＯＳＦＥＴＱ４により電圧Ｖ３
に対応して約１２Ｖのような高電圧とされる。このと
き、データ線ＤＬにハイレベルの書き込み信号が供給さ
れているなら、メモリセルがオン状態となり、ドレイン
近傍で高電界で発生したホットエレクトロンがフローテ
ィングゲートに注入されて書き込み動作が行われる。も
しも、データ線ＤＬがロウレベルなら、メモリセルに電
流が流れないので上記のような書き込み動作が行われな
い。
【０１００】上記のようにフローティンクゲートに電荷
が注入されたメモリセルは、上記のような読み出し動作
においてワード線ＷＬの選択レベルに対して、高いしき
い値電圧を持つようにされる。これにより、ワードトラ
イバでワード線がハイレベルにされるにもかかわらず、
メモリセルはオフ状態となってメモリ電流が流れない。
上記フローティングゲートへの電荷の注入の有無に対応
したメモリセルのオフ状態／オン状態に対応したメモリ
電流の有無をセンスアンプによりセンスして‘０’又は
‘１’の読み出し信号が得られる。
が注入されたメモリセルは、上記のような読み出し動作
においてワード線ＷＬの選択レベルに対して、高いしき
い値電圧を持つようにされる。これにより、ワードトラ
イバでワード線がハイレベルにされるにもかかわらず、
メモリセルはオフ状態となってメモリ電流が流れない。
上記フローティングゲートへの電荷の注入の有無に対応
したメモリセルのオフ状態／オン状態に対応したメモリ
電流の有無をセンスアンプによりセンスして‘０’又は
‘１’の読み出し信号が得られる。
【０１０１】図１８には、上記ＰＲＯＭの他の一実施例
の概略回路図が示されている。この実施例では、ワード
トライバの構成が前記実施例とは異なるようにされる。
読み出し動作のときには、信号／ＷＥのハイレベルによ
り、ゲートに電源電圧ＶＣＣが供給されたＮチャンネル
型ＭＯＳＦＥＴＱ３のソースがロウレベルとなるため、
かかるＭＯＳＦＥＴＱ３がオン状態となり、Ｐチャンネ
ル型ＭＯＳＦＥＴＱ２のゲートに上記ロウレベルを伝え
る。Ｎチャンネル型ＭＯＳＦＥＴＱ１のゲートには、定
常的に電源電圧ＶＣＣが供給されているのでオン状態に
されている。それ故、上記同様なワードトライバを構成
するＣＭＯＳインバータ回路の出力信号がそのままワー
ド線ＷＬに伝えられる。
の概略回路図が示されている。この実施例では、ワード
トライバの構成が前記実施例とは異なるようにされる。
読み出し動作のときには、信号／ＷＥのハイレベルによ
り、ゲートに電源電圧ＶＣＣが供給されたＮチャンネル
型ＭＯＳＦＥＴＱ３のソースがロウレベルとなるため、
かかるＭＯＳＦＥＴＱ３がオン状態となり、Ｐチャンネ
ル型ＭＯＳＦＥＴＱ２のゲートに上記ロウレベルを伝え
る。Ｎチャンネル型ＭＯＳＦＥＴＱ１のゲートには、定
常的に電源電圧ＶＣＣが供給されているのでオン状態に
されている。それ故、上記同様なワードトライバを構成
するＣＭＯＳインバータ回路の出力信号がそのままワー
ド線ＷＬに伝えられる。
【０１０２】読み出し動作のときには、信号／ＷＥのロ
ウレベルにより、ロウレベルの選択信号が供給されたと
きにはゲートに電源電圧ＶＣＣが供給されたＮチャンネ
ル型ＭＯＳＦＥＴＱ３のソースがハイレベルとなるた
め、かかるＭＯＳＦＥＴＱ３がオフ状態となり、Ｐチャ
ンネル型ＭＯＳＦＥＴＱ２のゲートにはＰチャンネル型
ＭＯＳＦＥＴＱ５を通して高電圧が供給されるために同
様にオフ状態にされる。Ｎチャンネル型ＭＯＳＦＥＴＱ
１のゲートには、定常的に電源電圧ＶＣＣが供給されて
いるのでオン状態にされており、上記ワードドライバの
出力信号のハイレベルによりオフ状態にされる。それ
故、ワード線ＷＬはＰチャンネル型ＭＯＳＦＥＴＱ４を
通して書き込み用高電圧ＶＰＰが伝えられる。
ウレベルにより、ロウレベルの選択信号が供給されたと
きにはゲートに電源電圧ＶＣＣが供給されたＮチャンネ
ル型ＭＯＳＦＥＴＱ３のソースがハイレベルとなるた
め、かかるＭＯＳＦＥＴＱ３がオフ状態となり、Ｐチャ
ンネル型ＭＯＳＦＥＴＱ２のゲートにはＰチャンネル型
ＭＯＳＦＥＴＱ５を通して高電圧が供給されるために同
様にオフ状態にされる。Ｎチャンネル型ＭＯＳＦＥＴＱ
１のゲートには、定常的に電源電圧ＶＣＣが供給されて
いるのでオン状態にされており、上記ワードドライバの
出力信号のハイレベルによりオフ状態にされる。それ
故、ワード線ＷＬはＰチャンネル型ＭＯＳＦＥＴＱ４を
通して書き込み用高電圧ＶＰＰが伝えられる。
【０１０３】もしも、ワードトライバの入力にハイレベ
ルの非選択信号が供給されたなら、ノアゲート回路の出
力がロウレベルとなり、Ｎチャンネル型ＭＯＳＦＥＴＱ
３をオン状態にさせる。これにより、Ｐチャンネル型Ｍ
ＯＳＦＥＴＱ３がオン状態となり、ワードトライバの出
力信号のロウレベルをワード線ＷＬに伝える。Ｐチャン
ネル型ＭＯＳＦＥＴＱ４やＱ５は、そのオン抵抗値が上
記ワードトライバを構成するＮチャンネル型ＭＯＳＦＥ
Ｔに比べて大きくされているので、上記のようにワード
線ＷＬはワードドライバの出力信号に対応してロウレベ
ルにされる。メモリセルに対する書き込み動作と読み出
し動作は、前記同様であるのでその説明を省略する。
ルの非選択信号が供給されたなら、ノアゲート回路の出
力がロウレベルとなり、Ｎチャンネル型ＭＯＳＦＥＴＱ
３をオン状態にさせる。これにより、Ｐチャンネル型Ｍ
ＯＳＦＥＴＱ３がオン状態となり、ワードトライバの出
力信号のロウレベルをワード線ＷＬに伝える。Ｐチャン
ネル型ＭＯＳＦＥＴＱ４やＱ５は、そのオン抵抗値が上
記ワードトライバを構成するＮチャンネル型ＭＯＳＦＥ
Ｔに比べて大きくされているので、上記のようにワード
線ＷＬはワードドライバの出力信号に対応してロウレベ
ルにされる。メモリセルに対する書き込み動作と読み出
し動作は、前記同様であるのでその説明を省略する。
【０１０４】図１９には、上記ＰＲＯＭの他の一実施例
の概略回路図が示されている。この実施例では、記憶情
報としてヒューズ（ＦＵＳＥ）が利用される。メモリセ
ルは、ソースが回路の接地電位に接続され、ゲートがワ
ード線に接続され、ドレインとデータ線の間にヒューズ
が設けられたＭＯＳＦＥＴにより構成される。このヒュ
ーズは、特に制限されないが、レーザー光線のようなエ
ネルギー線を選択的に照射して切断させられる。
の概略回路図が示されている。この実施例では、記憶情
報としてヒューズ（ＦＵＳＥ）が利用される。メモリセ
ルは、ソースが回路の接地電位に接続され、ゲートがワ
ード線に接続され、ドレインとデータ線の間にヒューズ
が設けられたＭＯＳＦＥＴにより構成される。このヒュ
ーズは、特に制限されないが、レーザー光線のようなエ
ネルギー線を選択的に照射して切断させられる。
【０１０５】上記ワード線ＷＬ０〜ＷＬ７等は、Ｘデコ
ーダ（Ｘ−ＤＥＣＯＤＥＲ）により選択され、データ線
はカラムスイッチを介してセンスアンプＳＡの入力線
（共通データ線）に選択的に接続される。かかるカラム
スイッチを構成するＭＯＳＦＥＴのゲートには、Ｙデコ
ーダ（Ｙ−ＤＥＣＯＤＥＲ）により形成された選択信号
ＹＳ０〜ＹＳ１１等が供給される。
ーダ（Ｘ−ＤＥＣＯＤＥＲ）により選択され、データ線
はカラムスイッチを介してセンスアンプＳＡの入力線
（共通データ線）に選択的に接続される。かかるカラム
スイッチを構成するＭＯＳＦＥＴのゲートには、Ｙデコ
ーダ（Ｙ−ＤＥＣＯＤＥＲ）により形成された選択信号
ＹＳ０〜ＹＳ１１等が供給される。
【０１０６】センスアンプＳＡの入力線（共通データ
線）には、プリチャージＭＯＳＦＥＴが設けられる。こ
の実施例のＰＲＯＭでは、非選択期間に信号ＰＣのハイ
レベルによりＰチャンネル型のプリチャージＭＯＳＦＥ
Ｔがオン状態となって、共通データ線を電源電圧ＶＣＣ
のようなハイレベルにチャージアップしている。選択さ
れたワード線とデータ線の交点に設けられたメモリセル
のヒューズが切断されているなら、上記共通データ線の
ディスチャージ経路が形成されないからハイレベルのま
まとされ、センスアンプＳＡを構成するインバータ回路
の出力信号がロウレベルにされる。このロウレベルの出
力信号を受けて、入力側に設けられたＰチャンネル型Ｍ
ＯＳＦＥＴがオン状態となって、上記フローティング状
態でハイレベルにされている共通データ線をハイレベル
にするというラッチをかける。
線）には、プリチャージＭＯＳＦＥＴが設けられる。こ
の実施例のＰＲＯＭでは、非選択期間に信号ＰＣのハイ
レベルによりＰチャンネル型のプリチャージＭＯＳＦＥ
Ｔがオン状態となって、共通データ線を電源電圧ＶＣＣ
のようなハイレベルにチャージアップしている。選択さ
れたワード線とデータ線の交点に設けられたメモリセル
のヒューズが切断されているなら、上記共通データ線の
ディスチャージ経路が形成されないからハイレベルのま
まとされ、センスアンプＳＡを構成するインバータ回路
の出力信号がロウレベルにされる。このロウレベルの出
力信号を受けて、入力側に設けられたＰチャンネル型Ｍ
ＯＳＦＥＴがオン状態となって、上記フローティング状
態でハイレベルにされている共通データ線をハイレベル
にするというラッチをかける。
【０１０７】選択されたワード線とデータ線の交点に設
けられたメモリセルのヒューズが切断されない状態な
ら、上記共通データ線は、上記カラムスイッチＭＯＳＦ
ＥＴ、データ線及びメモリセルのヒューズとＭＯＳＦＥ
Ｔからなるディスチャージ経路が形成されてロウレベル
にされる。センスアンプＳＡを構成するインバータ回路
は、かかる入力信号のロウレベルにより出力信号をハイ
レベルにする。このようなハイレベルの読み出し出力の
ときには、上記ディスチャージ経路により共通データ線
はロウレベルに固定されているので、センスアンプＳＡ
では上記のようなラッチ動作を行う回路を用意する必要
はない。
けられたメモリセルのヒューズが切断されない状態な
ら、上記共通データ線は、上記カラムスイッチＭＯＳＦ
ＥＴ、データ線及びメモリセルのヒューズとＭＯＳＦＥ
Ｔからなるディスチャージ経路が形成されてロウレベル
にされる。センスアンプＳＡを構成するインバータ回路
は、かかる入力信号のロウレベルにより出力信号をハイ
レベルにする。このようなハイレベルの読み出し出力の
ときには、上記ディスチャージ経路により共通データ線
はロウレベルに固定されているので、センスアンプＳＡ
では上記のようなラッチ動作を行う回路を用意する必要
はない。
【０１０８】図２０には、上記図１９の実施例における
２個分のメモリセルの一実施例の構成図が示されてい
る。同図（Ａ）は、２層目と３層目のメタル層Ｍ２とＭ
３及びスルーホールＴＨ２のパターン図が示され、
（Ｂ）は、１層目のメタル層Ｍ１、第１層目ポリシリコ
ン層ＦＧ、スルーホールＴＨ１、及びコンタクトホール
ＣＮＴのパターン図が示されている。同図の（Ａ）と
（Ｂ）は、実際には重合わされて構成されるが、図面が
複雑になるので上記のように（Ａ）（Ｂ）の２つに分け
て示されている。
２個分のメモリセルの一実施例の構成図が示されてい
る。同図（Ａ）は、２層目と３層目のメタル層Ｍ２とＭ
３及びスルーホールＴＨ２のパターン図が示され、
（Ｂ）は、１層目のメタル層Ｍ１、第１層目ポリシリコ
ン層ＦＧ、スルーホールＴＨ１、及びコンタクトホール
ＣＮＴのパターン図が示されている。同図の（Ａ）と
（Ｂ）は、実際には重合わされて構成されるが、図面が
複雑になるので上記のように（Ａ）（Ｂ）の２つに分け
て示されている。
【０１０９】ヒューズは、レーザー光線等の照射による
切断を可能にするために最上層のメタル層（アルミニュ
ウム等）により形成される。ヒューズの両端は、スルー
ホールＴＨ２により２層目のメタル層Ｍ２に導かれ、上
部ではデータ線ＤＬに接続される。つまり、２層目のメ
タル層Ｍ２は１層目のメタル層Ｍ１を介して１層目のポ
リシリコンＦＧからなる縦方向に延びるようにされたデ
ータ線ＤＬに接続される。ワード線は１層目のメタル層
Ｍ１により構成され、横方向に延びるように形成され
る。このメタル層Ｍ１は、ＭＯＳＦＥＴのゲート電極を
構成する１層目のポリシリコン層ＦＧに接続される。
切断を可能にするために最上層のメタル層（アルミニュ
ウム等）により形成される。ヒューズの両端は、スルー
ホールＴＨ２により２層目のメタル層Ｍ２に導かれ、上
部ではデータ線ＤＬに接続される。つまり、２層目のメ
タル層Ｍ２は１層目のメタル層Ｍ１を介して１層目のポ
リシリコンＦＧからなる縦方向に延びるようにされたデ
ータ線ＤＬに接続される。ワード線は１層目のメタル層
Ｍ１により構成され、横方向に延びるように形成され
る。このメタル層Ｍ１は、ＭＯＳＦＥＴのゲート電極を
構成する１層目のポリシリコン層ＦＧに接続される。
【０１１０】上記ヒューズを構成する３層目のメタル層
Ｍ３は、下部で上記同様に２層目のメタル層Ｍ２に接続
され、更に１層目のメタル層を介してドレインの拡散層
に接続される。ソース拡散層は、上記２つのＭＯＳＦＥ
Ｔ対して共通化されており、接地電位ＧＮＤが与えられ
る。
Ｍ３は、下部で上記同様に２層目のメタル層Ｍ２に接続
され、更に１層目のメタル層を介してドレインの拡散層
に接続される。ソース拡散層は、上記２つのＭＯＳＦＥ
Ｔ対して共通化されており、接地電位ＧＮＤが与えられ
る。
【０１１１】図２１には、この発明に係るＤＲＡＭの一
実施例の概略レイアウト図が示されている。この実施例
では、特に制限されないが、適応リフレッシュコントロ
ーラに設けられるＰＲＯＭは、上記のようなヒューズを
用いて構成される。このＰＲＯＭは、ワード線を長く形
成してデータ線に接続されるメモリセルの数を数個程度
と少なくして、ワード線方向に細長いレイアウト構成と
する。これによりメモリチップの長手方向の一端に設け
られる。これにより、メモリチップのサイズを長手方向
に約０．１３５１ｍｍ程度大きくするだけで済む。
実施例の概略レイアウト図が示されている。この実施例
では、特に制限されないが、適応リフレッシュコントロ
ーラに設けられるＰＲＯＭは、上記のようなヒューズを
用いて構成される。このＰＲＯＭは、ワード線を長く形
成してデータ線に接続されるメモリセルの数を数個程度
と少なくして、ワード線方向に細長いレイアウト構成と
する。これによりメモリチップの長手方向の一端に設け
られる。これにより、メモリチップのサイズを長手方向
に約０．１３５１ｍｍ程度大きくするだけで済む。
【０１１２】この実施例では、リフレッシュアドレス信
号Ａ０〜Ａ１１がメモリチップの中央部分のエリアを長
手方向に適応リフレッシュコントローラが形成された端
部に向かうような配線により供給され、かかるコントロ
ーラから出力されるリフレッシュ禁止信号inhibit-0 〜
inhibit-3 が大きく４つに分けられたメモリマットに供
給される。
号Ａ０〜Ａ１１がメモリチップの中央部分のエリアを長
手方向に適応リフレッシュコントローラが形成された端
部に向かうような配線により供給され、かかるコントロ
ーラから出力されるリフレッシュ禁止信号inhibit-0 〜
inhibit-3 が大きく４つに分けられたメモリマットに供
給される。
【０１１３】図２２には、この発明に係る適応リフレッ
シュコントローラのＰＲＯＭに用いられるメモリセルの
他の実施例の回路図が示されている。この実施例では、
ダイナミック型メモリセルが利用される。ただし、ダイ
ナミック型メモリセルの情報記憶用キャパシタに対して
耐圧以上の電圧を選択的に印加してかかるキャパシタを
破壊して、その極板間を導通させることにより記憶動作
を行われる。
シュコントローラのＰＲＯＭに用いられるメモリセルの
他の実施例の回路図が示されている。この実施例では、
ダイナミック型メモリセルが利用される。ただし、ダイ
ナミック型メモリセルの情報記憶用キャパシタに対して
耐圧以上の電圧を選択的に印加してかかるキャパシタを
破壊して、その極板間を導通させることにより記憶動作
を行われる。
【０１１４】このため、メモリセルのプレート電極側に
は、ダイナミック型ＲＡＭのメモリセルと異なり、電圧
が変化させられるようされる。つまり、書き込み動作の
ときには、電源電圧又は電源電圧より若干高い電圧にさ
れる。上記のように破壊を生じさせるメモリセルに対し
ては、データ線を通して回路の接地電圧を印加すること
により、両電極間に比較的高い電圧を供給して絶縁破壊
を生じさせるようにする。これにたいして、書き込みを
行わないメモリセルに対しては電源電圧に対応したハイ
レベルを供給して高い電圧が印加されないようにする。
は、ダイナミック型ＲＡＭのメモリセルと異なり、電圧
が変化させられるようされる。つまり、書き込み動作の
ときには、電源電圧又は電源電圧より若干高い電圧にさ
れる。上記のように破壊を生じさせるメモリセルに対し
ては、データ線を通して回路の接地電圧を印加すること
により、両電極間に比較的高い電圧を供給して絶縁破壊
を生じさせるようにする。これにたいして、書き込みを
行わないメモリセルに対しては電源電圧に対応したハイ
レベルを供給して高い電圧が印加されないようにする。
【０１１５】ＤＲＡＭと同じセンスアンプを用いて読み
出し動作を行う場合、プレート電圧中間電圧に対して少
し高い電圧に設定される。上記絶縁破壊されたキャパシ
タを持つメモリセルでは中間電圧に対して高い電圧が出
力され、絶縁破壊されないキャパシタではロウレベルの
出力信号が出力される。つまり、ダイナミック型メモリ
セルではリフレッシュ動作を行わないと放電してしまい
う自然にロウレベルの保持状態にされるからである。
出し動作を行う場合、プレート電圧中間電圧に対して少
し高い電圧に設定される。上記絶縁破壊されたキャパシ
タを持つメモリセルでは中間電圧に対して高い電圧が出
力され、絶縁破壊されないキャパシタではロウレベルの
出力信号が出力される。つまり、ダイナミック型メモリ
セルではリフレッシュ動作を行わないと放電してしまい
う自然にロウレベルの保持状態にされるからである。
【０１１６】図２３には、この発明に係るメモリモジュ
ールの一実施例のブロック図が示されている。この実施
例のメモリモジュールは、複数のＤＲＡＭチップとコン
トローラチップが同じ実装基板に搭載されて構成され
る。ＤＲＡＭチップは、それぞれが公知のリフレッシュ
制御回路を持つようにされる。通常のメモリアクセスの
ときには、通常のリフレッシュ制御動作、ＣＢＲ（ＣＡ
ＳビフォワーＲＡＳリフレッシュ）等によりリフレッシ
ュ動作が行われる。
ールの一実施例のブロック図が示されている。この実施
例のメモリモジュールは、複数のＤＲＡＭチップとコン
トローラチップが同じ実装基板に搭載されて構成され
る。ＤＲＡＭチップは、それぞれが公知のリフレッシュ
制御回路を持つようにされる。通常のメモリアクセスの
ときには、通常のリフレッシュ制御動作、ＣＢＲ（ＣＡ
ＳビフォワーＲＡＳリフレッシュ）等によりリフレッシ
ュ動作が行われる。
【０１１７】コントローラチップには、前記と同様なタ
イマ回路、アドレスカウンタ及びＰＲＯＭからなる適応
リフレッシュコントローラが設けられる。ＰＲＯＭに
は、各リフレッシュアドレスに対応したＤＲＡＭの情報
保持時間に対応した短周期か長周期かのリフレッシュ時
間設定情報が記憶される。ＣＢＲリフレッシュでは内蔵
のリフレッシュアドレスカウンタによりリフレッシュ動
作が行われるものであり、外部からはどのワード線が選
択されるかが不明である。そのため、メモリモジュール
におていは、ＲＡＳオンリーリフレッシュが利用され
る。つまり、上記コントローラチップからＲＡＳオンリ
ーリフレッシュ動作に必要なＲＡＳ信号とアドレス信号
が入力される。
イマ回路、アドレスカウンタ及びＰＲＯＭからなる適応
リフレッシュコントローラが設けられる。ＰＲＯＭに
は、各リフレッシュアドレスに対応したＤＲＡＭの情報
保持時間に対応した短周期か長周期かのリフレッシュ時
間設定情報が記憶される。ＣＢＲリフレッシュでは内蔵
のリフレッシュアドレスカウンタによりリフレッシュ動
作が行われるものであり、外部からはどのワード線が選
択されるかが不明である。そのため、メモリモジュール
におていは、ＲＡＳオンリーリフレッシュが利用され
る。つまり、上記コントローラチップからＲＡＳオンリ
ーリフレッシュ動作に必要なＲＡＳ信号とアドレス信号
が入力される。
【０１１８】例えば、リフレッシュ時間設定情報が前記
のように短周期と長周期の２種類にされているときに
は、特定のリフレッシュアドレスＡ０〜Ａ１１に対して
ＰＲＯＭからのリフレッシュ時間設定情報が短周期とさ
れたものではタイマ回路により形成されたクロック信号
ＣＬＫに同期してＲＡＳ信号がＤＲＡＭに入力されるの
で上記特定リフレッシュアドレス信号Ａ０〜Ａ１１に対
してリフレッシュ動作が行われる。特定のリフレッシュ
アドレスＡ０〜Ａ１１に対してＰＲＯＭからのリフレッ
シュ時間設定情報が長周期とされたものは原則としてＲ
ＡＳ信号の発生が禁止されるから、リフレッシュ動作が
原則として行われない。ただし、前記同様にアドレスカ
ウンタのキリャー信号ＣＡＲＲＹを分周回路により１／
ｍ１に分周して、上記ＰＲＯＭからの信号を論理回路Ｌ
ＯＧにより無効にさせる。
のように短周期と長周期の２種類にされているときに
は、特定のリフレッシュアドレスＡ０〜Ａ１１に対して
ＰＲＯＭからのリフレッシュ時間設定情報が短周期とさ
れたものではタイマ回路により形成されたクロック信号
ＣＬＫに同期してＲＡＳ信号がＤＲＡＭに入力されるの
で上記特定リフレッシュアドレス信号Ａ０〜Ａ１１に対
してリフレッシュ動作が行われる。特定のリフレッシュ
アドレスＡ０〜Ａ１１に対してＰＲＯＭからのリフレッ
シュ時間設定情報が長周期とされたものは原則としてＲ
ＡＳ信号の発生が禁止されるから、リフレッシュ動作が
原則として行われない。ただし、前記同様にアドレスカ
ウンタのキリャー信号ＣＡＲＲＹを分周回路により１／
ｍ１に分周して、上記ＰＲＯＭからの信号を論理回路Ｌ
ＯＧにより無効にさせる。
【０１１９】上記長周期に対応されたリフレッシュ時間
設定情報は、実質的にリフレッシュ動作を禁止する信号
としてされる。したがって、上記分周回路の分周パルス
によりｍ回に１回の割合でそれを無効にさせることによ
り、リフレッシュ動作が実施される。このようにして、
長周期のリフレッシュ動作は、短周期に対して分周回路
の分周比１／ｍに対応されたｍ倍の長い周期とされる。
設定情報は、実質的にリフレッシュ動作を禁止する信号
としてされる。したがって、上記分周回路の分周パルス
によりｍ回に１回の割合でそれを無効にさせることによ
り、リフレッシュ動作が実施される。このようにして、
長周期のリフレッシュ動作は、短周期に対して分周回路
の分周比１／ｍに対応されたｍ倍の長い周期とされる。
【０１２０】図２４には、この発明に係るリフレッシュ
方法を説明するためのメモリセルの情報保持時間と累積
度数の関係を説明するための特性図が示されている。Ｄ
ＲＡＭに形成されるメモリセルは、その製造プロセスの
バラツキ等により区々となり、０．１秒以下のものから
１０秒を超える長いものまで広い範囲に連続的に分布
し、しかも全体としては情報保持時間の長いもの多いと
いう傾向にある。従来のリフレッシュ方法では、このよ
うなメモリセルの情報保持時間の分布に対しては何らの
配慮もなく、単純に最も短い情報保持時間ｔ１を基準に
してリフレッシュ周期が決定される。累積度数からみる
と、全体に対して極く少数のメモリセルの情報保持時間
によりリフレッシュ周期が決定されるために、メモリセ
ルの持つ情報保持時間をいかに無駄にしているかが判
り、それは消費電流を増大させることにつながるもので
ある。
方法を説明するためのメモリセルの情報保持時間と累積
度数の関係を説明するための特性図が示されている。Ｄ
ＲＡＭに形成されるメモリセルは、その製造プロセスの
バラツキ等により区々となり、０．１秒以下のものから
１０秒を超える長いものまで広い範囲に連続的に分布
し、しかも全体としては情報保持時間の長いもの多いと
いう傾向にある。従来のリフレッシュ方法では、このよ
うなメモリセルの情報保持時間の分布に対しては何らの
配慮もなく、単純に最も短い情報保持時間ｔ１を基準に
してリフレッシュ周期が決定される。累積度数からみる
と、全体に対して極く少数のメモリセルの情報保持時間
によりリフレッシュ周期が決定されるために、メモリセ
ルの持つ情報保持時間をいかに無駄にしているかが判
り、それは消費電流を増大させることにつながるもので
ある。
【０１２１】この実施例では、最も短い情報保持時間ｔ
１を短周期とし、それに対して整数倍にされた保持時間
ｔ２を選びだし、それ以上の情報保持時間を持つものを
上記長周期ｔ２によりリフレッシュ動作を行わせるよう
にするものである。これにより、メモリセルの全体から
みれば、短周期でリフレッシュ動作が行われるものは、
せいぜい１％以下で残り９９％を長周期ｔ２によりリフ
レッシュ動作させることができるから、大幅な低消費電
力化を図ることができる。
１を短周期とし、それに対して整数倍にされた保持時間
ｔ２を選びだし、それ以上の情報保持時間を持つものを
上記長周期ｔ２によりリフレッシュ動作を行わせるよう
にするものである。これにより、メモリセルの全体から
みれば、短周期でリフレッシュ動作が行われるものは、
せいぜい１％以下で残り９９％を長周期ｔ２によりリフ
レッシュ動作させることができるから、大幅な低消費電
力化を図ることができる。
【０１２２】図２５には、この発明に係る適応リフレッ
シュコントローラを起動させるためのタイミング図が示
されている。この実施例の適応リフレッシュ動作は、通
常のメモリアクセス時の時に行われるリフレッシュ動作
ではなく、ＤＲＡＭがスタンバイ状態にされるときのセ
ルフリフレッシュ動作に利用される。つまり、ＣＢＲの
タイミングでリフレッシュモードに入り、そのときにラ
イトイネーブル／ＷＥをロウレベルにすることにより、
通常のＣＢＲリフレッシュから適応リフレッシュコント
ローラの動作が有効となって、ＰＲＯＭに記憶されたリ
フレッシュ時間設定情報に対応された適応リフレッシュ
動作（スーパーローパワーモード）が実施される。この
スーパーローパワーモードでは、基板バックバイアス電
圧発生回路に対してもローパワーモードに切り換えるよ
うにすることにより、スタティック型ＲＡＭと同等のデ
ータ保持動作を実現することが可能となる。
シュコントローラを起動させるためのタイミング図が示
されている。この実施例の適応リフレッシュ動作は、通
常のメモリアクセス時の時に行われるリフレッシュ動作
ではなく、ＤＲＡＭがスタンバイ状態にされるときのセ
ルフリフレッシュ動作に利用される。つまり、ＣＢＲの
タイミングでリフレッシュモードに入り、そのときにラ
イトイネーブル／ＷＥをロウレベルにすることにより、
通常のＣＢＲリフレッシュから適応リフレッシュコント
ローラの動作が有効となって、ＰＲＯＭに記憶されたリ
フレッシュ時間設定情報に対応された適応リフレッシュ
動作（スーパーローパワーモード）が実施される。この
スーパーローパワーモードでは、基板バックバイアス電
圧発生回路に対してもローパワーモードに切り換えるよ
うにすることにより、スタティック型ＲＡＭと同等のデ
ータ保持動作を実現することが可能となる。
【０１２３】シンクロナスＤＲＡＭのようにコマンドを
持つものでは、特定のコマンドの設定により上記適応リ
フレッシュコントローラの動作を有効にするものであっ
てもよい。このように、適応リフレッシュコントローラ
によるリフレッシュ動作を起動させる方法は、特定の外
部制御端子端子を設けるもの等種々の実施形態を採るこ
とができる。また、メモリモジュールに搭載されるリフ
レッシュコントローラでは、レジスタを設けてそこに適
応リフレッシュ動作を指示するフラグを書き込むように
してリフレッシュ動作を起動させる等種々の実施形態を
採ることができる。
持つものでは、特定のコマンドの設定により上記適応リ
フレッシュコントローラの動作を有効にするものであっ
てもよい。このように、適応リフレッシュコントローラ
によるリフレッシュ動作を起動させる方法は、特定の外
部制御端子端子を設けるもの等種々の実施形態を採るこ
とができる。また、メモリモジュールに搭載されるリフ
レッシュコントローラでは、レジスタを設けてそこに適
応リフレッシュ動作を指示するフラグを書き込むように
してリフレッシュ動作を起動させる等種々の実施形態を
採ることができる。
【０１２４】図２６には、この発明を説明するためのメ
モリセルの情報保持時間と累積度数の関係を説明するた
めの特性図が示されている。前記のようにＤＲＡＭに形
成されるメモリセルは、製造プロセスのバラツキ等によ
り区々となり、しかも各ＤＲＡＭ＃１〜＃３毎に分布が
異なる。このため、ＤＲＡＭ＃１に対応した時間ｔ１と
ｔ２のように固定したのでは、ＤＲＡＭ＃２やＤＲＡＭ
＃３では保持データが破壊されてしまうメモリセルが生
じる。したがって、タイマ回路はそれぞれのＤＲＡＭ＃
１〜＃３における最も短い情報保持時間に対応したクロ
ック信号ＣＬＫを発生させるようにプログラマブルにさ
れる。このようなタイマ回路の発振周波数をプログラマ
ブルにする方法は、前記のようなヒューズを用いて発振
回路の時定数をトリミングするもの等により実施され
る。それぞれのＤＲＡＭ＃１〜＃３の保持時間の分布に
応じて、長周期に対応された時間ｔ２も任意に設定でき
るようにされる。この時間ｔ２の設定は、分周回路を可
変分周回路とすればよい。
モリセルの情報保持時間と累積度数の関係を説明するた
めの特性図が示されている。前記のようにＤＲＡＭに形
成されるメモリセルは、製造プロセスのバラツキ等によ
り区々となり、しかも各ＤＲＡＭ＃１〜＃３毎に分布が
異なる。このため、ＤＲＡＭ＃１に対応した時間ｔ１と
ｔ２のように固定したのでは、ＤＲＡＭ＃２やＤＲＡＭ
＃３では保持データが破壊されてしまうメモリセルが生
じる。したがって、タイマ回路はそれぞれのＤＲＡＭ＃
１〜＃３における最も短い情報保持時間に対応したクロ
ック信号ＣＬＫを発生させるようにプログラマブルにさ
れる。このようなタイマ回路の発振周波数をプログラマ
ブルにする方法は、前記のようなヒューズを用いて発振
回路の時定数をトリミングするもの等により実施され
る。それぞれのＤＲＡＭ＃１〜＃３の保持時間の分布に
応じて、長周期に対応された時間ｔ２も任意に設定でき
るようにされる。この時間ｔ２の設定は、分周回路を可
変分周回路とすればよい。
【０１２５】図２６には、この発明に係る適応リフレッ
シュ方法を説明するための長周期と平均リフレッシュ周
期との関係を説明するための特性図が示されている。上
記長周期の時間ｔ２は、最適値が存在する。つまり、こ
の時間ｔ２を長くすれば、単位時間当たりの長周期での
リフレッシュ回数が少なってそこでの消費電流は減少す
るが、反面では短周期でのリフレッシュ動作が行われる
ワード線の数が増大して消費電流が増加してしまう。
シュ方法を説明するための長周期と平均リフレッシュ周
期との関係を説明するための特性図が示されている。上
記長周期の時間ｔ２は、最適値が存在する。つまり、こ
の時間ｔ２を長くすれば、単位時間当たりの長周期での
リフレッシュ回数が少なってそこでの消費電流は減少す
るが、反面では短周期でのリフレッシュ動作が行われる
ワード線の数が増大して消費電流が増加してしまう。
【０１２６】上記短周期ｔ１によるリフレッシュ及び長
周期ｔ２によるリフレッシュとによる平均リフレッシュ
周期ｔＲは、次式（１）により求められる。 １／ｔＲ＝（１−Ｐｍ（ｔ２））／ｔ１＋Ｐｍ（ｔ２）／ｔ２ ・・・（１） ここで、Ｐｍ（ｔ２）は、長周期ｔ２でリフレッシュを
行うワード線の割合であり、次式（２）で与えられる。 Ｐｍ（ｔ２）＝（１−Ｐcell（ｔ２））m ・・・（２） ｍは１ワード線当たりのメモリセルの数であり、Ｐcell
（ｔ２）は、メモリセルのリフレッシュ時間がｔ２以下
である確率を示す。
周期ｔ２によるリフレッシュとによる平均リフレッシュ
周期ｔＲは、次式（１）により求められる。 １／ｔＲ＝（１−Ｐｍ（ｔ２））／ｔ１＋Ｐｍ（ｔ２）／ｔ２ ・・・（１） ここで、Ｐｍ（ｔ２）は、長周期ｔ２でリフレッシュを
行うワード線の割合であり、次式（２）で与えられる。 Ｐｍ（ｔ２）＝（１−Ｐcell（ｔ２））m ・・・（２） ｍは１ワード線当たりのメモリセルの数であり、Ｐcell
（ｔ２）は、メモリセルのリフレッシュ時間がｔ２以下
である確率を示す。
【０１２７】図２７は、この発明に係るリフレッシュ方
法における最適リフレッシュ周期を説明するための特性
図が示されている。同図には、２つのサンプル＃１と＃
２が示され、各サンプルにおいてワード線当たりのメモ
リセルの数が４Ｋと１６Ｋの場合がそれぞれ示されてい
る。短周期ｔ１に対して長周期ｔ２を長くするに従い、
平均リフレッシュ周期が長くされて消費電力となる。し
かし、ある長周期ｔ２を長くしていくと、短周期でリフ
レッシュが行われるメモリセルが増加してしまうので、
逆に平均リフレッシュ周期が短くなる。そこで、上記特
性のピークに対応して長周期ｔ２が設定される。つま
り、式（１）が最小値（ｔＲが最大値）となるようなｔ
２を選ぶようにする。
法における最適リフレッシュ周期を説明するための特性
図が示されている。同図には、２つのサンプル＃１と＃
２が示され、各サンプルにおいてワード線当たりのメモ
リセルの数が４Ｋと１６Ｋの場合がそれぞれ示されてい
る。短周期ｔ１に対して長周期ｔ２を長くするに従い、
平均リフレッシュ周期が長くされて消費電力となる。し
かし、ある長周期ｔ２を長くしていくと、短周期でリフ
レッシュが行われるメモリセルが増加してしまうので、
逆に平均リフレッシュ周期が短くなる。そこで、上記特
性のピークに対応して長周期ｔ２が設定される。つま
り、式（１）が最小値（ｔＲが最大値）となるようなｔ
２を選ぶようにする。
【０１２８】上記のようなメモリセルの情報保持時間の
判定は、例えば５０ｍｓ、１００ｍｓ、４００ｍｓ、８
００ｍｓ、２ｓ、４ｓのような数点でのポーズテストを
行うことにより、それぞれの時間で記憶情報が失われて
いないかの読み出し試験を行う。上記のような数点の試
験結果から最短の情報保持時間ｔ１と全体の情報保持時
間の予測して最適な長周期ｔ２を求めて、タイマ回路の
クロック信号ＣＬＫの周波数と、分周回路の分周比を設
定するとともに、それぞれのリフレッシュアドレスに対
応して短周期か長周期かのリフレッシュ時間設定情報を
ＰＲＯＭに書き込むようにする。
判定は、例えば５０ｍｓ、１００ｍｓ、４００ｍｓ、８
００ｍｓ、２ｓ、４ｓのような数点でのポーズテストを
行うことにより、それぞれの時間で記憶情報が失われて
いないかの読み出し試験を行う。上記のような数点の試
験結果から最短の情報保持時間ｔ１と全体の情報保持時
間の予測して最適な長周期ｔ２を求めて、タイマ回路の
クロック信号ＣＬＫの周波数と、分周回路の分周比を設
定するとともに、それぞれのリフレッシュアドレスに対
応して短周期か長周期かのリフレッシュ時間設定情報を
ＰＲＯＭに書き込むようにする。
【０１２９】リフレッシュアドレス毎に一括して長周期
でリフレッシュするか短周期でリフレッシュするかを指
定するようにすると、必然的に同時にリフレッシュされ
るメモリセルの数が増大してしまう。この結果、１つで
も短周期でリフレッシュする必要があるものが存在した
ときには、他の全てが長周期でのリフレッシュで足りる
にもかかわらず短周期でのリフレッシュをする結果とな
ってしまう。これに対して、本願発明では、リフレッシ
ュアドレスにより選択されるワード線を複数に分割し、
各分割されたワード線に設けられるメモリセルの情報保
持時間に対応して、ワード線毎に短周期か長周期かを設
定できるようにしている。このため、上記の例では上記
リフレッシュアドレスにより選択されるメモリセルのう
ち１つだけ短周期のものが存在した場合、Ｎ本に分割さ
れたワード線のうち、上記短周期のメモリセルが存在す
る１つのワード線のみが短周期でのリフレッシュ動作を
行い、他のＮ−１本のワード線については長周期でのリ
フレッシュ動作を実施するようにできる。これにより、
平均的なリフレッシュ周期が長くでき、低消費電力化を
図ることができる。
でリフレッシュするか短周期でリフレッシュするかを指
定するようにすると、必然的に同時にリフレッシュされ
るメモリセルの数が増大してしまう。この結果、１つで
も短周期でリフレッシュする必要があるものが存在した
ときには、他の全てが長周期でのリフレッシュで足りる
にもかかわらず短周期でのリフレッシュをする結果とな
ってしまう。これに対して、本願発明では、リフレッシ
ュアドレスにより選択されるワード線を複数に分割し、
各分割されたワード線に設けられるメモリセルの情報保
持時間に対応して、ワード線毎に短周期か長周期かを設
定できるようにしている。このため、上記の例では上記
リフレッシュアドレスにより選択されるメモリセルのう
ち１つだけ短周期のものが存在した場合、Ｎ本に分割さ
れたワード線のうち、上記短周期のメモリセルが存在す
る１つのワード線のみが短周期でのリフレッシュ動作を
行い、他のＮ−１本のワード線については長周期でのリ
フレッシュ動作を実施するようにできる。これにより、
平均的なリフレッシュ周期が長くでき、低消費電力化を
図ることができる。
【０１３０】図２８には、ＳＯＩ（Ｓilicon Ｏn Ｉns
ulator) 基板上に形成されたＤＲＡＭ（以下、ＳＯＩ−
ＤＲＡＭという）の情報保持時間（リテンション時間）
と累積度数との関係を説明するための特性図が示されて
いる。同図には、比較のために通常基板（バルク）に形
成されたＤＲＡＭの特性も点線で示されている。
ulator) 基板上に形成されたＤＲＡＭ（以下、ＳＯＩ−
ＤＲＡＭという）の情報保持時間（リテンション時間）
と累積度数との関係を説明するための特性図が示されて
いる。同図には、比較のために通常基板（バルク）に形
成されたＤＲＡＭの特性も点線で示されている。
【０１３１】リテンション時間の平均値は、ＳＯＩ基板
を用いることにより通常の基板（バルク）を用いた場合
に比較して５倍ないし１０倍程度改善される。これは、
ＳＯＩ基板上に形成されたＤＲＡＭメモリセルは、その
構造上情報蓄積ノードに相当する拡散層の底面が埋め込
み酸化膜に接してｐｎ接合を形成していない。このた
め、かかるｐｎ接合の面積に比例するリーク電流が大幅
に低減されることに起因していると考えられるからであ
る。
を用いることにより通常の基板（バルク）を用いた場合
に比較して５倍ないし１０倍程度改善される。これは、
ＳＯＩ基板上に形成されたＤＲＡＭメモリセルは、その
構造上情報蓄積ノードに相当する拡散層の底面が埋め込
み酸化膜に接してｐｎ接合を形成していない。このた
め、かかるｐｎ接合の面積に比例するリーク電流が大幅
に低減されることに起因していると考えられるからであ
る。
【０１３２】これに対して、リテンション時間のワース
ト値は、ＳＯＩ基板を用いてもほとんど改善されない。
そのため、リテンション時間の分布は、同図のように時
間の短い側にテールを引いた形状になる。このテール部
分のリテンション時間を決めている要因は、欠陥に起因
するリーク電流であると考えられる。このような欠陥
は、基板内に一定の密度で分布しており、それが接合の
近傍に存在すると、その接合のリーク電流を異常に増大
させる。ＳＯＩ−ＤＲＡＭでは、上記のように接合面積
が小さいので、そのようなことが起こる頻度は低くなる
るが、リーク電流の大きさ自体は接合面積によらないの
でリテンション時間のワースト値そのものは改善されな
い。
ト値は、ＳＯＩ基板を用いてもほとんど改善されない。
そのため、リテンション時間の分布は、同図のように時
間の短い側にテールを引いた形状になる。このテール部
分のリテンション時間を決めている要因は、欠陥に起因
するリーク電流であると考えられる。このような欠陥
は、基板内に一定の密度で分布しており、それが接合の
近傍に存在すると、その接合のリーク電流を異常に増大
させる。ＳＯＩ−ＤＲＡＭでは、上記のように接合面積
が小さいので、そのようなことが起こる頻度は低くなる
るが、リーク電流の大きさ自体は接合面積によらないの
でリテンション時間のワースト値そのものは改善されな
い。
【０１３３】上記のようにＳＯＩ−ＤＲＡＭにおいて
は、大多数のメモリセルのリテンション時間が改善され
るにもかかわず、従来技術のリフレッシュ方式ではリフ
レッシュ周期を効果的に延長することができない。これ
に対して、本発明のリフレッシュ方式では、分布のテー
ル部分に属するメモリセルとその他の欠陥の無いメモリ
セルとをそれぞれの実力に応じた周期でリフレッシュを
行うことができるので、ＳＯＩ−ＤＲＡＭ本来の特徴で
ある低リーク電流を生かした低消費電力のＤＲＡＭを実
現することができる。
は、大多数のメモリセルのリテンション時間が改善され
るにもかかわず、従来技術のリフレッシュ方式ではリフ
レッシュ周期を効果的に延長することができない。これ
に対して、本発明のリフレッシュ方式では、分布のテー
ル部分に属するメモリセルとその他の欠陥の無いメモリ
セルとをそれぞれの実力に応じた周期でリフレッシュを
行うことができるので、ＳＯＩ−ＤＲＡＭ本来の特徴で
ある低リーク電流を生かした低消費電力のＤＲＡＭを実
現することができる。
【０１３４】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 上記ダイナミック型メモリセルのうち最も短い
情報保持時間よりも短くされたリフレッシュ周期に対応
した周期的なパルスをを計数して複数のワード線に共通
に割り当てられてなるリフレッシュアドレスを生成し、
かかるリフレッシュアドレスカウンタのキャリー信号を
分周回路により分周し、上記リフレッシュアドレスに割
り当てられた複数のワード線毎に上記タイマ回路の出力
パルスに相当した短周期か上記分周出力パルスに相当し
た長周期かのいずれか一方を記憶回路に記憶させて、上
記リフレッシュアドレスにより実施されるメモリセルの
リフレッシュ動作を上記記憶回路の記憶情報に対応して
各ワード線毎に有効／無効にさせ、上記分周回路の出力
パルスによりかかるリフレッシュ時間設定情報を無効に
することにより、メモリセルの情報保持時間に対応させ
られた２以上のリフレッシュ周期によりリフレッシュを
行うことが可能となって大幅な低消費電力化を実現でき
るという効果が得られる。
記の通りである。すなわち、 （１） 上記ダイナミック型メモリセルのうち最も短い
情報保持時間よりも短くされたリフレッシュ周期に対応
した周期的なパルスをを計数して複数のワード線に共通
に割り当てられてなるリフレッシュアドレスを生成し、
かかるリフレッシュアドレスカウンタのキャリー信号を
分周回路により分周し、上記リフレッシュアドレスに割
り当てられた複数のワード線毎に上記タイマ回路の出力
パルスに相当した短周期か上記分周出力パルスに相当し
た長周期かのいずれか一方を記憶回路に記憶させて、上
記リフレッシュアドレスにより実施されるメモリセルの
リフレッシュ動作を上記記憶回路の記憶情報に対応して
各ワード線毎に有効／無効にさせ、上記分周回路の出力
パルスによりかかるリフレッシュ時間設定情報を無効に
することにより、メモリセルの情報保持時間に対応させ
られた２以上のリフレッシュ周期によりリフレッシュを
行うことが可能となって大幅な低消費電力化を実現でき
るという効果が得られる。
【０１３５】（２） 上記リフレッシュアドレスによ
り、複数のアレーブロックにおいてそれぞれ設けられた
アドレス選択回路をマット選択信号により活性化して１
本ずつのワード線を選択するとともに、上記記憶回路に
記憶されるリフレッシュ時間設定情報により上記マット
選択信号を有効／無効にするという簡単な構成により複
数のアレーブロックのワード線毎のメモリセルの情報保
持時間に対応させて適応リフレッシュが可能となって低
消費電力化を実現することができるという効果が得られ
る。
り、複数のアレーブロックにおいてそれぞれ設けられた
アドレス選択回路をマット選択信号により活性化して１
本ずつのワード線を選択するとともに、上記記憶回路に
記憶されるリフレッシュ時間設定情報により上記マット
選択信号を有効／無効にするという簡単な構成により複
数のアレーブロックのワード線毎のメモリセルの情報保
持時間に対応させて適応リフレッシュが可能となって低
消費電力化を実現することができるという効果が得られ
る。
【０１３６】（３） ＳＯＩ−ＤＲＡＭにおいてこの発
明に係る適応リフレッシュコントローラを設けることに
より、分布のテール部分に属するメモリセルとその他の
欠陥の無いメモリセルとをそれぞれの実力に応じた周期
でリフレッシュを行うことができるので、ＳＯＩ−ＤＲ
ＡＭ本来の特徴である低リーク電流を生かした低消費電
力のＤＲＡＭを実現することができるという効果が得ら
れる。
明に係る適応リフレッシュコントローラを設けることに
より、分布のテール部分に属するメモリセルとその他の
欠陥の無いメモリセルとをそれぞれの実力に応じた周期
でリフレッシュを行うことができるので、ＳＯＩ−ＤＲ
ＡＭ本来の特徴である低リーク電流を生かした低消費電
力のＤＲＡＭを実現することができるという効果が得ら
れる。
【０１３７】（４） 上記分周回路を第１の分周出力
と、かかる第１の分周出力を更に分周した第２の分周出
力を形成するものとし、上記リフレッシュ設定情報をか
かる分周出力に対応させた複数段階に分けるようにする
ことによりいっそうの低消費電力化を実現することがで
きるという効果が得られる。
と、かかる第１の分周出力を更に分周した第２の分周出
力を形成するものとし、上記リフレッシュ設定情報をか
かる分周出力に対応させた複数段階に分けるようにする
ことによりいっそうの低消費電力化を実現することがで
きるという効果が得られる。
【０１３８】（５） 上記記憶回路として、ソースとド
レインを構成する拡散層が形成された第１素子形成領域
と、コントロールゲートを構成する拡散層が形成された
第２素子形成領域と、かかる第１と第２の素子形成領域
上の半導体基板上に両領域をまたがるように形成された
フローティングゲートとから単層ゲート構造の不揮発性
メモリセルを用いることより、ＤＲＡＭのプロセスをそ
のまま利用してＰＲＯＭも一体的に形成することができ
るという効果が得られる。
レインを構成する拡散層が形成された第１素子形成領域
と、コントロールゲートを構成する拡散層が形成された
第２素子形成領域と、かかる第１と第２の素子形成領域
上の半導体基板上に両領域をまたがるように形成された
フローティングゲートとから単層ゲート構造の不揮発性
メモリセルを用いることより、ＤＲＡＭのプロセスをそ
のまま利用してＰＲＯＭも一体的に形成することができ
るという効果が得られる。
【０１３９】（６） 上記記憶回路として、最上層の金
属配線層をヒューズと直列形態に接続されたアドレス選
択用ＭＯＳＦＥＴをメモリセルとし、上記ヒューズを高
エネルギー光線で選択的に切断させることにより記憶情
報の書き込みを行わせることにより簡単にＰＲＯＭを形
成することができるという効果が得られる。
属配線層をヒューズと直列形態に接続されたアドレス選
択用ＭＯＳＦＥＴをメモリセルとし、上記ヒューズを高
エネルギー光線で選択的に切断させることにより記憶情
報の書き込みを行わせることにより簡単にＰＲＯＭを形
成することができるという効果が得られる。
【０１４０】（７） 上記記憶回路としては、ダイナミ
ック型メモリセルを用い、かかるメモリセルの情報記憶
キャパシタに高電界を作用させて絶縁破壊を生じさせる
ことにより記憶情報の書き込みを行うようにすることに
より簡単にＰＲＯＭを形成することができるという効果
が得られる。
ック型メモリセルを用い、かかるメモリセルの情報記憶
キャパシタに高電界を作用させて絶縁破壊を生じさせる
ことにより記憶情報の書き込みを行うようにすることに
より簡単にＰＲＯＭを形成することができるという効果
が得られる。
【０１４１】（８） 上記タイマ回路と上記分周回路の
分周比をそれが搭載されたダイナミック型ＲＡＭに形成
されたメモリセルの情報保持時間に対応してプログラマ
ブルに設定可能することにより、製造プロセスバラツキ
に適応した最適リフレッシュが実施できるという効果が
得られる。
分周比をそれが搭載されたダイナミック型ＲＡＭに形成
されたメモリセルの情報保持時間に対応してプログラマ
ブルに設定可能することにより、製造プロセスバラツキ
に適応した最適リフレッシュが実施できるという効果が
得られる。
【０１４２】（９） 記憶回路に記憶されるリフレッシ
ュ時間設定情報を、メモリセルの未書き込み状態が短時
間で実施されるリフレッシュ動作を有効にする記憶情報
とされ、書き込み状態が短時間で実施されるリフレッシ
ュ動作を無効にする記憶情報とすることにより、書き込
み情報の不足ないし揮発化に対する誤りに対してもメモ
リ保持データが破壊されてしまうという動作が防止でき
るから高信頼性にできるという効果が得られる。
ュ時間設定情報を、メモリセルの未書き込み状態が短時
間で実施されるリフレッシュ動作を有効にする記憶情報
とされ、書き込み状態が短時間で実施されるリフレッシ
ュ動作を無効にする記憶情報とすることにより、書き込
み情報の不足ないし揮発化に対する誤りに対してもメモ
リ保持データが破壊されてしまうという動作が防止でき
るから高信頼性にできるという効果が得られる。
【０１４３】（１０） ダイナミック型メモリセルがマ
トリックス配置されてなるメモリアレイと、かかるダイ
ナミック型メモリセルの選択動作を行うアドレス選択回
路と、外部端子から供給された制御信号又はタイミング
信号を受けて動作モードの判定とそれに対応したタイミ
ング信号を形成する制御回路とを備えてなる複数のダイ
ナミック型ＲＡＭと、これら複数のダイナミック型ＲＡ
Ｍに形成されたダイナミック型メモリセルのうち最も短
い情報保持時間よりも短くされたリフレッシュ周期に対
応した周期的なパルスを発生させるタイマ回路と、かか
るタイマ回路の出力パルスを計数してリフレッシュアド
レスを生成するリフレッシュアドレスカウンタと、かか
るリフレッシュアドレスカウンタのキャリー信号を分周
する分周回路と、上記リフレッシュアドレスにより読み
出し動作が行われ、複数のダイナミック型ＲＡＭにおい
て上記リフレッシュアドレスにより選択されるワード線
に接続されるダイナミック型メモリセルの最も短い情報
保持時間に対応され、上記タイマ回路の出力パルス又は
分周回路の分周出力に対応されたリフレッシュ時間設定
情報が記憶された記憶回路と、上記リフレッシュアドレ
スにより各ダイナミック型ＲＡＭに対してＲＡＳオンリ
ーリフレッシュ動作により実施されるリフレッシュ動作
を上記記憶回路に記憶されたリフレッシュ時間設定情報
に対応して有効／無効にさせ、上記分周回路の出力によ
りかかるリフレッシュ時間設定情報を無効にしてなる適
応リフレッシュコントローラとを共通の実装基板に搭載
してメモリモジュールを構成することにより、メモリモ
ジュールでのリフレッシュ動作の大幅な低消費電力化を
図ることができるという効果が得られる。
トリックス配置されてなるメモリアレイと、かかるダイ
ナミック型メモリセルの選択動作を行うアドレス選択回
路と、外部端子から供給された制御信号又はタイミング
信号を受けて動作モードの判定とそれに対応したタイミ
ング信号を形成する制御回路とを備えてなる複数のダイ
ナミック型ＲＡＭと、これら複数のダイナミック型ＲＡ
Ｍに形成されたダイナミック型メモリセルのうち最も短
い情報保持時間よりも短くされたリフレッシュ周期に対
応した周期的なパルスを発生させるタイマ回路と、かか
るタイマ回路の出力パルスを計数してリフレッシュアド
レスを生成するリフレッシュアドレスカウンタと、かか
るリフレッシュアドレスカウンタのキャリー信号を分周
する分周回路と、上記リフレッシュアドレスにより読み
出し動作が行われ、複数のダイナミック型ＲＡＭにおい
て上記リフレッシュアドレスにより選択されるワード線
に接続されるダイナミック型メモリセルの最も短い情報
保持時間に対応され、上記タイマ回路の出力パルス又は
分周回路の分周出力に対応されたリフレッシュ時間設定
情報が記憶された記憶回路と、上記リフレッシュアドレ
スにより各ダイナミック型ＲＡＭに対してＲＡＳオンリ
ーリフレッシュ動作により実施されるリフレッシュ動作
を上記記憶回路に記憶されたリフレッシュ時間設定情報
に対応して有効／無効にさせ、上記分周回路の出力によ
りかかるリフレッシュ時間設定情報を無効にしてなる適
応リフレッシュコントローラとを共通の実装基板に搭載
してメモリモジュールを構成することにより、メモリモ
ジュールでのリフレッシュ動作の大幅な低消費電力化を
図ることができるという効果が得られる。
【０１４４】（１１） 上記タイマ回路と上記分周回路
の分周比を上記ダイナミック型ＲＡＭに形成されたメモ
リセルの情報保持時間に対応してそれぞれがプログラマ
ブルに設定可能にされることにより搭載されるダイナミ
ック型ＲＡＭの選別を不要にできるとともに最適リフレ
ッシュの設定が可能になるという効果が得られる。
の分周比を上記ダイナミック型ＲＡＭに形成されたメモ
リセルの情報保持時間に対応してそれぞれがプログラマ
ブルに設定可能にされることにより搭載されるダイナミ
ック型ＲＡＭの選別を不要にできるとともに最適リフレ
ッシュの設定が可能になるという効果が得られる。
【０１４５】（１２） 上記ダイナミック型メモリセル
のうち最も短い情報保持時間よりも短くされたリフレッ
シュ周期に対応した第１のパルスと、かかる第１のパル
スを計数してリフレッシュアドレスと、その１廻りのリ
フレッシュ動作毎に発生されるキャリー信号を分周して
なる第２のパルスを形成し、かかるリフレッシュアドレ
スに対応された複数のワード線毎のそれぞれに対応さ
れ、上記第１のパルス又は第２のパルスに対応されたリ
フレッシュ時間設定情報を記憶回路に記憶し、上記リフ
レッシュアドレスにより実施されるリフレッシュ動作を
上記記憶回路から読み出されたリフレッシュ時間設定情
報に対応して有効／無効にさせ、上記第２のパルスによ
り記憶回路から読み出されたリフレッシュ時間設定情報
を無効にすることにより、ＤＲＡＭに形成されたダイナ
ミック型メモリセルの情報保持時間に適合したリフレッ
シュ動作を実施することができるという効果が得られ
る。
のうち最も短い情報保持時間よりも短くされたリフレッ
シュ周期に対応した第１のパルスと、かかる第１のパル
スを計数してリフレッシュアドレスと、その１廻りのリ
フレッシュ動作毎に発生されるキャリー信号を分周して
なる第２のパルスを形成し、かかるリフレッシュアドレ
スに対応された複数のワード線毎のそれぞれに対応さ
れ、上記第１のパルス又は第２のパルスに対応されたリ
フレッシュ時間設定情報を記憶回路に記憶し、上記リフ
レッシュアドレスにより実施されるリフレッシュ動作を
上記記憶回路から読み出されたリフレッシュ時間設定情
報に対応して有効／無効にさせ、上記第２のパルスによ
り記憶回路から読み出されたリフレッシュ時間設定情報
を無効にすることにより、ＤＲＡＭに形成されたダイナ
ミック型メモリセルの情報保持時間に適合したリフレッ
シュ動作を実施することができるという効果が得られ
る。
【０１４６】（１３） 上記第１のパルスと第２のパル
スの周期は、それによりリフレッシュ動作が行われるダ
イナミック型メモリセルの情報保持時間に対応してプロ
グラマブルに設定することによりＤＲＡＭの製造バラツ
キに適合したリフレッシュ動作を実施することができる
という効果が得られる。
スの周期は、それによりリフレッシュ動作が行われるダ
イナミック型メモリセルの情報保持時間に対応してプロ
グラマブルに設定することによりＤＲＡＭの製造バラツ
キに適合したリフレッシュ動作を実施することができる
という効果が得られる。
【０１４７】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図９
及び図１０の実施例において、ＸＤＥＣ、ＡＲＹＣＴＲ
Ｌ、Ｉ／Ｏが設けられるエリア中心にして２つのアレー
ブロックに分けて、言い換えるならば、ＹアドレスＹ１
１と／Ｙ１１に対応してアレーブロックを更に２分割
し、全体として８個のアレーブロックに分けて、１つの
リフレッシュアドレスにより８本のワード線を割り当て
るようにしてもよい。この場合には、それぞれのリフレ
ッシュ設定時間情報に対応してリフレッシュ動作の有効
／無効を簡単に制御できるようにするため、図１のマッ
ト選択回路においては、８個のアレーブロックに対応し
たマッツト選択信号を形成するようにしておくことが便
利である。このように、１つのリフレッシュアドレスに
より指定されるワード線の数、言い換えるならば、アレ
ーブロックの数はメモリアレイのレイアウト方式に応じ
て種々の実施形態を採ることができる。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図９
及び図１０の実施例において、ＸＤＥＣ、ＡＲＹＣＴＲ
Ｌ、Ｉ／Ｏが設けられるエリア中心にして２つのアレー
ブロックに分けて、言い換えるならば、ＹアドレスＹ１
１と／Ｙ１１に対応してアレーブロックを更に２分割
し、全体として８個のアレーブロックに分けて、１つの
リフレッシュアドレスにより８本のワード線を割り当て
るようにしてもよい。この場合には、それぞれのリフレ
ッシュ設定時間情報に対応してリフレッシュ動作の有効
／無効を簡単に制御できるようにするため、図１のマッ
ト選択回路においては、８個のアレーブロックに対応し
たマッツト選択信号を形成するようにしておくことが便
利である。このように、１つのリフレッシュアドレスに
より指定されるワード線の数、言い換えるならば、アレ
ーブロックの数はメモリアレイのレイアウト方式に応じ
て種々の実施形態を採ることができる。
【０１４８】リフレッシュ時間設定情報が記憶されるＰ
ＲＯＭは、強誘電体キャパシタとアドレス選択用ＭＯＳ
ＦＥＴとからなる不揮発性のメモリセルを用いるもの、
あるいはポリシリコン層からなるヒューズを電気的に切
断させるもの等種々の実施形態を採ることができる。
ＲＯＭは、強誘電体キャパシタとアドレス選択用ＭＯＳ
ＦＥＴとからなる不揮発性のメモリセルを用いるもの、
あるいはポリシリコン層からなるヒューズを電気的に切
断させるもの等種々の実施形態を採ることができる。
【０１４９】ＤＲＡＭ本体の構成、特にメモリアレイの
マット分割方法やその選択方法は種々の実施形態を採る
ことができる。回路の簡素化のために上記メモリアレイ
が複数のメモリマットに分割され、各メモリマットにお
いて同時にリフレッシュ動作のためのワード線が同時に
選択されるものにおいても、リフレッシュアドレス単位
でのリフレッシュ時間設定情報を決めるようにしてもよ
い。この場合には、複数のメモリマットの中で最も短い
情報保持時間を持つメモリセルにより、上記リフレッシ
ュ時間が合わせられる。
マット分割方法やその選択方法は種々の実施形態を採る
ことができる。回路の簡素化のために上記メモリアレイ
が複数のメモリマットに分割され、各メモリマットにお
いて同時にリフレッシュ動作のためのワード線が同時に
選択されるものにおいても、リフレッシュアドレス単位
でのリフレッシュ時間設定情報を決めるようにしてもよ
い。この場合には、複数のメモリマットの中で最も短い
情報保持時間を持つメモリセルにより、上記リフレッシ
ュ時間が合わせられる。
【０１５０】ＤＲＡＭは、制御信号ＲＡＳやＣＡＳ及び
ＷＥにより動作が制御されるもの他、クロック信号に同
期して動作させられるシンクロナスＤＲＡＭや、ランダ
ム入出力回路とシリアル入出力回路とを備えた２ポート
メモリ等その入出力インターフェイスは種々の実施形態
をとることができるものである。
ＷＥにより動作が制御されるもの他、クロック信号に同
期して動作させられるシンクロナスＤＲＡＭや、ランダ
ム入出力回路とシリアル入出力回路とを備えた２ポート
メモリ等その入出力インターフェイスは種々の実施形態
をとることができるものである。
【０１５１】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、上記ダイナミック型メモリ
セルのうち最も短い情報保持時間よりも短くされたリフ
レッシュ周期に対応した周期的なパルスをを計数して複
数のワード線に共通に割り当てられてなるリフレッシュ
アドレスを生成し、かかるリフレッシュアドレスカウン
タのキャリー信号を分周回路により分周し、上記リフレ
ッシュアドレスに割り当てられた複数のワード線毎に上
記タイマ回路の出力パルスに相当した短周期か上記分周
出力パルスに相当した長周期かのいずれか一方を記憶回
路に記憶させて、上記リフレッシュアドレスにより実施
されるメモリセルのリフレッシュ動作を上記記憶回路の
記憶情報に対応して各ワード線毎に有効／無効にさせ、
上記分周回路の出力パルスによりかかるリフレッシュ時
間設定情報を無効にすることにより、メモリセルの情報
保持時間に対応させられた２以上のリフレッシュ周期に
よりリフレッシュを行うことが可能となって大幅な低消
費電力化を実現できる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、上記ダイナミック型メモリ
セルのうち最も短い情報保持時間よりも短くされたリフ
レッシュ周期に対応した周期的なパルスをを計数して複
数のワード線に共通に割り当てられてなるリフレッシュ
アドレスを生成し、かかるリフレッシュアドレスカウン
タのキャリー信号を分周回路により分周し、上記リフレ
ッシュアドレスに割り当てられた複数のワード線毎に上
記タイマ回路の出力パルスに相当した短周期か上記分周
出力パルスに相当した長周期かのいずれか一方を記憶回
路に記憶させて、上記リフレッシュアドレスにより実施
されるメモリセルのリフレッシュ動作を上記記憶回路の
記憶情報に対応して各ワード線毎に有効／無効にさせ、
上記分周回路の出力パルスによりかかるリフレッシュ時
間設定情報を無効にすることにより、メモリセルの情報
保持時間に対応させられた２以上のリフレッシュ周期に
よりリフレッシュを行うことが可能となって大幅な低消
費電力化を実現できる。
【０１５２】上記リフレッシュアドレスにより、複数の
アレーブロックにおいてそれぞれ設けられたアドレス選
択回路をマット選択信号により活性化して１本ずつのワ
ード線を選択するとともに、上記記憶回路に記憶される
リフレッシュ時間設定情報により上記マット選択信号を
有効／無効にするという簡単な構成により複数のアレー
ブロックのワード線毎のメモリセルの情報保持時間に対
応させて適応リフレッシュが可能となって低消費電力化
を実現することができる。
アレーブロックにおいてそれぞれ設けられたアドレス選
択回路をマット選択信号により活性化して１本ずつのワ
ード線を選択するとともに、上記記憶回路に記憶される
リフレッシュ時間設定情報により上記マット選択信号を
有効／無効にするという簡単な構成により複数のアレー
ブロックのワード線毎のメモリセルの情報保持時間に対
応させて適応リフレッシュが可能となって低消費電力化
を実現することができる。
【０１５３】ＳＯＩ−ＤＲＡＭにおいてこの発明に係る
適応リフレッシュコントローラを設けることにより、分
布のテール部分に属するメモリセルとその他の欠陥の無
いメモリセルとをそれぞれの実力に応じた周期でリフレ
ッシュを行うことができるので、ＳＯＩ−ＤＲＡＭ本来
の特徴である低リーク電流を生かした低消費電力のＤＲ
ＡＭを実現することができる。
適応リフレッシュコントローラを設けることにより、分
布のテール部分に属するメモリセルとその他の欠陥の無
いメモリセルとをそれぞれの実力に応じた周期でリフレ
ッシュを行うことができるので、ＳＯＩ−ＤＲＡＭ本来
の特徴である低リーク電流を生かした低消費電力のＤＲ
ＡＭを実現することができる。
【０１５４】上記分周回路を第１の分周出力と、かかる
第１の分周出力を更に分周した第２の分周出力を形成す
るものとし、上記リフレッシュ設定情報をかかる分周出
力に対応させた複数段階に分けるようにすることにより
いっそうの低消費電力化を実現することができる。
第１の分周出力を更に分周した第２の分周出力を形成す
るものとし、上記リフレッシュ設定情報をかかる分周出
力に対応させた複数段階に分けるようにすることにより
いっそうの低消費電力化を実現することができる。
【０１５５】上記記憶回路として、ソースとドレインを
構成する拡散層が形成された第１素子形成領域と、コン
トロールゲートを構成する拡散層が形成された第２素子
形成領域と、かかる第１と第２の素子形成領域上の半導
体基板上に両領域をまたがるように形成されたフローテ
ィングゲートとから単層ゲート構造の不揮発性メモリセ
ルを用いることより、ＤＲＡＭのプロセスをそのまま利
用してＰＲＯＭも一体的に形成することができる。
構成する拡散層が形成された第１素子形成領域と、コン
トロールゲートを構成する拡散層が形成された第２素子
形成領域と、かかる第１と第２の素子形成領域上の半導
体基板上に両領域をまたがるように形成されたフローテ
ィングゲートとから単層ゲート構造の不揮発性メモリセ
ルを用いることより、ＤＲＡＭのプロセスをそのまま利
用してＰＲＯＭも一体的に形成することができる。
【０１５６】上記記憶回路として、最上層の金属配線層
をヒューズと直列形態に接続されたアドレス選択用ＭＯ
ＳＦＥＴをメモリセルとし、上記ヒューズを高エネルギ
ー光線で選択的に切断させることにより記憶情報の書き
込みを行わせることにより簡単にＰＲＯＭを形成するこ
とができる。
をヒューズと直列形態に接続されたアドレス選択用ＭＯ
ＳＦＥＴをメモリセルとし、上記ヒューズを高エネルギ
ー光線で選択的に切断させることにより記憶情報の書き
込みを行わせることにより簡単にＰＲＯＭを形成するこ
とができる。
【０１５７】上記記憶回路としては、ダイナミック型メ
モリセルを用い、かかるメモリセルの情報記憶キャパシ
タに高電界を作用させて絶縁破壊を生じさせることによ
り記憶情報の書き込みを行うようにすることにより簡単
にＰＲＯＭを形成することができる。
モリセルを用い、かかるメモリセルの情報記憶キャパシ
タに高電界を作用させて絶縁破壊を生じさせることによ
り記憶情報の書き込みを行うようにすることにより簡単
にＰＲＯＭを形成することができる。
【０１５８】上記タイマ回路と上記分周回路の分周比を
それが搭載されたダイナミック型ＲＡＭに形成されたメ
モリセルの情報保持時間に対応してプログラマブルに設
定可能することにより、製造プロセスバラツキに適応し
た最適リフレッシュが実施できる。
それが搭載されたダイナミック型ＲＡＭに形成されたメ
モリセルの情報保持時間に対応してプログラマブルに設
定可能することにより、製造プロセスバラツキに適応し
た最適リフレッシュが実施できる。
【０１５９】記憶回路に記憶されるリフレッシュ時間設
定情報を、メモリセルの未書き込み状態が短時間で実施
されるリフレッシュ動作を有効にする記憶情報とされ、
書き込み状態が短時間で実施されるリフレッシュ動作を
無効にする記憶情報とすることにより、書き込み情報の
不足ないし揮発化に対する誤りに対してもメモリ保持デ
ータが破壊されてしまうという動作が防止できるから高
信頼性にできる。
定情報を、メモリセルの未書き込み状態が短時間で実施
されるリフレッシュ動作を有効にする記憶情報とされ、
書き込み状態が短時間で実施されるリフレッシュ動作を
無効にする記憶情報とすることにより、書き込み情報の
不足ないし揮発化に対する誤りに対してもメモリ保持デ
ータが破壊されてしまうという動作が防止できるから高
信頼性にできる。
【０１６０】ダイナミック型メモリセルがマトリックス
配置されてなるメモリアレイと、かかるダイナミック型
メモリセルの選択動作を行うアドレス選択回路と、外部
端子から供給された制御信号又はタイミング信号を受け
て動作モードの判定とそれに対応したタイミング信号を
形成する制御回路とを備えてなる複数のダイナミック型
ＲＡＭと、これら複数のダイナミック型ＲＡＭに形成さ
れたダイナミック型メモリセルのうち最も短い情報保持
時間よりも短くされたリフレッシュ周期に対応した周期
的なパルスを発生させるタイマ回路と、かかるタイマ回
路の出力パルスを計数してリフレッシュアドレスを生成
するリフレッシュアドレスカウンタと、かかるリフレッ
シュアドレスカウンタのキャリー信号を分周する分周回
路と、上記リフレッシュアドレスにより読み出し動作が
行われ、複数のダイナミック型ＲＡＭにおいて上記リフ
レッシュアドレスにより選択されるワード線に接続され
るダイナミック型メモリセルの最も短い情報保持時間に
対応され、上記タイマ回路の出力パルス又は分周回路の
分周出力に対応されたリフレッシュ時間設定情報が記憶
された記憶回路と、上記リフレッシュアドレスにより各
ダイナミック型ＲＡＭに対してＲＡＳオンリーリフレッ
シュ動作により実施されるリフレッシュ動作を上記記憶
回路に記憶されたリフレッシュ時間設定情報に対応して
有効／無効にさせ、上記分周回路の出力によりかかるリ
フレッシュ時間設定情報を無効にしてなる適応リフレッ
シュコントローラとを共通の実装基板に搭載してメモリ
モジュールを構成することにより、メモリモジュールで
のリフレッシュ動作の大幅な低消費電力化を図ることが
できる。
配置されてなるメモリアレイと、かかるダイナミック型
メモリセルの選択動作を行うアドレス選択回路と、外部
端子から供給された制御信号又はタイミング信号を受け
て動作モードの判定とそれに対応したタイミング信号を
形成する制御回路とを備えてなる複数のダイナミック型
ＲＡＭと、これら複数のダイナミック型ＲＡＭに形成さ
れたダイナミック型メモリセルのうち最も短い情報保持
時間よりも短くされたリフレッシュ周期に対応した周期
的なパルスを発生させるタイマ回路と、かかるタイマ回
路の出力パルスを計数してリフレッシュアドレスを生成
するリフレッシュアドレスカウンタと、かかるリフレッ
シュアドレスカウンタのキャリー信号を分周する分周回
路と、上記リフレッシュアドレスにより読み出し動作が
行われ、複数のダイナミック型ＲＡＭにおいて上記リフ
レッシュアドレスにより選択されるワード線に接続され
るダイナミック型メモリセルの最も短い情報保持時間に
対応され、上記タイマ回路の出力パルス又は分周回路の
分周出力に対応されたリフレッシュ時間設定情報が記憶
された記憶回路と、上記リフレッシュアドレスにより各
ダイナミック型ＲＡＭに対してＲＡＳオンリーリフレッ
シュ動作により実施されるリフレッシュ動作を上記記憶
回路に記憶されたリフレッシュ時間設定情報に対応して
有効／無効にさせ、上記分周回路の出力によりかかるリ
フレッシュ時間設定情報を無効にしてなる適応リフレッ
シュコントローラとを共通の実装基板に搭載してメモリ
モジュールを構成することにより、メモリモジュールで
のリフレッシュ動作の大幅な低消費電力化を図ることが
できる。
【０１６１】上記タイマ回路と上記分周回路の分周比を
上記ダイナミック型ＲＡＭに形成されたメモリセルの情
報保持時間に対応してそれぞれがプログラマブルに設定
可能にされることにより搭載されるダイナミック型ＲＡ
Ｍの選別を不要にできるとともに最適リフレッシュの設
定が可能になる。
上記ダイナミック型ＲＡＭに形成されたメモリセルの情
報保持時間に対応してそれぞれがプログラマブルに設定
可能にされることにより搭載されるダイナミック型ＲＡ
Ｍの選別を不要にできるとともに最適リフレッシュの設
定が可能になる。
【０１６２】上記ダイナミック型メモリセルのうち最も
短い情報保持時間よりも短くされたリフレッシュ周期に
対応した第１のパルスと、かかる第１のパルスを計数し
てリフレッシュアドレスと、その１廻りのリフレッシュ
動作毎に発生されるキャリー信号を分周してなる第２の
パルスを形成し、かかるリフレッシュアドレスに対応さ
れた複数のワード線のそれぞれにに対応され、上記第１
のパルス又は第２のパルスに対応されたリフレッシュ時
間設定情報を記憶回路に記憶しておき、上記リフレッシ
ュアドレスにより実施されるリフレッシュ動作を上記記
憶回路から読み出されたリフレッシュ時間設定情報に対
応して有効／無効にさせ、上記第２のパルスにより記憶
回路から読み出されたリフレッシュ時間設定情報を無効
にすることにより、ＤＲＡＭに形成されたダイナミック
型メモリセルの情報保持時間に適合したリフレッシュ動
作を実施することができる。
短い情報保持時間よりも短くされたリフレッシュ周期に
対応した第１のパルスと、かかる第１のパルスを計数し
てリフレッシュアドレスと、その１廻りのリフレッシュ
動作毎に発生されるキャリー信号を分周してなる第２の
パルスを形成し、かかるリフレッシュアドレスに対応さ
れた複数のワード線のそれぞれにに対応され、上記第１
のパルス又は第２のパルスに対応されたリフレッシュ時
間設定情報を記憶回路に記憶しておき、上記リフレッシ
ュアドレスにより実施されるリフレッシュ動作を上記記
憶回路から読み出されたリフレッシュ時間設定情報に対
応して有効／無効にさせ、上記第２のパルスにより記憶
回路から読み出されたリフレッシュ時間設定情報を無効
にすることにより、ＤＲＡＭに形成されたダイナミック
型メモリセルの情報保持時間に適合したリフレッシュ動
作を実施することができる。
【０１６３】上記第１のパルスと第２のパルスの周期
は、それによりリフレッシュ動作が行われるダイナミッ
ク型メモリセルの情報保持時間に対応してプログラマブ
ルに設定することによりＤＲＡＭの製造バラツキに適合
したリフレッシュ動作を実施することができる。
は、それによりリフレッシュ動作が行われるダイナミッ
ク型メモリセルの情報保持時間に対応してプログラマブ
ルに設定することによりＤＲＡＭの製造バラツキに適合
したリフレッシュ動作を実施することができる。
【図１】この発明に係るダイナミック型ＲＡＭの一実施
例を示す概略ブロック図である。
例を示す概略ブロック図である。
【図２】図１の１つのアレーブロックに対応した一実施
例を示す概略回路図である。
例を示す概略回路図である。
【図３】図２の１つのアレーブロックの動作を説明する
ためのタイミング図である。
ためのタイミング図である。
【図４】図２のメモリマットに設けられるＸデコーダの
一実施例を示す回路図である。
一実施例を示す回路図である。
【図５】この発明に係るダイナミック型ＲＡＭにおける
適応リフレッシュ動作を説明するためのタイミング図で
ある。
適応リフレッシュ動作を説明するためのタイミング図で
ある。
【図６】この発明が適用されるダイナミック型ＲＡＭの
一実施例を示すメモリアレイとその周辺回路部のブロッ
ク図である。
一実施例を示すメモリアレイとその周辺回路部のブロッ
ク図である。
【図７】この発明が適用されるダイナミック型ＲＡＭの
一実施例を示す入出力インターフェイスと制御回路部の
ブロック図である。
一実施例を示す入出力インターフェイスと制御回路部の
ブロック図である。
【図８】この発明に係るダイナミック型ＲＡＭのメモリ
アレイ部の一実施例を示す要部回路図である。
アレイ部の一実施例を示す要部回路図である。
【図９】この発明が適用されるダイナミック型ＲＡＭの
一実施例を示すメモリアレイの一部のレイアウト図であ
る。
一実施例を示すメモリアレイの一部のレイアウト図であ
る。
【図１０】この発明が適用されるダイナミック型ＲＡＭ
の一実施例を示すメモリアレイの残り一部のレイアウト
図である。
の一実施例を示すメモリアレイの残り一部のレイアウト
図である。
【図１１】この発明に係るダイナミック型ＲＡＭの他の
一実施例を示す概略レイアウト図である。
一実施例を示す概略レイアウト図である。
【図１２】図１１のダイナミック型ＲＡＭの一実施例を
示すレイアウト図である。
示すレイアウト図である。
【図１３】図１２メモリアレイのメインワード線とサブ
ワード線との関係を説明するための要部ブロック図であ
る。
ワード線との関係を説明するための要部ブロック図であ
る。
【図１４】図１２のメモリアレイのメインワード線とセ
ンスアンプとの関係を説明するための要部ブロック図で
ある。
ンスアンプとの関係を説明するための要部ブロック図で
ある。
【図１５】この発明に係るＤＲＡＭの他の一実施例を示
す概略ブロック図である。
す概略ブロック図である。
【図１６】この発明に係るＤＲＡＭに搭載される適応リ
フレッシュコントローラのＰＲＯＭアレイに用いられる
メモリセルの一実施例を示す構成図である。
フレッシュコントローラのＰＲＯＭアレイに用いられる
メモリセルの一実施例を示す構成図である。
【図１７】図１６のＰＲＯＭの一実施例を示す概略回路
図である。
図である。
【図１８】図１６のＰＲＯＭの他の一実施例を示す概略
回路図である。
回路図である。
【図１９】図１６のＰＲＯＭの他の一実施例を示す概略
回路図である。
回路図である。
【図２０】図１９のＰＲＯＭにおける２個分のメモリセ
ルの一実施例を示す構成図である。
ルの一実施例を示す構成図である。
【図２１】この発明に係るＤＲＡＭの一実施例を示す概
略レイアウト図である。
略レイアウト図である。
【図２２】この発明に係る適応リフレッシュコントロー
ラのＰＲＯＭに用いられるメモリセルの他の実施例を示
す回路図である。
ラのＰＲＯＭに用いられるメモリセルの他の実施例を示
す回路図である。
【図２３】この発明に係るメモリモジュールの一実施例
を示すブロック図である。
を示すブロック図である。
【図２４】この発明に係るリフレッシュ方法を説明する
ためのメモリセルの情報保持時間と累積度数の関係を示
す特性図である。
ためのメモリセルの情報保持時間と累積度数の関係を示
す特性図である。
【図２５】この発明に係る適応リフレッシュコントロー
ラを起動させるための一実施例を示すタイミング図であ
る。
ラを起動させるための一実施例を示すタイミング図であ
る。
【図２６】この発明を説明するためのメモリセルの情報
保持時間と累積度数の関係を示す特性図である。
保持時間と累積度数の関係を示す特性図である。
【図２７】この発明に係る適応リフレッシュ方法を説明
するための長周期と平均リフレッシュ周期との関係を示
す特性図である。
するための長周期と平均リフレッシュ周期との関係を示
す特性図である。
【図２８】ＳＯＩ基板上に形成されたＤＲＡＭの情報保
持時間と累積度数との関係を説明するための特性図であ
る。
持時間と累積度数との関係を説明するための特性図であ
る。
ＭＡＴ０〜ＭＡＴ７…メモリマット、ＭＡＲＹ０，ＭＡ
ＲＹ１…メモリアレイ、ＸＤ０〜ＸＤ７…デコーダ回
路、ＷＤ０〜ＷＤ７…ワードドライバ、ＳＡ０１〜ＳＡ
６７…センスアンプ、ＸＤＥＣ…ロウデコーダ回路、Ａ
ＲＹＣＴＲＬ…アレイ制御回路、ＹＤＥＣ…カラムデコ
ーダ回路、ＭＡＴＣＴＲＬ０〜ＭＡＴＣＴＲＬ３…マッ
ト制御回路、ＴＧ…タイミング制御回路、Ｉ／Ｏ…入出
力回路、ＲＡＢ…ロウアドレスバッファ、ＣＡＢ…カラ
ムアドレスバッファ、ＡＭＸ…マルチプレクサ、ＲＦＣ
…リフレッシュアドレスカウンタ回路、ＸＰＤ，ＹＰＤ
…プリテコーダ回路、Ｘ−ＤＥＣ…ロウ系冗長回路、Ｘ
ＩＢ…デコーダ回路、ＭＷＤ…メインワードドライバ、
ＳＷＤ…サブワードドライバ、ＡＣＴＲＬ…アレイコン
トローラ、Ｑ１〜Ｑ１４…ＭＯＳＦＥＴ、ＢＬＬ，／Ｂ
ＬＬ…ビット線、ＣＳＰ，ＣＳＮ…共通ソース線、ＹＳ
…カラム選択信号、ＨＶＣ…ハーフプリチャージ電圧、
Ｍ１〜Ｍ３…メタル（アルミニュウム）層、ＴＨ１，Ｔ
Ｈ２…スルーホール、ＣＮＴ…コンタクト、ＦＧ…１層
目ポリシリコン層。
ＲＹ１…メモリアレイ、ＸＤ０〜ＸＤ７…デコーダ回
路、ＷＤ０〜ＷＤ７…ワードドライバ、ＳＡ０１〜ＳＡ
６７…センスアンプ、ＸＤＥＣ…ロウデコーダ回路、Ａ
ＲＹＣＴＲＬ…アレイ制御回路、ＹＤＥＣ…カラムデコ
ーダ回路、ＭＡＴＣＴＲＬ０〜ＭＡＴＣＴＲＬ３…マッ
ト制御回路、ＴＧ…タイミング制御回路、Ｉ／Ｏ…入出
力回路、ＲＡＢ…ロウアドレスバッファ、ＣＡＢ…カラ
ムアドレスバッファ、ＡＭＸ…マルチプレクサ、ＲＦＣ
…リフレッシュアドレスカウンタ回路、ＸＰＤ，ＹＰＤ
…プリテコーダ回路、Ｘ−ＤＥＣ…ロウ系冗長回路、Ｘ
ＩＢ…デコーダ回路、ＭＷＤ…メインワードドライバ、
ＳＷＤ…サブワードドライバ、ＡＣＴＲＬ…アレイコン
トローラ、Ｑ１〜Ｑ１４…ＭＯＳＦＥＴ、ＢＬＬ，／Ｂ
ＬＬ…ビット線、ＣＳＰ，ＣＳＮ…共通ソース線、ＹＳ
…カラム選択信号、ＨＶＣ…ハーフプリチャージ電圧、
Ｍ１〜Ｍ３…メタル（アルミニュウム）層、ＴＨ１，Ｔ
Ｈ２…スルーホール、ＣＮＴ…コンタクト、ＦＧ…１層
目ポリシリコン層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 野田 浩正 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 佐藤 克之 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 岩井 秀俊 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 佐伯 亮 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 村田 純 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 只木 芳隆 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 関口 敏宏 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 土屋 修 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内
Claims (15)
- 【請求項１】 ダイナミック型メモリセルがマトリック
ス配置されてなるメモリアレイと、上記メモリセルの選
択動作を行うアドレス選択回路と、外部端子から供給さ
れた制御信号又はタイミング信号を受けて動作モードの
判定とそれに対応したタイミング信号を形成する制御回
路とを備えたダイナミック型ＲＡＭにおいて、 上記ダイナミック型メモリセルのうち最も短い情報保持
時間よりも短くされたリフレッシュ周期に対応した周期
的なパルスを発生させるタイマ回路と、かかるタイマ回
路の出力パルスを計数して複数のワード線に共通に割り
当てられてなるリフレッシュアドレスを生成するリフレ
ッシュアドレスカウンタと、かかるリフレッシュアドレ
スカウンタのキャリー信号を分周する分周回路と、上記
リフレッシュアドレスに割り当てられた複数のワード線
毎に、上記タイマ回路の出力パルスに相当したリフレッ
シュ時間設定情報か上記分周出力パルスに相当したリフ
レッシュ時間設定情報のいずれか一方を記憶するように
された記憶回路と、上記リフレッシュアドレスにより実
施されるリフレッシュ動作を上記記憶回路に記憶された
リフレッシュ時間設定情報に対応して各ワード線毎に有
効／無効にさせ、上記分周回路の出力パルスによりかか
るリフレッシュ時間設定情報を無効にしてなる適応リフ
レッシュコントローラを設けてなることを特徴とするダ
イナミック型ＲＡＭ。 - 【請求項２】 上記リフレッシュアドレスに割り当てら
れる複数のワード線は、複数のアレーブロックに対応し
て設けられるものであり、かかるアレーブロックは、ワ
ード線の選択動作を行うＸデコーダとワードドライバ、
マットコントロール回路及びセンスアンプ制御回路がそ
れぞれ設けられてなる１ないし複数のメモリマットから
なり、かかる１ないし複数のメモリマットにおける上記
Ｘデコーダとワードドライバ、マットコントロール回路
及びセンスアンプ制御回路はそれぞれに対応されたマッ
ト選択信号により動作制御が行われるものであり、上記
マット選択信号を上記記憶回路の記憶情報と分周回路の
出力パルスに基づいて制御してなることを特徴とする請
求項１のダイナミック型ＲＡＭ。 - 【請求項３】 少なくとも上記メモリセルは、ＳＯＩ基
板上に形成されてなるものであることを特徴とする請求
項１又は請求項２のダイナミック型ＲＡＭ。 - 【請求項４】 上記分周回路は、第１の分周出力と、か
かる第１の分周出力を更に分周した第２の分周出力を形
成するものであり、上記リフレッシュ設定情報は、かか
る分周出力に対応させた複数段階に分けられて設定され
るものであり、これらの複数段階に分けられて設定され
たリフレッシュ設定情報は、上記第２の分周出力により
無効にされるものであることを特徴とする請求項１、請
求項２又は又は請求項３のダイナミック型ＲＡＭ。 - 【請求項５】 上記記憶回路は、ソースとドレインを構
成する拡散層が形成された第１素子形成領域と、コント
ロールゲートを構成する拡散層が形成された第２素子形
成領域と、かかる第１と第２の素子形成領域上の半導体
基板上に両領域をまたがるように形成されたフローティ
ングゲートとから単層ゲート構造のメモリセルを用い、
上記フローティングゲートに電荷を注入することにより
記憶情報の書き込みを行うものであることを特徴とする
請求項１、請求項２、請求項３又は請求項４のダイナミ
ック型ＲＡＭ。 - 【請求項６】 上記記憶回路は、最上層の金属配線層を
ヒューズとして用い、かかるヒューズに直列形態に接続
されたアドレス選択用ＭＯＳＦＥＴをメモリセルとし、
上記ヒューズを高エネルギー光線で選択的に切断させる
ことにより記憶情報の書き込みを行うものであることを
特徴とする請求項１、請求項２、請求項３又は請求項４
のダイナミック型ＲＡＭ。 - 【請求項７】 上記記憶回路は、ダイナミック型メモリ
セルを用い、かかるメモリセルの情報記憶キャパシタに
高電界を作用させて絶縁破壊を生じさせることにより記
憶情報の書き込みを行うものであることを特徴とする請
求項１、請求項２、請求項３又は請求項４のダイナミッ
ク型ＲＡＭ。 - 【請求項８】 上記タイマ回路と上記分周回路の分周比
は、それが搭載されたダイナミック型ＲＡＭに形成され
たメモリセルの情報保持時間に対応してプログラマブル
に設定可能にされるものであることを特徴とする請求項
１、請求項２、請求項３又は請求項４のダイナミック型
ＲＡＭ。 - 【請求項９】 上記記憶回路は、未書き込み状態が上記
タイマ回路の出力パルスに同期して実施されるリフレッ
シュ動作を有効にする記憶情報とされ、書き込み状態が
上記タイマ回路の出力パルスに同期して実施されるリフ
レッシュ動作を無効にする記憶情報とされるものである
ことを特徴とする請求項６、請求項７、請求項８のダイ
ナミック型ＲＡＭ。 - 【請求項１０】 複数のメモリブロックと、周期的なパ
ルス信号を受けリフレッシュアドレス信号を出力するリ
フレッシュアドレスカウンタと、上記リフレッシュアド
レス信号を受ける制御回路と、上記リフレッシュアドレ
ス信号を受けるワード線選択回路とを有するダイナミッ
ク型ＲＡＭであって、 上記複数のメモリブロックは、複数の第１ワード線と上
記複数の第１ワード線に結合されマトリックス配置され
た複数の第１ダイナミック型メモリセルとを有する第１
メモリブロックと、複数の第２ワード線と上記複数の第
２ワード線に結合されマトリックス配置された複数の第
２ダイナミック型メモリセルとを有する第２メモリブロ
ックとを含み、 上記制御回路は、上記複数の第１ワード線及び上記複数
の第２ワード線の各々に対するリフレッシュ周期の情報
を保持するリフレッシュ周期保持回路を含み、 上記リフレッシュアドレス信号に対応する上記複数の第
１ワード線のうちの一つが第１リフレッシュ周期で選択
され且つ上記リフレッシュアドレス信号に対応する上記
複数の第２ワード線のうちの一つが上記第１リフレッシ
ュ周期よりも長い周期とされる第２リフレッシュ周期で
選択されるという情報を上記リフレッシュ周期保持回路
が保持している場合、上記制御回路は、上記ワード線選
択回路が上記複数の第１ワード線のうちで上記リフレッ
シュアドレス信号に対応する一つと上記複数の第２ワー
ド線のうちで上記リフレッシュアドレス信号に対応する
一つとを同時に選択するように上記ワード線選択回路を
制御するか或いは上記ワード線選択回路が上記複数の第
１ワード線のうちで上記リフレッシュアドレス信号に対
応する一つを選択し且つ上記複数の第２ワード線のうち
で上記リフレッシュアドレス信号に対応する一つを選択
しないように上記ワード線選択回路を制御することを特
徴とするダイナミック型ＲＡＭ。 - 【請求項１１】 ダイナミック型メモリセルがマトリッ
クス配置されてなるメモリアレイと、かかるダイナミッ
ク型メモリセルの選択動作を行うアドレス選択回路と、
外部端子から供給された制御信号又はタイミング信号を
受けて動作モードの判定とそれに対応したタイミング信
号を形成する制御回路とを備えてなる複数のダイナミッ
ク型ＲＡＭと、 上記複数のダイナミック型ＲＡＭに形成されたダイナミ
ック型メモリセルのうち最も短い情報保持時間よりも短
くされたリフレッシュ周期に対応した周期的なパルスを
発生させるタイマ回路と、かかるタイマ回路の出力パル
スを計数して上記複数のダイナミック型ＲＡＭのリフレ
ッシュアドレスを生成するリフレッシュアドレスカウン
タと、かかるリフレッシュアドレスカウンタのキャリー
信号を分周する分周回路と、上記リフレッシュアドレス
により読み出し動作が行われ、複数のダイナミック型Ｒ
ＡＭにおいて上記リフレッシュアドレスにより選択され
るワード線に接続されるダイナミック型メモリセルの最
も短い情報保持時間に対応され、上記タイマ回路の出力
パルス又は分周回路の分周出力に対応されたリフレッシ
ュ時間設定情報が記憶された記憶回路と、上記リフレッ
シュアドレスにより実施されるリフレッシュ動作を上記
記憶回路に記憶されたリフレッシュ時間設定情報に対応
してダイナミック型ＲＡＭ毎に有効／無効にさせ、上記
分周回路の出力パルスによりかかるリフレッシュ時間設
定情報を無効にしてなる適応リフレッシュコントローラ
とを備えてなることを特徴とするメモリモジュール。 - 【請求項１２】 上記適応リフレッシュコントローラ
は、１つの半導体集積回路装置により形成されるもので
あることを特徴とする請求項１１のメモリモジュール。 - 【請求項１３】 上記タイマ回路と上記分周回路の分周
比は、上記ダイナミック型ＲＡＭに形成されたメモリセ
ルの情報保持時間に対応してそれぞれがプログラマブル
に設定可能にされるものであることを特徴とする請求項
１１又は請求項１２のメモリモジュール。 - 【請求項１４】 上記ダイナミック型メモリセルのうち
最も短い情報保持時間よりも短くされたリフレッシュ周
期に対応した第１のパルスと、かかる第１のパルスを計
数してリフレッシュアドレスと、その１廻りのリフレッ
シュ動作毎に発生されるキャリー信号を分周してなる第
２のパルスを形成し、かかるリフレッシュアドレスに対
応して複数のワード線を割り当てるとともに、同一のリ
フレッシュアドレスが割り当てられたそれぞれ１つのワ
ード線毎に対応して上記第１のパルス又は第２のパルス
に対応されたリフレッシュ時間設定情報を記憶回路に記
憶させ、上記リフレッシュアドレスにより実施されるリ
フレッシュ動作を上記記憶回路から読み出されたリフレ
ッシュ時間設定情報に対応して各ワード線毎に有効／無
効にさせ、上記第２のパルスにより記憶回路から読み出
されたリフレッシュ時間設定情報そのものを無効にして
なることを特徴とするダイナミック型ＲＡＭのリフレッ
シュ方法。 - 【請求項１５】 上記第１のパルスと第２のパルスの周
期は、それによりリフレッシュ動作が行われるダイナミ
ック型メモリセルの情報保持時間に対応してプログラマ
ブルに設定するものであることを特徴とする請求項１４
のダイナミック型ＲＡＭのリフレッシュ方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24072995A JP3714489B2 (ja) | 1995-03-03 | 1995-08-25 | ダイナミック型ｒａｍとメモリモジュール |
| TW084108956A TW441103B (en) | 1995-03-03 | 1995-08-28 | Dynamic RAM, memory module and the refreshing method of the same |
| US08/607,977 US5629898A (en) | 1995-03-03 | 1996-02-29 | Dynamic memory device, a memory module, and a method of refreshing a dynamic memory device |
| KR1019960005231A KR100407024B1 (ko) | 1995-03-03 | 1996-02-29 | 다이나믹형메모리장치와메모리모듈및그리프레시방법 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6897695 | 1995-03-03 | ||
| JP7-68976 | 1995-03-03 | ||
| JP24072995A JP3714489B2 (ja) | 1995-03-03 | 1995-08-25 | ダイナミック型ｒａｍとメモリモジュール |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08306184A true JPH08306184A (ja) | 1996-11-22 |
| JP3714489B2 JP3714489B2 (ja) | 2005-11-09 |
Family
ID=26410160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24072995A Expired - Lifetime JP3714489B2 (ja) | 1995-03-03 | 1995-08-25 | ダイナミック型ｒａｍとメモリモジュール |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5629898A (ja) |
| JP (1) | JP3714489B2 (ja) |
| KR (1) | KR100407024B1 (ja) |
| TW (1) | TW441103B (ja) |
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