KR100317195B1 - 반도체메모리의리프레쉬제어회로 - Google Patents

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Abstract

본 발명은 반도체 메모리의 리프레쉬 제어회로에 관한 것으로, 기존의 반도체 메모리에서는 복수개의 셀 블록을 대상으로 리프레쉬를 수행하던 것과는 달리 기본적으로 하나의 셀 블록을 대상을 리프레쉬를 수행하면서 리프레쉬를 수행하는 정상적인 메모리 셀과 동일한 어드레스를 갖는 다른 셀 블록의 리프레쉬 결함 메모리 셀(refresh defect memory cell)을 함께 리프레쉬하는데 그 목적이 있다. 이와 같은 목적의 본 발명은 한 주기의 리프레쉬 사이클 동안에 복수개의 셀 블록의 각각의 셀 블록을 순차적으로 리프레쉬하고, 복수개의 셀 블록의 제 1 셀 블록에 리프레쉬 결함 셀이 존재하는 경우, 복수개의 셀 블록의 나머지 셀 블록에시 리프레쉬 결함 셀과 동일한 어드레스의 메모리 셀을 리프레쉬할 때 리프레쉬 결함 셀을 함께 리프레쉬하도록 내부 어드레스 카운터와 어드레스 비교기, 어드레스 디코더를 포함하여 이루어진다.

Description

반도체 메모리의 리프레쉬 제어회로
본 발명은 반도체 메모리의 리프레쉬 제어회로에 관한 것으로, 특히 디램의 셀프 리프레쉬 동작 또는 오토 리프레쉬 동작에서 메모리 셀 어레이의 리프레쉬 주기를 제어하는 회로에 관한 것이다.
디램(DRAM)에서 메모리 셀의 배치는 정사각형의 형태로 하는 것이 가장 이상적이다. 즉, 1M, 16M 및 256M 디램의 경우 각각 220, 224, 228개의 셀을 갖고 있는데, 각각의 가로 또는 세로 의 셀의 수는 210, 212, 214개의 동일한 수를 갖는다.
따라서 16M 디램의 경우 가로쪽에 12개의 어드레스 신호, 세로쪽에도 12개의 어드레스 신호가 입력되면 이것을 디코딩하여 임의의 셀을 선택할 수 있다. 가로와 세로 모두 12개로 어드레스 신호의 수가 같으므로 외부에 12개의 핀을 두고 이 핀을 통해 로우 어드레스 신호와 컬럼 어드레스 신호를 순차적으로 받도록 설계하면 외부의 핀 수가 감소하여 패키징이 간편해지는데, 이러한 방법을 어드레스 멀티플렉싱이라 부른다.
이와 같은 어드레스 멀티플렉싱이 가능하려면 어드레스 신호가 로우 어드레스 신호에서 컬럼 어드레스 신호로 바뀌어도 이를 올바르게 인식할 수 있도록 하기 위하여 어드레스 저장용 래치가 필요하다. 또한 로우 어드레스 신호를 인가하고 있음을 알려주는 로우 어드레스 스트로브(/RAS) 신호와 컬럼 어드레스 신호를 인가하고 있음을 알려주는 컬럼 어드레스 스트로브(/CAS) 신호가 필요하다.
즉, 로우 어드레스 신호와 컬럼 어드레스 신호를 각각 로우 어드레스 스트로브 신호와 컬럼 어드레스 스트로브 신호에 동기시켜서 입력시키는 기능과, 로우 어드레스 신호와 컬럼 어드레스 신호를 각각 래치하는 기능을 추가하면 된다.
이 방법에 의하면 16M 디램의 경우 어드레스 핀을 24개에서 12개로 줄이는 대신 컬럼 어드레스 스트로브 신호선이 더 추가된 것이므로 모두 11개의 핀을 절약한 것이다. 이때 로우 어드레스 스트로브 신호는 칩 인에이블 핀을 사용한 것이므로 변화가 없다.
하나의 어드레스 핀으로부터 로우 어드레스 신호와 컬럼 어드레스 신호가 입력되는 시간에는 차이가 있으나 입력시 동일한 전기적 경로를 거치며, 로우 디코더와 컬럼 디코더 바로 직전에 분리되어 각각에 연결된다. 그러나 어드레스 신호의 비트수가 증가함에 따라 디코딩도 프리디코딩과 메인디코딩의 다단계에 걸쳐 진행된다.
이에 따라 어드레스 버퍼와 프리디코더 이후에 분리시키는 방법과, 어드레스 버퍼만을 공유한 뒤 프리디코더 직전에 로우 어드레스 신호와 컬럼 어드레스 신호의 경로를 분리시키는 방법이 있다. 한편 어드레스 버퍼 전에 두 신호의 경로를 분리하여 로우 및 컬럼 각각의 어드레스 버퍼를 설치하는 방법이 16M 이후부터 통상화되었다.
디램의 리프레쉬 동작은 보통 외부로부터 리프레쉬 어드레스를 인가한 뒤 로우 어드레스 스트로브 신호를 하강시켰다가 다시 상승시키는 1 사이클 동안에 실행되며, 이를 'RAS Only Refresh'라 부른다. 이때 로우 어드레스에 의해 선택된 하나의 워드라인에 연결된 모든 메모리 셀들이 리프레쉬 되므로, 이 동작을 전체 워드라인이 모두 선택될 때까지 실행하면 전체 디램 셀들을 모두 리프레쉬할 수 있다.
이러한 리프레쉬는 메모리 캐패시터에 축적된 신호 전하가 방출되어 "1" 또는 "0"으로 판정하는 것이 불가능해지기 전에 수행해야 하며, 이 시간을 리프레쉬 주기(period)라 부른다. 또한 몇번의 사이클만에 디램 전체의 워드라인이 모두 선택되어 리프레쉬가 완결되는가를 나타내는 수를 리프레쉬 사이클이라 부른다. 리브레쉬 주기를 리프레쉬 사이클로 나눈 시간이 리프레쉬 간격(interval)이 되는데 이는 일정한 시간 간격으로 리프레쉬를 진행할 때 각 리프레시 사이클마다의 시간간격이다.
디램의 리프레쉬 방법에는 오토 리프레쉬(automatic refresh)와 히든 리프레쉬(hidden refresh), 셀프 리프레쉬(self refresh) 등 여러 가지가 있다.
이 가운데 오토 리프레쉬는 CBR 리프레쉬(CAS before RAS refresh)라고도 하는데, 외부로부터 리프레쉬 어드레스를 주는대신 디램 칩에 내장된 리프레쉬 어드래스 카운터가 내부 어드레스를 발생시켜서 리프레쉬를 수행하는 방식이다.
64K 디램에서는 사용하지 않는 여분의 핀에 리프레쉬 신호를 인가하여 이 리프레쉬 신호에 따라 내부 어드레스를 받아들일지의 여부를 결정한다. 즉, 리프레쉬 신호가 로우 어드레스 스트로브 신호보다 먼저 로우레벨(LOW)로 되어 있으면 이후의 사이클에서는 내부 발생 어드레스를 사용하여 리프레쉬가 진행되며 외부로부터 인가되는 어드레스는 무시된다.
워드라인 1개가 리프레쉬를 마치면 내부 어드레스 카운터는 다음 번 리프레쉬 사이클을 준비해 1비트 카운트 업된다. 이 기능을 이용한다면 디램 외부에 리프레쉬 어드레스 카운터를 설치할 필요가 없다.
한편 리프레쉬 제어용 핀을 없애고 디램에서 사용하지 않던 비정상적인 제어신호의 순서, 즉 컬럼 어드레스 스트로브 신호가 로우 어드레스 스트로브 신호보다 먼저 로우레벨로 되는 경우(CAS before RAS)에, 마치 리프레쉬 신호가 입력된 것처럼 외부 어드레스를 무시하고 내부 어드레스를 받아들이도록 하는 방식이 256K 디램 이후 표준으로 지정되었다.
CBR 리프레쉬가 유효하려면 컬럼 어드레스 스트로브 신호는 로우 어드레스 스트로브 신호보다 tCSR(/CAS set up time)만큼 이전에 로우레벨로 되어야 하며, 적어도 tCHR(/CAS hold time) 동안 로우레벨을 유지하고 있어야 한다.
도 1은 종래의 반도체 메모리에서 메모리 셀 어레이에 연결된 어드레스 입력단의 블록도를 나타낸 것이다.
도 1의 어드레스 입력단은 로우 어드레스 래치와 컬럼 어드레스 래치를 별도로 가지고 있다.
따라서 로우 어드레스와 컬럼 어드레스를 각각 래치하였다가, 이를 디코딩하여 해당 어드레스의 메모리 셀을 대상으로 이미 저장되어 있는 데이타를 읽거나, 새로운 데이타를 써넣는다.
어드레스 입력버퍼(101)는 어드레스 입력패드를 통하여 입력되는 TTL 레벨의 12비트의 외부 어드레스 신호(EXT_A)를 메모리 내부의 CMOS 레벨의 어드레스 신호(EXT_A')로 변환한다. 외부 어드레스 신호(EXT_A)의 로우 어드레스 신호(EXT_AX)와 컬럼 어드레스 신호(EXT_AY)는 어드레스 입력버퍼(101)에 교번 입력된다.
어드레스 입력버퍼(101)에서 CMOS 레벨로 변환된 어드레스 신호(EXT_A')의 로우 어드레스 신호(EXT_AX)는 로우 어드레스 래치(103)로 출력되고, 컬럼 어드레스 신호(EXT_AY)는 컬럼 어드레스 래치(105)로 출력된다.
내부 어드레스 카운터(102)에는 리프레쉬 신호(REF)가 입력된다. 이 리프레쉬 신호(REF)가 하이레벨로 활성화되면 내부 어드레스 카운터(102)는 12비트의 내부 어드레스 신호(INT_AX[11:0])를 발생시켜서 로우 어드레스 래치(103)로 출력한다. 이때의 내부 어드레스 신호(INT_AX)는 내부 로우 어드레스를 의미한다.
이미 언급한 바와 같이 로우 어드레스 래치(103)에는 내부 어드레스 신호(INT_AX)와 로우 어드레스 신호(EXT_AX)가 입력된다. 또한, 로우 어드레스 래치(103)에는 리프레쉬 신호(REF)와 워드라인 구동 신호(ACT)도 입력된다.
로우 어드레스 래치(103)는 리프레쉬 신호(REF)가 하이레벨로 활성화될 때 내부 어드레스 신호(INT_AX)를 래치하고, 워드라인 구동 신호(ACT)가 하이레벨로 활성화될 때 로우 어드레스 신호(EXT_AX)를 래치한다.
로우 프리디코더(104)에는 로우 어드레스 래치(103)에 저장된 내부 어드레스 신호(INT_AX) 또는 로우 어드레스 신호(EXT_AX)가 입력된다. 로우 프리디코더(104)는 입력된 내부 어드레스 신호(INT_AX) 또는 로우 어드레스 신호(EXT_AX)를 프리디코딩한다.
로우 프리디코더(104)에서 이루어지는 프리디코딩은 다음과 같다.
프리디코더(104)는 내부 어드레스 신호(INT_AX)의 최상위 비트 또는 로우 어드레스 신호(EXT_AX)의 최상위 비트를 디코딩하여 두 개의 블록 어드레스 신호(BX0)(BX1)를 발생시킨다. 각각의 블록 어드레스 신호(BX0)(BX1)는 네 개로 구분되어 있는 셀 블록 가운데 두 개를 선택하기 위한 것이다.
셀 블록은 전체 메모리 셀 어레이를 여러개로 분할한 것으로서, 한번의 어드레스 입력에 의해 어드레싱될 수 있는 메모리 영역을 의미한다. 즉, 외부 로우 어드레스가 12비트인 경우, 하나의 셀 블록은 212=4096개의 워드라인을 갖는다.
내부 어드레스 신호(INT_AX) 또는 로우 어드레스 신호(EXT_AX)의 나머지 비트는 로우 어드레스 신호(AX)가 된다. 이 로우 어드레스 신호(AX)는 블록 어드레스 신호(BX0)(BX1)에 의해 선택된 셀 블록에서 하나의 워드라인을 선택하기 위한 것이다.
메인 디코더인 로우 디코더(108)는 셀 블록(107)마다 구비된다. 이 로우 디코더(108)에는 위에서 설명한 두 개의 블록 어드레스 신호(BX0)(BX1) 가운데 하나와 프리디코딩된 로우 어드레스 신호(AX)가 입력된다. 블록 어드레스 신호(BX0)(BX1)에 의해 선택된 로우 디코더(108)는 로우 어드레스 신호(AX)를 디코딩하여 해당 워드라인이 선택되도록 한다.
컬럼 어드레스 래치(105)에는 리드/라이트 신로(RD/WT)가 입력된다. 이와 함께 어드레스 입력버퍼(101)에서 출력되는 외부 어드레스 신호(EXT_A')의 컬럼 어드레스 신호(EXT_AY)도 입력된다. 컬럼 어드레스 래치(105)는 리드/라이트 신호(RD/WT)가 활성화될 때 입력되는 컬럼 어드레스 신호(EXT_AY)를 래치한다.
컬럼 어드레스 래치(105)에 래치된 컬럼 어드레스그 신호(EXT_AY)는 컬럼 프리디코더(106)에 입력된다. 컬럼 프리디코더(106)는 입력된 컬럼 어드레스 신호(EXT_AY)를 프리디코딩하여 컬럼 어드레스 신호(AY)를 발생시킨다.
컬럼 디코더(109)는 프리디코딩된 컬럼 어드레스 신호(AY)를 디코딩하여 해당 비트라인이 선택되도록 한다.
센스 앰프(110) 역시 각각의 셀 어레이마다 구비된다. 센스 앰프(110)는 디코딩된 컬럼 어드레스 신호(AY)에 의해 활성화되어 데이타의 리드, 라이트, 리프레쉬 동작을 수행한다. SAC로 표기된 센스앰프 제어부(111)는 각각의 센스 앰프(110)의 리드, 라이트, 리프레쉬 동작에 필요한 제어신호를 발생시킨다.
도 2는 도 1에 나타낸 어드레스 입력단의 동작특성을 나타낸 타이밍 다이어그램으로서, 특히 내부 어드레스 신호(INT_AX)를 발생시켜서 메모리 셀을 리프레쉬하는 경우를 보여준다.
리프레쉬 신호(REF)에 의해 내부 어드레스 신호(INT_AX)가 발생하고, 내부 어드레스 신호(INT_AX)가 디코딩되어 실제의 로우 어드레스(AX)로 된다. 순차적으로 발생하는 로우 어드레스가 각각 AXk와 AXn일 때, 워드라인 역시 WLk와 WLn의 두 개의 워드라인이 동시에 선택된다.
이때 선택되는 두 개의 워드라인(WLk)(WLn)은 각각 다른 메모리 셀 블록의 워드라인이다. 즉, 하나의 로우 어드레스에 의해 두 개의 메모리 셀 블록이 선택되므로, 워드라인이 각각의 메모리 셀 블록에서 하나씩 선택되어 활성화되는 것이다.
만약 더욱 많은 수의 메모리 셀 블록이 구비된 경우에는 많은 수의 워드라인을 대상으로 리프레쉬를 수행해야 하기 때문때 매우 큰 소비전력이 요구된다. 또한 반도체 메모리의 집적도가 크게 증가하는 것에 반해 리프레쉬 능력이 집적도의 증가를 따르지 못함에 따라 메모리 셀 어레이의 리프레쉬 불량률이 증가하는 것이다.
일반적으로, 반도체 메모리의 불량 셀은 결함구제용 메모리 셀로 구제할 수 있지만, 그 구제가 가능한 셀의 수에는 한계가 있다, 따라서 극단적인 리프레쉬 불량의 경우를 제외하고, 상태가 비교적 양호한 나머지 셀은 그대로 사용하도록 한다. 이와 같은 리프레쉬 불량 셀들은 정상적인 셀보다 더욱 많은 양의 리프레쉬 전류를 요구하기 때문에, 이 리프레쉬 불량 셀들을 기준으로하여 리프레쉬 타이밍을 설정하는 것이 일반적이다.
그러나 실제로 메모리 셀 어레이의 리프레쉬 불량 셀의 분포를 보면 정상적인 셀의 수가 상대적으로 훨씬 많기 때문에, 리프레쉬 불량 셀을 기준으로 리프레쉬 타이밍을 설계하는 것은 소비전력의 차원에서 볼 때 지극히 비효율적이다.
따라서 본 발명은 기존의 반도체 메모리에서는 복수개의 셀 블록을 대상으로 리프레쉬를 수행하던 것과는 달리 기본적으로 하나의 셀 블록을 대상을 리프레쉬를 수행하면서 리프레쉬를 수행하는 정상적인 메모리 셀과 동일한 어드레스를 갖는 다른 셀 블록의 리프레쉬 결함 메모리 셀(refresh defect memory cell)을 함께 리프레쉬하는데 그 목적이 있다.
이와 같은 목적의 본 발명은 한 주기의 리프레쉬 사이클 동안에 복수개의 셀 블록의 각각의 셀 블록을 순차적으로 리프레쉬하고, 복수개의 셀 블록의 제 1 셀블록에 리프레쉬 결함 셀이 존재하는 경우, 복수개의 셀 블록의 나머지 셀 블록에서 리프레쉬 결함 셀과 동일한 어드레스의 메모리 셀을 리프레쉬할 때 리프레쉬 결함 셀을 함께 리프레쉬하도록 이루어진다.
이와 같은 본 발명은 구체적으로 내부 어드레스 카운티와 어드레스 비교기, 어드레스 디코더를 포함하여 이루어진다.
내부 어드레스 카운터는 메모리 셀 어레이를 어드레싱하는데 필요한 최소 비트 수보다 많은 다수개의 카운터 유닛이 직렬 연결되고, 리프레쉬 신호에 의해 각각의 카운터 유닛이 인에이블 되며, 앞단의 카운터 유닛의 반전출력이 다음 단 카운터 유닛의 입력으로 되고, 직렬 연결된 다수개의 카운터 유닛의 첫번째 카운터 유닛의 입력으로 하이레벨 전압이 공급되며, 다수개의 카운터 유닛의 각각의 출력이 내부 어드레스의 단위비트를 구성하고, 리프레쉬 신호가 활성화되면 내부 어드레스를 발생시킨다.
어드레스 비교기는 프리차지 노드를 갖고 내부 어드레스 신호가 입력되며 리프레쉬 결함 셀의 어드레스를 저장하는 어드레스 저장수단과, 리프레쉬 신호가 하이레벨에서 로우레벨로 천이하면 풀 업 인에이블 신호를 발생시켜서 어드레스 저장수단을 하이레벨로 프리차지 시키는 풀 업 인에이블 신호 발생수단과, 풀 업 인에이블 신호가 발생하고 내부 어드레스 신호와 리프레쉬 결함 셀의 어드레스가 일치할 때 로우파워 인에이블 신호를 비활성화시키는 로우파워 인에이블 신호 발생수단을 포함한다.
로우파워 인에이블 신호는 복수개의 셀 블록 가운데 몇개의 셀 블록을 동시에 리프레쉬할 것인지를 결정하는 신호로서, 이 로우파워 인에이블 신호가 활성화되면 한번에 하나의 셀 블록을 대상으로 리프레쉬가 수행되며, 반대로 비활성화되면 한번에 두 개 이상의 셀 블록을 대상으로 리프레쉬가 수행된다.
리프레쉬 결함이란 메모리 셀의 누설전류가 커서 다른 정상적인 셀보다 더 많은 리프레쉬 전류 또는 더 많은 리프레쉬 주기를 필요로 하는 셀을 의미한다. 따라서 리프레쉬 결함 메모리 셀이란 리프레쉬 결함을 갖는 메모리 셀을 의미한다.
어드레스 디코더는 로우파워 인에이블 신호가 비활성화되면 복수개의 셀 블록 가운데 적어도 두 개 이상의 셀 블록이 동시에 리프레쉬뇌도록 어드레싱하고, 로우파워 인에이블 신호가 활성화되면 복수개의 셀 블록의 각각의 셀 블록이 순차적으로 리프레쉬되도록 어드레싱한다.
도 1은 종래의 반도체 메모리에서 매모리 셀 어레이에 연결된 어드레스 입력단의 블록도.
도 2는 도 1에 나타낸 어드레스 입력단의 동작특성을 나타낸 타이밍 다이어그램.
도 3은 본 발명에 따른 반도체 메모리의 어드레스 입력단을 나타낸 블록도.
도 4는 내부 어드레스 카운터의 구성을 나타낸 도면.
도 5는 도 4에 나타낸 내부 어드레스 카운터의 카운터 유닛을 나타낸 논리 회로도.
도 6은 로우 어드레스 래치를 나타낸 회로도로서, 특히 단위비트를 래치하기 위한 회로구성을 나타낸 도면.
도 7은 리프레쉬 결함 로우 어드레스 저장부와 어드레스 비교기를 통합하여 나타낸 회로도.
도 8은 로우 어드레스 프리디코더를 나타낸 도면으로, (a)는 논리 회로도이고, (b)는 논리 테이블.
도 9는 본 발명에 따른 어드레스 입력단의 동작특성을 나타낸 타이밍 다이어그램.
* 도면의 주요 부분에 대한 부호의 설명 *
101, 201 : 어드레스 입력버퍼 102, 202 : 내부 어드레스 카운터
103, 203 : 로우 어드레스 카운터 104, 204 : 로우 프리디코더
105, 205 : 컬럼 어드레스 래치 106, 206 : 컬럼 프리디코더
107, 207 : 셀 블록 108, 208 : 로우 디코더
109, 209 : 컬럼 디코더 110, 210 : 센스 앰프
111, 211 : 센스앰프 제어부 212 : 리프레쉬 결함 로우 어드레스 저장부
213 : 어드레스 비교기 INT_AX : 내부 어드레스 신호
EXT_A, EXT_A': 외부 어드레스 신호 EXT_AX : 외부 로우 어드레스 신호
EXT_AY : 외부 컬럼 어드레스 신호 BX0∼BX3 : 블록 어드레스 신호
AX : 로우 어드레스 AY : 컬럼 어드레스
REF : 리프레쉬 신호 ACT : 워드라인 구동 신호
RD/WT : 리드/라이트 신호 ENLP : 로우파워 인에이블 신호
ENSR : 셀프 리프레쉬 인에이블 신호 401∼403 : 카운터 유닛
501, 502 : 디 플립플롭 711 : RS 플립플롭
706, 708, 712 : 지연수단 FU1∼FU8 : 퓨즈
이와 같은 본 발명의 바람직한 실시예를 도 3 내지 도 9를 참조하여 설명하면 다음과 같다. 도 3 내지 도 9는 본 발명에 따른 반도체 메모리의 어드레스 입력단의 바람직한 실시예를 나타낸 도면이다.
먼저 도 3은 본 발명에 따른 반도체 메모리의 어드레스 입력단을 나타낸 블록도이다.
어드레스 입력버퍼(201)는 어드레스 입력패드를 통하여 입력되는 TTL 레벨의 12비트의 외부 어드레스 신호(EXT_A)를 메모리 내부의 CMOS 레벨의 어드레스 신호(EXT_A')로 변환한다. 이때 외부 어드레스 신호(EXT_A)의 로우 어드레스 신호(EXT_AX)와 컬럼 어드레스 신호(EXT_AY)는 어드레스 입력버퍼(201)에 교번 입력된다.
어드레스 입력버퍼(201)에서 CMOS 레벨로 변환된 어드레스 신호(EXT_A')의 로우 어드레스 신호(EXT_AX)는 로우 어드레스 래치(203)로 출력되고, 컬럼 어드레스 신호(EXT_AY)는 컬럼 어드레스 래치(205)로 출력된다.
내부 어드레스 카운터(202)에는 리프레쉬 신호(REF)가 입력된다. 이 리프레쉬 신호(REF)가 하이레벨로 활성화되면 내부 어드레스가 카운터(202)는 13비트의 내부 어드레스 신호(INT_AX[12:0])를 발생시켜서 로우 어드레스 래치(203)로 출력한다. 이때의 내부 어드레스 신호(INT_AX)는 로우 어드레스를 의미한다. 이때 외부 어드레스(EXT_AX)는 12비트인데 반하여 내부 어드레스(INT_AX)는 13비트로 하는 것은 추가된 1비트를 포함하는 최상위 2비트를 이용하여 새로운 셀 블록 어드레스를 발생시키기 위함이다.
리프레쉬 결함 로우 어드레스 저장부(refresh defect row address storage)(212)에는 리프레쉬 특성이 불량한 메모리 셀의 로우 어드레스가 저장된다.
어드레스 비교기(213)에는 내부 어드레스 카운터(202)에서 출력되는 내부 어드레스 신호(INT_AX)와 리프레쉬 결함 로우 어드레스 저장부(212)에 저장되어 있는 리프레쉬 특성이 불량한 메모리 셀의 로우 어드레스가 입력된다. 어드레스 비교기(213)는 입력된 두 종류의 로우 어드레스를 상호 비교하고, 그 결과에 따라 로우파워 인에이블 신호(ENLP)를 발생시킨다.
이미 언급한 바와 같이 로우 어드레스 래치(203)에는 내부 어드레스신호(INT_AX)와 로우 어드레스 신호(EXT_AX)가 입력된다. 또한 로우 어드레스 래치(203)에는 리프레쉬 신호(REF)와 워드라인 구동 신호(ACT)도 입력된다.
로우 어드레스 래치(203)에서는 리프레쉬 신호(REF)가 하이레벨로 활성화되면 내부 어드레스 신호(INT_AX)를 래치하고, 워드라인 구동 신호(ACT)가 하이레벨로 활성화되면 로우 어드레스 신호(EXT_AX)를 래치한다.
로우 프리디코디(204)에는 로우 어드레스 래치(203)에 저장된 내부 어드레스 신호(INT_AX) 또는 로우 어드레스 신호(EXT_AX)가 입력된다. 이와 함께 어드레스 비교기(213)에서 출력되는 로우파워 인에이블 신호(ENLP)와 셀프 리프레쉬 모드 개시신호에 의해 만들어지는 셀프 리프레쉬 인에이블 신호(ENSR)도 입력된다.
로우 프리디코더(204)는 입력된 내부 어드레스 신호(INT_AX) 또는 로우 어드레스 신호(EXT_AX)를 프리디코딩한다. 로우 프리디코더(204)에서 이루어지는 내부 어드레스 신호(INT_AX)의 프리디코딩은 다음과 같다.
로우 프리디코더(204)는 13비트의 내부 어드레스 신호(INT_AX) 또는 로우 어드레스 신호(EXT_AX)의 상위 2비트와 위에 언급한 로우파워 인에이블 신호(ENLP) 및 셀프 리프레쉬 인에이블 신호(ENSR)를 디코딩하여 네 개의 블록 어드레스 신호(BX0∼BX3)를 발생시킨다. 각각의 블록 어드레스 신호(BX0∼BX3)는 네 개로 구분되어 있는 셀 블록의 각각을 선택하기 위한 것이다.
내부 어드레스 신호(INT_AX) 또는 로우 어드레스 신호(EXT_AX)의 나머지 비트는 로우 어드레스 신호(AX)가 된다. 이 로우 어드레스 신호(AX)는 블록 어드레스 신호(BX0∼BX3)에 의해 선택된 셀 블록에서 하나의 워드라인을 선택하기 위한 것이다.
메인 디코더인 로우 디코더(208)는 셀 블록(207)마다 구비된다. 이 로우 디코더(208)에는 위에서 설명한 네 개의 블록 어드레스 신호(BX0∼BX3) 가운데 하나와 프리디코딩된 로우 어드레스 신호(AX)가 입력된다. 블록 어드레스 신호(BX0∼BX3)에 의해 선택된 로우 디코더(208)는 로우 어드레스 신호(AX)를 디코딩하여 해당 워드라인이 선택되도록 한다.
컬럼 어드레스 래치(205)에는 리드/라이트 신호(RD/WT)가 입력된다. 이와 함께 어드레스 입력버퍼(201)에서 출력되는 외부 어드레스 신호(EXT_A')의 컬림 어드레스 신호(EXT_AY)도 입력된다. 컬럼 어드레스 래치(205)는 리드/라이트 신호(RD/WT)가 활성화될 때 입력되는 컬럼 어드레스 신호(EXT_AY)를 래치한다.
컬럼 어드레스 래치(205)에 래치된 컬럼 어드레스 신호(EXT_AY)는 컬럼 프리디코더(206)에 입력된다. 컬럼 프리디코더(206)는 입력된 컬럼 어드레스 신호(EXT_AY)를 프리디코딩하여 컬럼 어드레스 신호(AY)를 발생시킨다.
컬럼 디코더(209)는 프리디코딩된 컬럼 어드레스 신호(AY)를 디코딩하여 해당 비트라인이 선택되도록 한다.
센스 앰프(210) 역시 각각의 셀 어레이마다 구비된다. 센스 앰프(210)는 디코딩된 컬럼 어드레스 신호(AY)에 의해 활성화되어 데이타의 리드, 라이트, 리프레쉬 동작을 수행한다. SAC로 표기된 센스앰프 제어부(211)는 각각의 센스 앰프(210)의 리드, 라이트, 리프레쉬 동작에 필요한 제어신호를 발생시킨다.
도 4는 내부 어드레스 카운터의 구성을 보여준다. 도 4의 내부 어드레스 카운터는 모두 13개의 카운터 유닛이 직렬 연결된다. 각각의 카운터 유닛에는 리프레쉬 신호(REF)가 동기신호로서 입력된다. 앞단의 카운터 유닛의 반전출력(/OUT)은 다음 단의 카운퍼 유닛의 입력(IN)으로 된다.
단, 첫번째 카운터 유닛(401)의 입력(IN)은 전원전압(VDD)에 의해 하이레벨로 고정된다. 각각의 카운터 유닛의 출력(OUT)은 13비트의 내부 어드레스 신호(INT_AX[12:0])가 된다.
도 5는 도 4에 나타낸 내부 어드레스 카운터의 카운터 유닛을 나타낸 논리 회로도이다. 카운터 유닛은 기본적으로 두 개의 디 플립플롭(501)(502)이 직렬 연결되어 이루어진다.
첫번째 디 플립플롭(501)의 출력(Q1)이 두번째 디 플립플롭(502)의 데이타(D1)로 입력된다. 두번째 디 플립플롭(502)의 출력(Q2)은 인버터(505)에 의해 반전되어 카운터 유닛의 출력(OUT)이 됨과 동시에 첫번째 디 플립플롭(501)의 데이타(D1)로 피드백된다.
첫번째 디 플립플롭(501)의 출력(Q1)과 카운터 유닛의 입력(IN)이 앤드 연산되어 카운터 유닛의 반전출력(/OUT)으로 된다. 또한 카운터 유닛의 입력(IN)과 리프레쉬 신호(REF)가 낸드 연산되어 각각의 디 플립플롭(501)(502)의 클럭(CLK)(/CLK)이 된다.
도 6은 로우 어드레스 래치를 나타낸 회로도로서, 특히 단위비트를 래치하기 위한 회로구성을 보여준다. 단위비트를 래치하기 위한 로우 어드레스 래치는 기본적으로 두 개의 클럭 구동형 CMOS 인버터(clocked CMOS inverter)(601)(602)와 래치(603)로 구성된다.
첫번째 클럭 구동형 CMOS 인버터(601)에는 리프레쉬 신호(REF)와 내부 어드레스 신호의 단위비트(INT_AX[i])가 입력되며, 리프레쉬 신호(REF)가 하이레벨일때 입력된 내부 어드레스 신호의 단위비트(INT_AX[i])가 반전되어 출력된다.
두번째 클럭 구동형 CMOS 인버터(602)에는 워드라인 구동신호(ACT)와 외부 어드레스 신호의 단위비트(EXT_AX[i])가 입력되며, 워드라인 구동신호(ACT)가 하이 레벨일 때 입력된 외부 어드레스 신호(EXT_AX[i])가 반전출력된다.
래치(603)는 두 개의 인버터(606)(607)로 구성되어 각각의 클럭 구동형 CMOS 인버터(601)(602)에서 출력되는 반전된 내부 어드레스 신호(INT_AX[i]) 또는 반전된 외부 어드레스 신호(EXT_AX[i])를 래치한다. 래치(603)에서는 반전된 내부 어드레스 신호(INT_AX[i]) 또는 반전된 외부 어드레스 신호(EXt_AX[i])가 다시 반전되어 본래의 논리레벨로 복원된다.
도 7은 리프레쉬 결함 로우 어드레스 저장부와 어드레스 비교기를 통합하여 나타낸 회로도이다. 도 3의 블록도에서는 리프레쉬 결함 로우 어드레스 저장부(212)와 어드레스 비교기(213)를 편의상 두 개의 독립된 블록으로 구분하였으나, 각 블록의 내부구성은 실제로 상호 유기적으로 연결되기 때문에 도 7에는 두 블록의 회로를 함께 도시하였다.
풀 업 트랜지스터인 피모스 트랜지스티(Q9)의 소스에는 전원전압(VDD)이 공급되고, 게이트에는 이하 설명하게 될 풀 업 인에이블 신호(ENPU)가 입력된다. 내부 어드레스 비트(INT_AX)의 2배수에 해당하는 26개의 퓨즈(FU1∼FU8)가 병렬 연결되어 이루어진 퓨즈 어레이의 일단이 피모스 트랜지스터(Q9)의 드레인에 연결되어 프리차지 노드(N701)를 형성한다. 각 퓨즈(FU1∼FU8)의 타단에는 각각 하나씩의 엔모스 트랜지스터 (Q10∼Q17)가 연결된다.
퓨즈 어레이는 리프레쉬 결함 메모리 셀의 로우 어드레스를 저장하기 위한 것으로서, 최하위 비트를 저장하기 위한 두 개의 퓨즈(FU1)(FU2)를 예로들어 어드레스 비트의 저장과 비교원리를 실명하면 다음과 같다. 이때 퓨즈 어레이 대신 이이피롬(EEPROM)을 사용하는 것도 가능하다.
두 개의 퓨즈(FU1)(FU2)는 리프레쉬 결함 메모리 셀의 로우 어드레스 가운데 최하위 비트를 저장하기 위한 것이다. 첫번째 퓨즈(FU1)를 인택(intact) 상태로 두고, 두번째 퓨즈(FU2)는 블로잉(blowing)함으로써 논리값 1을 저장할 수 있다. 반대로 논리값 0을 저장하기 위해서는 첫번째 퓨즈(FU1)를 블로잉하고, 두번째 퓨즈(FU2)는 인택(intact) 상태로 둔다.
여기서 인택 상태는 퓨즈의 연결상태가 그대로 유지되는 것을 의미하며, 블로잉은 퓨즈를 절단하는 것을 의미한다.
두 개의 퓨즈(FU1)(FU2)에는 풀 다운 소자인 엔모스 트랜지스터(Q10)(Q11)가 각각 연결된다. 엔모스 트렌지스터(Q10)는 내부 어드레스 신호의 최하위 비트(INT_AX[0])에 의해 온/오프되고, 또 다른 엔모스 트랜지스티(Q11)는 내부 어드레스 신호의 최하위 비트(INT_AX[0])가 인버터(701)에 의해 반전된 신호에 의해 온/오프된다.
만약, 첫번째 퓨즈(FU1)를 인택 상태로 두고, 두번째 퓨즈(FU2)를 블로잉하여 논리값 1을 저장하였을 때, 저장된 어드레스 비트와 동일한 논리값을 갖는 내부 어드레스 신호의 최하위 비트(INT_AX[0])가 입력되면 엔모스 트랜지스터(Q10)가 턴 온되어 프리차지 노드(N701)가 VSS레벨로 풀 다운된다.
반대로 논리값 0의 최하위 비트(INT_AX[0])가 입력되면 엔모스 트렌지스터(Q10)는 턴 오프되고, 또 다른 엔모스 트렌지스터(Q11)는 턴 온되지만 퓨즈(FU2)가 블로잉된 상태이기 때문에 프리차지 노드(N701)는 풀 다운 되지 못한다.
이로써, 저장되어 있는 어드레스 비트와 입력되는 내부 어드레스 비트가 일치하면 프리차지 노드(N701)가 접지 레벨로 풀 다운되고, 일치하지 않으면 하이레벨의 프리차지 전압이 그대로 유지된다. 이와 같은 특성은 퓨즈 어레이의 나머지 퓨즈의 경우도 마찬가지이다.
프리차지 노드(N701)에는 또 하나의 풀 업 트랜지스터인 피모스 트렌지스터(Q18)가 연결된다. 이 피모스 트랜지스터(Q18)는 VDD 래치 트랜지스터로서, 게이트에는 프리차지 노드(N701)의 전압에 따른 논리레벨이 인버터(705)에 의해 반전되어 입력된다. 따라서 프리차지 노드(N701)가 하이레벨인 경우 피모스 트렌지스터(Q18)가 턴 온되어 프리차지 노드(N701)를 하이레벨로 고정시킨다.
도 7에서 퓨즈 어레이 부분을 제외한 나머지 부분은 퓨즈 어레이의 피모스 트랜지스터(Q9)를 제어하는 풀 업 인에이블 신호(ENPU)와 로우파워 인에이블 신호(ENLP)를 발생시키기 위한 부분이다.
리프레쉬 신호(REF)는 첫번째 지연수단(706)을 통하여 오어 게이트(707)에입력된다. 지연수단(706)을 통과한 리프레쉬 신호(REF)는 2입력 오어 게이트(707)의 두 입력으로 된다. 오어 게이트(707)의 두 입력 가운데 하나는 지연수단(706)을 통과한 리프레쉬 신호(REF)가 직접 입력되는 것이며, 또 다른 입력은 두번째 지연수단(708)과 인버터(709)를 통하여 지연 입력되는 것이다.
오어 게이트(707)의 출력은 전술한 바 있는 풀 업 인에이블 신호(ENPU)로서, 네가티브 쇼트펄스 신호이다. 즉, 리프레쉬 신호(REF)가 하이레벨에서 로우레벨로 천이하는 경우, 오어 게이트(707)에서는 지연수단(708)의 지연시간 만큼의 로우레벨 구간을 갖는 네가티브 쇼트펄스 신호가 발생하는 것이다. 또한 오어 게이트(707)의 출력은 로우파워 인에이블 신호(ENLP)를 발생시키기 위하여 사용되기도 한다.
위의 설명에서 첫번째 지연수단(706)은 풀 업 인에이블 신호(ENPU)와 더 나아가 로우파워 인에이블 신호(ENLP)의 발생시점을 지연시키기 위한 것이다. 내부 어드레스 신호(INT_AX) 역시 리프레쉬 신호(REF)에 의해 발생하기 때문에, 내부 어드레스 신호(INT_AX)가 발생할 때까지 지연수단(706)을 통하여 로우파워 인에이블 신호(ENLP)의 발생시점을 지연시키는 것이다.
오어 게이트(707)에서 출력되는 풀 업 인에이블 신호(ENPU)는 퓨즈 어레이의 피모스 트랜지스터(Q9)를 온/오프시키고, 또 인버터(710)에 의해 반전되어 RS 플립플롭(711)의 리셋신호(R)로 사용되기도 한다.
또한 풀 업 인에이블 신호(ENPU)는 세번째 지연수단(712)과 인버터(713)를 통하여 2입력 앤드 게이트(712)에 입력되고, 앤드 게이트(714)의 또 다른 입력은전술한 프리차지 노드(N701)의 전압레벨에 따른 논리값이다. 따라서 프리차지 노드(N701)의 전압이 하이레벨인 동안에 오어 게이트(707)에서 풀 업 인에이블 신호(ENPU)가 발생하면, 먼저 인버터(710)에 의해 반전되어 RS플립플롭(711)을 리셋시킨다.
다음으로, 지연수단(712)과 인버터(713)를 통하여 앤드 게이트(714)에 입력됨으로써 앤드 게이트(714)의 출력이 파지티브 쇼트펄스(positive short pulse) 신호로 되어 RS플립플롭(711)을 세트시킨다. RS 플립플롭(711)의 출력(Q)은 인버터(715)에 의해 반전되어 로우파워 인에이블 신호(ENLP)로서 출력된다. 따라서 로우파워 인에이블 신호(ENLP)는 지연수단(712)에 의한 지연시간 만큼의 로우레벨 구간을 갖는다.
도 8은 로우 어드레스 프리디코더를 나타낸 도면으로서, (a)는 논리 회로도이며, (b)는 논리 테이블이다.
도 8(a)에서, 셀프 리프레쉬 인에이블 신호(ENSR)와 로우파위 인에이블 신호(ENLP) 가운데 적어도 하나의 신호의 는리값이 0인 경우에는 로우 어드레스의 최상위 비트(AX'[12])의 논리값에 관계없이 두 개의 블록 어드레스 신호(BX1과 BX3)의 논리값은 동일하고, 또 다른 두 개의 블록 어드레스 신호(BX0과 BX2)의 논리값 역시 동일하다.
그러나 셀프 리프레쉬 인에이블 신호(ENSR)와 로우파워 인에이블 신호(ENLP)의 논리값이 모두 1인 경우에는 로우 어드레스의 상위 12번째 비트(AX'[11])와 최상위 비트(AX'[12])의 조합에 따라 각각 하나씩의 블록 어드레스 신호만이 논리값1을 갖는다.
결론적으로, 셀프 리프레쉬 인에이블 신호(ENSR)와 로우파워 인에이블 신호(ENLP) 가운데 적어도 하나의 신호의 논리값이 0인 경우에는 한번의 어드레스 입력에 의해 동시에 두 개의 셀 어레이가 선택되지만, 셀프 리프레쉬 인에이블 신호(ENSR)와 로우파워 인에이블 신호(ENLP)의 논리값이 모두 1인 경우에는 한번의 어드레스 입력에 의해 단지 하나의 셀 어레이만이 선택되는 것이다. 이와 같은 동작특성은 도 8(b)를 통해 잘 알 수 있다.
도 9는 본 발명에 따른 어드레스 입력단의 동작특성을 나타낸 타이밍 다이어그램이다. 도 9에서 리프레쉬 신호(REF)의 첫번째 하강 모서리에서 로우파워 인에이블 신호(ENLP)의 하강 모서리까지의 시간(t1)은 도 7에서 지연수단(706)에 의한 것이며, 로우파워 인에이블 신호(ENLP)의 로우레벨 구간은 도 7의 지연수단(712)에 의한 것이다.
두 개의 워드라인 WLn과 WLk는 서로 다른 셀 블록에서 동일한 로우 어드레스를 갖는 워드라인이다. 이 두 개의 워드라인(WLn)(WLk)이 활성화되는 구간을 로우파워 인에이블 신호(ENLP)의 레벨과 연관지어 비교하여 보면, 로우파워 인에이블 신호(ENLP)가 하이레벨인 구간에서는 두 개의 워드라인(WLn)(WLk) 가운데 단지 하나의 워드라인(WLn)만이 활성화된다. 그러나 로우파워 인에이블 신호(ENLP)가 로우레벨인 구간에서는 두 개의 워드라인(WLn)(WLk)이 모두 활성화되는 것을 알 수 있다.
이 경우 워드라인(WLk)에 리프레쉬 결함 메모리 셀이 연결되어 있는 것을 의미한다. 따라서 이 리프레쉬 결함 메모리 셀과 동일한 어드레스를 갖는 다른 셀 블록의 워드라인(WLn)을 리프레쉬할 때 리프레쉬 결합 메모리 셀을 함께 리프레쉬하는 것이다.
이와 같은 본 발명은 복수개의 셀 블록으로 이루어지는 메모리 셀 어레이의 각각의 셀 블록을 순차적으로 리프레쉬함으로씨 리프레쉬를 수행할 때 소비되는 순간전력의 크기를 크게 감소시킬 수 있다. 리프레쉬 결함 메모리 셀은 다른 정상적인 메모리 셀보다 더 많은 리프레쉬 동작이 요구되므로, 리프레쉬 결함 메모리 셀과 동일한 어드레스를 갖는 타 셀 블록의 메모리 셀을 리프레쉬 할 때 상술한 리프레쉬 결함 메모리 셀을 함께 리프레수 함으로써 리프레쉬 결함 메모리 셀의 리프레쉬를 수행하는데 전혀 문제가 없다.
따라서 기존의 반도체 메모리에서 리던던시 셀의 한계 때문에 많은 수의 메모리 셀을 리프레쉬 결함 때문에 사용하지 못하였으나, 본 발명의 새로운 리프레쉬 제어회로는 기존의 리프레쉬 결함 셀을 충분히 활용할 수 있기 때문에 수율을 증가시킨다.

Claims (3)

  1. 복수개의 셀 블록으로 이루어진 메모리 셀 어레이를 갖고, 한 주기의 리프레쉬 사이클 동안에 상기 복수개의 셀 블록의 각각의 셀 블록을 순차직으로 리프레쉬하며, 상기 복수개의 셀 블록의 제 1 셀 블록에 리프레쉬 결함 셀이 존재하는 경우 상기 복수개의 셀 블록의 나머지 셀 블록에서 상기 리프레쉬 결함 셀과 동일한 어드레스의 메모리 셀을 리프레쉬할 때 상기 리프레쉬 결합 셀을 함께 리츠레쉬하는 반도체 메모리의 리프레쉬 제어회로에 있어서,
    상기 메모리 셀 어레이를 어드레싱 하는데 필요한 최소 비트 수보다 많은 다수개의 카운터 유닛이 직렬 연결되고, 리프레쉬 신호애 의해 상기 각각의 카운터 유닛이 인에이블 되며, 앞단의 카운터 유닛의 반전출력이 다음 단 카운터 유닛의 입력으로 되고, 상기 직렬 연결된 다수개의 카운터 유닛의 첫 번째 카운터 유닛의 입력으로 하이 레벨 전압이 공급되며, 상기 다수개의 카운티 유닛의 각각의 출력이 상기 내부 어드레스의 단위비트를 구성하여, 상기 리프레쉬 신호가 활성화되면 내부 어드레스를 발생시키는 내부 어드레스 카운터와;
    프리차지 노드를 갖고 상기 내부 어드레스 신호가 입력되며 상기 리프레쉬 결함 셀의 어드레스를 저장하는 어드레스 저장 수단과 상기 리프레쉬 신호가 제1 지연수단을 통하여 입력되고, 상기 제 1 지연수단을 통과한 상기 리프레쉬 신호가 제 2 지연수단과 제 1 인버터를 통하여 입력되어 상기 풀 업 인에이블 신호를 출력하는 오어 게이트로 구성되어 상기 리프레쉬 신호가 하이 레벨에서 로우 레벨로 천이하면 풀 업 인에이블 신호를 발생시켜서 상기 어드레스 저장수단을 하이 레벨로 프리차지 시키는 풀 업 인에이블 신호 발생수단과, 상기 풀 업 인에이블 신호가 제 3 지연수단과 제 2 인버터를 통하여 입력되고, 상기 어드레스 저장수단의 상기 프리차지 노드의 전압레벨에 의한 논리신호가 입력되는 제 1 앤드 게이트와, 상기 제 1 앤드 게이트의 출력신호가 세트신호로서 입력되고, 상기 풀 업 인에이블신호가 반전되어 리셋신호로서 입력되어 상기 로우파워 인에이블 신호를 출력하는 알에스 플립플롭으로 구성되어 상기 풀 업 인에이블 신호가 발생하고 상기 내부 어드레스 신호와 상기 리프레쉬 결함 셀의 어드레스가 일치할 때 로우파워 인에이블 신호를 비활성화시키는 로우파워 인에이블 신호 발생수단을 포함하는 어드레스 비교기와;
    제 2 앤드 게이트에 상기 로우파워 인에이블 신호와 셀프 리프레쉬 모드 인에이블 신호가 입력되고, 제 1 낸드 게이트에는 상기 내부 어드레스의 최상위 비트와 상기 제 2 앤드 게이트의 출력이 입력되며, 제 2 낸드 게이트에는 상기 제 1 낸드 게이트의 출력과 상기 제 2 앤드 게이트의 출력이 입력되고, 제 3 앤드 게이트에는 상기 내부 어드레스 신호의 상위 두 번째 비트와 상기 제 2 낸드 게이트의 출력이 입력되어 제 1 블록 어드레스 신호를 출력하며, 제 4 앤드 게이트에는 상기 내부 어드레스 신호의 상위 두 번째 비트의 반전된 신호와 상기 제 2 낸드 게이트의 출력이 입력되어 제 2 블록 어드레스 신호를 출력하고, 제 5 앤드 게이트에는 상기 내부 어드레스 신호의 상위 두 번 째 비트와 상기 제 1 낸드 게이트의 출력이 입력되어 제 3 블록 어드레스 신호를 출력하며, 제 6 앤드 게이트에는 상기 내부 어드레스 신호의 상위 두 번째 비트의 반전된 신호와 상기 제 1 낸드 게이트의 출력이 입력되어 제 4 블록 어드레스 신호를 출력하도록 구성되어 상기 로우파워 인에이블 신호가 비활성화되면 상기 복수개의 셀 블록 가운데 적어도 두 개 이상의 셀 블록이 동시에 리프레쉬되도록 어드레싱하고, 상기 로우파워 인에이블 신호가 활성화되면 상기 복수개의 셀 블록의 각각의 셀 블록이 순차적으로 리프레쉬되도록 어드레싱하는 어드레스 디코더를 포함하는 반도체 메모리의 리프레쉬 제어회로.
  2. 청구항 1에 있어서, 상기 제 1 지연수단은 상기 내부 어드레스 카운터에서 상기 리프레쉬 신호에 의해 상기 내부 어드레스 신호가 발생하는 동안 상기 풀 업 인에이블 신호의 발생을 지연시키도록 이루어지는 반도체 메모리의 리프레쉬 제어회로.
  3. 청구항 1에 있어서, 상기 제 2 지연수단은 상기 풀 업 인에이블 신호의 로우 레벨 구간을 결정하도록 이루어지는 반도체 메모리의 리프레쉬 제어회로.
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