DE19933008B4

DE19933008B4 - Auffrischsteuerungseinrichtung in einem Halbleiterspeicher

Info

Publication number: DE19933008B4
Application number: DE19933008A
Authority: DE
Inventors: Jun-Hyun Cheongju Chun
Original assignee: LG Semicon Co Ltd
Current assignee: SK Hynix Inc
Priority date: 1998-10-28
Filing date: 1999-07-14
Publication date: 2009-12-10
Anticipated expiration: 2019-07-15
Also published as: KR100317195B1; JP2000132963A; US6166980A; DE19933008A1; KR20000027436A

Abstract

Halbleiterspeicher mit:
einer Mehrzahl von Zellenblöcken, die während eines Auffrischzyklusses aufeinanderfolgend aufgefrischt werden, wobei jeder Zellenblock (207) eine Mehrzahl von Speicherzellen umfasst; und
einer Auffrischsteuerungseinrichtung, die eine Auffrisch-defekte Zelle in einem der Zellenblöcke auffrischt, wenn eine Speicherzelle in einem anderen der Zellenblöcke, die durch dieselbe Adresse bezeichnet ist wie die Auffrisch-defekte Zelle, aufgefrischt wird.

Description

Die vorliegende Erfindung bezieht sich auf eine Auffrischsteuerungseinrichtung in einem Halbleiterspeicher, die einen Auffrischzyklus eines Speicherzellenarrays während einer Selbstauffrisch- oder automatischen Auffrisch-Operation eines DRAM (DRAM = Dynamic Random Access Memory = dynamischer Speicher mit wahlfreiem Zugriff) steuert.
Idealerweise sollten diese Speicherzellen in einem DRAM quadratisch angeordnet sein. 1M-, 16M- und 256M-DRAMs weisen 2²⁰, 2²⁴ bzw. 2²⁸ Zellen auf. Folglich beträgt die Anzahl der Zellen in einer Zeile oder einer Spalte 2¹⁰, 2¹² bzw. 2¹⁴.
Folglich kann eine spezifische Zelle ausgewählt werden, indem 24 Adressenbits decodiert werden, wobei eine Hälfte der Adressenbits zu der Zeile zugeführt wird, und die andere Hälfte zu der Spalte zugeführt wird. Da sowohl die Anzahl der Zeilenadressenbits als auch der Spaltenadressenbits 12 beträgt, ist es möglich, die Anzahl der Anschlußstifte für die externe Adresse auf 12 zu verringern, indem die Zeilenadressensignale und die Spaltenadressensignale abwechselnd über die 12 Anschlußstifte für die externe Adresse zugeführt werden. Dies wird als Adressenmultiplexbetrieb bezeichnet und bewirkt eine Vereinfachung des Packungsprozesses.
Für den oben erwähnten Adressenmultiplexbetrieb ist eine Adressenlatch-Schaltung zur Trennung der Zeilenadressenbits und der Spaltenadressenbits erforderlich. Zusätzlich sind ein Zeilenadressenübernahmesignal/RAS (/RAS = row address strobe signal), das die Zeilenadresseneingabe anzeigt, und ein Spaltenadressenübernahmesignal/CAS (/CAS = column address strobe signal), das die Spaltenadresseneingabe an zeigt, für den Adressenmultiplexbetrieb erforderlich.
Es ist nämlich eine Funktion erforderlich, die die Eingabe der Zeilenadresse und der Spaltenadresse mit dem Zeilenadressenübernahmesignal/RAS bzw. dem Spaltenadressenübernahmesignal/CAS synchronisiert. Ferner sind eine Zeilenadressenlatch-Schaltung und eine Spaltenadressenlatch-Schaltung erforderlich.
Folglich wird bei einem 16M-DRAM die Anzahl der Adressenanschlußstifte von 24 auf 13 reduziert. 12 Anschlußstifte sind für die Adressensignale vorgesehen, wobei der verbleibende eine Anschlußstift für das Spaltenadressenübernahmesignal vorgesehen ist. Außerdem wird der Chipfreigabesignalanschlußstift gemeinsam für das Zeilenadressensignal verwendet. Folglich wird kein weiterer Anschlußstift für das Zeilenadressenübernahmesignal erforderlich sein.
Das Zeilenadressensignal und das Spaltenadressensignal werden von einem Adressenanschlußstift während eines Intervalls mit bestimmter Zeitdauer in eine interne Schaltungsanordnung eingegeben. Der Eingangsweg in den Zeilenadressendecodierer und in den Spaltenadressendecodierer ist jedoch der gleiche. Eine Decodierungsstufe ist jedoch in mehrere Stufen, beispielsweise für eine Vordecodierung und Hauptdecodierung, unterteilt, wenn die Adressenbits zunehmen.
Es gibt zwei unterschiedliche Arten, um den Eingangsweg des Zeilenadressensignals und des Spaltenadressensignals zu trennen. Ein Weg besteht darin, dieselben nach einem Adressenpuffer zu trennen. Der andere Weg besteht darin, dieselben genau vor dem Vordecodierer zu trennen, wobei in diesem Fall der Eingangsweg des Zeilenadressensignals und des Spaltenadressensignals gemeinsam den Adressenpuffer verwendet. Nach dem 16M-DRAM wird nun die Art und Weise, auf die der Eingangsweg der Zeilenadresse und der Spaltenadresse genau vor dem Zeilenadressenpuffer und dem Spaltenadressenpuffer getrennt wird, allgemein dargestellt.
Eine Auffrischoperation in dem DRAM wird ausgeführt, während das Zeilenadressenübernahmesignal nach der Eingabe einer Auffrischadresse einen ”niedrigen” Pegel aufweist, wobei dies als ”Nur-RAS-Auffrisch”-Signal (”RAS Only Refresh”) bezeichnet wird.
Eine solche Auffrischoperation muß durchgeführt werden, bevor der Zellenkondensator entladen ist und nicht mehr anzeigen kann, ob der Datenwert eine logische ”1” oder ”0” ist. Diese kritische Zeitdauer wird als Auffrischperiode bezeichnet.
Ein Auffrischzyklus ist durch die Anzahl von Malen definiert, die erforderlich ist, um das Auffrischen aller Speicherzellen in dem Speicherzellenarray abzuschließen. Die Auffrischperiode geteilt durch den Auffrischzyklus ergibt das Auffrischintervall. Dieses Auffrischintervall bestimmt ein Zeitintervall jedes Auffrischzyklusses, wenn eine Auffrischoperation in regelmäßigen Intervallen ausgeführt wird.
Es gibt viele unterschiedliche Arten für eine Auffrischoperation in einem DRAM, wie z. B. eine automatische Auffrischung, eine versteckte Auffrischung, eine Selbstauffrischung und dergleichen.
Eine automatische Auffrischung ist eine sogenannte CBR-Auffrischung. Der Ausdruck CBR bedeutet ”CAS vor RAS” (”CAS before RAS”). Bei dieser Operation erzeugt ein eingebauter interner Adressenzähler in dem DRAM eine interne Adresse.
Bei einem 64K-DRAM wird ein Auffrischsignal an einen Ersatzanschlußstift angelegt. Dieses Auffrischsignal bestimmt die Akzeptanz der internen Adresse. Falls nämlich das Auffrischsignal vor dem Zeilenadressenübernahmesignal aktiviert ist (d. h. einen niedrigen Pegel aufweist), wird die Auffrischoperation in den folgenden Zyklen unter Verwendung der internen Adresse ausgeführt, wobei eine externe Adresse igno riert wird.
Nachdem die Auffrischoperation für eine Wortleitung beendet ist, zählt der Interne-Adresse-Zähler für den nächsten Auffrischzyklus um 1 Bit hoch. Folglich ist der externe Auffrischzähler nicht notwendig.
Es gibt eine andere Weise der Auffrischsteuerung, die eine anormale Operation des DRAM anstelle des Auffrischsignals verwendet. Beispielsweise wird das Spaltenadressenübernahmesignal vor dem Zeilenadressenübernahmesignal aktiviert (d. h. CAS vor RAS). Eine Auffrischsteuerungseinrichtung betrachtet daher die anomale Operation als Auffrischsignal, wodurch bewirkt wird, daß der Auffrischsignalanschlußstift unnötig wird. In diesem Fall wird die interne Adresse verwendet, um aufzufrischen, wobei die externe Adresse ignoriert wird.
Um die CBR-Auffrischung wirksam zu machen, muß das Spaltenadressenübernahmesignal um eine Zeitdauer von tCSR (/CAS-Einrichtezeit) im voraus vor dem Zeilenadressenübernahmesignal aktiviert und eine Zeitdauer von zumindest tCHR (/CAS-Haltezeit) beibehalten werden.
1 ist ein Blockdiagramm, das eine Adresseneingangsstufe, die mit einem Speicherzellenarray in einem Halbleiterspeicher verbunden ist, gemäß dem Stand der Technik zeigt.
Wie in 1 dargestellt, weist die Adresseneingangsstufe eine zusätzliche Zeilenadressenlatch-Schaltung und eine Spaltenadressenlatch-Schaltung auf. Die Zeilenadresse wird in der Zeilenadressenlatch-Schaltung gespeichert, und die Spaltenadresse wird in der Spaltenadressenlatch-Schaltung gespeichert. Diese gespeicherten Adressen werden von einem Decodierer decodiert, um eine Speicherzelle zum Schreiben oder Lesen von Daten auszuwählen.
Das externe TTL-Pegeladressensignal (TTL = Transistor-Transistor-Logik) aus 12 Bits wird über eine Adresseneingangs anschlußfläche in den Adresseneingangspuffer 101 eingegeben. Der Adresseneingangspuffer 101 wandelt das externe TTL-Adressensignal in das externe CMOS-Pegeladressensignal EXT_A' um.
Das Externe-Adresse-Signal EXT_A besteht aus dem Externe-Zeilenadresse-Signal EXT_AX und dem Externe-Spaltenadresse-Signal EXT_AY. Diese zwei Externe-Adresse-Signale EXT_AX und EXT_AY werden abwechselnd in den Adresseneingangspuffer 101 eingegeben. Das umgewandelte Externe-Zeilenadresse-Signal EXT_AX wird in der Zeilenadressenlatch-Schaltung 103 gespeichert, wobei das umgewandelte Externe-Spaltenadresse-Signal EXT_AY in der Spaltenadressenlatch-Schaltung 105 gespeichert wird.
Der Interne-Adresse-Zähler 102 empfängt das Auffrischsignal REF. Wenn das Auffrischsignal REF auf einen hohen Pegel aktiviert ist, erzeugt der Interne-Adresse-Zähler 102 ein Interne-Adresse-Signal INT_AX[11:01] und führt daraufhin dasselbe der Zeilenadressenlatch-Schaltung 103 zu. In diesem Fall ist das Interne-Adresse-Signal INT_AX ein Interne-”Zeilen”-Adresse-Signal.
Wie oben erwähnt, werden das Interne-Adresse-Signal INT_AX und das Externe-Zeilenadresse-Signal EXT_AX in der Zeilenadressenlatch-Schaltung 103 zwischengespeichert. Zusätzlich werden auch das Auffrischsignal REF und das Wortleitungstreibersignal ACT der Zeilenadressenlatch-Schaltung 103 zugeführt.
Die Zeilenadressenlatch-Schaltung 103 speichert das Interne-Adresse-Signal INT_AX zwischen, wenn das Auffrischsignal REF auf einem hohen Pegel aktiviert ist, und speichert das Zeilenadressensignal EXT_AX zwischen, wenn das Wortleitungstreibersignal ACT auf einen hohen Pegel aktiviert ist.
Ein Zeilenvordecodierer 104 empfängt und vordecodiert das Interne-Adresse-Signal INT_AX, das in der Zeilenadressen latch-Schaltung 103 gespeichert ist, oder das Zeilenadressensignal EXT_AX.
Eine Vordecodierung in dem Zeilenvordecodierer 104 wird folgendermaßen ausgeführt.
Der Zeilenvordecodierer 104 erzeugt zwei Blockadressensignale BX0 und BX1 durch Decodieren des höchstwertigen Bits des Interne-Adresse-Signals INT_AX oder des höchstwertigen Bits des Zeilenadressensignals EXT_AX. Jedes Blockadressensignal BX0 und BX1 wählt zwei von vier Zellenblöcken aus.
Das gesamte Speicherzellenarray ist in mehrere Zellenblöcke unterteilt. Jeder Zellenblock kann durch ein Einheitsadresseneingangssignal bezeichnet werden. Da die externe Zeilenadresse 12 Bit lang ist, weist ein einzelner Zellenblock 4.096 (2¹²) Wortleitungen auf.
Die restlichen Bits des Interne-Adresse-Signals INT_AX oder des Zeilenadressensignals EXT_AX sind das tatsächliche Zeilenadressensignal AX zum Auswählen einer einzelnen Wortleitung in dem Zellenblock, der durch die Blockadressensignale BX0 und BX1 ausgewählt wird.
Jeder Zellenblock 107 weist seinen eigenen Zeilendecodierer 108 als Hauptdecodierer auf. Der Zeilendecodierer 108 empfängt ein Bit der zwei Blockadressensignale BX0 und BX1 und das vordecodierte Zeilenadressensignal AX. Folglich wird der Zeilendecodierer 108 durch die Blockadressensignale BX0 und BX1 ausgewählt. Der ausgewählte Zeilendecodierer 108 decodiert das Zeilenadressensignal AX, um eine entsprechende Wortleitung auszuwählen.
Die Spaltenadressenlatch-Schaltung 105 empfängt ein Lese/Schreibsignal RD/WT und empfängt ferner das Externe-Spaltenadresse-Signal EXT_AY von dem Eingangspuffer 101. Die Spaltenadressenlatch-Schaltung 105 speichert das Spaltenadressensignal EXT_AY zwischen, wenn das Lese/Schreibsignal RD/WT aktiviert ist.
Das Externe-Spaltenadresse-Signal EXT_AY in der Spaltenadressenlatch-Schaltung 105 wird dem Spaltenvordecodierer 106 zugeführt. Der Spaltenvordecodierer 106 erzeugt das Spaltenadressensignal AY durch Vordecodieren des Spaltenadressensignals EXT_AY. Der Spaltendecodierer 109 decodiert das vordecodierte Spaltenadressensignal AY, um die entsprechende Bitleitung auszuwählen. Jeder Zellenblock 107 weist einen Erfassungsverstärker S/A (S/A = sense amplifier) 110 auf. Der Erfassungsverstärker 110 wird durch die decodierte Spaltenadresse AY aktiviert und führt eine Lese/Schreib- und Auffrischoperation aus. Jede der Erfassungsverstärkersteuerungseinrichtungen 111, die mit SAC (SAC = sense amplifier controller) bezeichnet sind, erzeugt ein Lese/Schreibsteuerungssignal und ein Auffrischsteuerungssignal, um den Erfassungsverstärker 110 zu steuern.
2 zeigt ein Zeitablaufdiagramm der Adresseneingangsstufe in 1, d. h. insbesondere ein Zeitablaufdiagramm der Auffrischoperation unter Verwendung des Interne-Adresse-Signals INT_AX. In 2 wird das Interne-Adresse-Signal INT_AX durch das aktivierte Auffrischsignal REF erzeugt. Die tatsächliche Zeilenadresse wird aus dem decodierten Interne-Adresse-Signal INT_AX entnommen. Unter der Annahme, daß die Zeilenadressensignale AXk und AXn erzeugt werden, werden zwei Wortleitungen WLk und WLn ausgewählt.
Diese zwei ausgewählten Wortleitungen WLk und WLn befinden sich jeweils in getrennten Zellenblöcken. Da zwei Zellenblöcke durch eine Einheitszeilenadresse ausgewählt werden, wird genau eine Wortleitung, die der Einheitszeilenadresse entspricht, ausgewählt und in jedem ausgewählten Zellenblock aktiviert. Falls das Speicherzellenarray mehr Zellenblöcke (d. h. mehr Zellen) aufweist, ist ein höherer Leistungsverbrauch erforderlich. Da ferner die Auffrischfähigkeit nicht ausreicht, um einen hochintegrierten Speicher aufzufrischen, erhöht sich die Auffrischfehlerrate.
Im allgemeinen wird eine defekte Speicherzelle durch eine redundante Speicherzelle wiederhergestellt. Es gibt jedoch eine Begrenzung der Redundanz in einem Halbleiterspeicher. Folglich wird lediglich eine äußerst defekte Speicherzelle durch eine redundante Speicherzelle wiederhergestellt.
Ein Auffrischungsdefekt bedeutet, daß eine Speicherzelle aufgrund eines größeren Leckstroms einen größeren Auffrischstrom oder eine längere Auffrischperiode als eine normale Zelle erfordert. Das heißt mit anderen Worten, daß eine Auffrisch-defekte Speicherzelle eine Speicherzelle ist, die Auffrischdefekte aufweist. Da defekte Zellen (d. h. Auffrisch-defekte Zellen) einen höheren Strom als normale Zellen benötigen, um aufgefrischt zu werden, wird die Auffrischzeitdauer durch defekte Zellen bestimmt. Es sind jedoch tatsächlich mehr normale Zellen als defekte Zellen in einem Speicherzellenarray vorhanden. Folglich ist es ausgehend von dem Standpunkt des Leistungsverbrauchs sehr ineffizient, wenn der Auffrischzeitverlauf durch eine defekte Zelle bestimmt wird.
Die Patentveröffentlichung DE 69126382 T2 bezieht sich beispielsweise auf einen dynamischen Halbleiterspeicher mit einer Auffrischungsfunktion und Verfahren zu seiner Auffrischung. Bei der Speichereinrichtung werden die Leseverstärkergruppen von entsprechenden Speicherblöcken nacheinander während jedes Auffrischmoduszyklus aktiviert. Ferner können die Leseverstärkergruppen von den jeweiligen Speicherblöcken in überlappenden Zeitabläufen in jedem Auffrischzyklus aktiviert werden. Bei der Speichereinrichtung bestimmt ein Blockauswahlsignal gleichzeitig eine Mehrzahl von Speicherzellenblöcken, wobei als Antwort auf das Signal das Leseverstärkungsaktivierungsmittel die den Speicherzellblöcken, die durch ein Blockauswahlsignal bestimmt sind, zuordneten Leseverstärkergruppen in jeweiligen aufeinander folgenden überlappenden Zeitabläufen in diesem Auffrischzyklus aktiviert.
Die Patentveröffentlichung US 5,629,898 bezieht sich beispielsweise auf ein dynamisches Speicherbauelement, ein Speichermodul und ein Verfahren zum Auffrischen eines dynamischen Speicherbauelements. Ein periodischer Puls, der der kürzesten Informationsretentionszeit dieser dynamischen Speicherzellen entspricht, wird gezählt, um eine Auffrischadresse zu bilden, die eine Mehrzahl von Wortleitungen zugewiesen werden soll. Ein Carry-Signal, das von dem Auffrischadressenzähler ausgegeben wird, wird durch einen Teiler geteilt. Für jede der Mehrzahl von Wortleitungen, die der Auffrischadresse zugeordnet sind, wird entweder eine kurze Periode, die einem Ausgangspuls eines Zeitgebers entspricht, oder eine lange Periode, die dem geteilten Puls von dem Teiler entspricht, in einer Speicherschaltung als Auffrischzeiteinstellungsinformation gespeichert. Eine Speicherzellauffrischoperation, die durch die Auffrischadresse durchgeführt werden, wird für jede Wortleitung gemäß der in der Speicherschaltung gespeicherten Auffrischzeiteinstellungsinformation gültig oder ungültig gemacht, wobei die Auffrischzeiteinstellungsinformation selbst durch den Ausgangspuls des Teilers ungültig gemacht wird
Ausgehend von diesem Stand der Technik besteht die Aufgabe der vorliegenden Erfindung darin, einen verbesserten Halbleiterspeicher und eine verbesserte Auffrischsteuerungseinrichtung in dem Halbleiterspeicher zu schaffen, um die Auffrischeigenschaften des Halbleiterspeichers zu verbessern.
Diese Aufgabe wird durch einen Halbleiterspeicher gemäß Anspruch 1 und durch eine Auffrischsteuerungseinrichtung in dem Halbleiterspeicher gemäß Anspruch 2 gelöst.
Ein Vorteil der vorliegenden Erfindung besteht darin, daß eine Auffrischsteuerungseinrichtung in einem Halbleiterspeicher geschaffen wird, die sowohl eine normale Speicherzelle als auch eine defekte Speicherzelle, die durch dieselbe Adresse bezeichnet sind, jedoch in einem getrennten Speicherzellenblock angeordnet sind, auffrischt, wenn die norma le Speicherzelle aufgefrischt wird.
Um diese und weitere Vorteile zu erreichen und gemäß dem Zweck der vorliegenden Erfindung, wie sie ausgeführt und allgemein beschrieben ist, umfaßt die vorliegende Erfindung einen Halbleiterspeicher mit einer Mehrzahl von Zellenblöcken, die während eines Auffrischzyklusses aufeinanderfolgend aufgefrischt werden, und eine Auffrischsteuerungseinrichtung, die eine Auffrisch-defekte Zelle auffrischt, wenn eine Speicherzelle, die mit derselben Adresse bezeichnet ist, mit der Auffrisch-defekten Zelle in einem anderen Zellenblock aufgefrischt wird.
Bei einem weiteren Aspekt einer Auffrischsteuerungseinrichtung in einem Halbleiterspeicher, der ein Speicherzellenarray aus einer Mehrzahl von Zellenblöcken aufweist, umfaßt die vorliegende Erfindung einen Interne-Adresse-Zähler, eine Adressenvergleichseinrichtung bzw. einen Adressenkomparator und einen Adressendecodierer.
Der Interne-Adresse-Zähler erzeugt eine interne Adresse, wenn das Auffrischsignal REF aktiviert ist. Die Adressenvergleichseinrichtung speichert die Adresse der Auffrisch-defekten Zelle in jedem Speicherblock und deaktiviert ein Niederleistungsfreigabesignal, wenn eine interne Adresse bei einem Vergleich mit der Adresse einer Auffrisch-defekten Zelle übereinstimmt. Das Niederleistungsfreigabesignal bestimmt die Zahl des aufzufrischenden Zellenblocks unter der Mehrzahl der Zellenblöcke. Sobald das Niederleistungsfreigabesignal aktiviert ist, wird ein Zellenblock aufgefrischt. Im Gegensatz dazu werden mehr als zwei Zellenblöcke aufgefrischt, sobald das Niederleistungsfreigabesignal deaktiviert ist. Der Adressendecodierer wählt mehr als zwei Zellenblöcke aus, wenn das Niederleistungsfreigabesignal deaktiviert ist. Im Gegensatz dazu wählt der Adressendecodierer andererseits jeden Zellenblock aus, wenn das Niederleistungsfreigabesignal aktiviert ist.
Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend unter Bezugnahme auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
1 ein Diagramm, das eine im Stand der Technik bekannte Adresseneingangsstufe zeigt, die mit einem Speicherzellenarray in einem Halbleiterspeicher verbunden ist;
2 ein Zeitablaufdiagramm, das Betriebscharakteristika der Adresseneingangsstufe in 1 zeigt;
3 ein Diagramm, das ein bevorzugtes Ausführungsbeispiel einer Adresseneingangsstufe in einem Halbleiterspeicher gemäß der vorliegenden Erfindung zeigt;
4 ein Schaltungsdiagramm, das eine Struktur eines Interne-Adresse-Zählers zeigt;
5 ein Schaltungsdiagramm, das eine logische Schaltung einer Zählereinheit des Interne-Adresse-Zählers in 4 zeigt;
6 ein Schaltungsdiagramm, das eine Schaltung einer Zeilenadressenlatch-Schaltung zeigt, die ein Einheitsbit einer Zeilenadresse zwischenspeichert;
7 ein Schaltungsdiagramm, das eine kombinierte Schaltung eines Speiches für Auffrisch-defekte Zeilenadressen und einer Adressenvergleichseinrichtung zeigt;
8A ein Schaltungsdiagramm, das eine Logikschaltung eines Zeilenadressendecodierers zeigt;
8B ein Diagramm, das eine Wahrheitstabelle eines Zeilenadressendecodierers zeigt; und
9 ein Diagramm, das ein Zeitablaufdiagramm der Betriebscharakteristika einer Adresseneingangsstufe zeigt.
Die 3 bis 9 zeigen ein bevorzugtes Ausführungsbeispiel einer Adresseneingangsstufe gemäß der vorliegenden Erfindung. 3 ist ein Blockdiagramm, das eine Adresseneingangsstufe in einem Halbleiterspeicher gemäß der vorliegenden Erfindung zeigt. Wie es in 3 gezeigt ist, wird das externe TTL-Pegeladressensignal aus 12 Bits über eine Adresseneingangsanschlußfläche in den Adresseneingangspuffer 201 eingegeben. Der Adresseneingangspuffer 201 wandelt das externe TTL-Adressensignal in ein externes CMOS-Pegeladressensignal EXT_A' um. Das externe Adressensignal EXT_A weist das Externe-Zeilenadresse-Signal EXT_AX und das Externe-Spaltenadresse-Signal EXT_AY auf. Diese zwei Externe-Adresse-Signale EXT_AX und EXT_AY werden abwechselnd in den Adresseneingangspuffer 101 eingegeben. Das umgewandelte Externe-Zeilenadresse-Signal EXT_AX wird in der Zeilenadressenlatch-Schaltung 203 gespeichert, und das umgewandelte Externe-Spaltenadresse-Signal EXT_AY wird in der Spaltenadressenlatch-Schaltung 205 gespeichert.
Ein Interne-Adresse-Zähler 202 empfängt ein Auffrischsignal REF. Wenn das Auffrischsignal REF auf einen hohen Pegel aktiviert ist, erzeugt der Interne-Adresse-Zähler 202 ein Interne-Adresse-Signal INT_AX[12:0] aus 13 Bits. Dieses Adressensignal INT_AX[12:0] wird in einer Zeilenadressenlatch-Schaltung 203 gespeichert. Das Adressensignal INT_AX[12:0] weist im Gegensatz zu dem Externen-Zeilenadresse-Signal EXT_AX[11:0], das 12 Bits aufweist, 13 Bits auf. Bei der vorliegenden Erfindung umfassen die oberen zwei Bits in dem Interne-Adresse-Signal INT_AX[13:12] das hinzugefügte eine Bit, und dieselben werden verwendet, um durch eine Decodierung ein neues Zellenblockadressensignal zu erzeugen.
Eine Zeilenadresse der Auffrisch-defekten Speicherzelle wird in einem Adressenspeicher 212 für Auffrisch-defekte Zellen gespeichert. Eine Adressenvergleichseinrichtung 213 vergleicht das Interne-Adresse-Signal INT_AX und die Zeilenadresse der Auffrisch-defekten Speicherzelle und erzeugt entsprechend dem Ergebnis des Vergleichs ein Niederleistungsfreigabesignal ENLP.
Wie oben erwähnt, werden das Interne-Adresse-Signal INT_AX oder das Externe-Zeilenadresse-Signal EXT_AX in der Zeilenadressenlatch-Schaltung 203 gespeichert. Zusätzlich werden das Auffrischsignal REF und ein Wortleitungstreibersignal ACT der Zeilenadressenlatch-Schaltung 203 zugeführt. Die Zeilenadressenlatch-Schaltung 203 speichert das Interne-Adresse-Signal INT_AX zwischen, wenn das Auffrischsignal REF auf einen hohen Pegel aktiviert ist, und speichert das Externe-Zeilenadresse-Signal EXT_AX zwischen, wenn das Wortleitungstreibersignal ACT auf einen hohen Pegel aktiviert ist.
Ein Zeilenvorcodierer 204 empfängt das Externe-Zeilenadresse-Signal EXT_AX oder das Interne-Adresse-Signal INT_AX von der Zeilenadressenlatch-Schaltung 203, und empfängt ferner das Niederleistungsfreigabesignal ENLP von dem Adressengenerator 213 und ein Selbstauffrischfreigabesignal ENSR, das aus einem Selbstauffrischmodusstartsignal erzeugt wird.
Der Zeilenvordecodierer 204 decodiert das Interne-Adresse-Signal INT_AX oder das Externe-Zeilenadresse-Signal EXT_AX vor. Eine Vorcodierung des Interne-Adresse-Signals INT_AX in dem Zeilenvordecodierer 204 findet folgendermaßen statt. Der Zeilenvordecodierer 204 erzeugt vier Zellenblockadressensignale BX0 bis BX3 durch Decodieren der oberen zwei Bits des Interne-Adresse-Signals INT_AX. Zu diesem Zeitpunkt werden das oben-erwähnte Niederleistungsfreigabesignal ENLP und das Selbstauffrischfreigabesignal ENSR zum Decodieren von Freigabesignalen des Zeilenvordecodierers verwendet. Jedes der Zellenblockadressensignale BX0 bis BX3 wählt einen Zellenblock aus den vier Blöcken aus.
Die restlichen Bits des Interne-Adresse-Signals INT_AX werden verwendet, um ein Zeilenadressensignal AX zu erzeugen, das eine einzelne Wortleitung in dem Zellenblock, der durch die Zellenblockadressensignale BX0 bis BX3 ausgewählt wird, auswählt.
Jeder Zellenblock 207 weist einen Zeilendecodierer 208 als Hauptdecodierer auf. Der Zeilendecodierer 208 wird durch eines der vier Zellenblockadressensignale BX0 bis BX3 ausgewählt und empfängt das vordecodierte Zeilenadressensignal AX. Der ausgewählte Zeilendecodierer 208 decodiert das Zeilenadressensignal AX, um eine entsprechende Wortleitung auszuwählen.
Eine Spaltenadressenlatch-Schaltung 205 empfängt das Lese/Schreibsignal RD/WT und das Spaltenadressensignal EXT_AY von dem Adresseneingangspuffer. Die Spaltenadressenlatch-Schaltung 205 speichert das Spaltenadressensignal EXT_AY zwischen, wenn das Schreib/Lesesignal aktiviert ist. Das Spaltenadressensignal EXT_AY, das in der Spaltenadressenlatch-Schaltung 205 zwischengespeichert ist, wird dem Spaltenvordecodierer 206 zugeführt. Der Spaltenvordecodierer 206 erzeugt ein Spaltenadressensignal AY durch Vordecodieren des Spaltenadressensignals EXT_AY. Ein Spaltendecodierer 209 decodiert das vordecodierte Spaltenadressensignal AY, um eine entsprechende Bitleitung auszuwählen.
Jeder Zellenblock 207 weist einen Erfassungsverstärker 210 auf. Der Erfassungsverstärker 210 wird durch die decodierte Spaltenadresse AY aktiviert und führt eine Lese/Schreib- und Auffrischoperation durch. Jede der Erfassungsverstärkersteuerungseinrichtungen 311, die mit SAC bezeichnet sind, erzeugt ein Lese/Schreibsteuerungssignal und ein Auffrischsteuerungssignal, um den Erfassungsverstärker 310 zu steuern.
4 ist ein Schaltungsdiagramm, das eine Struktur eines Interne-Adresse-Zählers zeigt. Wie es in 4 dargestellt ist, umfaßt ein Interne-Adresse-Zähler 202 13 Zählereinheiten, die seriell verbunden sind. Jede Zählereinheit empfängt das Auffrischsignal REF als ein Synchronisationssignal. In der Zählereinheitstufe wird mit Ausnahme der ersten Zählereinheitstufe ein invertiertes Ausgangssignal/OUT einer vorhergehenden Zählereinheit als Eingangssignal dem Eingang IN der folgenden Zählereinheit zugeführt.
Das Eingangssignal an dem Signaleingang IN der ersten Zählereinheit 401 wird mittels einer Versorgungsspannung VDD auf einen hohen Pegel fest eingestellt. Das Ausgangssignal OUT jeder Zählereinheit ist das Interne-Adresse-Signal INT_AX[12:0] aus 13 Bits.
5 ist ein Schaltungsdiagramm, das eine logische Schaltung einer Zählereinheit des Interne-Adresse-Zählers in 4 zeigt. Die Zählereinheit weist zwei D-Flip-Flops 501 und 502 auf, die in Serie geschaltet sind. Wie es in 5 dargestellt ist, wird ein Ausgangssignal Q1 des ersten D-Flip-Flops 501 dem zweiten D-Flip-Flop 502 als Datensignal D2 zugeführt. Ein Ausgangssignal Q2 des zweiten D-Flip-Flops 502 wird von einem Invertierer 505 invertiert, wobei dieses invertierte Signal das Ausgangssignal OUT der Zählereinheit 401 bis 403 ist. Das Ausgangssignal OUT wird in das erste D-Flip-Flop 501 als Datensignal D1 zurückgekoppelt.
Das Ausgangssignal Q1 des ersten D-Flip-Flops 501 und das Eingangssignal IN der Zählereinheit werden mittels eines UND-Gatters das invertierte Ausgangssignal/OUT. Ferner werden das Eingangssignal IN und das Auffrischsignal REF mittels eines NAND-Gatters 503 das Taktsignal CLK und /CLK des jeweiligen D-Flip-Flops 501 und 502. 6 ist ein Schaltungsdiagramm, das eine Schaltung einer Zeilenadressenlatch-Schaltung darstellt, die ein Einheitsbit der Zeilenadresse zwischenspeichert. Wie es in 6 dargestellt ist, weist eine Zeilenadressenlatch-Schaltung im allgemeinen zwei getaktete CMOS-Invertierer 601 bis 602 und eine Latch-Schal tung 603 auf.
Der erste getaktete CMOS-Invertierer 601 empfängt das Auffrischsignal REF und ein Einheitsbit des Interne-Adresse-Signals INT_AX[i] und erzeugt ein invertiertes Einheitsbit des Interne-Adresse-Signals INT_AX[i], wenn das Auffrischsignal REF auf einen hohen Pegel aktiviert ist.
Der zweite getaktete CMOS-Invertierer 602 empfängt das Wortleitungstreibersignal ACT und ein Einheitsbit des Externe-Zeilenadresse-Signals EXT_AX[i] und erzeugt ein Einheitsbit des invertierten externen Zeilensignals EXT_AX[i], wenn das Wortleitungstreibersignal ACT auf einen hohen Pegel aktiviert ist.
Die Latch-Schaltung 603 weist zwei Invertierer 606 und 607 auf. Die Latch-Schaltung 603 speichert das invertierte Interne-Adresse-Signal INT_AX[i] von den getaktenten CMOS-Invertierern 601 und 602 oder das invertierte Externe-Zeilenadresse-Signal EXT_AX[i] zwischen. Ferner invertiert die Latch-Schaltung 603 das invertierte Interne-Adresse-Signal INT_AX[i] oder das invertierte Externe-Zeilenadresse-Signal EXT_AX[i]. Folglich wird der ursprüngliche Logikpegel wiederhergestellt.
7 ist ein Schaltungsdiagramm, das eine kombinierte Schaltung eines Adressenspeichers für Auffrisch-defekte Zellen und einer Adressenvergleichseinrichtung zeigt. Obwohl der Adressenspeicher 212 für Auffrisch-defekte Zellen und die Adressenvergleichseinrichtung 213 in 3 in zwei getrennte Blöcke unterteilt sind, gibt es eine Schaltung, die die zwei Blöcke miteinander in 7 kombiniert, da das Innere der Blöcke miteinander reziprok verbunden ist.
Wie es in 7 gezeigt ist, wird eine Versorgungsspannung VDD einem Source-Anschluß eines PMOS-Pull-up-Transistors Q9 zugeführt, und ein Pull-up-Freigabesignal ENPU wird einem Gate-Anschluß zugeführt. Das Pull-up-Freigabesignal ENPU wird in der folgenden Beschreibung erklärt.
Ein Sicherungsarray weist 26 parallele Sicherungen FU1 bis FU26 auf, wobei deren Anzahl doppelt so groß wie die Anzahl der Interne-Adresse-Bits INT_AX ist. Der Vorladeknoten N701 ist durch Verbinden eines Drain-Anschlusses des PMOS-Transistors Q9 mit einem Ende des Sicherungsarrays gebildet. Die anderen Enden des Sicherungsarrays sind jeweils mit NMOS-Transistoren Q10 bis Q17 verbunden.
Das Sicherungsarray ist zur Speicherung und zum Vergleich der Zeilenadresse der Auffrisch-defekten Speicherzelle vorgesehen. Die Prinzipien der Speicherung und des Vergleichs von Adressenbits werden in der folgenden Beschreibung erklärt, wobei zwei Sicherungen FU1 und FU2 zum Speichern des niedrigstwertigen Bits vorgesehen sind. Das Sicherungsarray kann durch ein EEPROM (EEPROM = Electrically Erasable Programmable Read-Only-Memory = elektrisch löschbarer, programmierbarer Nur-Lese-Speicher) ersetzt werden.
Die zwei Sicherungen FU1 und FU2 speichern das niedrigstwertige Bit der Zeilenadresse in der Auffrisch-defekten Speicherzelle. Ein logischer Wert von ”1” wird gespeichert, indem die erste Sicherung FU1 intakt gehalten wird und die zweite Sicherung FU2 ausgelöst wird bzw. ”durchbrennt”. Um andererseits einen logischen Wert von ”0” zu speichern, wird die erste Sicherung FU1 ausgelöst, und die zweite Sicherung FU2 bleibt intakt. Der Ausdruck ”bleibt intakt” bedeutet, daß die Verbindung der Sicherung bleibt, wie sie war. Der Begriff ”auslösen” bzw. ”durchbrennen” bedeutet ein Unterbrechen bzw. Trennen der Sicherung.
Zwei NMOS-Transistoren Q10 und Q11 sind mit zwei Sicherungen FU1 bzw. FU2 verbunden. Der NMOS-Transistor Q10 wird durch das niedrigstwertige Bit INT_AX[0] ein- und ausgeschaltet. Der NMOS-Transistor Q11 wird durch das invertierte niedrigstwertige Bit INT_AX[0] ein- und ausgeschaltet.
Unter der Annahme, daß ein logischer Wert von ”1” gespeichert wurde, indem die erste Sicherung FU1 intakt gehalten und die zweite Sicherung FU2 ausgelöst wurde, wird der Vorladeknoten 701 auf einen VSS-Pegel heruntergezogen, indem der NMOS-Transistor Q10 eingeschaltet wird, vorausgesetzt, daß ein niedrigstwertiges Bit INT_AX[0] des Interne-Adresse-Signals denselben logischen Wert wie das gespeicherte Adressenbit aufweist. Wenn andererseits ein niedrigstwertiges Bit INT_AX[0] mit einem logischen Wert von ”0” eingegeben wird, wird der NMOS-Transistor Q10 ausgeschaltet und der NMOS-Transistor Q11 eingeschaltet. Der Vorladeknoten N701 wird jedoch nicht heruntergezogen, da die Sicherung FU2 ausgelöst wird.
Folglich wird der Vorladeknoten N701 auf einen VSS-Pegel heruntergezogen, vorausgesetzt, daß das gespeicherte Adressenbit mit dem Interne-Adresse-Bit übereinstimmt. Falls dies nicht der Fall ist, wird die Vorladespannung gleich gehalten. Diese Eigenschaften werden ferner auf die restlichen Sicherungen angewendet.
Ein weiterer Pull-up-PMOS-Transistor Q18 ist mit dem Vorladeknoten N701 verbunden.
Der PMOS-Transistor Q18 wird durch das Ausgangssignal des Invertierers 705 gesteuert. Der logische Wert des Ausgangssignals des Invertierers 705 entspricht dem Spannungspegel des Vorladeknotens N701. Wenn der Vorladeknoten N701 einen hohen Pegel aufweist, wird folglich der PMOS-Transistor Q18 eingeschaltet. Folglich ist der Vorladepegel auf einen hohen Pegel fest eingestellt. Die restlichen Teile, mit Ausnahme des Sicherungsarrays in 7, erzeugen ein Niederleistungsfreigabesignal ENLP und ein Pull-up-Freigabesignal ENPU, das den PMOS-Transistor Q9 in dem Sicherungsarray steuert.
Ein Auffrischsignal REF wird über eine erste Verzögerungseinrichtung 706 in ein ODER-Gatter 707 eingegeben. Das Auf frischsignal, das die erste Verzögerungseinrichtung 706 durchlaufen hat, wird in zwei Eingangsanschlüsse eines ODER-Gatters 707 mit zwei Eingängen eingegeben. Ein Eingangsanschluß des ODER-Gatters 707 wird direkt mit dem Auffrischsignal REF, das die Verzögerungseinrichtung 706 durchlaufen hat, versorgt, während der andere Eingangsanschluß mit dem verzögerten Auffrischsignal, das eine zweite Verzögerungseinrichtung 708 und einen Invertierer 709 durchlaufen hat, versorgt wird.
Ein Ausgangssignal des ODER-Gatters 707 ist ein Pull-up-Freigabesignal ENPU, das ein negatives kurzes Pulssignal ist. Wenn nämlich das Auffrischsignal REF von einem hohen Pegel auf einen niedrigen Pegel übergeht, wird ein negatives kurzes Pulssignal mit einem Abschnitt mit einem niedrigen Pegel mit der Dauer der verzögerten Zeitdauer der Verzögerungseinrichtung 708 erzeugt. Das Ausgangssignal des ODER-Gatters 707 kann zum Erzeugen eines Niederleistungsfreigabesignals ENLP verwendet werden.
Die erste Verzögerungseinrichtung 706 arbeitet, um die Erzeugungszeitdauer des Pull-up-Freigabesignals ENLP oder des Niederleistungsfreigabesignals wie bei der obigen Erklärung zu verzögern. Da das Interne-Adresse-Signal INT_AX ferner durch das Auffrischsignal REF erzeugt wird, wird die Erzeugungszeitdauer des Niederleistungsfreigabesignals ENLP durch die Verzögerungseinrichtung 706 verzögert, bis das Interne-Adresse-Signal INT_AX erzeugt worden ist.
Das Pull-up-Freigabesignal ENPU, das von dem ODER-Gatter 707 ausgegeben wird, schaltet den PMOS-Transistor Q9 in dem Sicherungsarray ein/aus, und wird von einem Invertierer 710 invertiert, um für ein Rücksetzsignal R eines RS-Flip-Flops 711 verwendet zu werden. Das Pull-up-Freigabesignal ENPU wird über eine dritte Verzögerungseinrichtung 712 und einen Invertierer 713 in einen Eingangsanschluß eines UND-Gatters 714 mit zwei Eingängen eingegeben. Der andere Eingangsanschluß des UND-Gatters 714 wird mit einem logischen Wert ge mäß dem Spannungspegel des Vorladeknotens N701 versorgt. Falls ein Pull-up-Freigabesignal ENPU von dem ODER-Gatter 707 erzeugt wird, während die Spannung des Vorladeknotens N701 einen hohen Pegel beibehält, wird das Pull-up-Freigabesignal ENPU durch den Invertierer 710 invertiert, um das RS-Flip-Flop 711 zurückzusetzen.
Außerdem wird das Pull-up-Freigabesignal ENPU über die Verzögerungseinrichtung 712 und den Invertierer 713 in das UND-Gatter eingegeben. Daraufhin wird ein Ausgangssignal des UND-Gatters 714 ein positives kurzes Pulssignal, um das RS-Flip-Flop zu setzen. Ein Ausgangssignal Q des RS-Flip-Flops 711 wird von einem Invertierer 715 invertiert und daraufhin als Niederleistungsfreigabesignal ENLP ausgegeben. Folglich weist das Niederleistungsfreigabesignal ENLP für die Zeitdauer, die von der Verzögerungseinrichtung 712 verzögert wird, einen Abschnitt mit einem niedrigen Pegel auf.
8A ist ein Schaltungsdiagramm, das eine Logikschaltung eines Zeilenadressendecodierers zeigt. Wenn zumindest ein logischer Wert des Selbstauffrischfreigabesignals ENSR und des Niederleistungsfreigabesignals ENLP ”0” ist, weisen, wie es in 8A gezeigt ist, die zwei Blockadressensignale BX1 und BX3 denselben Wert auf, ungeachtet des logischen Werts des höchstwertigen Bits AX'[12] der Zeilenadresse, wobei die logischen Werte der zwei Blockadressensignale BX0 und BX2 ferner zueinander identisch sind. Wenn jedoch beide logischen Werte des Selbstauffrischfreigabesignals ENSR und des Niederleistungsfreigabesignals ENLP ”1” sind, weist jedes Blockadressensignal gemäß der Kombination des 12-ten oberen Bits AX'[11] und des höchstwertigen Bits AX'[12] der Zeilenadresse den logischen Wert ”1” auf.
Wenn folglich zumindest ein logischer Wert des Selbstauffrischfreigabesignals ENSR und des Niederleistungsfreigabesignals ENLP ”0” ist, werden zwei Zellenarrays gleichzeitig durch ein einziges Adresseneingangssignal ausgewählt. Wenn jedoch beide logischen Werte des Selbstauffrischfreigabesi gnals ENSR und des Niederleistungsfreigabesignals ENLP ”1” sind, wird lediglich ein Zellenarray durch ein einziges Adresseneingangssignal ausgewählt. Diese Betriebscharakteristika sind in 8B dargestellt.
9 ist ein Diagramm, das ein Zeitablaufdiagramm der Betriebscharakteristika einer Adresseneingangsstufe zeigt. Bezugnehmend auf 9 wird eine Zeitdauer von einer ersten fallenden Flanke eines Auffrischsignals REF bis zu einer fallenden Flanke eines Niederleistungsfreigabesignals ENLP durch die Verzögerungseinrichtung 706 in 7 hervorgerufen, wobei ein Abschnitt mit einem niedrigen Pegel eines Niederleistungsfreigabesignals ENLP durch die andere Verzögerungseinrichtung 712 in 7 erzeugt wird.
Zwei Wortleitungen WLn und WLk weisen dieselbe Zeilenadresse in unterschiedlichen Zellenblöcken auf. Bezüglich eines Abschnitts, bei dem die Wortleitungen WLn und WLk auf einen Pegel des Niederleistungsfreigabesignals ENLP aktiviert sind, ist nur dann eine WLn der zwei Wortleitungen WLn und WLk aktiviert, wenn sich das Niederleistungsfreigabesignal ENLP auf einem Abschnitt mit hohem Pegel befindet. Wenn sich das Niederleistungsfreigabesignal ENLP auf einem Abschnitt mit niedrigem Pegel befindet, werden beide Wortleitungen WLn und WLk aktiviert. Dies bedeutet, daß eine Auffrisch-defekte Speicherzelle mit der Wortleitung WLk verbunden ist. Folglich wird eine Wortleitung mit derselben Adresse der auffrischdefekten Speicherzelle in einem anderen Zellenblock aufgefrischt, wobei ferner die auffrischdefekte Speicherzelle aufgefrischt wird.
Gemäß der vorliegenden Erfindung wird die Momentanleistung, die bei einer Auffrischoperation verbraucht wird, weitgehend reduziert, indem jeder Zellenblock eines Speicherzellenarrays, das eine Mehrzahl von Zellenblöcken aufweist, der Reihe nach aufgefrischt wird. Die auffrischdefekten Speicherzellen erfordern mehr Auffrischoperationen als normale Speicherzellen. Wenn eine Speicherzelle dieselbe Adresse in ei ner Auffrisch-defekten Speicherzelle aufweist, tritt kein Problem beim Auffrischen der Auffrisch-defekten Speicherzelle auf, die zusammen mit der normalen Speicherzelle aufgefrischt wird. Folglich werden viele Speicherzellen aufgrund von Auffrischdefekten unter der Begrenzung von redundanten Zellen in einem Halbleiterspeicher gemäß dem Stand der Technik nutzlos. Dagegen verbessert eine neue Auffrischsteuerungseinrichtung gemäß der vorliegenden Erfindung das Ergebnis, da Auffrisch-defekte Speicherzellen praktisch verwendet werden.

Claims

Halbleiterspeicher mit: einer Mehrzahl von Zellenblöcken, die während eines Auffrischzyklusses aufeinanderfolgend aufgefrischt werden, wobei jeder Zellenblock (207) eine Mehrzahl von Speicherzellen umfasst; und einer Auffrischsteuerungseinrichtung, die eine Auffrisch-defekte Zelle in einem der Zellenblöcke auffrischt, wenn eine Speicherzelle in einem anderen der Zellenblöcke, die durch dieselbe Adresse bezeichnet ist wie die Auffrisch-defekte Zelle, aufgefrischt wird.
Auffrischsteuerungseinrichtung in einem Halbleiterspeicher, wobei der Halbleiterspeicher ein Speicherzellenarray aus einer Mehrzahl von Zellenblöcken (207) aufweist, wobei jeder derselben eine Mehrzahl von Speicherzellen aufweist, wobei die Auffrischsteuerungseinrichtung folgende Merkmale aufweist: einen Interne-Adresse-Zähler (202), der eine interne Adresse (INT_AX) ansprechend auf ein Auffrischsignal (REF) erzeugt; eine Adressenvergleichseinrichtung (212, 213), die eine Adresse einer Auffrisch-defekten Zelle in den Zellenblöcken (207) speichert, wobei die Adressenvergleichseinrichtung (212, 213) ein Niederleistungsfreigabesignal (ENLP) erzeugt, basierend auf einem Vergleich der internen Adresse (INT_AX) mit einer Adresse der Auffrisch-defekten Zelle; und einen Adressendecodierer (204), der zumindest einen ersten und einen zweiten Zellenblock der Zellenblöcke (207) gleichzeitig auswählt, basierend auf dem Niederleistungs freigabesignal (ENLP), wobei der erste Zellenblock eine Speicherzelle umfasst, die die interne Adresse aufweist, und der zweite Zellenblock die Auffrisch-defekte Zelle umfasst.
Auffrischsteuerungseinrichtung in einem Halbleiterspeicher gemäß Anspruch 2, bei der die interne Adresse (INT_AX) eine Anzahl von Bits aufweist, die größer als die Mindestanzahl von Bits ist, die zum Auswählen der Zellenblöcke (207) erforderlich ist.
Auffrischsteuerungseinrichtung in einem Halbleiterspeicher gemäß Anspruch 2, bei der der Interne-Adresse-Zähler (202) ferner folgende Merkmale aufweist: eine Mehrzahl von Zählereinheiten (401–403), die seriell verbunden sind, wobei die Anzahl der Zählereinheiten (401–403) größer als die Mindestanzahl von Bits ist, die zum Auswählen des Speicherzellenarrays erforderlich ist, und wobei jede der Zählereinheiten (401–403) durch das Auffrischsignal freigegeben wird, wobei ein invertiertes Ausgangssignal (/OUT) der vorhergehenden Zählereinheit in einen Eingang (IN) der folgenden Zählereinheit eingegeben wird, wobei eine Spannung mit hohem Pegel an einen Eingang einer ersten Zählereinheit einer Mehrzahl der Zählereinheiten angelegt ist, und wobei jedes Ausgangssignal der Zählereinheiten (401–403) ein Einheitsbit der internen Adresse (INT_AX) ist.
Auffrischsteuerungseinrichtung in einem Halbleiterspeicher gemäß Anspruch 4, bei der die Zählereinheit ferner folgende Merkmale aufweist: ein erstes D-Flip-Flop (501) mit einem in einem niedrigen Zustand aktiven Takteingang (/CLK); und ein zweites D-Flip-Flop (502), das mit dem ersten D-Flip-Flop (501) seriell verbunden ist, wobei das zweite D-Flip-Flop (502) einen in einem hohen Zustand aktiven Takteingang (CLK) aufweist, wobei ein Ergebnis einer NAND-Operation des Eingangssignals (IN) und des Auffrischsignals (REF) in den im niedrigen Zustand aktiven Takteingang (/CLK) des ersten D-Flip-Flops (501) und in den im hohen Zustand aktiven Takteingang (CLK) des zweiten D-Flip-Flops (502) eingegeben wird, wobei das Ergebnis einer UND-Operation des Eingangssignals (IN) und eines Ausgangssignals (Q1) des ersten D-Flip-Flops (501) ein invertiertes Ausgangssignal (/OUT) ist, und wobei ein Ausgangssignal (Q2) des zweiten D-Flip-Flops (502) invertiert wird, um das Ausgangssignal (OUT) zu werden, und gleichzeitig durch eine Rückkopplung ein Dateneingangssignal (D1) des ersten D-Flip-Flops (501) wird.
Auffrischsteuerungseinrichtung in einem Halbleiterspeicher gemäß Anspruch 2, bei der die Adressenvergleichseinrichtung (213) folgende Merkmale aufweist: einen Adressenspeicher, der einen Vorladeknoten (N701) aufweist und mit dem Interne-Adresse-Signal (INT_AX) versorgt wird, wobei der Adressenspeicher eine Adresse der Auffrisch-defekten Zelle speichert; eine Pull-up-Freigabesignalerzeugungseinrichtung, die den Adressenspeicher auf einen hohen Pegel vorlädt, indem ein Pull-up-Freigabesignal (ENPU) erzeugt wird, wenn das Auffrischsignal (REF) von einem hohen Pegel in einen niedrigen Pegel übergeht; und eine Niederleistungsfreigabesignalerzeugungseinrichtung, die das Niederleistungsfreigabesignal (ENLP) deaktiviert, wenn das Pull-up-Freigabesignal erzeugt wird und das Interne-Adresse-Signal mit einer Adresse der Auffrischdefekten Zelle übereinstimmt.
Auffrischsteuerungseinrichtung in einem Halbleiterspeicher gemäß Anspruch 6, bei der der Adressenspeicher Sicherungsarrays (FU1–FU8) aufweist.
Auffrischsteuerungseinrichtung in einem Halbleiterspeicher gemäß Anspruch 6, bei der der Adressenspeicher ein EEPROM aufweist.
Auffrischsteuerungseinrichtung in einem Halbleiterspeicher gemäß Anspruch 6, bei der die Pull-up-Freigabesignalerzeugungseinrichtung ein ODER-Gatter (707) aufweist, das das Pull-up-Freigabesignal (ENPU) ausgibt, wobei das Auffrischsignal (REF), das die erste Verzögerungseinrichtung (706) durchlaufen hat, über eine erste Verzögerungseinrichtung (708) und einen ersten Invertierer (709) in das ODER-Gatter (707) eingegeben wird.
Auffrischsteuerungseinrichtung in einem Halbleiterspeicher gemäß Anspruch 9, bei der die erste Verzögerungseinrichtung (706) eine Erzeugung des Pull-up-Freigabesignals (ENPU) verzögert, während der Interne-Adresse-Zähler (202) das Interne-Adresse-Signal (INT_AX) mittels des Auffrischsignals (REF) erzeugt.
Auffrischsteuerungseinrichtung in einem Halbleiterspeicher gemäß Anspruch 9, bei der die erste Verzögerungseinrichtung (708) einen Abschnitt mit niedrigem Pegel des Pull-up-Freigabesignals (ENPU) festlegt.
Auffrischsteuerungseinrichtung in einem Halbleiterspeicher gemäß Anspruch 6, bei der die Niederleistungsfrei gabesignalerzeugungseinrichtung ferner folgende Merkmale aufweist: ein erstes UND-Gatter (714), das mit einem logischen Wert gemäß einem Spannungspegel des Vorladeknotens (N701) des Adressenspeichers versorgt wird, wobei das Pull-up-Freigabesignal (ENPU) über eine dritte Verzögerungseinrichtung (712) und einen zweiten Invertierer (713) eingegeben wird; und ein RS-Flip-Flop (711), das das Niederleistungsfreigabesignal (ENLP) erzeugt, wobei ein Ausgangssignal des ersten UND-Gatters (714) als ein Setzsignal (S) eingegeben wird, und wobei das Pull-up-Freigabesignal (ENPU) invertiert und als ein Rücksetzsignal (R) eingegeben wird.
Auffrischsteuerungseinrichtung in einem Halbleiterspeicher gemäß Anspruch 12, bei der das Niederleistungsfreigabesignal (ENLP) ein invertiertes Ausgangssignal (/Q) des RS-Flip-Flops ist.
Auffrischsteuerungseinrichtung in einem Halbleiterspeicher gemäß Anspruch 2, bei der der Adressendecodierer (204) ein erstes bis viertes Blockadressensignal (BX0, BX1, BX2, BX3) erzeugt, wobei das erste Blockadressensignal (BX0) ausgegeben wird, indem das Niederleistungsfreigabesignal (ENLP) und ein Selbstauffrischmodus-Freigabesignal (ENSR) an ein zweites UND-Gatter (803) angelegt werden, indem ein höchstwertiges Bit der internen Adresse (INT_AX) und ein Ausgangssignal des zweiten UND-Gatters (803) an ein erstes NAND-Gatter (804) angelegt werden, indem ein Ausgangssignal des ersten NAND-Gatters (804) und ein Ausgangssignal des zweiten UND-Gatters (803) an ein zweites NAND-Gatter (805) angelegt werden, und indem ein zweites oberes Bit des Interne-Adresse-Signals (INT_AX) und ein Ausgangssignal des zweiten NAND-Gatters (805) an ein drittes UND-Gatter (806) angelegt werden, wobei das zweite Blockadressensignal (BX1) ausgegeben wird, indem ein invertiertes Signal eines zweiten oberen Bits des Interne-Adresse-Signals (INT_AX) und ein Ausgangssignal des zweiten NAND-Gatters (805) an ein viertes UND-Gatter (807) angelegt werden, wobei das dritte Blockadressensignal (BX2) ausgegeben wird, indem ein zweites oberes Bit des Interne-Adresse-Signals (INT_AX) und ein Ausgangssignal des ersten NAND-Gatters (804) an ein fünftes UND-Gatter (808) angelegt werden, und wobei das vierte Blockadressensignal (BX3) ausgegeben wird, indem ein invertiertes Signal eines zweiten oberen Bits des Interne-Adresse-Signals (INT_AX) und ein Ausgangssignal des ersten NAND-Gatters (804) an ein sechstes UND-Gatter (809) angelegt werden.
Auffrischsteuerungseinrichtung in einem Halbleiterspeicher gemäß Anspruch 14, bei der das zweite UND-Gatter (803) mit dem Niederleistungsfreigabesignal (ENLP) und einem Freigabesignal für einen automatischen Auffrischmodus versorgt wird.