DE10326088B4 - Autoeinstellung einer Selbstauffrischfrequenz - Google Patents

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Abstract

Frequenzeinstellungssystem (401), das folgende Merkmale aufweist: eine integrierte Schaltung zum Erzeugen eines Steuerungssignals (508), wobei die integrierte Schaltung angepasst ist zum Empfangen eines ENABLE-Signals, wobei die integrierte Schaltung durch das ENABLE-Signal ausgelöst wird, um das Steuerungssignal (508) zu erzeugen; und eine Frequenzeinstellungsschaltung (515), die das Steuerungssignal (508), das durch die integrierte Schaltung erzeugt wird, empfängt, wobei die Frequenzeinstellungsschaltung (515) folgende Merkmale umfasst: eine Einrichtung zum Bestimmen einer Frequenz des Steuerungssignals (508), das durch die Frequenzeinstellungsschaltung (515) empfangen wird, und zum Erzeugen eines Einstellungssignals (520), das die bestimmte Frequenz darstellt, wobei die Einrichtung zum Bestimmen einer Frequenz folgende Merkmale umfasst: einen Zähler (514), der das Steuerungssignal (508) und ein Referenzsignal empfängt und eine maximale Anzahl von aufeinanderfolgenden Pulsen des Referenzsignals bestimmt, die innerhalb eines Pulses des Steuerungssignals enthalten sind, wobei das Referenzsignal aus einem Systemtaktsignal erzeugt wird, periodisch ist und eine bekannte Periode aufweist; und einen Decodierer (518), der ein Zählersignal von dem Zähler (514) empfängt, das die maximale Anzahl von aufeinanderfolgenden Pulsen darstellt, und ein Einstellungssignal (520) basierend auf dem Zählersignal erzeugt; und eine Einrichtung zum automatischen Feinabstimmen der Frequenz des durch die integrierte Schaltung gelieferten Steuersignals basierend auf dem Einstellungssignal.

Description

  • Die vorliegende Erfindung bezieht sich auf das Gebiet von Speicherchips.
  • Eine bekannte integrierte Speicher-IC 100, die ein beschreibbarer Speicher des DRAM-Typs ist, ist in 1 gezeigt. Ein solcher dynamischer Direktzugriffsspeicherchip (DRAM-Chip) 100 umfaßt eine Mehrzahl von Speicherzellen 102, wobei jede Zelle 102 einen Transistor 104 und einen intrinsischen Kondensator 106 aufweist. Wie in 2 und 3 gezeigt ist, sind die Speicherzellen 102 in Arrays 108 angeordnet, wobei die Speicherzellen 102 in jedem Array 108 miteinander über Spalten von Leitern 110 und Zeilen von Leitern 112 verbunden sind. Wie in 4 gezeigt ist, werden die Transistoren 104 verwendet, um auf die Kondensatoren 106 zuzugreifen, wodurch denselben erlaubt wird, auf bestimmte Spannungspegel zu laden und zu entladen. Die Kondensatoren 106 speichern dann die Spannungen als Binärbits, 1 oder 0, die die Spannungspegel darstellen. Die binäre 1 wird als ein „hoher Zustand” bezeichnet und die binäre 0 wird als ein „niedriger Zustand” bezeichnet. Der Spannungswert der Informationen, die in dem Kondensator 106 einer Speicherzelle 102 gespeichert sind, wird der logische Zustand der Speicherzelle 102 genannt.
  • Wie in 1 und 2 gezeigt ist, umfaßt der Speicherchip 100 sechs Adreßeingangskontaktstifte A0, A1, A2, A3, A4, A5 entlang seiner Kanten, die sowohl für Zeilen- als auch Spalten-Adressen der Speicherzellen 102 verwendet werden. Der Eingangsstift des Zeilenadreßübernahmesignals (RAS; RAS = row address strobe) empfängt ein Signal RAS, das die Adresse in die Zeilenadreß-Latches 114 taktet, die an den DRAM-Adreßstiften A0 bis A5 vorliegt. Auf ähnliche Weise empfängt ein Eingangsstift eines Spaltenadreßübernahmesignals (CAS; CAS = column address strobe) ein Signal CAS, das die Adresse, die an den DRAM-Adreßstiften A0 bis A5 vorliegt, in die Spaltenadreß-Latches 116 taktet. Der Speicherchip 100 weist einen Datenstift Din auf, der Daten empfängt, und einen Datenstift Dout, der Daten aus dem Speicherchip 100 sendet. Die Operationsmodi des Speicherchips 100, wie z. B. Lesen (read), Schreiben (write) und Aktualisieren (refresh) sind bekannt, und es besteht somit kein Bedarf, dieselben zum Zweck des Beschreibens der vorliegenden Erfindung zu erörtern.
  • Eine Variation eines DRAM-Chips ist in den 5 und 6 gezeigt. Genauer gesagt wird durch Hinzufügen einer synchronen Schnittstelle zwischen der Basiskern-DRAM-Operation/Schaltungsanordnung eines Zweite-Generation-DRAM und der Steuerung, die von außerhalb eines Chips kommt, ein synchroner dynamischer Direktzugriffsspeicherchip (SDRAM-Chips) 200 gebildet. Der SDRAM-Chip 200 umfaßt eine Bank aus Speicherarrays 208, in der jedes Array 208 Speicherzellen 210 umfaßt, die miteinander über Spalten und Zeilen von Leitern verbunden sind.
  • Wie in 5 und 6 gezeigt ist, umfaßt der Speicherchip 200 zwölf Adreßeingangskontaktstifte A0–A11, die sowohl für die Zeilen- als auch Spalten-Adressen der Speicherzellen der Bank aus Speicherarrays 208 verwendet werden. Bei SDRAM werden RAS/CAS/WE an der ansteigenden Flanke des Takts abgetastet, wobei dessen Zustand den Befehl definiert, der in dem CHIP ausgeführt werden soll. Während eines Bank-Aktiv-Befehls werden die Adressen, die an den DRAM-Adreßstiften A0 bis A11 vorliegen, in die Bank aus Reihenadreßlatches 214 getaktet. Während eines Lese-(READ) oder eines Schreib-(WRITE)Befehlszyklus werden die Adressen, die an den DRAM-Adreßstiften A0 bis A11 vorliegen, in die Bank aus Spaltenadreßlatches 216 getaktet. Der Speicherchip 200 weist Daten-Eingabe-/Ausgabe-Stifte DQ0–15 auf, die Eingangssignale und Ausgangssignale empfangen und senden. Die Eingangssignale werden von den Stiften DQ0–15 zu einem Dateneingaberegister 218 weitergeleitet und dann zu einer DQM-Verarbeitungskomponente 220, die eine DQM-Maskenlogik und Schreibtreiber zum Speichern der Eingangsdaten in der Bank von Speicherarrays 208 umfaßt. Die Ausgangssignale werden von einem Datenausgaberegister 220 empfangen, das die Signale von der DQM-Verarbeitungskomponente 222 empfangen hat, die Lesedatenlatches zum Lesen der Ausgangsdaten aus der Bank von Speicherarrays 208 umfaßt. Die Operationsmodi des Speicherchips 200, wie z. B. Lesen und Schreiben, sind bekannt, und es besteht somit kein Bedarf, dieselben zu dem Zweck des Beschreibens der vorliegenden Erfindung zu erörtern.
  • Ein Betriebsmodus eines SDRAM-Speicherchips wird Selbstauffrischung (Self-Refresh) genannt. Bei diesem Betriebsmodus wird das Auffrischen der Zellen, entweder eine Zeile nach der anderen (üblicherweise eine Zeile pro Auffrischzyklus) oder jeweils Gruppen von Zeilen, durch die Auffrischschaltungsanordnung innerhalb des SDRAM-Speicherchips initiiert, der keine Intervention von der CPU oder einer externen Auffrischschaltungsanordnung erfordert. Ein Selbstauffrischen reduziert den Leistungsverbrauch dramatisch und wird häufig in tragbaren Computern verwendet.
  • Ein Beispiel einer bekannten Selbstauffrischschaltung 300 innerhalb eines SDRAM 200 ist in 7 gezeigt. Die Schaltung 300 umfaßt einen Niedrigfrequenz-Erzeuger/-Oszillator 302, einen 1:4-Frequenzteiler 304 und einen 1:32-Frequenzteiler 306. In Betrieb wird ein Signal ENABLE (Aktivieren) EN durch die ankommenden Befehle decodiert (oder von der chipinternen Steuerungslogik gesendet), wodurch der Oszillator 302 ausgelöst wird, um ein Signal 308 zu erzeugen, das eine Periode von ungefähr 1 μs aufweist. Das Signal 308 wird dann in den 1:4-Frequenzteiler 304 zugeführt, der ein Signal 310 erzeugt, das eine Periode von ungefähr 4 μs aufweist. Das Signal 310 wird in den 1:32-Frequenzteiler 306 zugeführt, wo ein Selbstauffrischsignal 312 mit einer Periode von ungefähr 125 μs erzeugt wird. Die Frequenz des Selbstauffrischsignals 312 wird auf einer DQ-314-Anschlußfläche nach dem Eintritt in einen Testmodus überwacht. Eine solche Überwachung umfaßt das Senden eines Testmodusaktivierungssignals TMSRF zu dem Übertragungsgatter 313, wodurch dem Selbstauffrischsignal ermöglicht wird, zu einer DQ-Anschlußfläche zum Überwachen zu übertragen. Die Frequenz des Selbstauffrischsignals 312 kann über Trimmsicherungen 318 und 320 feinabgestimmt und angepaßt werden, die dem Oszillator 302 bzw. dem Frequenzteiler 306 zugeordnet sind.
  • Ein Nachteil der Schaltung 300 ist, daß eine externe Messung und somit ein Testmodus erforderlich ist, um die Frequenz des Selbstauffrischsignals 312 zu überwachen. Somit erfordert die Schaltung 300 die Verwendung von externen Meßvorrichtungen, was zu einer Erhöhung von Kosten und zu einer Erhöhung der Testzeit führt.
  • Die US 5,321,661 beschreibt einen selbst-auffrischenden Speicher mit einem Auffrisch-Signalgeber, der ein Auffrisch-Signal mit einer festgelegten Rate erzeugt. Ein Auffrisch-Adresszähler erzeugt Auffrisch-Adressen, indem er die Auffrisch-Signale zählt. Ein Auffrisch-Testschaltkreis empfängt Testsignale einer automatischen Testeinrichtung, die ihn veranlassen, den Auffrisch-Signalgeber zu deaktivieren, den Auffrisch-Adresszähler zurückzusetzen und anschließend den Auffrisch-Signalgeber für ein festgelegtes Intervall zu aktivieren. Nach Ablauf dieses Intervalls deaktiviert der Auffrisch-Testschaltkreis den Auffrisch-Signalgeber wieder und erzeugt ein Ausgangssignal, das die gegenwärtige Auffrisch-Adresse angibt, oder ein Signal, das angibt, ob die Auffrisch-Adresse größer oder gleich einem festgelegten Wert ist.
  • Es ist die Aufgabe der vorliegenden Erfindung, ein Frequenzeinstellungssystem und ein Verfahren zum Einstellen eines Steuerungssignals mit verbesserten Charakteristika zu schaffen.
  • Diese Aufgabe wird durch ein Frequenzeinstellungssystem gemäß Anspruch 1 und ein Verfahren zum Einstellen eines Steuerungssignals gemäß Anspruch 12 gelöst.
  • Jeder der Aspekte der vorliegenden Erfindung schafft den Vorteil des Sparens von Kosten und des Reduzierens von Testzeit durch Beseitigen der Verwendung von externen Meßvorrichtungen zum Testen der Frequenz des Selbstauffrischsignals eines SDRAM-Speicherchips.
  • Die vorliegende Erfindung ist zusammen mit zugehörigen Zielen und Vorteilen am besten Bezug nehmend auf die nachfolgende detaillierte Beschreibung in Verbindung mit den beiliegenden Zeichnungen verständlich.
  • Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
  • 1 schematisch eine Draufsicht eines Ausführungsbeispiels eines bekannten Speicherchips;
  • 2 ein Blockdiagramm des Speicherchips aus 1;
  • 3 schematisch ein Ausführungsbeispiel eines Speicherarrays, das mit dem Speicherchip aus 1 verwendet werden soll;
  • 4 schematisch ein Ausführungsbeispiel einer Speicherzelle, die mit dem Speicherarray aus 3 verwendet werden soll;
  • 5 schematisch eine Draufsicht eines zweiten Ausführungsbeispiels eines bekannten Speicherchips;
  • 6 ein Blockdiagramm des Speicherchips aus 5;
  • 7 schematisch eine bekannte Selbstauffrischschaltung 300, die mit dem Speicherchip aus 5 und 6 verwendet werden kann;
  • 8 schematisch ein Ausführungsbeispiel eines Speicherchips, der ein Selbstauffrisch-Frequenzeinstellungssystem gemäß der vorliegenden Erfindung verwendet;
  • 9 schematisch ein Ausführungsbeispiel einer Selbstauffrischschaltung gemäß der vorliegenden Erfindung, die mit dem Speicherchip aus 8 verwendet werden soll; und
  • 10 ein Ausführungsbeispiel eines Zeitgebungsdiagramms, das mit dem Speicherchip aus 8 und der Selbstauffrischschaltung aus 9 gemäß der vorliegenden Erfindung verwendet werden soll.
  • Wie in 8 gezeigt ist, umfaßt ein Selbstauffrisch-Frequenzeinstellungssystem 401, das mit der vorliegenden Erfindung verwendet werden soll, eine integrierte Schaltung, wie z. B. einen SDRAM-Chip 400, der eine Struktur ähnlich zu der des SDRAM-Chips 200 aufweist, der vorangehend Bezug nehmend auf 5 und 6 beschrieben wurde. Die vorliegende Erfindung kann ferner in normalen DRAMs verwendet werden. In dem Fall von normalen DRAMs muß ein Referenztaktsignal zu dem Chip geliefert werden, damit die vorliegende Erfindung implementiert werden kann.
  • Bei einem solchen Selbstauffrisch-Frequenzeinstellungssystem 401 umfaßt der SDRAM-Chip 400 eine Bank von Speicherarrays 408, die Speicherzellen 410 umfassen, die miteinander über Spalten und Zeilen von Leitern auf eine Weise ähnlich zu den Speicherarrays 208 und den Speicherzellen 210 verbunden sind, die vorangehend erörtert wurden. Der Speicherchip 400 umfaßt zwölf Adreßeingangskontaktstifte A0–A11, einen Reihenadreßübernahmeeingangsstift (RAS-Eingangsstift), einen Spaltenadreßübernahmeeingangsstift (CAS-Eingangsstift) und Daten-Eingabe-/Ausgabe-Stifte DQ0–15, die Signale auf dieselbe Weise wie ihre Entsprechungen in dem vorangehend erörterten SDRAM-Chip 200 empfangen und ausgeben. Es sollte darauf hingewiesen werden, daß die vorliegende Erfindung mit anderen Typen von Speicherchips verwendet werden könnte, wie z. B. anderen Typen von integrierten Halbleiterschaltungen und anderen Typen von Speichervorrichtungen, wie z. B. SDRAMs und DDR-SDRAMs.
  • Die Signale, die den Eingangskontaktstiften A0–A11 zugeordnet sind, werden einer Bank von Zeilenadreßlatches 414 und einer Bank von Spaltenadreßlatches 416 zugeführt, die den Latches 214 bzw. 216 entsprechen und auf dieselbe Weise arbeiten wie dieselben. Die Signale, die den Daten-Eingabe-/Ausgabe-Stiften DQ0–15 zugeordnet sind, werden zu oder von einem Dateneingaberegister 418, einem Datenausgaberegister 422 und einer DQM-Verarbeitungskomponente 420 weitergeleitet, das/die den Registern 218, 222 bzw. der DQM-Verarbeitungskomponente 220 entspricht und auf dieselbe Weise wie dieselben arbeitet. Es wird darauf hingewiesen, daß die DQM-Verarbeitungskomponente 420 Lesedatenlatches und Schreibdatenlatches umfaßt.
  • Wie in 9 gezeigt ist, umfaßt das Selbstauffrisch-Frequenzeinstellungssystem 401 ferner eine Schaltung 500, die einen Niedrigfrequenz-Erzeuger/-Oszillator 502 umfaßt, der Teil des SDRAM-Chips 400 ist, einen 1:4-Frequenzteiler 504 und einen 1:32-Frequenzteiler 506, die ähnlich zu dem Oszillator 302, dem Frequenzteiler 304 bzw. dem Frequenzteiler 306 sind, die vorangehend erörtert wurden. In Betrieb wird ein Signal ENABLE EN (Aktivieren) von der chipintegrierten Steuerungslogik, die den Oszillator 502 auslöst, gesendet, um ein Steuerungssignal 508 einer unbekannten Frequenz zu erzeugen. Es wird darauf hingewiesen, daß während die Frequenz/Periode des Steuerungssignals 508 unbekannt ist, dasselbe vorzugsweise eine Periode im Bereich von ungefähr 1 μs aufweist. Das Signal 508 wird dann zu dem 1:4-Frequenzteiler 504 und einem Zähler 514 einer Frequenzeinstellungsschaltung 515 zugeführt. Der Zähler 514 empfängt zwei andere Signale: 1) das TMSRF-Aktivierungssignal für den Zähler 514, der in 10 gezeigt ist, und 2) ein Referenztaktsignal CLKREF, das ebenfalls in 10 gezeigt ist. Das Referenztaktsignal ist periodisch, weist eine bekannte Periode/Frequenz auf und wird aus dem Systemtakt des SDRAM-Chips 400 erzeugt, der alle Schnittstellenzeitgebungen definiert. Der Systemtakt wird als eine Referenz verwendet, um die Frequenz des Oszillators 502 zu messen, da die Periode des Systemtakts bekannt ist. Es wird darauf hingewiesen, daß der Zähler 514 ein vorangehend existierender Zähler des SDRAM-Chips 400 sein kann, wie z. B. der Adreßzähler, der in dem eingebauten Selbsttest (BIST; BIST = built-in self test) verwendet wird, oder der Zähler für den 1:32-Frequenzteiler 506.
  • Der Zähler 514 zählt die maximale Anzahl von aufeinanderfolgenden Taktpulsen des Referenztaktsignals CLKREF, die innerhalb eines Pulses des Signals 508 liegen, erzeugt durch den Oszillator 502, wenn der Selbstauffrischtestmodus aktiviert ist (TMSRF = 1). Ein Zählersignal CO, 516, das die maximale Anzahl von aufeinanderfolgenden Pulsen darstellt, die durch den Zähler 514 gezählt werden, wird dann zu einem Decodierer 518 der Frequenzeinstellungsschaltung 515 gesendet, der das Signal durch Multiplizieren der Anzahl von Pulsen, die durch den Zähler 514 gezählt werden mit der bekannten Periode des Referenztaktsignals decodiert, um ein Einstellungssignal 520 zu liefern, das die Frequenz des Signals 508 darstellt. Wie nachfolgend erklärt wird, wird das Signal 520 verwendet, um die Frequenz des Signals 508 automatisch anzupassen, das durch den Oszillator 502 erzeugt wird.
  • Das Signal 520 wird zu elektrischen Sicherungen bzw. Fuses 518 gesendet, die den Oszillator 502 basierend auf dem Signal 520 feinabstimmen. Das feinabgestimmte oder modifizierte Signal des Oszillators 502 wird zu dem Frequenzteiler 504 gesendet, der ein Signal 510 erzeugt, das eine Periode von ungefähr 4 μs aufweist. Das Signal 510 wird zu dem 1:32-Frequenzteiler 506 zugeführt, wo das Selbstauffrischsignal 512 mit einer Periode von ungefähr 125 μs erzeugt wird. Die Frequenz des Selbstauffrischsignals 512 kann feinabgestimmt und über Lasertrimmsicherungen 520 angepaßt werden, die dem Frequenzteiler 506 zugeordnet sind.
  • Es wird darauf hingewiesen, daß der Zweck des Feinabstimmens der Frequenz durch den Oszillator 502 ist, eine korrekte Zeitbasis zu erhalten. Der Zweck des Feinabstimmens, das durch den Frequenzteiler 506 durchgeführt wird, ist das Einstellen der Echtauffrischfrequenz, die von der Retentionszeit des Speicherarrays abhängt. Diese Retentionszeit ist ein Verfahrensparameter und kann von Chip zu Chip variieren.

Claims (15)

  1. Frequenzeinstellungssystem (401), das folgende Merkmale aufweist: eine integrierte Schaltung zum Erzeugen eines Steuerungssignals (508), wobei die integrierte Schaltung angepasst ist zum Empfangen eines ENABLE-Signals, wobei die integrierte Schaltung durch das ENABLE-Signal ausgelöst wird, um das Steuerungssignal (508) zu erzeugen; und eine Frequenzeinstellungsschaltung (515), die das Steuerungssignal (508), das durch die integrierte Schaltung erzeugt wird, empfängt, wobei die Frequenzeinstellungsschaltung (515) folgende Merkmale umfasst: eine Einrichtung zum Bestimmen einer Frequenz des Steuerungssignals (508), das durch die Frequenzeinstellungsschaltung (515) empfangen wird, und zum Erzeugen eines Einstellungssignals (520), das die bestimmte Frequenz darstellt, wobei die Einrichtung zum Bestimmen einer Frequenz folgende Merkmale umfasst: einen Zähler (514), der das Steuerungssignal (508) und ein Referenzsignal empfängt und eine maximale Anzahl von aufeinanderfolgenden Pulsen des Referenzsignals bestimmt, die innerhalb eines Pulses des Steuerungssignals enthalten sind, wobei das Referenzsignal aus einem Systemtaktsignal erzeugt wird, periodisch ist und eine bekannte Periode aufweist; und einen Decodierer (518), der ein Zählersignal von dem Zähler (514) empfängt, das die maximale Anzahl von aufeinanderfolgenden Pulsen darstellt, und ein Einstellungssignal (520) basierend auf dem Zählersignal erzeugt; und eine Einrichtung zum automatischen Feinabstimmen der Frequenz des durch die integrierte Schaltung gelieferten Steuersignals basierend auf dem Einstellungssignal.
  2. Frequenzeinstellungssystem (401) gemäß Anspruch 1, bei dem die integrierte Schaltung einen Oszillator (502) aufweist, der das Steuerungssignal (508) erzeugt.
  3. Frequenzeinstellungssystem (401) gemäß einem der Ansprüche 1 und 2, bei dem der Decodierer (518) die maximale Anzahl mit der bekannten Periode multipliziert.
  4. Frequenzeinstellungssystem (401) gemäß einem der Ansprüche 1 bis 3, bei dem die integrierte Schaltung einen Oszillator (502) aufweist, der das Steuerungssignal (508) erzeugt, wobei der Oszillator angepasst ist, um das Einstellungssignal zu empfangen und die Frequenz des Steuerungssignals (508) basierend auf dem Einstellungssignal zu modifizieren.
  5. Frequenzeinstellungssystem (401) gemäß Anspruch 4, bei dem der Decodierer (518) die maximale Anzahl mit der bekannten Periode multipliziert.
  6. Frequenzeinstellungssystem (401) gemäß Anspruch 4 oder 5, bei dem die Einrichtung zum Feinabstimmen eine Sicherung aufweist, die an dem Oszillator (502) angebracht ist, wobei die Sicherung das Einstellungssignal empfängt und den Oszillator steuert, um die Frequenz des Steuerungssignals (508) zu modifizieren.
  7. Frequenzeinstellungssystem (401) gemäß einem der Ansprüche 1 bis 6, das ferner einen Frequenzteiler (504) aufweist, der zum Empfangen des Steuerungssignals (508) mit der integrierten Schaltung verbunden ist.
  8. Frequenzeinstellungssystem (401) gemäß Anspruch 7, bei dem das Frequenzeinstellsystem (401) eine Einrichtung zum Feinabstimmen des Frequenzteilers umfasst.
  9. Frequenzeinstellungssystem (401) gemäß einem der Ansprüche 1 bis 8, bei dem das Steuerungssignal (508) ein Selbstauffrischsignal eines SDRAM-Speichers ist oder als Grundlage für ein Selbstauffrischsignal dient.
  10. Frequenzeinstellungssystem (401) gemäß einem der Ansprüche 1 bis 9, wobei das Frequenzeinstellungssystem auf einem DRAM-Chip angeordnet ist.
  11. Frequenzeinstellungssystem (401) gemäß einem der Ansprüche 1 bis 10, wobei das Frequenzeinstellungssystem auf einem SDRAM-Chip angeordnet ist.
  12. Verfahren zum Einstellen eines Steuerungssignals (508), das folgende Schritte aufweist: Erzeugen eines Steuerungssignals (508) eines Speicherarrays, wobei das Steuerungssignal (508) durch ein ENABLE-Signal ausgelöst wird; Bestimmen eines Einstellsignals (520), das die Frequenz des Steuerungssignals (508) darstellt, wobei die Frequenz des Steuersignals (508) basierend auf einer bekannten Periode eines periodischen Referenzsignals bestimmt wird, das aus einem Systemtaktsignal erzeugt wird, wobei das Bestimmen des Einstellsignals (520) ein Bestimmen einer maximalen Anzahl von aufeinanderfolgenden Pulsen des Referenzsignals, die innerhalb eines Pulses des Steuerungssignals (508) enthalten sind, aufweist; Automatisches Feinabstimmen der Frequenz des Steuerungssignals (508) basierend auf dem Einstellungssignal (520).
  13. Verfahren gemäß Anspruch 12, bei dem das Systemtaktsignal ein Taktsignal eines DRAM-Speichers ist.
  14. Verfahren gemäß Anspruch 12 oder 13, bei dem das Systemtaktsignal ein Taktsignal eines SDRAM-Speichers ist.
  15. Verfahren gemäß Anspruch 14, bei dem das Steuerungssignal (508) ein Selbstauffrisch-Steuerungssignal ist.
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