DE10240342A1 - Stromsteuerverfahren für eine Halbleiterspeichervorrichtung und Halbleiterspeichervorrichtung, welche dasselbe anwendet - Google Patents

Stromsteuerverfahren für eine Halbleiterspeichervorrichtung und Halbleiterspeichervorrichtung, welche dasselbe anwendet

Info

Publication number
DE10240342A1
DE10240342A1 DE10240342A DE10240342A DE10240342A1 DE 10240342 A1 DE10240342 A1 DE 10240342A1 DE 10240342 A DE10240342 A DE 10240342A DE 10240342 A DE10240342 A DE 10240342A DE 10240342 A1 DE10240342 A1 DE 10240342A1
Authority
DE
Germany
Prior art keywords
state
memory device
semiconductor memory
refresh
ultra
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE10240342A
Other languages
English (en)
Inventor
Kiyoshi Nakai
Yutaka Ito
Takeshi Hashimoto
Hideaki Kato
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Memory Japan Ltd
Original Assignee
Hitachi Ltd
Hitachi ULSI Systems Co Ltd
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd, Hitachi ULSI Systems Co Ltd, Elpida Memory Inc filed Critical Hitachi Ltd
Publication of DE10240342A1 publication Critical patent/DE10240342A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2227—Standby or low power modes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

Ein Verfahren zur Stromsteuerung für eine Halbleiterspeichervorrichtung und die Halbleiterspeichervorrichtung werden bereitgestellt, welche es ermöglichen, daß der Stromverbrauch in einem Standbyzustand erheblich reduziert wird. Das Stromsteuerverfahren verwendet einen ultra-niedrigen Stromverbrauchsmodus, in dem Stromsteuerung in dem Standbyzustand ausgeübt werden kann. In dem ultra-niedrigen Stromverbrauchsmodus werden ein Stoßselbstauffrischungszustand (BSST), Strom-AUS-Zustand (PFST) und Strom-AUS-Zustand (PNST) bereitgestellt. In dem Stoßselbstauffrischungszustand (BSST) werden Speicherzellen (11¶1¶ bis 11¶4¶) in einer zentralisierten Weise aufgefrischt. In dem Strom-AUS-Zustand (PFST) kann eine interne Stromquellenschaltung (27) teilweise AUS geschaltet werden. In dem Strom-AUS-Zustand (PNST) werden interne Stromquellen, die teilweise AUS geschaltet worden sind, EIN geschaltet. Daher ist es möglich, den Stromverbrauch in dem Standbyzustand erheblich zu reduzieren.

Description

    Hintergrund der Erfindung 1. Bereich der Erfindung
  • Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Stromsteuerung für eine Halbleiterspeichervorrichtung mit einer Speicherzelle, welche aufgefrischt werden muß, um Daten aufrechtzuerhalten, und die Halbleiterspeichervorrichtung, welche das Verfahren zur Stromsteuerung anwendet.
  • Die vorliegende Erfindung beansprucht Priorität der japanischen Patentanmeldung Nr. 2001- 256913, eingereicht am 27. August 2001, welche hiermit durch Bezugnahme eingeschlossen wird.
    • 2. Beschreibung des verwandten Standes der Technik
  • Fig. 13 ist ein Blockdiagramm, das ein Beispiel von Anordnungen einer herkömmlichen Halbleiterspeichervorrichtung mit einer Speicherzelle zeigt, die aufgefrischt werden muß, um Daten aufrechtzuerhalten. Die herkömmliche Halbleiterspeichervorrichtung ist ein DRAM (Dynamic Random Access Memory), das eine Speicherkapazität von 64 Mbits aufweist und aus vier Bänken besteht und eine Anzahl von Auffrischungsvorgängen aufweist, die eine Anzahl von Reihen in jedem der Speicherzellenarrays 11 1 bis 11 4, aktiviert von einem 4.096 (= 212) betragenden Zeitauffrischungsvorgang, bezeichnen. Die herkömmliche Halbleiterspeichervorrichtung umfaßt im wesentlichen vier (einzelne) Bänke 1 1 bis 1 4, Spaltendekodiergruppen 2 1 bis 2 4, Reihendekodiergruppen 3 1 bis 3 4, einen Eingangspuffer 4, einen Ausgangspuffer 5, einen Multiplexer (MUX) 6, einen Befehlsdekodierer 7, einen Reihen-Spalten-Adreßpuffer 8, einen Auffrischungszähler 9, und eine Selbstauffrischungsschaltung 10.
  • Jede der Bänke 1 1 bis 1 4 umfaßt jedes der Speicherzellenarrays 11 1 bis 11 4 und jeden der Leseverstärker/Eingangs- und Ausgangsbusse (SA-IOB) 12 1 bis 12 4. Jedes der Speicherzellenarrays 11 1 bis 11 4 weist eine Speicherkapazität von 16 Mbits auf, in dem eine Mehrzahl von (einzelnen) Speicherzellen in einer Matrixform angeordnet ist. Jeder der Leseverstärker (SAs), welcher jeden der SA-IOB 12 1 bis 12 4 bildet, ermittelt Daten, die von einer Speicherzelle auf einer Spalte von entsprechenden Speicherzellenarrays 11 1 bis 11 4, ausgewählt von einem Reihendekodierer, der die entsprechenden Reihendekodiergruppen 3 1 bis 3 4 bildet, zu einer Bitleitung gelesen werden, und verstärkt die ermittelten Daten. Jeder der Eingabe-/Ausgabebusse (IOBs), die jeden der SA-IOBs 12 1 bis 12 4 bilden, während sie mit einem globalen Eingabe-/Ausgabebus 13 verbunden sind, überträgt zu einer Zeit des Lesens von Daten, von jedem der entsprechenden SAs ermittelte und verstärkte Daten zu dem globalen Eingabe-/Ausgabebus 13, während er zu einer Zeit des Schreibens von Daten die von dem globalen Eingabe-/Ausgabebus 13 übertragenen Daten zu einer Speicherzelle überträgt, die aus den entsprechenden Speicherzellenarrays 11 1 bis 11 4 ausgewählt wird.
  • Jede der Spaltendekodiergruppen 2 1 bis 2 4 ist auf jede der Bänke 1 1 bis 1 4 montiert und weist eine Mehrzahl Spaltendekodierer auf. Jeder der Spaltendekodierer ist tätig, um eine Spaltenadresse zu dekodieren, die von einem Reihen-Spalten-Adreßpuffer 8 zugeführt wird, und gibt eine Mehrzahl Spaltenauswahlschaltsignale aus, die verwendet werden, um jeden der SAs, die mit entsprechenden Bitleitungen von jedem der Speicherzellenarrays 11 1 bis 11 4 verbunden sind, in einen Auswahlzustand zu versetzen. Jede der Reihendekodiergruppen 3 1 bis 3 4 ist auf jede der Bänke 1 1 bis 1 4 montiert und weist eine Mehrzahl Reihendekodierer auf. Jeder der Reihendekodierer dekodiert eine Reihenadresse, die von dem Reihen-Spalten-Adreßpuffer 8 zugeführt wird, und versetzt eine entsprechende Wortleitung von jedem der Speicherzellenarrays 11 1 bis 11 4 in den Auswahlzustand.
  • Der Eingabepuffer 4, der gemeinsam mit den Bänken 1 1 bis 1 4 verbunden ist, verstärkt und puffert Daten, die zu einem Dateneingabe-/Ausgabepol DQ eingegeben werden, und führt sie dann dem MUX 6 zu. Der Ausgabepuffer 5, der gemeinsam mit den Bänken 1 1 bis 1 4 verbunden ist, verstärkt und puffert Daten, die von dem MUX 6 zugeführt werden, und gibt sie sequentiell von dem Dateneingabe-/Ausgabepool DQ aus. Der MUX 6 führt Daten, die über den globalen Eingabe- und Ausgabebus 13 zugeführt werden, von den IOBs, die die SA-IOB 12 1 bis 12 4 bilden, dem Ausgabepuffer 5 zu, und Daten, die von dem Eingabepuffer 4 über den globalen Eingabe-/Ausgabebus 13 zugeführt werden, zu den IOBs, welche SA-IOB 12 1 bis 12 4 bilden.
  • Der Befehlsdekodierer 7 dekodiert, wenn ein Taktinstandsetzsignal CKE, das extern/von außen zugeführt wird, von seinem hohen zum niedrigen Pegel geändert wird, ein Chipauswahlsignal /CS, Reihenadreßhinweissignal /RAS, Spaltenadreßhinweissignal /CAS und Schreibinstandsetzsignal /WE, zugeführt in Synchronisation mit einem extern/von außen zugeführten Takt CLK, und erzeugt, wenn festgestellt wird, daß Vorgänge sich in einem Selbstauffrischungsmodus (entry) befinden, ein hochpegeliges Selbstauffrischungsstartsignal SRT und versorgt den Zeilen-Spalten-Adreßpuffer 8 und die Selbstauffrischungsschaltung 10. Das Selbstauffrischungsstartsignal SRT wird verwendet, um den Beginn eines Selbstauffrischungsvorgangs zu anzuweisen. Weiterhin erzeugt der Befehlsdekodierer 7 ein reihenaktiviertes Signal Φ RAS, beruhend auf einem Selbstauffrischungssignal Φ SRF, das von der Selbstauffrischungsschaltung 10 zugeführt wird, und führt es einem Reihen-Spalten-Adreßpuffer 8 zu. Das Selbstauffrischungssignal Φ SRF ist ein Originalsignal, von dem das reihenaktivierte Signal Φ RAS erzeugt und zum Setzen einer Basisperiode für den Selbstauffrischungsvorgang verwendet wird. Das reihenaktivierte Signal Φ RAS ist ein Basissignal, das verwendet wird, um reihenbasierte Komponenten wie die Reihendekodiergruppen 3 1 bis 3 4 oder dergleichen zu aktivieren. Weiterhin ist das Taktinstandsetzsignal CKE aktiv hoch, während das Chipauswahlsignal /CS, Reihenadreßhinweissignal /RAS, Spaltenadreßhinweissignal /CAS, und Schreibinstandsetzsignal /WE sämtlich aktiv niedrig sind.
  • Der Reihen-Spalten-Adreßpuffer 8 erzeugt, während ein gewöhnlicher Vorgang durchgeführt wird, eine Spaltenadresse und eine Reihenadresse beruhend auf einer Adresse AD, die von extern/außen zugeführt wird, und die Reihenadresse wird zu einer Mehrzahl von Reihendekodierern, welche jede der Reihendekodiergruppen 3 1 bis 3 4 bilden, mit Zeitabstimmung zugeführt, wenn ein reihenaktiviertes Signal Φ RAS von einem Befehlsdekodierer 7 zugeführt wird. Weiterhin erzeugt der Reihen-Spalten-Adreßpuffer 8, wenn ein Selbstauffrischungsstartsignal SRT von dem Befehlsdekodierer 7 zu einer Zeit des Selbstauffrischungsvorgangs zugeführt wird, beruhend auf einem Zählerwert RCT, der von dem Auffrischungszähler 9 zugeführt wird, eine Reihenadresse für den Selbstauffrischungsvorgang und führt mit Zeitabstimmung, wenn ein reihenaktiviertes Signal Φ RAS von dem Befehlsdekodierer 7 zugeführt wird, die Reihenadresse der Mehrzahl Reihendekodierer zu, die jeweils die Reihendekodiergruppen 3 1 bis 3 4 bilden. In dem Auffrischungszähler 9 wird zur Zeit eines Selbstauffrischungsvorgangs sein Zählerwert RCT erneuert, und der erneuerte Zählerwert RCT wird dem Reihen-Spalten-Adreßpuffer 8 zugeführt. Die Selbstauffrischungsschaltung 10 erzeugt, beruhend auf einem hochpegeligen, von dem Befehlsdekodierer 7 zugeführten Selbstauffrischungsstartsignal SRT, ein Selbstauffrischungssignal Φ SRF in einer Periode eines Taktes, der von einem (nicht gezeigten) darin angebrachten Oszillator erzeugt wird, und führt es dem Befehlsdekodierer 7 zu.
  • Als nächstes werden interne Vorgänge der Halbleiterspeichervorrichtung, welche oben beschriebene Anordnungen aufweist, die zu einer Zeit des Selbstauffrischungsvorgangs durchzuführen sind, unter Bezugnahme auf ein in Fig. 14 gezeigtes Zeitdiagramm beschrieben. Zuerst bleibt das Taktinstandsetzsignal CKE, wie in Fig. 14 (2) gezeigt, in einem Anfangszustand vor der Zeit t1 hoch, und der Takt CLK wird in Synchronisation mit einem Anstieg eines Takts CLK zu einer Zeit t2 (siehe Fig. 14 (1)) auf niedrig geändert. Das heißt in dem Anfangszustand vor der Zeit t1 ist ein interner Zustand ST der herkömmlichen Halbleiterspeichervorrichtung ein Ruhezustand IST, in dem kein Vorgang durchgeführt wird, wie in Fig. 14 (4) gezeigt.
  • In solch einem Anfangszustand wird das Taktinstandsetzsignal CKE (siehe Fig. 14 (1)) in Synchronisation mit einem Anstieg eines Takts CLK zu der Zeit t2 auf niedrig geändert, wie dies in Fig. 14 (2) gezeigt ist, und es wird, wie in Fig. 14 (3) gezeigt, ein Befehl SRC, einer von einem Befehl CMD, der verwendet wird, um das Setzen eines Selbstauffrischungsmodus anzuweisen, zugeführt. Der Befehl SRC wird zugeführt, wenn beispielsweise ein niedrigpegeliges Chipauswahlsignal /CS, niedrigpegeliges Reihenadreßhinweissignal /RAS, niedrigpegeliges Spaltenadreßhinweissignal /CAS und hochpegeliges Schreibinstandsetzsignal /WE in Synchronisation mit dem Takt CLK zugeführt wird. Dies veranlaßt den Befehlsdekodierer 7, das niedrigpegelige Chipauswahlsignal /CS, niedrigpegelige Reihenadreßhinweissignal /RAS, niedrigpegelige Spaltenadreßhinweissignal /CAS und hochpegelige Schreibinstandsetzsignal /WE zu dekodieren und beurteilt, daß Vorgänge in einen Selbstauffrischungsmodus versetzt werden sollen. Daher erzeugt der Befehlsdekodierer 7 ein hochpegeliges Selbstauffrischungsstartsignal SRT, gezeigt in Fig. 14 (5), und führt es der Selbstauffrischungsschaltung 10 zu.
  • Dies veranlaßt, daß der interne Zustand ST der herkömmlichen Halbleiterspeichervorrichtung von seinem Ruhezustand IST zu seinem Selbstauffrischungszustand SRST geändert wird, wie dies in Fig. 14 (4) gezeigt ist. Das heißt die Selbstauffrischungsschaltung 10 erzeugt, beruhend auf einem hochpegeligen Selbstauffrischungsstartsignal SRT, das von dem Befehldekodierer 7 zugeführt wird, in einer Periode eines Taktes, der von dem darin angebrachten Oszillator erzeugt wird, ein Selbstauffrischungssignal Φ SRF, gezeigt in Fig. 14 (6), und führt es dem Befehlsdekodierer 7 zu. Dies veranlaßt den Befehlsdekodierer 7, beruhend auf einem Selbstauffrischungssignal Φ SRF, das von der Selbstauffrischungsschaltung 10 zugeführt wird, ein reihenaktiviertes Signal Φ RAS, gezeigt in Fig. 14 (7), zu erzeugen, und fährt es dem Reihen-Spalten-Adreßpuffer 8 zu. Daher erzeugt der Reihen-Spalten-Adreßpuffer 8, wenn ein Selbstauffrischungsstartsignal SRT von dem Befehlsdekodierer 7 zugeführt wird, beruhend auf einem Zählerwert RCT, der von dem Auffrischungszähler 9 zugeführt wird, eine für den Selbstauffrischungsvorgang zu verwendende Reihenadresse und führt sie jedem einer Mehrzahl Reihendekodierer, die jeweils die Reihendekodierergruppen 31 bis 34 bilden, mit Zeitabstimmung zu, wenn ein reihenaktiviertes Signal Φ RAS von dem Befehlsdekodierer 7 zugeführt wird. Danach wird in der herkömmlichen Halbleiterspeichervorrichtung ein Auffrischungsvorgang in gleichen Intervallen auf allen Wortleitungen (4096 Zyklen) in einer Periode eines Takts (im folgenden als eine Auffrischungsperiode TR bezeichnet), erzeugt von einem in der Selbstauffrischungsschaltung 10 angeordneten Oszillator, durchgeführt. Da die herkömmliche Halbleiterspeichervorrichtung ein DRAM (Dynamic Random Access Memory) ist, das eine Anzahl von Auffrischungsvorgängen aufweist, bezeichnend eine Anzahl von Reihen eines Speicherzellenarrays, aktiviert durch einen Zeitauffrischungsvorgang, der 4096 (= 212) beträgt, solange der Auffrischungsvorgang nicht durchgeführt wird, wenn die Zeit, während der Daten nicht verloren gehen (bezeichnet als reale Auffrischungseignung tREF) 64 msec beträgt, wird die Auffrischungsperiode TR im voraus auf 15.6 µsec (Fig. 14 (6)) gesetzt. Andererseits wird, wenn die reale Auffrischungseignung tREF 128 msec beträgt, die Auffrischungsperiode TR auf 31.2 µsec gesetzt.
  • Als nächstes wird, um den Selbstauffrischungsmodus beispielsweise zu der Zeit t3, wie in Fig. 14 (2) gezeigt, unabhängig von einer ansteigenden Flanke des Takts CLK (siehe Fig. 14 (1)) zu einer Zeit t3 zu verlassen, ein Taktinstandsetzsignal CKE von seinem niedrigen zum hohen Pegel geändert. Dies veranlaßt den Befehlsdekodierer 7, ein Selbstauffrischungsstartsignal SRT von seinem hohen zum niedrigen Pegel zu ändern, und führt es der Selbstauffrischungsschaltung 10 zu. Daher beendet die Selbstauffrischungsschaltung 10, beruhend auf einem niedrigpegeligen Selbstauffrischungsstartsignal SRT, das von dem Befehlsdekodierer 7 zugeführt wird, wie in Fig. 14 (6) gezeigt, die Erzeugung eines Selbstauffrischungssignals Φ SRF. Als Ergebnis beendet der Befehlsdekodierer 7, da, wie in Fig. 14 (7) gezeigt, ein Selbstauffrischungssignal Φ SRF nicht von der Selbstauffrischungsschaltung 10 zugeführt wird, die Erzeugung eines reihenaktivierten Signals Φ RAS. Durch oben beschriebene Vorgänge wird der interne Zustand ST der herkömmlichen Halbleiterspeichervorrichtung, wie in Fig. 14 (4) gezeigt, von seinem Selbstauffrischungszustand SRST zu seinem Ruhezustand IST geändert. Wenn das Taktinstandssetzsignal CKE von seinem niedrigen zum hohen Pegel geändert wird, wird weiterhin, wenn ein Auffrischungsvorgang durchgeführt wird, nachdem der Auffrischungsvorgang beendet ist, der interne Zustand ST der herkömmlichen Speichervorrichtung von seinem Selbstauffrischungszustand SRST in seinen Ruhezustand IST geändert.
  • Bei einem Selbstauffrischungsmodus werden, in einem Standby-Zustand, in dem ein System wie ein Computer oder dergleichen, in dem DRAMs angeordnet sind, nicht von außen zugänglich ist, in einer Speicherzelle gespeicherte Daten periodisch und automatisch gehalten. Daher sind in dem Selbstauffrischungsmodus Auffrischungsvorgänge nicht direkt mit Vorgängen des Systems verbunden, und es ist somit erwünscht, daß der Stromverbrauch so gering wie möglich gemacht wird. Insbesondere in den letzten Jahren werden tragbare elektronische Geräte weithin verwendet und in der Halbleiterspeichervorrichtung, die in tragbaren elektronischen Geräten montiert ist, ist eine vermehrte Reduzierung des Stromverbrauchs nötig, und die Spezifikation für den Stromverbrauch wird strenger (herkömmlicherweise auf etwa 1 mA spezifiziert. Jedoch liegt es nunmehr bei etwa 100 µA). Dabei schließt das tragbare elektronische Gerät Notebook-artige, Palm-artige und Taschencomputer-artige Computer oder dergleichen ein, sowie ein PDA (Personal Digital Assistance), tragbare Mobiltelefone, PHS (Personal Handy-phone System) oder dergleichen.
  • Als nächstes wird ein Grund, warum der Stromverbrauch in dem tragbaren elektronischen Gerät reduziert werden muß, beschrieben. In tragbaren elektronischen Geräten wird Strom von einer Batterie, einer Trockenzelle oder dergleichen zugeführt, und die Stromquellenspannung des tragbaren elektronischen Geräts ist niedriger als diejenige eines elektronischen Geräts eines stationären Typs, dessen Strom von einer Netzstromquelle zugeführt wird. Daher wird die Stromquellenspannung, die in einer in tragbaren elektronischen Geräten angebrachten Halbleiterspeichervorrichtung angelegt wird, niedriger, was im Ergebnis dazu führt, daß die Schwellenspannung eines Transistors, der periphere Einrichtungen wie einen Eingabepuffer 4 oder Ausgabepuffer 5 bildet, niedriger vorgesehen wird. Der Reststrom (Sub-Schwellen- Reststrom), der in einem Standby-Zustand in solchen peripheren Schaltungen auftritt, neigt dazu, sich infolge eines solchen Absenkens in der Schwellenspannung des Transistors, der die peripheren Schaltungen bildet, zu erhöhen.
  • Weiterhin wird, wie oben beschrieben, in der in tragbaren elektronischen Geräten angebrachten Halbleiterspeichervorrichtung infolge strenger Spezifikationen des Stromverbrauchs ein zur Zeit des Auffrischens verbrauchter Strom reduziert, und im Ergebnis kann nicht nur ein geringer Reststrom, sondern auch der Sub-Schwellen-Reststrom, welcher infolge von fehlerhaften Vorgängen in jeder der Speicherzellen auftritt, nicht vernachlässigbar sein. Jedoch erfolgt in dem Selbstauffrischungsmodus in der herkömmlichen Halbleiterspeichervorrichtung, wie oben beschrieben, lediglich als eine Maßnahme die Durchführung eines periodischen Auffrischungsvorgangs mit einer Auffrischungsperiode TR, die im voraus gemäß der realen Auffrischungseignung tREF in der Halbleiterspeichervorrichtung gesetzt wird. Daher wird in der obigen herkömmlichen Halbleitervorrichtung ein Daten aufrechterhaltender Strom durch die reale Auffrischungseignung tREF bestimmt, und Wechselstrom kann nicht reduziert werden, und es werden keine strengen Stromverbrauchsspezifikationen eingehalten. Weiterhin kann ein Gleichstrom wie ein Reststrom, geringer Reststrom oder dergleichen, die dazu neigen, sich zu steigern, nicht reduziert werden.
    • Zusammenfassung der Erfindung
  • Im Hinblick auf das Obige besteht ein Ziel der vorliegenden Erfindung darin, ein Verfahren zur Stromsteuerung für eine Halbleiterspeichervorrichtung und die Halbleiterspeichervorrichtung bereitzustellen, die es ermöglichen, den Stromverbrauch in einem Standbyzustand erheblich zu reduzieren.
  • Nach einem ersten Aspekt der vorliegenden Erfindung wird ein Verfahren zur Stromsteuerung für eine Halbleiterspeichervorrichtung mit einer Speicherzelle, die aufgefrischt werden muß, um Daten aufrechtzuerhalten, bereitgestellt, umfassend:
    einen Schritt der Schaffung eines ultra-niedrigen Stromverbrauchsmodus, in dem Stromsteuerung in einem Standby-Zustand durchgeführt wird und in dem ein zentralisierter Auffrischungszustand, Strom-AUS-Zustand und Strom-EIN-Zustand vorgesehen sind, und
    wobei die Speicherzelle in einer zentralisierten Weise in dem zentralisierten Auffrischungszustand aufgefrischt, eine interne Stromquellenschaltung teilweise in dem Strom-AUS-Zustand AUS geschaltet und die interne Stromquellenschaltung, die teilweise AUS geschaltet worden ist, in dem Strom-EIN-Zustand EIN geschaltet wird.
  • Bei Vorhergehendem ist eine bevorzugte Ausführungsart eine solche, bei der in dem ultraniedrigen Stromverbrauchsmodus ein Fehlerkorrekturschaltungskodierzustand und ein Fehlerkorrekturschaltungsdekodierzustand vorgesehen werden und in dem Fehlerkorrekturschaltungkodierzustand eine arithmetische Operation auf Partitätsbits durch die Fehlerkorrekturschaltung durchgeführt wird, um die Speicherzelle, deren Aufrechterhaltungs- (Halte-)charakteristika verschlechtert werden, wieder herzustellen, und bei der in dem Fehlerkorrekturkodierzustand eine Fehlerkorrektur von der Fehlerkorrekturschaltung, beruhend auf Ergebnissen der arithmetischen Operationen, durchgeführt wird.
  • Ebenfalls eine bevorzugte Ausführungsart ist eine solche, bei der die Fehlerkorrekturschaltung in Synchronisation mit einem intern erzeugten oder von außen zugeführten Takt arbeitet.
  • Ebenfalls eine bevorzugte Ausführungsart ist eine solche, bei der ein Zustandssignal, das anzeigt, daß die Halbleiterspeichervorrichtung intern in den ultra-niedrigen Stromverbrauchsmodus versetzt wird, nach außen ausgegeben wird.
  • Ebenfalls eine bevorzugte Ausführungsart ist eine solche, bei der die Halbleiterspeichervorrichtung eingerichtet wird, um in einem Selbstauffrischungsmodus zu arbeiten, so daß die Speicherzelle periodisch und automatisch aufgefrischt wird.
  • Ebenfalls eine bevorzugte Ausführungsart ist eine solche, bei der in dem zentralisierten Auffrischungszustand der Auffrischungsvorgang für die Speicherzelle in einer Periode durchgeführt wird, die kürzer ist als diejenige, die einer Aufrechterhaltungscharakteristik der Speicherzelle entspricht.
  • Ebenfalls eine bevorzugte Ausführungsart ist eine solche, bei der in dem Strom-AUS-Zustand sämtliche Stromquellen mit Ausnahme gepaarter Pole in der internen Stromquellenschaltung AUS geschaltet werden.
  • Ebenfalls eine bevorzugte Ausführungsart ist eine solche, bei der in dem Strom-AUS-Zustand Leckwege von peripheren Schaltungen eines Speicherzellenarrays, das aus einer Mehrzahl der Speicherzellen gebildet wird, unterbrochen werden.
  • Ebenfalls eine bevorzugte Ausführungsart ist eine solche, bei der ein Übergang zu dem zentralisierten Auffrischungszustand erfolgt, wenn Instruktionen zum Versetzen der Halbleiterspeichervorrichtung in den ultra-niedrigen Stromverbrauchsmodus erteilt werden, und dann Übergänge von dem zentralisierten Auffrischungszustand zu dem Strom-AUS-Zustand, von dem Strom-AUS-Zustand zu dem Strom-EIN-Zustand und von dem Strom-EIN-Zustand zu dem zentralisierten Zustand wiederholt werden.
  • Ebenfalls eine bevorzugte Ausführungsart ist eine solche, bei der in dem ultra-niedrigen Stromverbrauchsmodus, wenn die Halbleiterspeichervorrichtung in den zentralisierten Auffrischungszustand versetzt wird, wenn Instruktionen zum Verlassen des ultra-niedrigen Stromverbrauchsmodus erteilt werden, ein Übergang zu einem Selbstauffrischungszustand erfolgt, in welchem die Speicherzelle in einer Periode aufgefrischt wird, die einer Aufrechterhaltungscharakteristik der Speicherzelle entspricht.
  • Ebenfalls eine bevorzugte Ausführungsart ist eine solche, bei der in dem ultra-niedrigen Stromverbrauchsmodus, wenn die Halbleiterspeichervorrichtung in den Strom-AUS-Zustand versetzt wird, wenn Instruktionen zum Verlassen des ultra-niedrigen Stromverbrauchsmodus erteilt werden, ein Übergang zu einem Selbstauffrischungszustand erfolgt, in dem die Speicherzelle in einer Periode aufgefrischt wird, die einer Aufrechterhaltungscharakteristik der Speicherzelle entspricht.
  • Ebenfalls eine bevorzugte Ausführungsart ist eine solche, bei der, wenn Instruktionen zum Versetzen der Halbleiterspeichervorrichtung in den ultra-niedrigen Stromverbrauchsmodus erteilt werden, ein Übergang zu dem Fehlerkorrekturschaltungskodierzustand und zu dem zentralisierten Auffrischungszustand sequentiell erfolgt und, bis Instruktionen zum Verlassen des ultra-niedrigen Stromverbrauchsmodus erteilt werden, Übergänge von dem zentralisierten Auffrischungszustand zu dem Strom-AUS-Zustand, von dem Strom-AUS-Zustand zu dem Strom-EIN-Zustand und von dem Strom-EIN-Zustand zu dem zentralisierten Auffrischungszustand wiederholt werden.
  • Ebenfalls eine bevorzugte Ausführungsart ist eine solche, bei der, wenn Instruktionen zum Versetzen der Halbleiterspeichervorrichtung in den ultra-niedrigen Stromverbrauchsmodus erteilt werden, Übergänge zu dem Fehlerkorrekturkodierzustand, zu dem Strom-AUS-Zustand und zu dem zentralisierten Auffrischungszustand sequentiell erfolgen und, bis Instruktionen zum Verlassen des ultra-niedrigen Stromverbrauchsmodus erteilt werden, Übergänge von dem zentralisierten Auffrischungszustand zu dem Strom-AUS-Zustand, von dem Strom-AUS- Zustand zu dem Strom-EIN-Zustand und von dem Strom-EIN-Zustand zu dem zentralisierten Auffrischungszustand wiederholt werden.
  • Ebenfalls eine bevorzugte Ausführungsart ist eine solche, bei der in dem ultra-niedrigen Stromverbrauchsmodus, wenn die Halbleiterspeichervorrichtung in den zentralisierten Auffrischungszustand versetzt wird, wenn der ultra-niedrige Stromverbrauchsmodus verlassen wird, ein Übergang zu dem Fehlerkorrekturschaltungsdekodierzustand erfolgt und danach ein Übergang zu einem Selbstauffrischungsstand, in dem die Speicherzelle in einer Periode aufgefrischt wird, die einer Aufrechterhaltungscharakteristik der Speicherzelle entspricht, erfolgt.
  • Ebenfalls eine bevorzugte Ausführungsart ist eine solche, bei der in dem ultra-niedrigen Stromverbrauchsmodus, wenn die Halbleiterspeichervorrichtung in den Strom-AUS-Zustand versetzt wird, wenn Instruktionen zum Verlassen des ultra-niedrigen Stromverbrauchsmodus erteilt werden, Übergänge zu dem Strom-EIN-Zustand und zu dem Fehlerkorrekturschaltungsdekodierzustand sequentiell erfolgen und dann ein Übergang zu einem Selbstauffrischungszustand, in dem die Speicherzelle in einer Periode aufgefrischt wird, die einer Aufrechterhaltungscharakteristik der Speicherzelle entspricht, erfolgt.
  • Ebenfalls eine bevorzugte Ausführungsart ist eine solche, bei der in dem ultra-niedrigen Stromverbrauchsmodus, wenn die Halbleiterspeichervorrichtung in den Fehlerkorrekturschaltungskodierzustand versetzt wird, wenn Instruktionen zum Verlassen des ultra-niedrigen Stromverbrauchsmodus erteilt werden, nach Beendigung des Fehlerkorrekturschaltungskodierzustands ein Übergang zu einem Selbstauffrischungszustand erfolgt, in dem die Speicherzelle in einer Periode aufgefrischt wird, die einer Aufrechterhaltungscharakteristik der Speicherzelle entspricht.
  • Ebenfalls eine bevorzugte Ausführungsart ist eine solche, bei der Instruktionen erteilt werden, um die Halbleiterspeichervorrichtung in den ultra-niedrigen Stromverbrauchsmodus durch eine erste Änderung, die in einem spezifischen, von außen zugeführten Signal erfolgt, zu versetzen und den ultra-niedrigen Stromverbrauchsmodus durch eine zweite Änderung, die in dem spezifischen Signal auftritt, zu verlassen.
  • Ebenfalls eine bevorzugte Ausführungsart ist eine solche, bei der, nachdem Instruktionen zum Verlassen des ultra-niedrigen Stromverbrauchsmodus erteilt worden sind, Instruktionen für einen Übergang eines internen Zustands der Halbleiterspeichervorrichtung in einen Ruhezustand, bei dem kein Vorgang durchgeführt wird, wiederum durch die zweite Änderung, die in dem spezifischen Signal auftritt, erteilt werden.
  • Ebenfalls eine bevorzugte Ausführungsart ist eine solche, bei der, nachdem das spezifizierte Signal die zweite Änderung hervorgerufen hat, um Instruktionen zum Verlassen des ultraniedrigen Stromverbrauchsmodus zu geben, wenn eine Maximalzeit oder mehr, die für Fehlerkorrekturen in dem Fehlerkorrekturschaltungsdekodierzustand benötigt wird, abgelaufen ist, die zweite Änderung in dem spezifischen Signal, das verwendet wird, um Instruktionen zum Verlassen eines internen Zustands der Halbleiterspeichervorrichtung in einen Ruhezustand zu geben, erzeugt wird.
  • Nach einem zweiten Aspekt der vorliegenden Erfindung wird eine Halbleiterspeichervorrichtung mit einer Speicherzelle, die aufgefrischt werden muß, um Daten aufrechtzuerhalten, bereitgestellt, die umfaßt:
    eine Selbstauffrischungsdurchführungseinheit zum Auffrischen der Speicherzelle;
    eine interne Stromquellenschaltung zur Stromversorgung an jede der Komponenten; und
    eine Steuereinheit, damit, wenn Instruktionen für Vorgänge in einem ultra-niedrigen Stromverbrauchsmodus gegeben werden, um Stromsteuerung in einem Standby-Zustand durchzuführen, die Selbstauffrischungsdurchführungseinheit Auffrischungsvorgänge in einem zentralisierten Auffrischungszustand, in dem ein zentralisierter Auffrischungsvorgang auf die Speicherzelle angewendet wird, in einem Strom-AUS-Zustand, in dem die interne Stromquellenschaltung teilweise AUS geschaltet ist, und in einem Strom-EIN-Zustand, in dem die interne Stromquellenschaltung, die teilweise AUS geschaltet worden ist, EIN geschaltet wird, durchführt.
  • Bei dem vorhergehenden ist eine bevorzugte Ausführungsform eine solche, die eine Fehlerkorrekturschaltung umfaßt, die verwendet wird, um arithmetische Operationen auf Paritätsbits anzuwenden, um die Speicherzelle, deren Aufrechterhaltungscharakteristika verschlechtert werden, wieder herzustellen und Fehlerkorrekturen, beruhend auf Ergebnissen der arithmetischen Operationen, durchzuführen, und wobei die Steuereinheit Vorgänge in einem Fehlerkorrekturschaltungskodierzustand durchführt, um die Fehlerkorrekturschaltung zu veranlassen, die arithmetischen Operationen durchzuführen, und in einem Fehlerkorrekturschaltungsdekodierzustand, um die Fehlerkorrekturschaltung zu veranlassen, die Fehlerkorrektur durchzuführen.
  • Ebenfalls eine bevorzugte Ausführungsform ist eine solche, bei der die Fehlerkorrekturschaltung in Synchronisation mit einem intern auftretenden oder von außen zugeführten Takt arbeitet.
  • Ebenfalls eine bevorzugte Ausführungsform ist eine solche, bei der die Steuereinheit ein Zustandssignal ausgibt, das anzeigt, daß die Halbleiterspeichervorrichtung intern in den ultraniedrigen Stromverbrauchsmodus versetzt wird.
  • Ebenfalls eine bevorzugte Ausführungsform ist eine solche, bei der ein Selbstauffrischungsmodus verwendet wird, der in der Lage ist, die Auffrischungsvorgänge periodisch und automatisch durchzuführen.
  • Ebenfalls eine bevorzugte Ausführungsform ist eine solche, bei der die Steuereinheit in dem zentralisierten Auffrischungszustand die Auffrischungsdurchführeinheit veranlaßt, den Auffrischungsvorgang in einer Periode durchzuführen, die kürzer ist als diejenige, die einer Aufrechterhaltungscharakteristik der Speicherzelle entspricht.
  • Ebenfalls eine bevorzugte Ausführungsform ist eine solche, bei der die Steuereinheit in dem Strom-AUS-Zustand sämtliche Stromquellen mit Ausnahme gepaarter Pole in der internen Stromquellenschaltung ausschaltet.
  • Ebenfalls eine bevorzugte Ausführungsform ist eine solche, bei der die Steuereinheit in dem Strom-AUS-Zustand einen Leckweg von peripheren Schaltungen eines Speicherzellenarrays, das aus einer Mehrzahl von den Speicherzellen gebildet wird, unterbricht.
  • Ebenfalls eine bevorzugte Ausführungsform ist eine solche, bei der die Steuereinheit, wenn Instruktionen für Vorgänge in dem ultra-niedrigen Stromverbrauchsmodus erteilt werden, einen internen Zustand der Halbleiterspeichervorrichtung zu dem zentralisierten Auffrischungszustand ändert und, bis Instruktionen zum Verlassen des ultra-niedrigen Stromverbrauchsmodus gegeben werden, einen Übergang von dem zentralisierten Auffrischungszustand zu dem Strom-AUS-Zustand, von dem Strom-AUS-Zustand zu dem Strom-EIN-Zustand und von dem Strom-EIN-Zustand zu dem zentralisierten Zustand wiederholt.
  • Ebenfalls eine bevorzugte Ausführungsform ist eine solche, bei der die Steuereinheit in dem ultra-niedrigen Stromverbrauchsmodus, wenn die Halbleiterspeichervorrichtung in den zentralisierten Auffrischungszustand versetzt wird, wenn Instruktionen zum Verlassen des ultraniedrigen Stromverbrauchsmodus erteilt werden, das Auftreten eines Übergangs eines internen Zustands der Halbleiterspeichervorrichtung in einen Selbstauffrischungszustand veranlaßt, in welchem ein Auffrischungsvorgang auf die Speicherzelle in einer Periode angewendet wird, die einer Aufrechterhaltungscharakteristik der Speicherzelle entspricht.
  • Ebenfalls eine bevorzugte Ausführungsform ist eine solche, bei der die Steuereinheit in dem ultra-niedrigen Stromverbrauchsmodus, wenn die Halbleiterspeichervorrichtung in den Strom-AUS-Zustand versetzt wird, wenn Instruktionen zum Verlassen des ultra-niedrigen Stromverbrauchsmodus erteilt werden, einen internen Zustand der Halbleiterspeichervorrichtung zu dem Strom-EIN-Zustand ändert und dann das Auftreten eines Übergangs zu einem Selbstauffrischungszustand veranlaßt, in welchem ein Auffrischungsvorgang auf die Speicherzelle in einer Periode angewendet wird, die einer Aufrechterhaltungscharakteristik der Speicherzelle entspricht.
  • Ebenfalls eine bevorzugte Ausführungsform ist eine solche, bei der die Steuereinheit, wenn Instruktionen für Vorgänge in dem ultra-niedrigen Stromverbrauchsmodus erteilt werden, sequentiell einen internen Zustand der Halbleiterspeichervorrichtung zu dem Fehlerkorrekturschaltungskodierzustand und zu dem zentralisierten Auffrischungszustand ändert und, bis Instruktionen zum Verlassen des ultra-niedrigen Stromverbrauchsmodus erteilt werden, Übergänge von dem zentralisierten Auffrischungszustand zu dem Strom-AUS-Zustand, von dem Strom-AUS-Zustand zu dem Strom-EIN-Zustand, und von dem Strom-EIN-Zustand zu dem zentralisierten Auffrischungszustand wiederholt.
  • Ebenfalls eine bevorzugte Ausführungsform ist eine solche, bei der die Steuereinheit, wenn Instruktionen für Vorgänge in dem ultra-niedrigen Stromverbrauchsmodus erteilt werden, sequentiell einen internen Zustand der Halbleiterspeichervorrichtung in den Fehlerkorrekturschaltungskodierzustand, in den Strom-AUS-Zustand und in den zentralisierten Auffrischungszustand ändert und, bis Instruktionen zum Verlassen des ultra-niedrigen Stromverbrauchsmodus erteilt werden, Übergänge von dem zentralisierten Auffrischungszustand zu dem Strom-AUS-Zustand, von dem Strom-AUS-Zustand zu dem Strom-EIN-Zustand und von dem Strom-EIN-Zustand zu dem zentralisierten Auffrischungszustand wiederholt.
  • Ebenfalls eine bevorzugte Ausführungsform ist eine solche, bei der die Steuereinheit in dem ultra-niedrigen Stromverbrauchsmodus, wenn die Halbleiterspeichervorrichtung in den zentralisierten Auffrischungszustand versetzt wird, wenn Instruktionen zum Verlassen des ultraniedrigen Stromverbrauchsmodus erteilt werden, einen internen Zustand der Halbleiterspeichervorrichtung in den Fehlerkorrekturschaltungsdekodierzustand ändert und dann das Auftreten eines Übergangs eines internen Zustands der Halbleiterspeichervorrichtung zu einem Selbstauffrischungszustand veranlaßt, in welchem die Speicherzelle in einer Periode aufgefrischt wird, die einer Aufrechterhaltungscharakteristik der Speicherzelle entspricht.
  • Ebenfalls eine bevorzugte Ausführungsform ist eine solche, bei der die Steuereinheit in dem ultra-niedrigen Stromverbrauchsmodus, wenn die Halbleiterspeichervorrichtung in den Strom-AUS-Zustand versetzt wird, wenn Instruktionen zum Verlassen des ultra-niedrigen Stromverbrauchsmodus erteilt werden, einen internen Zustand der Halbleiterspeichervorrichtung zu dem Strom-EIN-Zustand und zu dem Fehlerkorrekturschaltungsdekodierzustand ändert und dann das Auftreten eines Übergangs eines internen Zustands der Halbleiterspeichervorrichtung zu einem Selbstauffrischungszustand veranlaßt, in welchem ein Auffrischungsvorgang auf die Speicherzelle in einer Periode angewendet wird, die einer Aufrechterhaltungscharakteristik der Speicherzelle entspricht.
  • Ebenfalls eine bevorzugte Ausführungsform ist eine solche, bei der die Steuereinheit in dem ultra-niedrigen Stromverbrauchsmodus, wenn die Halbleiterspeichervorrichtung in den Fehlerkorrekturschaltungsdekodierzustand versetzt wird, wenn Instruktionen zum Verlassen des ultra-niedrigen Stromverbrauchsmodus erteilt werden und nachdem der Fehlerkorrekturschaltungskodierzustand beendet worden ist, das Auftreten eines Übergangs eines internen Zustands der Halbleiterspeichervorrichtung zu einem Selbstauffrischungszustand veranlaßt, in welchem ein Auffrischungsvorgang auf die Speicherzelle in einer Periode angewendet wird, die einer Aufrechterhaltungscharakteristik der Speicherzelle entspricht.
  • Ebenfalls eine bevorzugte Ausführungsform ist eine solche, bei der Instruktionen für Vorgänge in dem ultra-niedrigen Stromverbrauchsmodus durch eine erste Änderung, die in dem spezifischen Signal auftritt, erteilt werden und Instruktionen zum Verlassen des ultra-niedrigen Stromverbrauchsmodus durch eine zweite Änderung, die in dem spezifischen Signal auftritt, erteilt werden.
  • Ebenfalls eine bevorzugte Ausführungsform ist eine solche, bei der, nachdem der ultraniedrige Stromverbrauchsmodus verlassen worden ist, Instruktionen für Übergang eines internen Zustands der Halbleiterspeichervorrichtung in einen Ruhezustand, bei dem kein Vorgang durchgeführt wird, durch die zweite Änderung, die wiederum in dem spezifischen Signal auftritt, erteilt werden.
  • Weiterhin ist eine bevorzugte Ausführungsform eine solche, bei der, nachdem die zweite Änderung in dem spezifischen Signal aufgetreten ist, die benutzt wird, um Instruktionen zum Verlassen des ultra-niedrigen Stromverbrauchsmodus zu geben, und wenn eine Maximalzeit oder mehr, die für eine Fehlerkorrektur in dem Fehlerkorrekturschaltungsdekodierzustand benötigt wird, abgelaufen ist, die zweite Änderung in dem spezifischen Signal erzeugt wird, um Instruktionen für einen Übergang eines internen Zustands der Halbleiterspeichervorrichtung in einen Ruhezustand zu geben.
  • Mit den obigen Ausbildungen wird ein ultra-niedriger Stromverbrauchsmodus eingerichtet, in dem eine Stromsteuerung in einem Standby-Zustand ausgeübt werden kann. In dem ultraniedrigen Stromverbrauchsmodus wird ein zentralisierter Auffrischungszustand, ein Strom-AUS- Zustand und ein Strom-EIN-Zustand vorgesehen. In dem zentralisierten Auffrischungszustand werden Speicherzellen in einer zentralisierten Weise aufgefrischt. In dem Strom-AUS-Zustand kann die interne Stromquellenschaltung teilweise AUS geschaltet werden. In dem Strom-EIN-Zustand wird die interne Stromquelle, die teilweise AUS geschaltet worden ist, EIN geschaltet. Daher ist es möglich, den Stromverbrauch in einem Standbyzustand erheblich zu reduzieren.
    • Kurze Beschreibung der Zeichnungen
  • Die obigen und weitere Aufgaben, Vorzüge und Merkmale der vorliegenden Erfindung werden klarer aus der folgenden Beschreibung ersichtlich, die unter Bezugnahme auf die beigefügten Zeichnungen erfolgt, in denen:
  • Fig. 1 ein schematisches Blockdiagramm ist, das Anordnungen einer Halbleiterspeichervorrichtung, die ein Verfahren zur Stromsteuerung für die Halbleiterspeichervorrichtung einer Ausführungsform der vorliegenden Erfindung anwendet, zeigt;
  • Fig. 2A u. 2B Diagramme sind, die Anordnungen einer Hauptkomponente einer peripheren Schaltung gemäß der Ausführungsform der vorliegenden Erfindung zeigen; wobei Fig. 2A ein Schaltungsdiagramm ist, das ein Beispiel von Anordnungen einer Hauptkomponente eines Reihendekodierers zeigt und Fig. 2B ein Schaltungsdiagramm ist, das ein Beispiel von Anordnungen einer Hauptkomponente eines Zufallslogikabschnitts gemäß der Ausführungsform der vorliegenden Erfindung zeigt;
  • Fig. 3 ein Zeitdiagramm ist, das interne Vorgänge erläutert, welche durchgeführt werden, wenn ein ultra-niedriger Stromverbrauchsmodus in einen Stoßselbstauffrischungszustand verlassen wird, nachdem die Halbleiterspeichervorrichtung in den ultra-niedrigen Stromverbrauchsmodus gemäß der Ausführungsform der vorliegenden Erfindung versetzt worden ist;
  • Fig. 4 ein Zustandsübergangsdiagramm zum Erläutern interner Vorgänge ist, die durchgeführt werden, wenn der ultra-niedrige Stromverbrauchsmodus in einen Stoßselbstauffrischungszustand verlassen wird, nachdem die Halbleiterspeichervorrichtung in den ultra-niedrigen Stromverbrauchsmodus gemäß der Ausführungsform der vorliegenden Erfindung versetzt wurde;
  • Fig. 5 ein Zeitdiagramm ist, das interne Vorgänge erläutert, die durchgeführt werden, wenn der ultra-niedrige Stromverbrauchsmodus in einen Strom-AUS-Zustand verlassen wird, nachdem die Halbleiterspeichervorrichtung in den ultra-niedrigen Stromverbrauchsmodus gemäß der Ausführungsform der vorliegenden Erfindung versetzt worden ist;
  • Fig. 6 ein Zustandsübergangsdiagramm ist, das interne Vorgänge erläutert, die durchgeführt werden, wenn der ultra-niedrige Stromverbrauchsmodus in den Strom- AUS-Zustand verlassen wird, nachdem die Halbleiterspeichervorrichtung in den ultra-niedrigen Stromverbrauchsmodus gemäß der Ausführungsform der vorliegenden Erfindung versetzt worden ist;
  • Fig. 7 ein Zeitdiagramm ist, das interne Vorgänge erläutert, wenn der ultra-niedrige Stromverbrauchsmodus in einen EEC-Kodierzustand verlassen wird, nachdem die Halbleiterspeichervorrichtung in den ultra-niedrigen Stromverbrauchsmodus gemäß der Ausführungsform der vorliegenden Erfindung versetzt worden ist;
  • Fig. 8 ein Zustandsübergangsdiagramm zum Erläutern interner Vorgänge ist, die durchgeführt werden, wenn der ultra-niedrige Stromverbrauchsmodus in den EEC-Kodierzustand verlassen wird, nachdem die Halbleiterspeichervorrichtung in den ultra-niedrigen Stromverbrauchsmodus gemäß der Ausführungsform der vorliegenden Erfindung versetzt worden ist;
  • Fig. 9 ein Zeitdiagramm zum Erläutern einer externen Spezifikation des ultraniedrigen Stromverbrauchsmodus der Halbleiterspeichervorrichtung gemäß der Ausführungsform der vorliegenden Erfindung ist;
  • Fig. 10 ein Zeitdiagramm zum Erläutern einer externen Spezifikation eines gewöhnlichen Selbstauffrischungsmodus der Halbleiterspeichervorrichtung gemäß der Ausführungsform der vorliegenden Erfindung ist;
  • Fig. 11 eine Kurve zum Erläutern eines Effekts ist, den man durch das Verfahren zur Stromsteuerung für die Halbleiterspeichervorrichtung der Ausführungsform der vorliegenden Erfindung erhält;
  • Fig. 12 ein Zeitdiagramm ist, das eine externe Spezifikation für einen ultra-niedrigen Stromverbrauchsmodus in der Halbleiterspeichervorrichtung in einer modifizierten Ausführungsform der vorliegenden Erfindung erläutert;
  • Fig. 13 ein Blockdiagramm ist, das ein Beispiel von Anordnungen einer herkömmlichen Halbleiterspeichervorrichtung zeigt; und
  • Fig. 14 ein Zeitdiagramm ist, das interne Vorgänge darstellt, die durchgeführt werden, während die herkömmliche Halbleiterspeichervorrichtung aufgefrischt wird.
    • Ausführliche Beschreibung der bevorzugten Ausführungsformen
  • Die am meisten bevorzugten Arten, die vorliegende Erfindung auszuführen, werden im folgenden detailliert unter Verwendung verschiedener Ausführungsformen unter Bezugnahme auf die beigefügten Zeichnungen beschrieben.
  • In der vorliegenden Erfindung wird durch Ändern eines internen Zustands einer Halbleiterspeichervorrichtung in einen Zustand, den man durch Kombinieren eines ECC-(error correction circuit)Kodierzustands EEST, eines Stoßselbstauffrischungszustands BSST, eines Strom-AUS-Zustands PFST, eines Strom-EIN-Zustands PNST, eines ECC-Dekodierzustands EDST, und eines gewöhnlichen Selbstauffrischungszustands SRST, erhält, eine erhebliche Reduzierung des Stromverbrauchs in der internen Stromquellenschaltung in einem Standby- Zustand erreicht. Dabei wird ein Modus, in dem der ECC-Kodierzustand EEST, der Stoßselbstauffrischungszustand BSST, der Strom-AUS-Zustand PFST, der Strom-EIN-Zustand PNST, und der ECC-Dekodierzustand EDST in Kombination vorgesehen sind, um eine erhebliche Reduzierung des Stromverbrauchs zu erreichen, ein "ultra-niedriger Stromverbrauchsmodus" genannt.
  • Der ECC-Kodierzustand EEST stellt einen Zustand dar, in dem zu einer üblichen Zeit Lesen und Schreiben von Daten, die problemlos durch Verwenden einer innerhalb eines Halbleiterchips gebildeten ECC-Schaltung durchgeführt werden können, und in dem eine arithmetische Berechnung von Paritätsbits, die zum Korrigieren eines Fehlers eines Bits (Auffrischungsfehlerbits), gespeichert in einer Speicherzelle, deren Betriebscharakteristika sich verschlechtern, und Schreiben des Paritätsbereichs in die Speicherzelle durchgeführt werden. Der Stoßselbstauffrischungszustand BSST stellt einen Zustand dar, in dem ein Auffrischungsvorgang gemeinsam in einer vergleichsweise kurzen Auffrischungsperiode TR (im folgenden eine "Stoßselbstauffrischung" genannt) durchgeführt wird, im Gegensatz zu einer gewöhnlichen Selbstauffrischung, in der ein Auffrischungsvorgang in einer verstreuten Weise durchgeführt wird. Wenn beispielsweise die Auffrischungsperiode TR für die gewöhnliche Selbstauffrischung auf 15.6 µsec gemäß der realen Auffrischungseignung tREF (64 msec) gesetzt wird, wird die Auffrischungsperiode TR für die Stoßselbstauffrischung auf einige µsec gesetzt. Mittels Durchführens der Stoßauffrischung wird die Strom-AUS-Zeit der internen Stromquellenschaltung ausgedehnt, und als ein Ergebnis wird die Gleichstrommenge erheblich reduziert.
  • Der Strom-AUS-Zustand PFST stellt einen Zustand dar, in dem der Stromverbrauch in der internen Stromquellenschaltung durch AUS-schalten aller Stromquellen außer gepaarten Polen reduziert wird, welche die interne Stromquellenschaltung während einer Nicht-Betriebsperiode bilden, erreicht durch Ausdehnen der Auffrischungszeit in dem ECC-Kodierzustand EEST und durch Anwenden eines peripheren Schaltungs-Standby-Stromreduzierungs-(SRCC)Verfahrens, durch welches ein Leckweg von peripheren Schaltungen eines Speicherzellenarrays unterbrochen wird, verschiedene Arten von Restströmen wie oben beschriebene Subschwellenrestströme, geringe Restströme oder dergleichen reduziert werden. Der Strom-EIN-Zustand PNST stellt einen Zustand dar, in dem, um die Stoßselbstauffrischung in dem nachfolgenden Stoßselbstauffrischungszustand BSST durchzuführen, die interne Stromquellenschaltung EIN geschaltet wird und Vorgänge, welche das periphere Schaltungs-SRCC-Verfahren verwenden, gelöscht werden. Der ECC-Dekodierzustand EDST stellt einen Zustand dar, in dem ein Fehler eines Auffrischungsfehlerbits, zu dem arithmetische Berechnungen durchgeführt werden, korrigiert wird. Der Selbstauffrischungszustand SRST stellt einen Zustand dar, in dem eine gewöhnliche, in dem herkömmlichen Stand der Technik beschriebene Selbstauffrischung durchgeführt wird, das heißt das Auffrischen in einer Speicherzelle wird in einer Auffrischungsperiode TR gemäß einer Aufrechterhaltungscharakteristik durchgeführt.
  • In dem ECC-Kodierzustand EEST und ECC-Dekodierzustand EDST kann, durch Ausdehnen der scheinbaren Auffrischungszeit bis auf ein Maximum, das durch die Charakteristik sichergestellt werden kann, die Wechselstrommenge reduziert werden. Beispielsweise wird in dem Fall der Halbleiterspeichervorrichtung, deren reale Auffrischungseignung tREF 64 msec beträgt, die scheinbare reale Auffrischungseignung um etwa 1 sec ausgedehnt. Weiterhin wird durch Wiederholung des obigen Stoßselbstauffrischungszustands BSST, des Strom-AUS- Zustands PFST und des Strom-EIN-Zustands PNST die Gleichstrommenge reduziert. Durch Betreiben der Halbleiterspeichervorrichtung in dem ultra-niedrigen Stromverbrauchsmodus kann ein mittlerer Betrag an Stromverbrauch zu einer Zeit des Aufrechterhaltens von Daten auf etwa ein Zehntel des Niveaus beim üblichen Stand der Technik reduziert werden.
    • Ausführungsform
  • Fig. 1 ist ein schematisches Blockdiagramm, das Ausbildungen einer Halbleiterspeichervorrichtung, die ein Verfahren zur Stromsteuerung für eine Halbleiterspeichervorrichtung, vorgesehen in einer Ausführungsform der vorliegenden Erfindung, anwendet, zeigt. In Fig. 1 werden gleiche Bezugsziffern entsprechenden Teilen, die gleiche Funktionen wie in Fig. 13 aufweisen, zugewiesen, und auf ihre Beschreibung wird dementsprechend verzichtet. In der in Fig. 1 gezeigten Halbleiterspeichervorrichtung sind anstelle eines Befehlsdekodierers 7 und einer Selbstauffrischungsschaltung 10 ein Befehlsdekodierer 21 und eine Selbstauffrischungsschaltung 22 neu montiert. Wie in Fig. 1 gezeigt, werden eine ECC-Steuereinrichtung 23, ein ECC 24, eine interne Takterzeugungsschaltung 25, ein Zeitglied 26, eine interne Stromquellenschaltung 27 und ein ODER-Gatter 28 neu hinzugefügt. Weiterhin wird, obwohl die interne Stromquellenschaltung ebenfalls in der Halbleiterspeichervorrichtung vorgesehen ist, da immer jeder Komponente eine interne Spannung VDDI zugeführt wird, während die Vorgänge sich in einem Selbstauffrischungsmodus befinden, hierzu keine spezielle Erläuterung gegeben. Eine reale Auffrischungseignung der Halbleiterspeichervorrichtung der Ausführungsform ist auf 64 msec gesetzt.
  • In dem Befehlsdekodierer 21 werden zusätzlich zu einer Funktion eines herkömmlichen Befehldekodierers außerdem ein ECC-Modus-Dekodierer 31 und ein Selbstmodusdekodierer 32 hinzugefügt. Der Befehlsdekodierer 21 erzeugt, beruhend auf einem Selbstauffrischungssignal Φ SRF, das von der Selbstauffrischungsschaltung 22 zugeführt wird, ein reihenaktiviertes Signal Φ RAS und führt es einem Reihen-Spalten-Adreßpuffer 8 zu. Der ECC-Modus-Dekodierer 31 dekodiert, wenn ein Taktinstandsetzsignal CKE, das von außen zugeführt wird, von seinem hohen auf niedrigen Pegel geändert wird, ein Chipauswahlsignal /CS, ein Reihenadreßhinweissignal /RAS, ein Spaltenadreßhinweissignal /CAS und ein Schreibinstandsetzsignal /WE, die sämtlich in Synchronisation mit einem Takt CLK, der von außen zugeführt wird, zugeführt werden und erzeugt, wenn beurteilt wird, daß Setzen so vorgenommen wird, daß die Halbleiterspeichervorrichtung in einem ultra-niedrigen Stromverbrauchsmodus betrieben wird, ein hochpegeliges Kodierstartsignal ENST, führt es dann der ECC-Steuereinrichtung 23 zu und setzt den ultra-niedrigen Stromverbrauchsmerker SLPF, der anzeigt, daß das Setzen so vorgenommen wird, daß die Halbleiterspeichervorrichtung in dem ultraniedrigen Stromverbrauchsmodus betrieben wird, und einen Kodiermerker, der anzeigt, daß das ECC 24 seinen Kodiervorgang durchführt. Danach setzt, wenn ein Kodierbeendigungssignal ENED, das anzeigt, daß der Kodierprozeß in dem ECC 24 beendet wurde, von der ECC- Steuereinrichtung 23 zugeführt wird, der ECC-Modus-Dekodierer 31 den Kodiermerker zurück.
  • Weiterhin setzt der ECC-Modus-Dekodierer 31, wenn eine Instruktion zum Verlassen des ultra-niedrigen Stromverbrauchsmodus von außen durch eine Änderung des Taktinstandsetzsignals CKE von seinem hohen zum niedrigen Pegel gegeben wird, den obigen ultraniedrigen Stromverbrauchsmerker SLPF zurück. An diesem Punkt beurteilt der ECC-Modus-Dekodierer 31, abhängig davon, ob der Kodiermerker gesetzt oder zurückgesetzt worden ist, ob ein bis gerade eben existierender Zustand ein ultra-niedriger Stromverbrauchsmodus ist und das ECC 24 seine Kodiervorgänge beendet hat oder ob der bis gerade eben existierende Zustand ein gewöhnlicher Selbstauffrischungsmodus ist, in dem das ECC 24 seine Kodiervorgänge noch nicht durchgeführt hat. Dann erzeugt der ECC-Modus-Dekodierer 31, wenn Vorgänge sich in dem ultra-niedrigen Stromverbrauchsmodus befinden und das ECC 24 seine Kodiervorgänge beendet hat, ein hochpegeliges Dekodierstartsignal DEST, führt es dann der ECC- Steuereinrichtung 23 zu und setzt einen Dekodiermerker, der anzeigt, daß das ECC 24 beim Dekodieren ist. Danach setzt der ECC-Modus-Dekodierer 31, wenn ein Dekodierbeendigungssignal DEED, das anzeigt, daß das Dekodieren in dem ECC 24 beendet wurde, von der ECC-Steuereinrichtung 23 zugeführt wird, einen Dekodiermerker zurück.
  • Weiterhin macht der ECC-Modus-Dekodierer 31, wenn der ultra-niedrige Stromverbrauchsmerker SLPF gesetzt ist, wenn ein "internes Stromquellen-EIN-Signal" GON, das von der internen Stromquellenschaltung 27 zugeführt wird und anzeigt, daß ein Potential an einem internen spezifischen Bereich ein spezifisches Potential erreicht hat und daß die interne Stromquelle EIN geschaltet worden ist, von seinem niedrigen zum hohen Pegel geändert wird, ein zweites Selbstauffrischungsstartsignal SRT2 hoch. Andererseits erzeugt, wenn sich das "interne Stromquellen-EIN-Signal" GON von seinem niedrigen zum hohen Pegel ändert, wenn der ultra-niedrige Stromverbrauchsmerker SLPF gesetzt wird, da das zweite Selbstauffrischungsstartsignal SRT2 hoch wird, der ECC-Modus-Dekodierer 31 ein hochpegeliges Dekodierstartsignal DEST, führt es dann der ECC-Steuereinrichtung 23 zu und setzt einen Dekodiermerker.
  • Der Selbstmodusdekodierer 32 dekodiert, wenn ein Taktinstandsetzsignal CKE, das von außen zugeführt wird, von seinem hohen zum niedrigen Pegel geändert wird, das Chipauswahlsignal /CS, das Reihenadreßhinweissignal /RAS, das Spaltenadreßhinweissignal /CAS, und das Schreibinstandsetzsignal /WE, die sämtlich in Synchronisation mit dem Takt CLK, der von außen zugeführt wird, zugeführt werden, und erzeugt, wenn beurteilt wird, daß das Setzen so vorgenommen wird, daß die Halbleiterspeichervorrichtung nicht in dem ultra- niedrigen Stromverbrauchsmodus, sondern in dem gewöhnlichen Selbstauffrischungsmodus betrieben wird, ein hochpegeliges erstes Selbstauffrischungsstartsignal SRT1 und führt es der Selbstauffrischungsschaltung 22 und dem ODER-Gatter 28 zu. Ebenfalls dekodiert der Selbstmodusdekodierer 32, wenn ein Taktinstandsetzsignal CKE, das von außen zugeführt wird, von seinem hohen zum niedrigen Pegel geändert wird, das Chipauswahlsignal /CS, das Reihenadreßhinweissignal /RAS, das Spaltenadreßhinweissignal /CAS und das Schreibinstandsetzsignal /WE, die sämtlich in Synchronisation mit dem Takt CLK, der von außen zugeführt wird, zugeführt werden, und setzt, wenn das Setzen so durchgeführt wird, daß die Halbleiterspeichervorrichtung in dem ultra-niedrigen Stromverbrauchsmodus betrieben wird, den ultra-niedrigen Stromverbrauchsmerker SLPF, der anzeigt, daß Vorgänge in dem ultraniedrigen Stromverbrauch durchgeführt werden. Weiterhin setzt der Selbstmodusdekodierer 32, wenn ein Befehl zum Verlassen des ultra-niedrigen Stromverbrauchsmodus aufgrund einer Änderung eines Taktinstandsetzsignals CKE, das von außen zugeführt wird, von seinem hohen zum niedrigen Pegel zugeführt wird, den ultra-niedrigen Stromverbrauchsmodus zurück und setzt, unabhängig von Pegeln der ersten und zweiten Selbstauffrischungsstartsignale SRT1 und SRT2, das erste und zweite Selbstauffrischungsstartsignal SRT1 und SRT2 auf einen niedrigen Pegel zurück.
  • Weiterhin erzeugt der Selbstmodusdekodierer 32, wenn ein Kodierbeendigungssignal ENED von der ECC-Steuereinrichtung 23 zugeführt wird und falls der obige ultra-niedrige Stromverbrauchsmerker SLPF gesetzt ist, ein hochpegeliges zweites Selbstauffrischungsstartsignal SRT2 und führt es der Selbstauffrischungsschaltung 22, dem ODER-Gatter 28 und dem ECC- Modus-Dekodierer 31 zu. Gleichermaßen erzeugt der Selbstmodusdekodierer 32, wenn ein "internes Stromquellen-EIN-Signal" GON, das von der internen Stromquellenschaltung 27 zugeführt wird, von seinem niedrigen zum hohen Pegel geändert wird, und wenn der ultraniedrige Stromverbrauchsmerker SLPF gesetzt ist, ein zweites hochpegeliges Selbstauffrischungsstartsignal SRT2 und führt es der Selbstauffrischungsschaltung 22, dem ODER-Gatter 28 und dem ECC-Modus-Dekodierer 31 zu. Weiterhin erzeugt der Selbstmodusdekodierer 32, wenn das Dekodierbeendigungssignal DEED zugeführt wird, ein erstes hochpegeliges Selbstauffrischungsstartsignal SRT1 und führt es der Selbstauffrischungsschaltung 22 und dem ODER-Gatter 28 zu.
  • Die Selbstauffrischungsschaltung 22 ändert, beruhend auf ersten und zweiten hochpegeligen Selbstauffrischungsstartsignalen SRT1 und SRT2, die von dem Selbstmodusdekodierer 32 zugeführt werden, die Oszillationsfrequenz des Taktes, der von einem darin angebrachten Oszillator erzeugt wird, und erzeugt ein Selbstauffrischungssignal Φ SRF und führt es dem Befehlsdekodierer 21 zu. Die Selbstauffrischungsschaltung 22 setzt, wenn das erste hochpegelige Selbstauffrischungsstartsignal SRT1 zugeführt wird, die Oszillationsfrequenz eines durch den Oszillator erzeugten Taktes so, daß die Auffrischungsperiode TR 15.6 µsec wird, und setzt, wenn das zweite hochpegelige Selbstauffrischungsstartsignal SRT2 zugeführt wird, die Oszillationsfrequenz des durch den Oszillator erzeugten Takts so, daß die Auffrischungsperiode TR einige Mikrosekunden wird.
  • Ebenfalls erzeugt die Selbstauffrischungsschaltung 22, wenn der Wert eines darin angebrachten Zählers durch Beendigung des Stoßselbstauffrischungsvorgangs auf sämtlichen Wortleitungen in sämtlichen Speicherzellenarrays 11 1 bis 11 4 4096 wird, ein hochpegeliges Selbstauffrischungsbeendigungssignal SRED, das anzeigt, daß der Stoßselbstauffrischungsvorgang beendet worden ist, und führt es dem Selbstmodusdekodierer 32 und dem Zeitglied 26 zu. Weiterhin erzeugt die Selbstauffrischungsschaltung 22, beruhend auf dem Selbstauffrischungsbeendigungssignal SRED, ein hochpegeliges "internes Stromquellen-AUS-Signal" GOFF, um die interne Stromquellenschaltung 27 anzuweisen, AUS geschaltet zu werden. Ebenfalls ändert die Selbstauffrischungsschaltung 22, beruhend auf einem "internen Stromquellen-AUS-Beendigungssignal" PEND, das von dem Zeitglied 26 zugeführt wird, das anzeigt, daß Zeit (genannt "interne Stromquellen-AUS-Zeit"), die benötigt wird, um die interne Stromquellenschaltung 27 AUS zu schalten, abgelaufen ist, das "interne Stromquellen-AUS- Signal" PEND von seinem hohen zum niedrigen Pegel, um die interne Stromquellenschaltung 27 zu aktivieren, und führt es zu der internen Stromquellenschaltung 27 zu.
  • Die ECC-Steuereinrichtung 23 erzeugt, beruhend auf einem hochpegeligen Kodierstartsignal ENST, das von dem ECC-Modus-Dekodierer 31 zugeführt wird, einen internen Befehl, eine Adresse AD und einen Kodiermerker ENC, die benutzt werden, um Lese- und Schreibvorgänge während des Kodierens in Synchronisation mit einem internen Takt CLKIN, der von der internen Takterzeugungsschaltung 25 zugeführt wird, zu steuern, und führt den internen Befehl und die Adresse AD dem Befehlsdekodierer 21 und den Kodiermerker ENC dem ECC 24 zu. Dabei wird der interne Befehl von dem Chipauswahlsignal /CS, dem Reihenadreßhinweissignal /RAS, dem Spaltenadreßhinweissignal /CA und dem Schreibinstandsetzsignal /WE gebildet. Der Befehlsdekodierer 21 nimmt einen internen Befehl durch eine ansteigende Flanke auf, die auftritt, wenn der interne Takt CLKIN von seinem niedrigen zum hohen Pegel geändert wird. Die ECC-Steuereinrichtung 23 führt, wenn die Paritätsberechnung, die auf allen Speicherzellen, welche die Speicherzellenarrays 11 1 bis 11 4 bilden, durchzuführen ist, und das Schreiben eines Paritätsbereichs in jede der Speicherzellen in dem ECC 24 abgeschlossen sind, dem ECC-Modus-Dekodierer 31 ein Kodierbeendigungssignal ENED zu. Weiterhin erzeugt die ECC-Steuereinrichtung 23, beruhend auf einem hochpegeligen Dekodierstartsignal DEST, das von dem ECC-Modus-Dekodierer 31 und in Synchronisation mit einem internen Takt CLKIN zugeführt wird, den internen Befehl, die Adresse AD und den Dekodiermerker DEC, von denen jeder verwendet wird, um Lese- und Schreibvorgänge in dem Dekodieren zu steuern, und führt den internen Befehl und die Adresse AD dem Befehlsdekodierer 21 und den Kodiermerker ENC dem ECC 24 zu. Danach führt die ECC-Steuereinrichtung 23, wenn das wie oben instruierte Dekodieren in dem ECC 24 abgeschlossen ist, dem ECC-Modus-Dekodierer 31 und dem Selbstmodusdekodierer 32 ein Dekodierbeendigungssignal DEED zu.
  • Das ECC 24 führt, beruhend auf einem Kodiermerker ENC, der von der ECC-Steuereinrichtung 23 zugeführt wird und sich in Synchronisation mit einem internen Takt CLKIN befindet, der von der internen Takterzeugungsschaltung 25 zugeführt wird, einen Zugriff durch einen MUX 6 auf jede der Bänke 1 1 bis 1 4 durch und führt arithmetische Berechnung von Paritätsbits, die verwendet werden, um Fehler eines Auffrischungsfehlerbits durchzuführen, und Schreiben eines Paritätsbereichs in die Speicherzelle durch. Ebenfalls führt das ECC 24, beruhend auf einem Dekodiermerker DEC, der von der ECC-Steuereinrichtung 23 zugeführt wird, einen Zugriff durch den MUX 6 auf jede der Bänke 1 1 bis 1 4 in Synchronisation mit einem internen Takt CLKIN durch und korrigiert einen Fehler eines Auffrischungsfehlerbits, wenn arithmetische Berechnungen von Paritätsbits durchgeführt worden sind. Die Fehlerkorrektureignung des ECC 24 kann, wenn eine Speicherkapazität der Halbleiterspeichervorrichtung beispielsweise 64 Mbits beträgt, etwa 1000 bis 10 000 bits betragen. Die interne Takterzeugungsschaltung 25 erzeugt einen internen Takt CLKIN zur Verwendung in der ECC-Steuereinrichtung 23 und dem ECC 24. Das Zeitglied 26 startet, beruhend auf einem hochpegeligen Selbstauffrischungsbeendigungssignal SRED, das von der Selbstauffrischungsschaltung 22 zugeführt wird, eine Zeitmessung der internen Stromquellen-AUS-Zeit, die im voraus gesetzt wird und durch Benutzen einer Sicherung oder dergleichen programmiert wird und führt der Selbstauffrischungsschaltung 22, wenn die interne Stromquellen-AUS-Zeit abgelaufen ist, ein "internes Stromquellen-AUS-Beendigungssignal" PEND zu, welches sein Ablaufen anzeigt. Das Zeitglied 26 beendet, während die interne Stromquellen-AUS-Zeit gemessen wird, wenn der ultra-niedrige Stromverbrauchsmerker SLPF, der von dem Selbstmodusdekodierer 32 durch Änderungen des Taktinstandsetzsignals CKE von seinem niedrigen zum hohen Pegel zurückgesetzt wird, zugeführt wird, die Messung der internen Stromquellen-AUS-Zeit und führt der Selbstauffrischungsschaltung 22 ein hochpegeliges "internes Stromquellen- AUS-Signal" PEND zu.
  • Die interne Stromquellenschaltung 27 führt verschiedene Spannungen zu, die innerhalb jeder Komponente der Halbleiterspeichervorrichtung auftreten, und zwar umfassend beispielsweise ein Wortleitungspotential VPP, ein Bitleitungspotential VARY, ein Potential, das ein Halb des Bitleitungspotentials beträgt, ein gepaartes Polpotential VPLT, ein peripheres Schaltungspotential VPER, ein Speicherzellenabschnittssubtratpotential VBB und ein hochpegeliges aktiviertes Signal ACT, das verwendet wird, um obige interne Spannung oder externe Spannung VDDE Spaltendekodierern, welche Spaltendekodierergruppen 2 1 bis 2 4 bilden, Reihendekodierern, welche Reihendekodierergruppen 3 1 bis 3 4 bilden, oder einer peripheren Schaltung (Fig. 2A und 2B), die aus Zufallslogikabschnitten oder dergleichen gebildet ist, zuzuführen. Die interne Stromquellenschaltung 27 beendet, beruhend auf einem hochpegeligen "internen Stromquellen-AUS-Signal" GOFF, die Zufuhr einer internen Spannung zu der Halbleiterspeichervorrichtung und ändert ein aktiviertes Signal ACT von seinem hohen zum niedrigen Pegel und führt es dann der obigen peripheren Schaltung zu. Weiterhin startet die interne Stromquellenschaltung 27, wenn das "interne Stromquellen-AUS-Signal" GOFF, das von der Selbstauffrischungsschaltung 22 zugeführt wird, von seinem hohen zum niedrigen Pegel geändert wird, eine Zufuhr einer internen Spannung zu der Halbleiterspeichervorrichtung und ändert das obige aktivierte Signal ACT von seinem niedrigen zum hohen Pegel und führt es der obigen peripheren Schaltung zu.
  • Fig. 2A und 2B sind Diagramme, die Anordnungen von Hauptkomponenten der peripheren Schaltung der Ausführungsform der vorliegenden Erfindung zeigen. Fig. 2A zeigt ein Beispiel von Anordnungen der Hauptkomponente eines Reihendekodierers 41. In dem Reihendekodierer 41 sind in einer späteren Stufe eines Dekodierabschnitts 42, der zum Dekodieren einer Reihenadresse verwendet wird, Inverter 43 1 bis 43 n, die jeweils aus P-Kanal-MOS-Transistoren und N-Kanal-MOS-Transistoren gebildet sind, als Ausgabeabschnitt vorgesehen, und jeder der Ausgangspole der Inverter 43 1 bis 43 n ("n" stellt eine natürliche Zahl dar) ist mit jeder der entsprechenden Wortleitungen WL1 bis WLn des entsprechenden Speicherzellenarrays 11 1, 11 2, 11 3 oder 11 4 verbunden. An jede der Quellen der P-Kanal-MOS-Transistoren, die jeweils die Inverter 43 1 bis 43 m bilden, ist eine Senke der P-Kanal-MOS-Transistoren 44, die einen Stromquellenunterbrechungsabschnitt bilden, geschaltet. An eine Quelle eines MOS-Transistors 44 wird eine externe Spannung VDDE angelegt, und an sein Gate wird ein aktiviertes Signal ACT über einen Inverter 45, der einen Stromquellenunterbrechungsabschnitt bildet, angelegt. Daher wird zu einer Zeit eines Strom-AUS-Zustands PFST, wenn das aktivierte Signal ACT von seinem hohen zum niedrigen Pegel geändert wird, da der MOS- Transistor 44 AUS geschaltet wird, die Erzeugung eines Sub-Schwellen-Reststroms des Reihendekodierers 41 verhindert. Fig. 2B zeigt ein Beispiel von Anordnungen von Hauptkomponenten eines Zufallslogikabschnitts 51.
  • In dem Zufallslogikabschnitt 51 sind "m" Stücke Inverter 52 1 bis 52 m (m ist eine natürliche Zahl), die jeweils aus P-Kanal-MOS Transistoren und N-Kanal-MOS Transistoren gebildet werden, kaskadiert. Mit jeder der Quellen der P-Kanal-MOS-Transistoren, die jeden der Inverter 52 1 bis 52 m bilden, ist eine Senke der P-Kanal-MOS-Transistoren 53, die einen Stromquellenunterbrechungsabschnitt bilden, verbunden. An eine Quelle des MOS-Transistors 53 wird eine externe Spannung VDDE und an sein Gate ein aktiviertes Signal ACT über einen Inverter 54, der den Stromquellenunterbrechungsabschnitt bildet, angelegt. Daher wird, wenn das aktivierte Signal ACT von seinem hohen zum niedrigen Pegel zu einer Zeit des Strom- AUS-Zustands PFST geändert wird, da der MOS-Transistor 53 AUS geschaltet wird, das Auftreten des Subschwellenreststroms in dem Zufallslogikabschnitt 51 verhindert.
  • Da es lange dauert (zum Beispiel etwa 200 µsec), um in einer stabilen Weise eine interne Spannung, die nach Start von Operationen einen spezifischen Wert aufweist, zuzuführen, überwacht die interne Stromquellenschaltung 27 ein Potential, bei dem es am längsten dauert, das Potential zu erreichen, das den oben beschriebenen spezifischen Wert aus den an jede Komponente angelegten Potentialen aufweist, und stellt dann fest, daß das Potential dasjenige erreicht hat, das den spezifischen Wert aufweist, und führt ein hochpegeliges "internes Stromquellen-EIN-Signal" GON dem ECC-Modus-Dekodierer 31 und dem Selbstmodusdekodierer 32 zu. Das Potential, das von der internen Stromquellenschaltung 27 wie oben beschrieben zuzuführen ist, umfaßt im allgemeinen ein Wortleitungspotential VPP, ein Bitleitungspotential VARY, ein Potential, das die Hälfte desjenigen der Bitleitung beträgt, ein gepaartes Polpotential VPLT, ein peripheres Schaltungspotential VPER, und ein Speicherzellenbereichssubstratpotential VBB oder dergleichen. Von diesen ist ein Potential, bei dem es am längsten dauert, das den spezifischen Wert aufweisende Potential zu erreichen, das Wortleitungspotential VPP oder Speicherzellenbereichssubstratpotential VBB. Die obige Zeit wird durch die Stromversorgungseignung der internen Stromquellenschaltung 27 und durch die darin existierende Belastbarkeit bestimmt. Die Stromversorgungseignung der internen Stromquellenschaltung 27 wird gewöhnlich so bestimmt, daß das Potential dasjenige erreicht, welches den spezifischen Wert zu der Zeit aufweist, zu der 100 µsec in einer Initialisierungssequenz bei einer Designzeit verstrichen sind. Wenn eine große parasitäre Kapazität zwischen dem Speicherabschnittssubstratpotential VBB und dem Wortleitungspotential VPP existiert, ist es beispielsweise notwendig, daß ein Anlegen des Wortleitungspotentials VPP gestartet wird, nachdem das Speicherabschnittssubstratpotential VBB einen spezifischen Potentialwert erreicht, wobei das Wortleitungspotential VPP ein Potential ist, bei dem am meisten Zeit benötigt wird, um den spezifischen Potentialwert zu erreichen. Ein Grund, warum das Potential in der oben beschriebenen Reihenfolge angelegt wird, liegt darin, das Risiko des Speicherns von unterbrochenen Daten in einer Speicherzelle zu vermeiden, das auftritt, wenn das Potential VBB des Speicherzellenabschnittssubtrats positiv gemacht wird, wenn das Wortleitungspotential VPP einen spezifischen Potentialwert erreicht. Das ODER-Gatter 85 ODER-verknüpft ein erstes Auffrischungsstartsignal mit einem zweiten Auffrischungsstartsignal und führt sein Berechnungsergebnis dem Reihen-Spalten-Adreßpuffer 8 zu.
  • Es werden nunmehr Vorgänge der Halbleiterspeichervorrichtung, welche die oben beschriebenen Anordnungen aufweist, erläutert. Zuerst werden interne Operationen, die in einem ultra-niedrigen Stromverbrauchsmodus durchgeführt werden, unter Bezugnahme auf ein in Fig. 3, 4 und 7 gezeigtes Zeitdiagramm und auf ein in Fig. 4, 6 und 8 gezeigtes Zustandsübergangsdiagramm erläutert.
  • (1) Ein Fall, in dem ein die Halbleiterspeichervorrichtung, die in einem ultra-niedrigen Stromverbrauchsmodus versetzt worden ist, diesen in einem Stoßselbstauffrischungszustand "BSST" (s. Fig. 3 und 4) verläßt.
  • Dabei sei angenommen, daß ein Taktinstandsetzsignal CKE, wie in Fig. 3 (3) gezeigt, in einem Anfangszustand vor einer Zeit t1 hoch bleibt und sich in Synchronisation mit einem Ansteigen eines Takts CLK (siehe Fig. 3 (1)) zu einer Zeit t2 auf niedrig ändert. Das heißt, der interne Zustand ST der Halbleiterspeichervorrichtung der Ausführungsform ist, wie in Fig. 3 (5) und Fig. 4 gezeigt, ein Ruhezustand IST, in dem kein Vorgang in der Ruhezeit durchgeführt wird.
  • In solch einem Anfangszustand ändert sich das Taktinstandsetzsignal CKE, wie in Fig. 3 (3) gezeigt, um niedrig zu werden, in Synchronisation mit einem Ansteigen des Takts CLK (siehe Fig. 3 (1)) zu der Zeit t2 und gleichzeitig wird ein Befehl SPC, der einer der Befehle CMP ist, zugeführt, wie dies in Fig. 3 (4) gezeigt ist, um eine Anweisung zum Setzen des ultraniedrigen Stromverbrauchsmodus zu geben. Der Befehl SPC wird zugeführt, wenn beispielsweise ein niedriges Chipauswahlsignal /CS, ein hochpegeliges Reihenadreßhinweissignal /RAS, ein hohes Spaltenadreßhinweissignal /CAS und ein niedrigpegeliges Schreibinstandsetzsignal /WE in Synchronisation mit dem Takt CLK zugeführt werden. Dies veranlaßt den internen Zustand ST der Halbleiterspeichervorrichtung der Ausführungsform, von seinem Ruhezustand IST zu dem ECC-Kodierzustand EEST geändert zu werden, wie in Fig. 3 (5) und Fig. 4 gezeigt. Der ECC-Modus-Dekodierer 31 und Selbstmodusdekodierer 32, welche den Befehlsdekodierer bilden, dekodieren ein niedrigpegeliges Chipauswahlsignal /CS, ein hochpegeliges Reihenadreßhinweissignal /RAS, ein hohes Spaltenadreßhinweissignal /CA, und ein niedrigpegeliges Schreibinstandsetzsignal /WE, die sämtlich den Befehl SPC darstellen, und beurteilen, daß sich die Halbleiterspeichervorrichtung in einem ultra-niedrigen Stromverbrauchsmodus befindet. Daher erzeugt der ECC-Modus-Dekodierer 31 ein hochpegeliges Kodierstartsignal ENST, führt es der ECC-Steuereinrichtung 23 zu und setzt einen ultraniedrigen Stromverbrauchsmerker SLPF (siehe Fig. 3 (19)) und einen Kodiermerker. Andererseits setzt der Selbstmodusdekodierer 32 einen ultra-niedrigen Stromverbrauchsmerker SLPF.
  • Die ECC-Steuereinrichtung 23 erzeugt, beruhend auf einem hochpegeligen Kodierstartsignal ENST, in Synchronisation mit einem internen Takt CLKIN, gezeigt in Fig. 3 (2), einen internen Befehl, eine Adresse AD und einen Kodiermerker ENC und führt den internen Befehl und die Adresse AD dem Befehlsdekodierer 21 und den Kodiermerker ENC dem ECC 24 zu. Dies veranlaßt das ECC 24, auf die Bänke 1 1 bis 1 4 über den MUX 6 zuzugreifen, beruhend auf dem Kodierbefehl ENC und in Synchronisation mit dem internen Takt CLKIN, gezeigt in Fig. 3 (2), und aktiviert geeignete Wortleitungen von jedem der Speicherzellenarrays 11 1 bis 11 4 und führt arithmetische Berechnungen an Paritätsbits, die verwendet werden, um ein Auffrischungsfehlerbit zu korrigieren, und das Schreiben eines Paritätsbereichs an eine Speicherzelle durch. Danach führt die ECC-Steuereinrichtung 23, wenn die arithmetrische Berechnung von Paritätsbits auf alle Speicherzellen, welche jede der Speicherzellenarrays 11 1 bis 11 4 bilden, und das Schreiben eines Paritätsbereichs an eine Speicherzelle in dem ECC 24 abgeschlossen sind, dem ECC-Modus-Dekodierer 31 und dem Selbstmodusdekodierer 32 ein hochpegeliges Kodierbeendigungssignal ENED, gezeigt in Fig. 3 (17), zu. Daher setzt der ECC-Modus-Dekodierer 31, wenn das Kodierbeendigungssignal ENED von der ECC-Steuereinrichtung 23 zugeführt wird, einen Kodiermerker zurück. Andererseits erzeugt der Selbstmodusdekodierer 32, wenn das Kodierbeendigungssignal ENED von der ECC-Steuereinrichtung 23 zugeführt wird, da der ultra-niedrige Stromverbrauchsmerker in diesem Fall gesetzt ist, ein hochpegeliges zweites Selbstauffrischungsstartsignal SRT2, gezeigt in Fig. 3 (18), und führt es der Selbstauffrischungsschaltung 22, dem ODER-Gatter 28 und dem ECC-Modus- Dekodierer 31 zu.
  • Dies veranlaßt den internen Zustand ST der Halbleiterspeichervorrichtung der Ausführungsform, von dem ECC-Kodierzustand EEST in den Stoßselbstauffrischungszustand BSST geändert zu werden. Das heißt die Selbstauffrischungsschaltung 22 erzeugt, da ein hochpegeliges zweites Selbstauffrischungsstartsignal SRT2 zugeführt wird, nachdem eine Oszillationsfrequenz eines von dem Oszillator erzeugten Takts so gesetzt worden ist, daß eine Auffrischungsperiode TR einige µsec beträgt, ein Selbstauffrischungssignal Φ SRF, gezeigt in Fig. 3 (9), und führt es dem Reihen-Spalten-Adreßpuffer 8 und dem Befehlsdekodierer 21 zu. Dies veranlaßt den Befehlsdekodierer 21, ein reihenaktiviertes Signal Φ RAS, wie in Fig. 4 (10) gezeigt, zu erzeugen und es dem Reihen-Spalten-Adreßpuffer 8 zuzuführen.
  • Daher erzeugt der Reihen-Spalten-Adreßpuffer 8, wenn ein zweites Selbstauffrischungsstartsignal SRT2 durch das ODER-Gatter 28 zugeführt wird, beruhend auf einem Zählerwert RCT, der von dem Auffrischungszähler 9 zugeführt wird, eine Reihenadresse für einen Stoßselbstauffrischungsvorgang und führt sie dann mit Zeitabstimmung, wenn das reihenaktivierte Signal Φ RAS zugeführt wird, einer Mehrzahl von Reihendedokierern zu, die jeweils die Reihendekodierergruppen 3 1 bis 3 4 bilden. Danach werden in der Halbleiterspeichervorrichtung der Ausführungsform Auffrischungsvorgänge bei gleichen Intervallen auf allen Wortleitungen (4096 Zyklen) in einer Auffrischungsperiode TR von einigen µsec durchgeführt.
  • Dann erzeugt die Selbstauffrischungsschaltung 22, wenn ein darin vorgesehener Zählerwert 4096 wird, durch Vervollständigung des Stoßselbstauffrischungsvorgangs, der auf allen Wortleitungen sämtlicher Speicherzellenarrays 11 1 bis 11 4 durchzuführen ist, ein hochpegeliges Selbstauffrischungsbeendigungssignal SRED, gezeigt in Fig. 3 (11), und führt es dem Selbstmodusdekodierer 32 und dem Zeitglied 26 zu. Weiterhin erzeugt die Selbstauffrischungsschaltung 22, beruhend auf einem Selbstauffrischungsbeendigungssignal SRED, ein hochpegeliges "internes Stromquellen-AUS-Signal" GOFF und führt es der internen Stromquellenschaltung 27 zu.
  • Dies veranlaßt den internen Zustand ST der Halbleiterspeichervorrichtung der Ausführungsform, vom Stoßselbstauffrischungszustand BSST zum Strom-AUS-Zustand PFST geändert zu werden. Das heißt die interne Stromquellenschaltung 27 beendet, beruhend auf einem hochpegeligen "internen Stromquellen-AUS-Signal" GOFF, die Zufuhr einer internen Spannung zu der Halbleiterspeichervorrichtung, und durch Ändern eines aktivierten Signals ACT von seinem hohen zum niedrigen Pegel wird eine interne Spannung, die zu peripheren Schaltungen, aufgebaut aus Spaltendekodierern, die Spaltendekodierergruppen 2 1 bis 2 4 bilden, Reihendekodierern, die Reihendekodierergruppen 3 1 bis 3 4 bilden, Zufallslogikabschnitten, oder dergleichen von einer externen Spannung VDDE abgesperrt. Da die interne Spannung abgesenkt wird, werden als Ergebnis, wie in Fig. 3 (15) gezeigt, der Stromverbrauch in der internen Stromquellenschaltung 27 und ein Reststrom, der von seiner internen Stromquellenschaltung 27 fließt (ein Kurzschluß-erzeugender niedriger Widerstand und ein Sub-Schwellenreststrom) ebenfalls reduziert. Weiterhin wird in den peripheren Schaltungen der Subschwellenreststrom unterbrochen. Andererseits beginnt das Zeitglied 26, beruhend auf einem hochpegeligen Selbstauffrischungsbeendigungssignal SRED, Messungen der internen Stromquellen-AUS- Zeit. Dann führt das Zeitglied 26, wenn die interne Stromquellen-AUS-Zeit abgelaufen ist, ein hochpegeliges "internes Stromquellen-AUS-Signal" PEND, gezeigt in Fig. 3 (12), der Selbstauffrischungsschaltung 22 zu. Daher führt die Selbstauffrischungsschaltung 22, beruhend auf dem hochpegeligen "internen Stromquellen-AUS-Signal" PEND, um die interne Stromquellenschaltung 27 zu aktivieren, wie in Fig. 3 (13) gezeigt, durch Verändern des "internen Stromquellen-AUS-Signals" GOFF von seinem hohen zum niedrigen Pegel, das "interne Stromquellen-AUS-Signal" GOFF der internen Stromquellenschaltung 27 zu.
  • Dies veranlaßt den internen Zustand ST der Halbleiterspeichervorrichtung der Ausführungsform, von seinem Strom-AUS-Zustand PFST in seinen Strom-EIN-Zustand PNST geändert zu werden. Das heißt die interne Stromquellenschaltung 27 beginnt, da das "interne Stromquellen-AUS-Signal" GOFF von seinem hohen zum niedrigen Pegel geändert wird, wie in Fig. 3 (15) gezeigt, eine Zufuhr der internen Spannung an jede der Komponenten der Halbleiterspeichervorrichtung. Die interne Stromquellenschaltung 27 führt, wenn festgestellt wurde, daß ein überwachtes Potential (in diesem Fall das Wortleitungspotential VPP) einen spezifischen Wert eines Potentials erreicht, das hochpegelige "interne Stromquellen-EIN-Signal" GON, gezeigt in Fig. 3 (14), dem ECC-Modus-Dekodierer 31 und Selbstmodusdekodierer 32 zu. Daher erzeugt der Selbstdekodierer 32, da das "interne Stromquellen-EIN-Signal" GON von seinem niedrigen zum hohen Pegel geändert wird und da der ultra-niedrige Stromverbrauchsmerker gesetzt ist, ein hochpegeliges zweites Selbstauffrischungsstartsignal SRT2 und führt es der Selbstauffrischungsschaltung 22, dem ODER-Gatter 28 und dem ECC-Modus- Dekodierer 31 zu. Andererseits wird, obwohl das "interne Stromquellen-EIN-Signal" GON des ECC-Modus-Dekodierers 31 von seinem niedrigen zum hohen Pegel geändert wird, da der ultra-niedrige Stromverbrauchsmerker SLPF gesetzt ist, kein Vorgang durchgeführt.
  • Dies veranlaßt einen internen Zustand ST der Halbleiterspeichervorrichtung der Ausführungsform, von einem Strom-EIN-Zustand PNST in einen Stoßselbstauffrischungszustand BSST geändert zu werden. Danach wiederholt, bis ein Taktinstandsetzsignal CKE, gezeigt in Fig. 3 (3), von seinem niedrigen zum hohen Pegel geändert wird, der interne Zustand ST der Halbleiterspeichervorrichtung der Ausführungsform, wie in Fig. 4 gezeigt, den Übergang von seinem Stoßselbstauffrischungszustand BSST zu seinem Strom-AUS-Zustand PFST von seinem Strom-AUS-Zustand PFST zu seinem Strom-EIN-Zustand PFST, und von seinem Strom-EIN- Zustand PFST zu seinem Stoßselbstauffrischungszustand BSST.
  • Sodann sei angenommen, daß, wie in Fig. 3 (3) gezeigt, zu der Zeit t3, zu der der interne Zustand ST der Halbleiterspeichervorrichtung der Ausführungsform ein Stoßselbstauffrischungszustand BSST ist, um den ultra-niedrigen Stromverbrauchsmodus zu verlassen, das Taktinstandsetzsignal CKE von seinem niedrigen zum hohen Pegel geändert wird. Dies veranlaßt den Selbstmoduskodierer 32, den ultra-niedrigen Stromverbrauchsmerker zurückzusetzen und, wie in Fig. 3 (8) gezeigt, ein zweites Selbstauffrischungsstartsignal SRT2 von seinem hohen zu seinem niedrigen Pegel zu ändern, und er führt es dann der Selbstauffrischungsschaltung 22, dem ODER-Gatter und dem ECC-Modus-Dekodierer 31 zu. Weiterhin setzt der ECC-Modus-Dekodierer 31 in Reaktion auf eine Änderung des Taktinstandsetzsignals CKE von seinem hohen zum niedrigen Pegel, wie in Fig. 3 (19) gezeigt, den ultra-niedrigen Stromverbrauchsmerker zurück. Daher entscheidet der ECC-Modus-Dekodierer 31, da der ultraniedrige Stromverbrauchsmerker SLPF in diesem Fall zurückgesetzt wird und der Kodiermerker zurückgesetzt wird, daß ein Zustand, der bis dahin existiert hat, ein ultra-niedriger Stromverbrauchszustand und in einem Zustand ist, in dem der ECC 24 seine Kodiervorgänge beendet hat. Der ECC-Modus-Dekodierer 31 erzeugt ein hochpegeliges Dekodierstartsignal DEST, gezeigt in Fig. 3 (16), führt es der ECC-Steuereinrichtung 23 zu und setzt den Dekodiermerker.
  • Dies veranlaßt den internen Zustand ST der Halbleiterspeichervorrichtung der Ausführungsform dazu, geändert zu werden, und es erfolgt, wie in Fig. 3 (5) und Fig. 4 gezeigt, ein Übergang von ihrem Stoßselbstauffrischungszustand BSST in ihren ECC-Dekodier EDST. Das heißt die Selbstauffrischungsschaltung 22 beendet, beruhend auf dem niedrigpegeligen zweiten Selbstauffrischungsstartsignal SRT2, die Erzeugung des Selbstauffrischungssignals Φ SRF. Als ein Ergebnis beendet der Befehlsdekodierer 21, da das Selbstauffrischungsignal Φ SRF nicht von der Selbstauffrischungsschaltung 22 zugeführt wird, die Erzeugung des reihenaktivierten Signals Φ SRA. Andererseits erzeugt die ECC-Steuereinrichtung 23, beruhend auf einem hochpegeligen Dekodierstartsignal DEST, in Synchronisation mit einem internen Takt CLKIN, gezeigt in Fig. 3 (2), einen internen Befehl, der zum Steuern von Lese- und Schreibvorgängen verwendet wird, während das Dekodieren durchgeführt wird, eine Adresse AD und einen Dekodiermerker DEC und führt den internen Befehl und die Adresse AD dem Befehlsdekodierer 21 und den Kodiermerker ENC dem ECC 24 zu. Dies veranlaßt das ECC 24, auf die Bänke 1 1 bis 1 4 über den MUX 6 in Synchronisation mit einem internen Takt CLKIN, gezeigt in Fig. 3 (2), zuzugreifen und eine Fehlerkorrektur in einem Auffrischungsfehlerbit, auf das eine arithmetische Berechnung von Paritätsbits angewendet worden ist, durchzuführen.
  • Dann führt die ECC-Steuereinrichtung 23, wenn der instruierte Dekodiervorgang in dem ECC 24 beendet worden ist, ein hochpegeliges Dekodierbeendigungssignal DEED, gezeigt in Fig. 3 (7), dem ECC-Modus-Dekodierer 31 und dem Selbstmodusdekodierer 32 zu. Als ein Ergebnis setzt der ECC-Modus-Dekodierer 31 einen Dekodiermerker zurück. Andererseits erzeugt der Selbstmodusdekodierer 32, beruhend auf einen hochpegeligen Dekodierbeendigungssignal DEED, ein hochpegeliges erstes Selbstauffrischungsstartsignal SRT1, gezeigt in Fig. 3 (8), und führt es der Selbstauffrischungsschaltung 22 und dem ODER-Gatter 28 zu.
  • Dies veranlaßt den internen Zustand ST der Halbleiterspeichervorrichtung der Ausführungsform, von seinem ECC-Dekodierzustand zu seinem Selbstauffrischungszustand SRST-Zustand geändert zu werden. Das heißt die Selbstauffrischungsschaltung 22 setzt, da ein erstes hochpegeliges Selbstauffrischungsstartsignal SRT1 zugeführt worden ist, eine Oszillationsfrequenz eines Taktes, der von dem Oszillator erzeugt wird, so daß die Auffrischungsperiode TR 15.6 µsec beträgt, und erzeugt ein Selbstauffrischungssignal Φ SRF und führt es dem Reihen- Spalten-Adreßpuffer 8 und dem Befehlsdekodierer 21 zu. Dies veranlaßt den Befehlsdekodierer 21, ein reihenaktiviertes Signal Φ SRA zu erzeugen und es dem Reihen-Spalten-Adreßpuffer 8 zuzuführen.
  • Daher erzeugt der Reihen-Spalten-Adreßpuffer 8, wenn ein erstes Selbstauffrischungsstartsignal SRT1 durch das ODER-Gatter 28 zugeführt wird, beruhend auf einem Zählerwert RCT, der von dem Auffrischungszähler 9 zugeführt wird, eine Reihenadresse für einen gewöhnlichen Selbstauffrischungsvorgang und führt diese einer Mehrzahl Reihendekodierer, die jeweils die Reihendekodierergruppen 31 bis 34 bilden, mit Zeitabstimmung zu, wenn ein reihenaktiviertes Signal Φ SRA zugeführt wird. Danach werden in der Halbleiterspeichervorrichtung der Ausführungsform Auffrischungsvorgänge bei gleichen Intervallen auf allen Wortleitungen (4096 Zyklen) in einer Auffrischungsperiode TR von 15.6 µsec durchgeführt.
  • Als nächstes wird das Taktinstandsetzsignal CKE, um den Selbstauffrischungszustand SRST beispielsweise zu der Zeit t4 zu verlassen, wie in Fig. 3 (3) gezeigt, von seinem niedrigen zum hohen Pegel geändert. Dies veranlaßt den Selbstmodusdekodierer 32, das erste Selbstauffrischungsstartsignal SRT1 von seinem hohen zum niedrigen Pegel zu ändern, wie in Fig. 3 (18) gezeigt, und er führt es der Selbstauffrischungsschaltung 22 und dem ODER-Gatter 28 zu. Daher beendet die Selbstauffrischungsschaltung 22, beruhend auf einem niedrigpegeligen ersten Selbstauffrischungsstartsignal SRT1, die Erzeugung des Selbstauffrischungssignals Φ SRF. Folglich beendet der Befehlsdekodierer 21, da von der Selbstauffrischungsschaltung 22 kein Selbstauffrischungssignal Φ SRF zugeführt wird, die Erzeugung des reihenaktivierten Signals Φ RSA. Durch oben beschriebene Operationen wird der interne Zustand ST der Halbleiterspeichervorrichtung der Ausführungsform, wie in Fig. 3 (5) und Fig. 4 gezeigt, von seinem Selbstauffrischungszustand SRT in seinen Ruhezustand IST geändert. Weiterhin besteht in der oben beschriebenen Halbleiterspeichervorrichtung ein Grund, warum ein direkter Übergang von dem ECC-Dekodierzustand EDST zu dem Ruhezustand IST nicht auftritt, wie folgt: Da interne Vorgänge in Synchronisation mit einem internen Takt CLKIN durchgeführt werden, wenn eine Fehlerkorrektur, veranlaßt durch Variationen eines internen Takts CLKIN, früher beendet wird und dann, wenn der Übergang des internen Zustands ST zu dem Ruhezustand IST ohne Übergang zu seinem gewöhnlichen Selbstauffrischungsmodus auftritt und so wie er ist verbleibt, besteht ein Risiko, daß Daten, die in jedem der Speicher gespeichert sind, zerstört werden.
  • (2) Ein Fall, in dem, nachdem die Halbleiterspeichervorrichtung in den ultra-niedrigen Stromverbrauchsmodus gesetzt worden ist, der ultra-niedrige Stromverbrauchsmodus in einem Zustand des Strom-AUS-Zustands PFST verlassen wird (siehe Fig. 5 und Fig. 6).
  • Zuerst wird in der Halbleiterspeichervorrichtung der Ausführungsform, nachdem sie in den ultra-niedrigen Stromverbrauchsmodus durch einen Befehl SPC versetzt wird, der zugeführt wird, wenn das Taktinstandsetzsignal CKE von seinem hohen zum niedrigen Pegel geändert wird, der interne Zustand ST sequentiell von seinem Ruhezustand IST durch seinen ECC- Kodierzustand EEST, Stoßselbstauffrischungszustand BSST, Strom-AUS-Zustand PFST und zum Strom-EIN-Zustand PNST geändert, und dann wiederholt von seinem Strom-EIN- Zustand zu seinem Stoßselbstauffrischungszustand BSST, von seinem Stoßselbstauffrischungszustand BSST zu seinem Strom-AUS-Zustand PFST und von seinem Strom-AUS- Zustand PFST zu seinem Strom-EIN-Zustand PNST, wie in Fig. 6 gezeigt, was das gleiche ist wie in dem oben beschriebenen Fall (1), und auf deren Beschreibung wird daher verzichtet.
  • Als nächstes sei angenommen, daß, wie in Fig. 5 (3) gezeigt, zu der Zeit t3, zu der der interne Zustand ST der Halbleiterspeichervorrichtung der Ausführungsform der Strom-AUS-Zustand PFST ist, um den ultra-niedrigen Stromverbrauchsmodus zu verlassen, das Taktinstandsetzsignal CKE von seinem niedrigen zum hohen Pegel geändert wird. Der Selbstmodusdekodierer 32 setzt, in Antwort auf eine Änderung des Taktinstandsetzsignals CKE von seinem niedrigen zum hohen Pegel, den ultra-niedrigen Stromverbrauchsmerker zurück, und gleichzeitig setzt der ECC-Modus-Dekodierer 31, wie in Fig. 5 (19) gezeigt, den ultra-niedrigen Stromverbrauchsmerker SLPF zurück. Demnach beendet das Zeitglied 26, da es die interne Stromquellen-AUS-Zeit mißt, in Antwort auf das Zurücksetzen des ultra-niedrigen Stromverbrauchsmerkers SLPF, Messungen der internen Stromquellenauszeit und führt der Selbstauffrischungsschaltung 22 ein hochpegeliges "internes Stromquellen-AUS-Signal" PEND, gezeigt in Fig. 5 (6), zu. Daher ändert die Selbstauffrischungsschaltung 22, beruhend auf dem hochpegeligen "internen Stromquellen-AUS-Signal" PEND, um die interne Stromquellenschaltung 27 zu aktivieren, wie in Fig. 5 (13) gezeigt, das "interne Stromquellen-AUS-Signal" GOFF von seinem hohen zum niedrigen Pegel und führt es der internen Stromquellenschaltung 27 zu.
  • Dies veranlaßt den internen Zustand ST der Halbleiterspeichervorrichtung der Ausführungsform, wie durch gestrichelte Linien in Fig. 5 (5) und Fig. 6 gezeigt, von seinem Strom-AUS- Zustand PFST zu seinem Strom-EIN-Zustand PNST geändert zu werden. Das heißt die interne Stromquellenschaltung 27 beginnt, da ein "internes Stromquellen-AUS-Signal" GOFF von seinem hohen zum niedrigen Pegel geändert wird, wie in Fig. 5 (15) gezeigt, eine Zufuhr einer internen Spannung an jede Komponente der Halbleiterspeichervorrichtung. Danach führt die interne Stromquellenschaltung 27, wenn sie nachgewiesen hat, daß ein überwachtes Potential einen spezifischen Potentialwert erreicht hat, das hochpegelige "interne Stromquellen-EIN-Signal" GON, gezeigt in Fig. 5 (14), dem ECC-Modus-Dekodierer 31 und dem Selbstmodusdekodierer 32 zu. Auf diese Weise erzeugt der Selbstmodusdekodierer 32, wie in Fig. 5 (8) gezeigt, obwohl das "interne Stromquellen-EIN-Signal" GON von seinem niedrigen zum hohen Pegel geändert wurde, da der ultra-niedrige Stromverbrauchsmerker zurückgesetzt worden ist, kein hochpegeliges zweites Selbstauffrischungsstartsignal SRT2. Andererseits erzeugt der ECC-Modus-Dekodierer 31, da das "interne Stromquellen-EIN-Signal" GON von seinem niedrigen zum hohen Pegel geändert worden ist und der ultra-niedrige Stromverbrauchsmerker SLPF zurückgesetzt worden ist, ein hochpegeliges Dekodierstartsignal DEST, führt es der ECC-Steuereinrichtung 23 zu und setzt einen Dekodiermerker.
  • Dies veranlaßt einen internen Zustand ST der Halbleiterspeichervorrichtung der Ausführungsform, wie durch gestrichelte Linien in Fig. 5 (5) und in Fig. 6 gezeigt, von seinem Strom-EIN- Zustand PNST zu seinem ECC-Dekodierzustand EDST geändert zu werden. Der interne Zustand ST der Halbleiterspeichervorrichtung wird danach, wie in obigem Fall (1), nachdem er von seinem ECC-Dekodierzustand EDST in seinen Selbstauffrischungszustand SRST geändert worden ist, beispielsweise zu der Zeit t4, wie in Fig. 5 (3) gezeigt, wenn das Taktinstandsetzsignal CKE von seinem niedrigen zu hohem Pegel geändert wird, in seinen Ruhezustand IST geändert.
  • (3) Ein Fall, wobei, nachdem die Halbleiterspeichervorrichtung in den ultra-niedrigen Stromverbrauchsmodus versetzt worden ist, der ultra-niedrige Stromverbrauchsmodus in einen Zustand des ECC-Kodierzustands EEST verlassen wird (siehe Fig. 7 und 8).
  • Zuerst wird in der Halbleiterspeichervorrichtung der Ausführungsform, nachdem sie in den ultra-niedrigen Stromverbrauchsmodus durch einen Befehl SPC versetzt worden ist, der zugeführt wird, wenn das Taktinstandsetzsignal CKE von seinem hohen zum niedrigen Pegel geändert wird, ihr interner Zustand ST von ihrem Ruhezustand IST in ihren ECC-Kodierzustand EEST geändert, wie in Fig. 8 gezeigt, was das gleiche ist wie in dem obigen Fall (1) beschrieben, und auf eine diesbezügliche Beschreibung wird dementsprechend verzichtet.
  • Als nächstes sei angenommen, daß, wie in Fig. 7 (3) gezeigt, zu der Zeit t3, zu der der interne Zustand ST der Halbleiterspeichervorrichtung der Ausführungsform der ECC-Kodierzustand BEST ist, um den ultra-niedrigen Stromverbrauchsmodus zu verlassen, das Taktinstandsetzsignal CKE von seinem niedrigen zum hohen Pegel geändert wird. In Antwort auf eine Änderung des Taktinstandsetzsignals CKE von seinem niedrigen zum hohen Pegel setzt der Selbstmodusdekodierer 32 den ultra-niedrigen Stromverbrauchsmerker zurück, und gleichzeitig setzt der ECC-Modus-Dekodierer 31, wie in Fig. 7 (9) gezeigt, den ultra-niedrigen Stromverbrauchsmerker SLPF zurück. Dann führt die ECC-Steuereinrichtung 23, wenn eine Paritätsberechnung, die auf alle Speicherzellen, die jede der Speicherzellen 11 1 bis 11 4 bilden, anzuwenden ist, und das Schreiben eines Paritätsbereichs in jede der Speicherzellen in dem ECC 24 beendet worden sind, ein Kodierbeendigungssignal ENED, gezeigt in Fig. 7 (7), dem ECC-Modus-Dekodierer 31 und dem Selbstmodusdekodierer 32 zu. Daher setzt der ECC- Modus-Dekodierer 31, wenn das Kodierbeendigungssignal ENED von der ECC-Steuereinrichtung 23 zugeführt wird, den Kodiermerker zurück. Andererseits erzeugt der Selbstmodusdekodierer 32, da der ultra-niedrige Stromverbrauchsmerker zurückgesetzt wird, wenn das Kodierbeendigungssignal ENED von der ECC-Steuereinrichtung 23 zugeführt wird, ein hochpegeliges erstes Selbstauffrischungsstartsignal SRT1, gezeigt in Fig. 7 (8), und führt es der Selbstauffrischungsschaltung 22 und dem ODER-Gatter 28 zu.
  • Dies veranlaßt den internen Zustand ST der Halbleiterspeichervorrichtung der Ausführungsform, von seinem ECC-Kodierzustand EEST zu seinem Selbstauffrischungszustand SRST geändert zu werden. Der interne Zustand ST der Halbleiterspeichervorrichtung wird danach, wie in dem obigen Fall (1), nachdem er von seinem ECC-Dekodierzustand EDST zu seinem Selbstauffrischungszustand SRST beispielsweise zu der Zeit t4, wie in Fig. 7 (3) gezeigt, wenn das Taktinstandsetzsignal CKE von seinem niedrigen zum hohen Pegel geändert wird, geändert worden ist, in seinen Ruhezustand IST geändert.
  • (4) Ein Fall, wobei, nachdem die Halbleiterspeichervorrichtung in den ultra-niedrigen Stromverbrauchsmodus versetzt worden ist, der ultra-niedrige Stromverbrauchsmodus in einem Zustand des Strom-EIN-Zustands PNST austritt.
  • Zuerst wird in der Halbleiterspeichervorrichtung der Ausführungsform, nachdem sie in den ultra-niedrigen Stromverbrauchsmodus durch einen Befehl SPC, der zugeführt wird, wenn das Taktinstandsetzsignal CKE von seinem hohen zum niedrigen Pegel geändert wird, versetzt worden ist, ihr interner Zustand ST sequentiell von seinem Ruhezustand IST über seinen ECC-Kodierzustand EEST, Stoßselbstauffrischungszustand BSST, Strom-AUS-Zustand PFST und zum Strom-EIN-Zustand PNST geändert, und dann wiederholt von seinem Strom- EIN-Zustand zu seinem Stoßselbstauffrischungszustand BSST, von seinem Stoßselbstauffrischungszustand BSST zu seinem Strom-AUS-Zustand PFST und seinem Strom-AUS-Zustand PFST zu seinem Strom-EIN-Zustand PNST, was das gleiche ist wie in dem obigen Fall (1) beschrieben, und auf entsprechende Beschreibung wird daher verzichtet.
  • Als nächstes sei angenommen, daß zu der Zeit, wenn der interne Zustand ST der Halbleiterspeichervorrichtung der Ausführungsform der Strom-EIN-Zustand PNST ist, um den ultraniedrigen Stromverbrauchsmodus zu verlassen, das Taktinstandsetzsignal CKE von seinem niedrigen zum hohen Pegel geändert wird. In diesem Fall wird der interne Zustand ST der Halbleiterspeichervorrichtung, nachdem er zu dem Strom-EIN-Zustand PNST geändert worden ist, sequentiell zu einem Simultan-Stoßselbstauffrischungszustand BSST, ECC-Kodierzustand EEST und Selbstauffrischungszustand SRST geändert und danach, wie in dem obigen Fall (1), wenn das Taktinstandsetzsignal CKE von seinem niedrigen zum hohen Pegel zu einer Zeit geändert wird, zu dem Ruhezustand IST.
  • Als nächstes wird eine externe Spezifikation der Halbleiterspeichervorrichtung der Ausführungsform unter Bezugnahme auf ein in Fig. 9 und 10 gezeigtes Zeitdiagramm erläutert. Die diagonal schraffierten Bereiche in Fig. 9 und 10 zeigen, daß entweder ein hoher Pegel oder ein niedriger Pegel eines Signals für Operationen verwendet werden kann.
    • (A) Externe Spezifikationen im ultra-niedrigen Stromverbrauchsmodus
  • Zuerst werden in Synchronisation mit dem Anstieg eines in Fig. 9 (1) gezeigten Takts CLK in der sequentiell in Fig. 9 (3) bis 9 (8) gezeigten Reihenfolge ein niedrigpegeliges Chipauswahlsignal /CS, ein niedrigpegeliges Reihenadreßhinweissignal /RAS, ein hochpegeliges Spaltenadreßhinweissignal /CAS, ein niedrigpegeliges Schreibinstandsetzsignal /WE, ein Bankauswahlsignal BS, das verwendet wird, um eine beliebig spezifizierte der Bänke 1 1 bis 1 4 auszuwählen, und eine Adresse AD zu der Zeit t1 vorgesehen. Niedrigpegeliges Chipauswahlsignal /CS, niedrigpegeliges Reihenadreßhinweissignal /RAS, hochpegeliges Spaltenadreaßhinweissignal /CAS und niedrigpegeliges Schreibinstandsetzsignal /WE stellen einen Befehl PCC dar, der verwendet wird, um eine Instruktion zu erteilen, so daß jede der Eingabe- und Ausgabeleitungen, die auf jedem der Speicherzellenarrays 1 1 bis 1 4 gebildet sind, in einen vorgeladenen Zustand versetzt werden. Hierbei bezeichnet der vorgeladene Zustand einen Zustand, in dem Schreiben von Daten von außen und Lesen von Daten nach außen in jeder der Speicherzellen, die jeweils entsprechend jeder der Eingangs- und Ausgangsleitungen angeordnet sind, ermöglicht werden.
  • Als nächstes wird zu der Zeit t2, nachdem die Vorladezeit tRP oder mehr (Zeit), vorbestimmt gemäß der Spezifikation, abgelaufen ist, der Zeit t1 folgend, in Synchronisation mit einem Anstieg des Takts CLK das in Fig. 9 (2) gezeigte Taktinstandsetzsignal CKE von seinem hohen zum niedrigen Pegel geändert, und niedrigpegeliges Chipauswahlsignal /CS, hochpegeliges Reihenadreßhinweissignal /RAS, hochpegeliges Spaltenadreßhinweissignal /CAS und niedrigpegeliges Schreibinstandsetzsignal /WE werden in der in Fig. 9 (3) bis 9 (6) gezeigten Reihenfolge vorgesehen. Niedrigpegeliges Chipauswahlsignal /CS, hochpegelige Reihenadreßhinweissignal /RAS, hochpegeliges Spaltenadreßhinweissignal /CAS und niedrigpegeliges Schreibinstandsetzsignal /WE stellen einen Befehl SPC dar, der verwendet wird, um eine Instruktion zum Setzen des ultra-niedrigen Stromverbrauchsmodus zu geben. Dies veranlaßt die Halbleiterspeichervorrichtung der Ausführungsform, in den ultra-niedrigen Stromverbrauchsmodus versetzt zu werden und interne Vorgänge, die in der ersten Hälfte des obigen Punkts (1) beschrieben worden sind, zu initiieren. Hierbei wird ein Zuführen des Befehls PCC, des Bankauswahlsignals BS und der Adresse AD nicht immer benötigt, jedoch ist es notwendig, daß der Befehl PCC, das Bankauswahlsignal BS und die Adresse AD früher zur Zeit tRP vor dem Zuführen des Befehls SPC zugeführt werden, und der interne Zustand muß in seinem Ruhezustand zu einer Zeit des Zuführens des Befehls SPC vollständig sein.
  • Dann wird, um den ultra-niedrigen Stromverbrauchsmodus beispielsweise zu der Zeit t3 zu verlassen, das in Fig. 9 (2) gezeigte Taktinstandsetzsignal CKE von seinem niedrigen zum hohen Pegel geändert. Als Ergebnis beginnt die Halbleiterspeichervorrichtung der Ausführungsform, abhängig von einem internen Zustand, der zu der Zeit auftritt, wenn das Taktinstandsetzsignal CKE von seinem niedrigen zum hohen Pegel geändert worden ist, und gemäß Vorgängen, die in den obigen Punkten (1) bis (4) beschrieben worden sind, das Verlassen des ultra-niedrigen Stromverbrauchsmodus. Als nächstes wird, nachdem das Taktinstandsetzsignal CKE von seinen niedrigen zum hohen Pegel geändert worden ist, bevor eine vorbestimmte Zeit tSLT abgelaufen ist, beispielsweise zu der Zeit t4 das in Fig. 9 (2) gezeigte Taktinstandsetzsignal CKE von seinem hohen zum niedrigen Pegel geändert, und die in Fig. 9 (8) gezeigte Adresse wird zugeführt. Ein Grund, warum dieser Vorgang durchgeführt wird, liegt im folgenden: Das heißt es ist, wie später beschrieben wird, um den internen Zustand der Halbleiterspeichervorrichtung der Ausführungsform von seinem Selbstauffrischungszustand SRST in seinen Ruhezustand IST zu ändern, notwendig, daß zu der Zeit t5 das Taktinstandsetzsignal CKE von seinem niedrigen zum hohen Pegel geändert wird, jedoch muß vor dieser Änderung das Taktinstandsetzsignal CKE fehlerfrei von seinem niedrigen zum hohen Pegel geändert werden. Ein Zuführen der Adresse AD ist jedoch nicht immer notwendig.
  • Als nächstes wird zu der Zeit t5, nachdem die vorbestimmte Zeit tSLE der Zeit t4 folgend abgelaufen ist, das in Fig. 9 (2) gezeigte Taktinstandsetzsignal CKE von seinem niedrigen zum hohen Pegel geändert. Dies veranlaßt den internen Zustand der Halbleiterspeichervorrichtung, von seinem Selbstauffrischungszustand SRST zu seinem Ruhezustand IST gemäß den in den obigen Punkten (1) bis (4) beschriebenen Vorgängen geändert zu werden. Hierbei ist die Zeit tSLE, wie in dem obigen Punkt (1) beschrieben, die Maximalzeit oder mehr, die für die Korrektur von Fehlern benötigt wird, die durch Dispersion des internen Takts CLKIN verursacht werden, der gemäß seiner externen Spezifikation vorbestimmt ist, wenn die Dispersion des obigen internen Takts CLKIN in Betracht gezogen wird.
  • Als nächstes werden zu der Zeit t6, nachdem die vorbestimmte Zeit tRC der Zeit t5 folgend abgelaufen ist, in der in Fig. 9 (3) bis 9 (6) gezeigten Reihenfolge niedrigpegeliges Chipauswahlsignal /CS, niedrigpegeliges Reihenadreßhinweissignal /RAS, niedrigpegeliges Spaltenadreßhinweissignal /CAS und hochpegeliges Schreibinstandsetzsignal /WE vorgesehen. Das niedrigpegelige Chipauswahlsignal /CS, niedrigpegelige Reihenadreßhinweissignal /RAS, niedrigpegelige Spaltenadreßhinweissignal /CAS und hochpegelige Schreibinstandsetzsignal /WE stellen einen Befehl ORC dar, der verwendet wird, um eine Instruktion für Auto-Auffrischungsvorgänge zu erlassen. Dabei wird der Auto-Auffrischungsvorgang in einem Ein-Schuß-Vorgang durchgeführt, wobei eine Auffrischungsadresse durch Verwenden des Auffrischungszählers 9 bezeichnet wird. Weiterhin werden, falls notwendig, zu der Zeit t7, nachdem die vorbestimmte Zeit tRC der Zeit t6 folgend abgelaufen ist, um jede der Bänke 1 1 bis 1 4 zu aktivieren, in der in Fig. 9 (3) bis Fig. 9 (6) gezeigten Reihenfolge das niedrigpegelige Chipauswahlsignal /CS, niedrigpegelige Reihenadreßhinweissignal /RAS, hochpegelige Spaltenadreßhinweissignal /CAS und hochpegelige Schreibinstandsetzsignal /WE bereitgestellt. Das niedrigpegelige Chipauswahlsignal /CS, niedrigpegelige Reihenadreßhinweissignal /RAS, hochpegelige Spaltenadreßhinweissignal /CAS und hochpegelige Schreibinstandsetzsignal /WE stellen einen Befehl BAC dar, der verwendet wird, um jede der Bänke 1 1 bis 1 4 zu aktivieren.
    • (B) Externe Spezifikationen des gewöhnlichen Selbstauffrischungsvorgangs
  • Zuerst werden zu der Zeit t1, in Synchronisation mit dem Anstieg des in Fig. 10 (1) gezeigten Takts CLK in der in Fig. 10 (3) bis Fig. 10 (1) gezeigten Reihenfolge das niedrigpegelige Chipauswahlsignal /CS, niedrigpegelige Reihenadreßhinweissignal /RAS, hochpegelige Spaltenadreßhinweissignal /CRS und niedrigpegelige Schreibinstandsetzsignal /WE, Bankauswahlsignal BS und die Adresse AD zugeführt. Das niedrigpegelige Chipauswahlsignal /CS, niedrigpegelige Reihenadreßhinweissignal /RAS, hochpegelige Spaltenadreßhinweissignal /CAS und niedrigpegelige Schreibinstandsetzsignal /WE stellen einen oben beschriebenen Befehl PCC dar.
  • Als nächstes wird zu der Zeit t2, nachdem die vorbestimmte Zeit tRP der Zeit t1 folgend abgelaufen ist, in der in Fig. 10 (2) gezeigten Reihenfolge in Synchronisation mit einem in Fig. 10 (1) gezeigten Takt CLK das Taktinstandsetzsignal CKE von seinem hohen zum niedrigen Pegel geändert, und in der in Fig. 10 (3) bis Fig. 10 (6) gezeigten Reihenfolge werden das niedrigpegelige Chipauswahlsignal /CS, niedrigpegelige Reihenadreßhinweissignal /RAS, niedrigpegelige Spaltenadreßhinweissignal /CA und hochpegelige Schreibinstandsetzsignal /WE zugeführt. Das niedrigpegelige Chipauswahlsignal /CS, niedrigpegelige Reihenadreßhinweissignal /RAS, niedrigpegelige Spaltenadreßhinweissignal /CAS, und hochpegelige Schreibinstandsetzsignal /WE stellen einen Befehl SRC dar, der verwendet wird, um einen Befehl zum Setzen eines gewöhnlichen Selbstauffrischungsmodus auszugeben. Dies veranlaßt die Halbleiterspeichervorrichtung der Ausführungsform, in den gewöhnlichen Selbstauffrischungsmodus versetzt zu werden. Obwohl ein Zuführen des Befehls PCC, Bankauswahlsignals BS und der Adresse AD zu der Zeit t1 nicht immer notwendig ist, wenn diese Signale zugeführt werden, müssen sie zu der Zeit tRP vor einem Zuführen des Befehls SRC zugeführt werden, und der interne Zustand der Halbleitervorrichtung muß zu einem vollständigen Ruhezustand IST zu der Zeit des Zuführens des Befehls SRC geändert werden. Danach wird, um den gewöhnlichen Selbstauffrischungsmodus beispielsweise zu einer Zeit t3 zu verlassen, das in Fig. 10 (2) gezeigte Taktinstandsetzsignal CKE von seinem niedrigen zum hohen Pegel geändert. Dies veranlaßt die Halbleiterspeichervorrichtung der Ausführungsform, das Verlassen des gewöhnlichen Selbstauffrischungsmodus zu beginnen.
  • Als nächstes wird, um die Halbleiterspeichervorrichtung wieder in den gewöhnlichen Selbstauffrischungsmodus zu versetzen, zu der Zeit t5, wenn der Takt CLK nach der Zeit t4 ankommt, wenn der Takt CLK (siehe Fig. 10 (1)) ansteigt, unmittelbar vor dem Ablauf der vorbestimmten tRC der Zeit t3 folgend in Synchronisation mit einem Anstieg des Takts CLK das Taktinstandsetzsignal CKE von seinem hohen zum niedrigen Pegel geändert, und in der in Fig. 10 (3) bis Fig. 10 (6) gezeigten Reihenfolge werden das niedrigpegelige Chipauswahlsignal /CS, niedrigpegelige Reihenadreßhinweissignal /RAS, niedrigpegelige Spaltenadreßhinweissignal /CAS und hochpegelige Schreibinstandsetzsignal /WE zugeführt. Dies veranlaßt die Halbleiterspeichervorrichtung der Ausführungsform, in den gewöhnlichen Selbstauffrischungsmodus versetzt zu werden. Danach wird, um den gewöhnlichen Selbstauffrischungsmodus beispielsweise zu der Zeit t6 wieder zu verlassen, das in Fig. 10 (2) gezeigte Taktinstandsetzsignal CKK von seinen niedrigen zum hohen Pegel geändert. Dies veranlaßt die Halbleiterspeichervorrichtung der Ausführungsform, das Verlassen des gewöhnlichen Selbstauffrischungsmodus zu beginnen.
  • Danach werden, um Auto-Auffrischungsvorgänge durchzuführen, zu der Zeit t7, wenn der Takt CLK ansteigt, der nach der Zeit t7 ankommt, wenn der Takt CLK (siehe Fig. 10 (1)) unmittelbar vor dem Ablauf der vorbestimmten Zeit tRC der Zeit t6 folgend ansteigt und in der in Fig. 10 (3) bis Fig. 10 (6) gezeigten Reihenfolge das niedrigpegelige Chipauswahlsignal /CS, niedrigpegelige Reihenadreßhinweissignal /RAS, niedrigpegelige Spaltenadreßhinweissignal/CA, und hochpegelige Schreibinstandsetzsignal /WE, die sämtlich einen Befehl ORC darstellen, um eine Instruktion für Auto-Auffrischungsvorgänge auszugeben, zugeführt.
  • Daher kann gemäß der Halbleiterspeichervorrichtung der Ausführungsform durch Versetzen eines internen Zustands der Halbleiterspeichervorrichtung in einen Zustand, der durch Kombinieren eines Zustands in einem ultra-niedrigen Stromverbrauchsmodus erhalten wird, in dem ein ECC-Kodierzustand EEST, Stoßselbstauffrischungszustand BSST, Strom-AUS- Zustand PFST, Strom-EIN-Zustand PNST und ECC-Dekodierzustand EDST mit einem gewöhnlichen Selbstauffrischungszustand SRST betrieben werden, eine erhebliche Reduktion des Stromverbrauchs in einem Standby-Zustand erreicht werden.
  • Nunmehr werden Effekte der Stromsteuerung, die in der Halbleiterspeichervorrichtung der Ausführungsform angewendet werden, unter Bezugnahme auf Fig. 11 beschrieben. In Fig. 11 stellt eine Kurve "a" eine Kurve einer Charakteristik eines Stroms zum Aufrechterhalten von Daten zu einer realen Auffrischungseignung tREF in einem Fall dar, bei dem in der Halbleiterspeichervorrichtung ein Gleichstrom 50 µA beträgt, während eine Kurve "b" eine Kurve einer Charakteristik eines Stroms zum Aufrechterhalten von Daten zu einer realen Auffrischungseignung tREF in einem Fall darstellt, bei dem in der Halbleiterspeichervorrichtung der Ausführungsform ein mittlerer Betrag an Gleichstrom 10 µA beträgt. Da eine reale Auffrischungseignung tREF der Halbleiterspeichervorrichtung der Ausführungsform 64 msec beträgt, wenn kein Stromsteuerverfahren angewendet wird, ist der Betrag eines Stroms zum Aufrechterhalten von Daten etwa 200 µA, wie durch Punkt P1 in Fig. 11 gezeigt ist. Dann wird, da die Halbleiterspeichervorrichtung in den ECC-Kodierzustand und ECC-Dekodierzustand EDST versetzt wird, die scheinbare Auffrischungszeit auf ihr maximales Niveau, das durch die Charakteristik gesichert ist, ausgedehnt, und da der Betrag des Wechselstroms reduziert wird, wird die scheinbare Auffrischungseignung tREF, wie in Fig. 11 gezeigt, von dem Niveau bei dem Punkt P1 zum Punkt P2 ausgedehnt, und der Betrag des Datenaufrechterhaltungsstroms kann auf etwa 70 µA reduziert werden. Weiterhin wird, da die Halbleiterspeichervorrichtung in den Strom-AUS-Zustand PFST versetzt wird, der Betrag des Gleichstroms reduziert, und als Ergebnis wird der Datenaufrechterhaltungsstrom von einem Betrag des Stroms an dem Punkt P2 zu dem an dem Punkt P3, der etwa 200 µA beträgt, reduziert. Das Stromsteuerverfahren, das in der Halbleiterspeichervorrichtung der Ausführungsform angewendet wird, kann eine größte Auswirkung in tragbaren elektronischen Geräten wie Mobilfunktelefonen, Personal Handy-phone System (PHS) oder dergleichen erreichen, die eingerichtet sind, um zu einem gewöhnlichen Betriebszustand durch Empfangen eines Signals zurückzukehren, wenn es EIN geschaltet wird und während es in einem Zustand des Wartens auf eingehende Signale von außen ist.
  • Es ist ersichtlich, daß die vorliegende Erfindung nicht auf die obigen Ausführungsformen begrenzt ist, sondern geändert und modifiziert werden kann, ohne von dem Schutzbereich und dem Geist der Erfindung abzuweichen. Beispielsweise sind in der obigen Ausführungsform der Takt CLK, der interne Takt CLKIN und das Taktinstandsetzsignal CKE aktiv hoch, und das Chipauswahlsignal /CS, Reihenadreßhinweissignal /RAS, Spaltenadreßhinweissignal /CAS und Schreibinstandsetzsignal /WE sind aktiv niedrig, jedoch können sämtliche Signale aktiv hoch oder niedrig sein, oder der Takt CLK, der interne Takt CLKIN, das Reihenadreßhinweissignal /RAS, das Spaltenadreßhinweissignal /CAS und das Schreibinstandsetzsignal /WE können aktiv hoch sein. Weiterhin wird in der obigen Ausführungsform in den internen Operationen, die in den obigen Punkten (1) bis (4) beschrieben sind, um den ultra-niedrigen Stromverbrauchsmodus zu verlassen, wenn das Taktinstandsetzsignal CKE von seinem niedrigen zum hohen Pegel geändert wird, der interne Zustand, nachdem er automatisch fehlerfrei zu dem Selbstauffrischungszustand SRST geändert worden ist, zu seinem Ruhezustand IST geändert. Jedoch ist die vorliegende Erfindung darauf nicht beschränkt. Das heißt die Halbleiterspeichervorrichtung kann so konfiguriert sein, daß sie, nachdem ihr Betrieb einmal in den gewöhnlichen Selbstauffrischungsmodus gesetzt wird und dann den Selbstauffrischungsmodus verläßt, in den Ruhezustand IST gesetzt wird, jedoch kann die Halbleiterspeichervorrichtung so konfiguriert sein, daß durch Zuführen eines Befehls SRC von außen, nachdem die Halbleiterspeichervorrichtung einmal in einen gewöhnlichen Selbstauffrischungsmodus versetzt worden ist, der gewöhnliche Selbstauffrischungsmodus verlassen wird und ein Übergang zu ihrem Ruhezustand IST erfolgt.
  • Weiterhin werden in der obigen Ausführungsform der ECC-Modus-Dekodierer 31 und der Selbstmodusdekodierer 32 beurteilt, ob sie in den ultra-niedrigen Stromverbrauchsmodus oder gewöhnlichen Selbstauffrischungsmodus versetzt worden sind, wenn solche kombinierten Signale wie in Fig. 9 (3) bis Fig. 9 (6) und in Fig. 10 (3) bis Fig. 10 (6) gezeigt vorgesehen werden, jedoch können Typen von Signalen oder Kombinationen von Signalen, die dem ECC-Modus-Dekodierer 31 und dem Selbstdekodierer 32 zugeführt werden, beliebig sein. Beispiele für das Obige schließen Adreßsignale, Datensignale, durch Kombinieren dieser Signale erhaltene Signale mit dem obigen Reihenadreßhinweissignal /RAS oder dergleichen ein. Das heißt Signale, die dem ECC-Dekodierer 31 und Selbstmodusdekodierer 32 zuzuführen sind, können beliebig sein, solange sie verschieden von Rauschen und beabsichtigten Signalen sind.
  • Weiterhin kann man in der obigen Ausführungsform keine Information über den internen Zustand ST der Halbleiterspeichervorrichtung erhalten, jedoch kann die Halbleiterspeichervorrichtung so konfiguriert sein, daß ein Zustandssignal, das in dem ultra-niedrigen Stromverbrauchsmodus hoch gesetzt wird, von dem in Fig. 1 gezeigten Eingabe-/Ausgabepol DQ ausgegeben wird. Fig. 12 ist ein Zeitdiagramm, das externe Spezifikationen der Halbleiterspeichervorrichtung zeigt, die angewendet werden, wenn das obige Zustandssignal ausgegeben wird. In Fig. 12 wird auf Beschreibungen der Teile, welche die gleichen Wellenformen aufweisen oder gleiche Zeitabstimmung wie in jeder der Komponenten in Fig. 9 vornehmen, verzichtet. In dieser Anordnung wird, wenn der interne Zustand der Halbleiterspeichervorrichtung in den ultra-niedrigen Stromverbrauchsmodus gesetzt ist, wie in Fig. 12 (9) gezeigt, ein hochpegeliges Zustandssignal von dem Dateneingabe-/Ausgabeterminal DQ ausgegeben. Daher kann durch Verwenden dieses Zustandssignals ein Benutzer Information darüber erhalten, ob der interne Zustand der Halbleiterspeichervorrichtung in seinen ultra-niedrigen Stromverbrauchsmodus gesetzt ist. Daher kann ein Benutzer, um den ultra-niedrigen Stromverbrauchsmodus zu verlassen, nachdem das in Fig. 12 (2) gezeigte Taktinstandsetzsignal CKE von seinem niedrigen zum hohen Pegel geändert worden ist, durch Nachweisen, daß das in Fig. 12 (9) gezeigte Zustandssignal sich von seinem hohen zum niedrigen Pegel geändert hat, beispielsweise zu der Zeit t9 einen Befehl ORC zuführen, der verwendet wird, um eine Instruktion für einen Auto-Auffrischungsvorgang zu der Zeit t6 oder einen Befehl BAC zu erlassen, der verwendet wird, um jede der Bänke 1 1 bis 1 4 zu der Zeit t7 zu aktivieren. Andererseits versetzt die Halbleiterspeichervorrichtung in Beantwortung einer Änderung des in Fig. 12 (2) gezeigten Taktinstandsetzsignals CKE von seinem niedrigen zum hohen Pegel zu der Zeit t3, nachdem sein interner Zustand ST in den ECC-Dekodierbetriebszustand EDST geändert worden ist, den Dateneingabe-/Ausgabepol DQ, der das Zustandssignal ausgegeben hat, in einen hohen Impedanzzustand. Gemäß der oben beschriebenen Konfigurationen kann der Benutzer, nachdem der ultra-niedrige Stromverbrauchsmodus verlassen worden ist, die Halbleiterspeichervorrichtung sofort verwenden, ohne den internen Zustand ST der Halbleiterspeichervorrichtung zu dem Selbstauffrischungszustand SRST zu ändern. Weiterhin kann die Halbleiterspeichervorrichtung so gestaltet sein, daß das Zustandssignal nach außen mit einem exklusiven Stift ausgegeben werden kann.
  • Ebenfalls arbeitet in der obigen Ausführungsform das ECC 24 in Synchronisation mit dem internen Takt CLKIN, jedoch kann es so gestaltet sein, daß es in Synchronisation mit dem Takt CLK arbeitet. Weiterhin kann in der oben beschriebenen Anordnung durch Erhalten von Information über eine Anzahl von Zyklen, die für den Fehlerkorrekturvorgang in dem ECC 24 benötigt wird, exakte Information von extern/außen darüber erhalten werden, ob der obige Fehlerkorrekturvorgang beendet worden ist oder nicht, und als ein Ergebnis kann der Benutzer die Halbleiterspeichervorrichtung, unmittelbar nachdem der obige Fehlerkorrekturvorgang abgeschlossen worden ist, benutzen.
  • Ebenfalls wird in der obigen Ausführungsform der Stoßauffrischungsvorgang durchgeführt, während die Halbleiterspeichervorrichtung in ihren Stoßauffrischungszustand BSST versetzt ist, jedoch kann der Auffrischungsvorgang in derselben Auffrischsungsperiode TR, wie angewendet bei einem gewöhnlichen Selbstauffrischungsvorgang, durchgeführt werden. In diesem Fall wird die interne Stromquellenauszeit im Vergleich zu der Ausführungsform kürzer, und die Effekte des Reduzierens eines Gleichstroms werden kleiner, jedoch ist es möglich, da ein Typ der Auffrischungsperiode TR verwendet werden kann, Konfigurationen der Halbleiterspeichervorrichtung zu vereinfachen.
  • Ebenfalls wird in der obigen Ausführungsform, nachdem der ultra-niedrige Stromverbrauchsmodus gesetzt worden ist, der interne Zustand der Halbleiterspeichervorrichtung zuerst in seinen ECC-Kodierzustand EEST geändert und dann sequentiell über seinen Stoßselbstauffrischungszustand BSST und Strom-AUS-Zustand PFST, danach zum Strom-EIN-Zustand PNST, jedoch ist die vorliegende Erfindung nicht auf das Obige beschränkt. Das heißt die Halbleiterspeichervorrichtung kann so gestaltet sein, daß, nachdem der ultra-niedrige Stromverbrauchsmodus gesetzt worden ist, ihr interner Zustand zuerst auf seinen ECC-Kodierzustand EEST geändert wird und dann sequentiell über seinen Strom-AUS-Zustand PFST, Stoßselbstauffrischungszustand BSST, Strom-EIN-Zustand PNST und zu seinem Stoßselbstauffrischungszustand BSST und danach, bis der ultra-niedrige Stromverbrauchsmodus verlassen wird, kann ein Übergang von seinem Stoßselbstauffrischungszustand zu seinem Strom-AUS- Zustand, von seinem Strom-AUS-Zustand zu seinem Strom-EIN-Zustand, von seinem Strom- EIN-Zustand zu seinem Stoßselbstauffrischungszustand wiederholt werden. Da der Auffrischungsvorgang im wesentlichen in dem ECC-Kodierzustand EEST erfolgt, selbst wenn der Übergang von dem ECC-Dekodierzustand EEST zu dem Strom-AUS-Zustand PFST erfolgt, werden in der Speicherzelle gespeicherte Daten nicht zerstört.
  • Ebenfalls werden in der obigen Ausführungsform in dem ultra-niedrigen Stromverbrauchsmodus der ECC-Kodierzustand EEST, Stoßselbstauffrischungszustand BSST, Strom-AUS- Zustand PFST, Strom-EIN-Zustand PNST und ECC-Dekodierzustand EDST bereitgestellt. Jedoch ist die vorliegende Erfindung nicht darauf begrenzt. Beispielsweise kann in der Halbleiterspeichervorrichtung, die eine hohe reale Auffrischungseignung tREF aufweist, eine solche Beschaffenheit vorgesehen sein, daß in dem ultra-niedrigen Stromverbrauchsmodus der Stoßselbstauffrischungszustand BSST, Strom-AUS-Zustand PFST und Strom-EIN-Zustand PNST vorgesehen sind. In diesem Fall erfolgt, wenn die Halbleiterspeichervorrichtung in den ultraniedrigen Stromverbrauchsmodus versetzt wird, der Übergang seines internen Zustands von seinem Ruhezustand IST zu seinem Stoßselbstauffrischungszustand BSST, und dann wird der Übergang von seinem Stoßselbstauffrischungszustand BSST zu seinem Strom-AUS-Zustand PFST, von seinem Strom-AUS-Zustand PFST zu seinem Strom-EIN PNST und von seinem Strom-EIN-Zustand PNST zu seinem Stoßselbstauffrischungszustand BSST danach wiederholt. Weiterhin kann die obige Halbleiterspeichervorrichtung so beschaffen sein, daß das Setzen und Verlassen des obigen ultra-niedrigen Stromverbrauchsmodus durch Anwenden der gleichen Weise des Setzens und Verlassens wie vorgesehen in der obigen Ausführungsform oder durch Montieren eines Registers erreicht werden, das eingerichtet ist, um entweder den obigen niedrigen Stromverbrauchsmodus oder den gewöhnlichen Selbstauffrischungsmodus innerhalb des Befehlsdekodierers 21 auszuwählen, und durch Auswählen eines dieser Modi abhängig von einem Wert des Registers. Ebenfalls kann ein Verfahren für den Übergang gemäß dem internen Zustand ST der Halbleiterspeichervorrichtung, das anzuwenden ist, wenn ein Befehl zum Verlassen ausgegeben wird, das gleiche sein wie in der obigen Ausfiibrungsform, aber mit der Ausnahme, daß der ECC-Kodierzustand EEST und ECC-Dekodierzustand EDST nicht existieren. Das heißt wenn sich die Halbleiterspeichervorrichtung in dem Stoßselbstauffrischungszustand BSST befindet, wenn der ultra-niedrige Stromverbrauchsmodus verlassen wird, erfolgt der Übergang zu dem Selbstauffrischungszustand SRST. Andererseits ist die Halbleiterspeichervorrichtung in dem Strom-AUS-Zustand PFST, wenn der ultraniedrige Stromverbrauchsmodus verlassen wird, es erfolgt der Übergang zu dem Strom-EIN-Zustand PNST und dann der Übergang zu dem Selbstauffrischungszustand SRST.

Claims (38)

1. Ein Verfahren zur Stromsteuerung eine Halbleiterspeichervorrichtung mit einer Speicherzelle (11 1 bis 11 4), die aufgefrischt werden muß, um Daten aufrechtzuerhalten, dadurch gekennzeichnet, daß es umfaßt:
einen Schritt der Schaffung eines ultra-niedrigen Stromverbrauchsmodus, in dem Stromsteuerung in einem Standby-Zustand durchgeführt wird und in dem ein zentralisierter Auffrischungszustand (BSST), Strom-AUS-Zustand (PFST) und Strom-AUS- Zustand (PNST) vorgesehen sind, und
wobei die Speicherzelle (11 1 bis 11 4) in einer zentralisierten Weise in dem zentralisierten Auffrischungszustand (BSST) aufgefrischt wird, eine interne Stromquellenschaltung (27) teilweise in dem Strom-AUS-Zustand (PFST) AUS geschaltet wird und die interne Stromquellenschaltung (27), die teilweise AUS geschaltet worden ist, in dem Strom-AUS-Zustand (PNST) EIN geschaltet wird.
2. Das Verfahren zur Stromsteuerung für die Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß in dem ultra-niedrigen Stromverbrauchsmodus ein Fehlerkorrekturschaltung-Kodierzustand (EEST) und ein Fehlerkorrekturschaltung-Dekodierzustand (EDST) vorgesehen sind, wobei in dem Fehlerkorrekturschaltungkodierzustand (EEST) eine arithmetische Operation auf Partitätsbits durch die Fehlerkorrekturschaltung (24) durchgeführt wird, um die Speicherzelle (11 1 bis 11 4), deren Aufrechterhaltungscharakteristika verschlechtert sind, wieder herzustellen, und wobei in dem Fehlerkorrekturkodierzustand (EEST) eine Fehlerkorrektur von der Fehlerkorrekturschaltung (24), beruhend auf Ergebnissen der arithmetischen Operationen, durchgeführt wird.
3. Das Verfahren zur Stromsteuerung für die Halbleiterspeichervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Fehlerkorrekturschaltung (24) in Synchronisation mit einem intern erzeugten oder von extern/außen zugeführten Takt arbeitet.
4. Das Verfahren zur Stromsteuerung für die Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß ein Zustandssignal, das anzeigt, daß die Halbleiterspeichervorrichtung intern in den ultra-niedrigen Stromverbrauchsmodus versetzt wird, nach extern/außen ausgegeben wird.
5. Das Verfahren zur Stromsteuerung für die Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Halbleiterspeichervorrichtung eingerichtet ist, um in einem Selbstauffrischungsmodus zu arbeiten, so daß die Speicherzelle (11 1 bis 11 4) periodisch und automatisch aufgefrischt wird.
6. Das Verfahren zur Stromsteuerung für die Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß in dem zentralisierten Auffrischungszustand (BSST) der Auffrischungsvorgang an der Speicherzelle (11 1 bis 11 4) in einer Periode durchgeführt wird, die kürzer ist als diejenige, die einer Aufrechterhaltungscharakteristik der Speicherzelle (11 1 bis 11 4) entspricht.
7. Das Verfahren zur Stromsteuerung für die Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß in dem Strom-AUS-Zustand (PFST) sämtliche Stromquellen mit Ausnahme gepaarter Pole in der internen Stromquellenschaltung (27) AUS geschaltet sind.
8. Verfahren zur Stromsteuerung für die Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß in dem Strom-AUS-Zustand (PFST) Leckwege von peripheren Schaltungen eines Speicherzellenarrays (11 1 bis 11 4), das aus einer Mehrzahl der Speicherzellen (11 1 bis 11 4) gebildet wird, unterbrochen werden.
9. Das Verfahren zur Stromsteuerung für die Halbleiterspeichervorrichtung nach einem der Ansprüche 1 und 4 bis 8, dadurch gekennzeichnet, daß ein Übergang zu dem zentralisierten Auffrischungszustand (BSST) erfolgt, wenn Instruktionen zum Versetzen der Halbleiterspeichervorrichtung in den ultra-niedrigen Stromverbrauchsmodus erteilt werden, und dann Übergänge von dem zentralisierten Auffrischungszustand (BSST) zu dem Strom-AUS-Zustand (PFST), von dem Strom-AUS-Zustand (PFST) zu dem Strom-AUS-Zustand (PNST) und von dem Strom-AUS-Zustand (PNST) zu dem zentralisierten Zustand wiederholt werden.
10. Das Verfahren zur Stromsteuerung für den Halbleiter nach einem der Ansprüche 1 und 4 bis 9, dadurch gekennzeichnet, daß in dem ultra-niedrigen Stromverbrauchsmodus, wenn die Halbleiterspeichervorrichtung in den zentralisierten Auffrischungszustand (BSST) versetzt wird, wenn Instruktionen zum Verlassen des ultra-niedrigen Stromverbrauchsmodus erteilt werden, ein Übergang zu einem Selbstauffrischungszustand erfolgt, in welchem die Speicherzelle (11 1 bis 11 4) in einer Periode aufgefrischt wird, die einer Aufrechterhaltungscharakteristik der Speicherzelle (11 1 bis 11 4) entspricht.
11. Das Verfahren zur Stromsteuerung für den Halbleiter nach einem der Ansprüche 1 und 4 bis 10, dadurch gekennzeichnet, daß in dem ultra-niedrigen Stromverbrauchsmodus, wenn die Halbleiterspeichervorrichtung in den Strom-AUS-Zustand (PFST) versetzt wird, wenn Instruktionen zum Verlassen des ultra-niedrigen Stromverbrauchsmodus erteilt werden, ein Übergang zu einem Selbstauffrischungszustand erfolgt, in dem die Speicherzelle (11 1 bis 11 4) in einer Periode aufgefrischt wird, die einer Aufrechterhaltungscharakteristik der Speicherzelle (11 1 bis 11 4) entspricht.
12. Das Verfahren zur Stromsteuerung für den Halbleiter nach einem der Ansprüche 2 bis 8, dadurch gekennzeichnet, daß, wenn Instruktionen zum Versetzen der Halbleiterspeichervorrichtung in den ultra-niedrigen Stromverbrauchsmodus erteilt werden, Übergänge zu dem Fehlerkorrekturschaltungskodierzustand (EEST) und zu dem zentralisierten Auffrischungszustand (BSST) sequentiell erfolgen und, bis Instruktionen zum Verlassen des ultra-niedrigen Stromverbrauchsmodus erteilt werden, Übergänge von dem zentralisierten Auffrischungszustand (BSST) zu dem Strom-AUS-Zustand (PFST), von dem Strom-AUS-Zustand (PFST) zu dem Strom-AUS-Zustand (PNST) und von dem Strom-AUS-Zustand (PNST) zu dem zentralisierten Auffrischungszustand (BSST) wiederholt werden.
13. Das Verfahren zur Stromsteuerung der Halbleiterspeichervorrichtung nach einem der Ansprüche 2 bis 8, dadurch gekennzeichnet, daß, wenn Instruktionen zum Versetzen der Halbleiterspeichervorrichtung in den ultra-niedrigen Stromverbrauchsmodus erteilt werden, Übergänge zu dem Fehlerkorrekturkodierzustand, zu dem Strom-AUS- Zustand (PFST) und zu dem zentralisierten Auffrischungszustand (BSST) sequentiell erfolgen und, bis Instruktionen zum Verlassen des ultra-niedrigen Stromverbrauchsmodus erteilt werden, Übergänge von dem zentralisierten Auffrischungszustand (BSST) zu dem Strom-AUS-Zustand (PFST), von dem Strom-AUS-Zustand (PFST) zu dem Strom-AUS-Zustand (PNST) und von dem Strom-AUS-Zustand (PNST) zu dem zentralisierten Auffrischungszustand (BSST) wiederholt werden.
14. Das Verfahren zur Stromsteuerung für die Halbleiterspeichervorrichtung nach einem der Ansprüche 2 bis 8, 12 und 13, dadurch gekennzeichnet, daß in dem ultra-niedrigen Stromverbrauchsmodus, wenn die Halbleiterspeichervorrichtung in den zentralisierten Auffrischungszustand (BSST) versetzt wird, wenn der ultra-niedrige Stromverbrauchsmodus verlassen wird, ein Übergang zu dem Fehlerkorrekturschaltungdekodierzustand (EDST) erfolgt und danach ein Übergang zu einem Selbstauffrischungsstand erfolgt, in dem die Speicherzelle (11 1 bis 11 4) in einer Periode aufgefrischt wird, die einer Aufrechterhaltungscharakteristik der Speicherzelle (11 1 bis 11 4) entspricht.
15. Das Verfahren zur Stromsteuerung für die Halbleiterspeichervorrichtung nach einem der Ansprüche 2 bis 8 und 12 bis 14, dadurch gekennzeichnet, daß in dem ultraniedrigen Stromverbrauchsmodus, wenn die Halbleiterspeichervorrichtung in den Strom- AUS-Zustand (PFST) versetzt wird, wenn Instruktionen zum Verlassen des ultraniedrigen Stromverbrauchsmodus erteilt werden, Übergang zu dem Strom-AUS-Zustand (PNST) und zu dem Fehlerkorrekturschaltungdekodierzustand (EDST) sequentiell erfolgt und dann Übergang zu einem Selbstauffrischungszustand erfolgt, in dem die Speicherzelle (11 1 bis 11 4) in einer Periode aufgefrischt wird, die einer Aufrechterhaltungscharakteristik der Speicherzelle (11 1 bis 11 4) entspricht.
16. Das Verfahren zur Stromsteuerung für die Halbleiterspeichervorrichtung nach einem der Ansprüche 2 bis 8 und 12 bis 15, dadurch gekennzeichnet, daß in dem ultraniedrigen Stromverbrauchsmodus, wenn die Halbleiterspeichervorrichtung in den Fehlerkorrekturschaltungskodierzustand (EEST) versetzt wird, wenn Instruktionen zum Verlassen des ultra-niedrigen Stromverbrauchsmodus erteilt werden, nach der Beendigung des Fehlerkorrekturschaltungskodierzustands (EEST) Übergang zu einem Selbstauffrischungszustand erfolgt, in dem die Speicherzelle (11 1 bis 11 4) in einer Periode aufgefrischt wird, die einer Aufrechterhaltungscharakteristik der Speicherzelle (11 1 bis 11 4) entspricht.
17. Das Verfahren zur Stromsteuerung für die Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 16, dadurch gekennzeichnet, daß Instruktionen erteilt werden, um die Halbleiterspeichervorrichtung durch eine erste Änderung, die in einem spezifischen, von außen zugeführten Signal auftritt, in den ultra-niedrigen Stromverbrauchsmodus zu versetzen und den ultra-niedrigen Stromverbrauchsmodus durch eine zweite Änderung, die in dem spezifischen Signal auftritt, zu verlassen.
18. Das Verfahren zur Stromsteuerung für die Halbleiterspeichervorrichtung nach Anspruch 17, dadurch gekennzeichnet, daß, nachdem Instruktionen zum Verlassen des ultra-niedrigen Stromverbrauchsmodus erteilt worden sind, Instruktionen für Übergang eines internen Zustands der Halbleiterspeichervorrichtung in einen Ruhezustand, bei dem kein Vorgang durchgeführt wird, wiederum durch die zweite Änderung, die in dem spezifischen Signal auftritt, erteilt werden.
19. Das Verfahren zur Stromsteuerung für die Halbleiterspeichervorrichtung nach Anspruch 18, dadurch gekennzeichnet, daß, nachdem das spezifische Signal die zweite Änderung hervorgerufen hat, um Instruktionen zum Verlassen des ultra-niedrigen Stromverbrauchsmodus zu geben, wenn eine Maximalzeit oder mehr, die für Fehlerkorrekturen in dem Fehlerkorrekturschaltungsdekodierzustand (EDST) benötigt wird, abgelaufen ist, die zweite Änderung in dem spezifischen Signal, das verwendet wird, um Instruktionen zum Verlassen eines internen Zustands der Halbleiterspeichervorrichtung zu einem Ruhezustand zu geben, erzeugt wird.
20. Eine Halbleiterspeichervorrichtung mit einer Speicherzelle (11 1 bis 11 4), die zum Aufrechterhalten von Daten aufgefrischt werden muß, dadurch gekennzeichnet, daß sie umfaßt:
eine Selbstauffrischungsdurchführungseinheit (8, 9, 22, 26) zum Auffrischen der Speicherzelle (11 1 bis 11 4);
eine interne Stromquellenschaltung (27) zum Bereitstellen von Strom an jede der Komponenten; und
eine Steuereinheit (21, 23), um, wenn Instruktionen für Vorgänge in einem ultraniedrigen Stromverbrauchsmodus gegeben werden, um Stromsteuerung in einem Standby-Zustand auszuüben, die Selbstauffrischungsdurchführungseinheit (8, 9, 22, 26) zu veranlassen, Auffrischungsvorgänge in einem zentralisierten Auffrischungszustand (BSST), in dem ein zentralisierter Auffrischungsvorgang auf die Speicherzelle (11 1 bis 11 4) angewendet wird, in einem Strom-AUS-Zustand (PFST), in dem die interne Stromquellenschaltung (27) teilweise AUS geschaltet ist, und in einem Strom- AUS-Zustand (PNST), in dem die interne Stromquellenschaltung (27), die teilweise AUS geschaltet worden ist, EIN geschaltet wird, durchzuführen.
21. Die Halbleiterspeichervorrichtung nach Anspruch 20, dadurch gekennzeichnet, daß sie weiterhin eine Fehlerkorrekturschaltung (24) umfaßt, die verwendet wird, um arithmetische Operationen auf Paritätsbits anzuwenden, um die Speicherzelle (11 1 bis 11 4), deren Aufrechterhaltungscharakteristika verschlechtert sind, wiederherzustellen und Fehlerkorrekturen, beruhend auf Ergebnissen der arithmetischen Operationen, durchzuführen, wobei die Steuereinheit (21, 23) Vorgänge in einem Fehlerkorrekturschaltungskodierzustand (EEST) durchführt, um die Fehlerkorrekturschaltung (24) zu veranlassen, die arithmetischen Operationen durchzuführen, und in einem Fehlerkorrekturschaltungsdekodierzustand (EDST), um die Fehlerkorrekturschaltung (24) zu veranlassen, die Fehlerkorrektur durchzuführen.
22. Die Halbleiterspeichervorrichtung nach Anspruch 21, dadurch gekennzeichnet, daß die Fehlerkorrekturschaltung (24) in Synchronisation mit einem intern auftretenden oder von außen zugeführten Takt arbeitet.
23. Die Halbleiterspeichervorrichtung nach einem der Ansprüche 20 bis 22, dadurch gekennzeichnet, daß die Steuereinheit (21, 23) ein Zustandssignal, das anzeigt, daß die Halbleiterspeichervorrichtung intern in den ultra-niedrigen Stromverbrauchsmodus gesetzt ist, ausgibt.
24. Die Halbleiterspeichervorrichtung nach einem der Ansprüche 20 bis 23, dadurch gekennzeichnet, daß ein Selbstauffrischungsmodus verwendet wird, so daß die Speicherzelle (11 1 bis 11 4) periodisch und automatisch aufgefrischt wird.
25. Die Halbleiterspeichervorrichtung nach einem der Ansprüche 20 bis 24, dadurch gekennzeichnet, daß die Steuereinheit (21, 23) in dem zentralisierten Auffrischungszustand (BSST) die Auffrischungsdurchführeinheit (8, 9, 22, 26) veranlaßt, den Auffrischungsvorgang in einer Periode durchzuführen, die kürzer ist als diejenige, die einer Aufrechterhaltungscharakteristik der Speicherzelle (11 1 bis 11 4) entspricht.
26. Die Halbleiterspeichervorrichtung nach einem der Ansprüche 20 bis 25, dadurch gekennzeichnet, daß die Steuereinheit (21, 23) in dem Strom-AUS-Zustand (PFST) sämtliche Stromquellen mit Ausnahme gepaarter Pole in der internen Stromquellenschaltung (27) AUS schaltet.
27. Die Halbleiterspeichervorrichtung nach einem der Ansprüche 20 bis 26, dadurch gekennzeichnet, daß die Steuereinheit (21, 23) in dem Strom-AUS-Zustand (PFST) einen Leckweg der peripheren Schaltungen eines Speicherzellenarrays, das aus einer Mehrzahl von den Speicherzellen (11 1 bis 11 4) gebildet ist, unterbricht.
28. Die Halbleiterspeichervorrichtung nach einem der Ansprüche 20 und 24 bis 27, dadurch gekennzeichnet, daß die Steuereinheit (21, 23), wenn Instruktionen für Vorgänge in dem ultra-niedrigen Stromverbrauchsmodus erteilt werden, einen internen Zustand der Halbleiterspeichervorrichtung zu dem zentralisierten Auffrischungszustand (BSST) ändert und, bis Instruktionen zum Verlassen des ultra-niedrigen Stromverbrauchsmodus gegeben werden, Übergang von dem zentralisierten Auffrischungszustand (BSST) zu dem Strom-AUS-Zustand (PFST), von dem Strom-AUS-Zustand (PFST) zu dem Strom-AUS-Zustand (PNST), und von dem Strom-AUS-Zustand (PNST) zu dem zentralisierten Auffrischungszustand (BSST) wiederholt.
29. Die Halbleiterspeichervorrichtung nach einem der Ansprüche 20 und 23 bis 28, dadurch gekennzeichnet, daß die Steuereinheit (21, 23) in dem ultra-niedrigen Stromverbrauchsmodus, wenn die Halbleiterspeichervorrichtung in den zentralisierten Auffrischungszustand (BSST) versetzt wird, wenn Instruktionen zum Verlassen des ultraniedrigen Stromverbrauchsmodus erteilt werden, das Auftreten eines Übergangs eines internen Zustands der Halbleiterspeichervorrichtung in einen Selbstauffrischungszustand verursacht, in welchem ein Auffrischungsvorgang auf die Speicherzelle (11 1 bis 11 4) in einer Periode angewendet wird, die einer Aufrechterhaltungscharakteristik der Speicherzelle (11 1 bis 11 4) entspricht.
30. Die Halbleiterspeichervorrichtung nach einem der Ansprüche 20 und 23 bis 29, dadurch gekennzeichnet, daß die Steuereinheit (21, 23) in dem ultra-niedrigen Stromverbrauchsmodus, wenn die Halbleiterspeichervorrichtung in den Strom-AUS-Zustand (PFST) versetzt wird, wenn Instruktionen zum Verlassen des ultra-niedrigen Stromverbrauchsmodus erteilt werden, einen internen Zustand der Halbleiterspeichervorrichtung in den Strom-AUS-Zustand (PNST) ändert und dann das Auftreten eines Übergangs zu einem Selbstauffrischungszustand veranlaßt, in welchem ein Auffrischungsvorgang auf die Speicherzelle (11 1 bis 11 4) in einer Periode angewendet wird, die einer Aufrechterhaltungscharakteristik der Speicherzelle (11 1 bis 11 4) entspricht.
31. Die Halbleiterspeichervorrichtung nach einem der Ansprüche 21 bis 27, dadurch gekennzeichnet, daß die Steuereinheit (21, 23), wenn Instruktionen für Vorgänge in dem ultra-niedrigen Stromverbrauchsmodus erteilt werden, sequentiell einen internen Zustand der Halbleiterspeichervorrichtung zu dem Fehlerkorrekturschaltungskodierzustand (EEST) und zu dem zentralisierten Auffrischungszustand (BSST) ändert und, bis Instruktionen zum Verlassen des ultra-niedrigen Stromverbrauchsmodus erteilt werden, Übergang von dem zentralisierten Auffrischungszustand (BSST) in den Strom-AUS-Zustand (PFST), von dem Strom-AUS-Zustand (PFST) in den Strom- AUS-Zustand (PNST) und von dem Strom-AUS-Zustand (PNST) in den zentralisierten Auffrischungszustand (BSST) wiederholt.
32. Die Halbleiterspeichervorrichtung nach einem der Ansprüche 21 bis 27, dadurch gekennzeichnet, daß die Steuereinheit (21, 23), wenn Instruktionen für Vorgänge in dem ultra-niedrigen Stromverbrauchsmodus erteilt werden, sequentiell einen internen Zustand der Halbleiterspeichervorrichtung zu dem Fehlerkorrekturschaltungskodierzustand (EEST), zu dem Strom-AUS-Zustand (PFST) und zu dem zentralisierten Auffrischungszustand (BSST) ändert und, bis Instruktionen zum Verlassen des ultraniedrigen Stromverbrauchsmodus erteilt werden, Übergang von dem zentralisierten Auffrischungszustand (BSST) in den Strom-AUS-Zustand (PFST), von dem Strom- AUS-Zustand (PFST) in den Strom-AUS-Zustand (PNST) und von dem Strom-AUS- Zustand (PNST) in den zentralisierten Auffrischungszustand (BSST) wiederholt.
33. Die Halbleiterspeichervorrichtung nach einem der Ansprüche 21 bis 27, 31 und 32, dadurch gekennzeichnet, daß die Steuereinheit (21, 23) in dem ultra-niedrigen Stromverbrauchsmodus, wenn die Halbleiterspeichervorrichtung in den zentralisierten Auffrischungszustand (BSST) versetzt wird, wenn Instruktionen zum Verlassen des ultraniedrigen Stromverbrauchsmodus erteilt werden, einen internen Zustand der Halbleiterspeichervorrichtung zu dem Fehlerkorrekturschaltungsdekodierzustand (EDST) ändert und dann das Auftreten eines Übergangs eines internen Zustands der Halbleiterspeichervorrichtung zu einem Selbstauffrischungszustand veranlaßt, in welchem die Speicherzelle (11 1 bis 11 4) in einer Periode aufgefrischt wird, die einer Aufrechterhaltungscharakteristik der Speicherzelle (11 1 bis 11 4) entspricht.
34. Die Halbleiterspeichervorrichtung nach einem der Ansprüche 21 bis 27 und 31 bis 33, dadurch gekennzeichnet, daß die Steuereinheit (21, 23) in dem ultra-niedrigen Stromverbrauchsmodus, wenn die Halbleiterspeichervorrichtung in den Strom-AUS-Zustand (PFST) versetzt wird, wenn Instruktionen zum Verlassen des ultra-niedrigen Stromverbrauchsmodus erteilt werden, einen internen Zustand der Halbleiterspeichervorrichtung zu dem Strom-AUS-Zustand (PNST) und zu dem Fehlerkorrekturschaltungsdekodierzustand (EDST) ändert und dann das Auftreten eines Übergangs eines internen Zustands der Halbleiterspeichervorrichtung zu einem Selbstauffrischungszustand veranlaßt, in welchem ein Auffrischungsvorgang auf die Speicherzelle (11 1 bis 11 4) in einer Periode angewendet wird, die einer Aufrechterhaltungscharakteristik der Speicherzelle (11 1 bis 11 4) entspricht.
35. Die Halbleiterspeichervorrichtung nach einem der Ansprüche 21 bis 27 und 31 bis 34, dadurch gekennzeichnet, daß die Steuereinheit (21, 23) in dem ultra-niedrigen Stromverbrauchsmodus, wenn die Halbleiterspeichervorrichtung in den Fehlerkorrekturschaltungskodierzustand (EEST) versetzt wird, wenn Instruktionen zum Verlassen des ultra-niedrigen Stromverbrauchsmodus erteilt werden und nachdem der Fehlerkorrekturschaltungskodierzustand (EEST) beendet worden ist, das Auftreten eines Übergangs eines internen Zustands der Halbleiterspeichervorrichtung zu einem Selbstauffrischungszustand veranlaßt, in welchem ein Auffrischungsvorgang auf die Speicherzelle (11 1 bis 11 4) in einer Periode angewendet wird, die einer Aufrechterhaltungscharakteristik der Speicherzelle (11 1 bis 11 4) entspricht.
36. Die Halbleiterspeichervorrichtung nach einem der Ansprüche 20 bis 35, dadurch gekennzeichnet, daß Instruktionen für Vorgänge in dem ultra-niedrigen Stromverbrauchsmodus durch eine erste Änderung, die in dem spezifischen Signal auftritt, erteilt werden und Instruktionen zum Verlassen des ultra-niedrigen Stromverbrauchsmodus durch eine zweite Änderung, die in dem spezifischen Signal auftritt, erteilt werden.
37. Die Halbleiterspeichervorrichtung nach Anspruch 36, dadurch gekennzeichnet, daß, nachdem der ultra-niedrige Stromverbrauchsmodus verlassen worden ist, Instruktionen für Übergang eines internen Zustands der Halbleiterspeichervorrichtung zu einem Ruhezustand, bei dem kein Vorgang durchgeführt wird, durch die zweite Änderung, die wiederum in dem spezifischen Signal auftritt, erteilt werden.
38. Die Halbleiterspeichervorrichtung nach Anspruch 37, dadurch gekennzeichnet, daß, nachdem die zweite Änderung in dem spezifischen Signal aufgetreten ist, die benutzt wird, um Instruktionen zum Verlassen des ultra-niedrigen Stromverbrauchsmodus zu geben, und wenn eine Maximalzeit oder mehr, die für Fehlerkorrektur in dem Fehlerkorrekturschaltungsdekodierzustand (EDST) benötigt wird, abgelaufen ist, die zweite Änderung in dem spezifischen Signal erzeugt wird, um Instruktionen für einen Übergang eines internen Zustands der Halbleiterspeichervorrichtung in den Ruhezustand zu erteilen.
DE10240342A 2001-08-27 2002-08-27 Stromsteuerverfahren für eine Halbleiterspeichervorrichtung und Halbleiterspeichervorrichtung, welche dasselbe anwendet Withdrawn DE10240342A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001256913A JP2003068076A (ja) 2001-08-27 2001-08-27 半導体記憶装置の電力制御方法及び半導体記憶装置

Publications (1)

Publication Number Publication Date
DE10240342A1 true DE10240342A1 (de) 2003-05-22

Family

ID=19084666

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10240342A Withdrawn DE10240342A1 (de) 2001-08-27 2002-08-27 Stromsteuerverfahren für eine Halbleiterspeichervorrichtung und Halbleiterspeichervorrichtung, welche dasselbe anwendet

Country Status (6)

Country Link
US (1) US6795362B2 (de)
JP (1) JP2003068076A (de)
KR (1) KR100492102B1 (de)
CN (1) CN1242415C (de)
DE (1) DE10240342A1 (de)
TW (1) TWI234783B (de)

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6563746B2 (en) 1999-11-09 2003-05-13 Fujitsu Limited Circuit for entering/exiting semiconductor memory device into/from low power consumption mode and method of controlling internal circuit at low power consumption mode
JP4205396B2 (ja) * 2002-10-30 2009-01-07 エルピーダメモリ株式会社 半導体集積回路装置
KR100502659B1 (ko) * 2002-10-31 2005-07-22 주식회사 하이닉스반도체 저전력 셀프 리프레쉬 장치를 구비한 반도체 메모리 장치
JP4478974B2 (ja) * 2004-01-30 2010-06-09 エルピーダメモリ株式会社 半導体記憶装置及びそのリフレッシュ制御方法
US7099221B2 (en) 2004-05-06 2006-08-29 Micron Technology, Inc. Memory controller method and system compensating for memory cell data losses
JP4191100B2 (ja) 2004-06-18 2008-12-03 エルピーダメモリ株式会社 半導体記憶装置
JP4470161B2 (ja) * 2004-06-18 2010-06-02 エルピーダメモリ株式会社 リフレッシュカウンタ回路及びリフレッシュ動作の制御方法
JP2006004560A (ja) * 2004-06-18 2006-01-05 Elpida Memory Inc 半導体記憶装置及びその誤り訂正方法
JP2006004559A (ja) 2004-06-18 2006-01-05 Elpida Memory Inc 半導体記憶装置
US7116602B2 (en) 2004-07-15 2006-10-03 Micron Technology, Inc. Method and system for controlling refresh to avoid memory cell data losses
US6965537B1 (en) 2004-08-31 2005-11-15 Micron Technology, Inc. Memory system and method using ECC to achieve low power refresh
US7590918B2 (en) * 2004-09-10 2009-09-15 Ovonyx, Inc. Using a phase change memory as a high volume memory
US7493441B2 (en) * 2005-03-15 2009-02-17 Dot Hill Systems Corporation Mass storage controller with apparatus and method for extending battery backup time by selectively providing battery power to volatile memory banks not storing critical data
US20060282755A1 (en) * 2005-05-31 2006-12-14 Jong-Hoon Oh Random access memory having ECC
EP1897146A2 (de) 2005-06-27 2008-03-12 Lamina Lighting, Inc. Lichtemissionsdiodenpackung und herstellungsverfahren dafür
KR100667956B1 (ko) 2005-07-25 2007-01-16 한국과학기술원 저전력 고속 반도체 소자
US7894282B2 (en) * 2005-11-29 2011-02-22 Samsung Electronics Co., Ltd. Dynamic random access memory device and method of determining refresh cycle thereof
KR100714487B1 (ko) * 2005-11-29 2007-05-07 삼성전자주식회사 동적 메모리 장치 및 그 리프레쉬 주기 결정 방법
US7617404B2 (en) * 2006-03-28 2009-11-10 Advanced Micro Devices, Inc. In-band power management in a communication link
US7607031B2 (en) * 2006-03-28 2009-10-20 Advanced Micro Devices, Inc. Power management in a communication link
KR100780624B1 (ko) 2006-06-29 2007-11-29 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 구동방법
JP2008021390A (ja) * 2006-07-14 2008-01-31 Toshiba Corp 半導体記憶装置
KR100766378B1 (ko) * 2006-08-11 2007-10-12 주식회사 하이닉스반도체 반도체 메모리의 파워 오프 모드 제어장치 및 방법
US20080060779A1 (en) * 2006-09-13 2008-03-13 Kopper Adam E Sod, slurry-on-demand, casting method and charge
US7894289B2 (en) 2006-10-11 2011-02-22 Micron Technology, Inc. Memory system and method using partial ECC to achieve low power refresh and fast access to data
US7900120B2 (en) 2006-10-18 2011-03-01 Micron Technology, Inc. Memory system and method using ECC with flag bit to identify modified data
TWI317945B (en) * 2007-01-12 2009-12-01 Via Tech Inc Memory refresh method and system
US8042022B2 (en) * 2007-03-08 2011-10-18 Micron Technology, Inc. Method, system, and apparatus for distributed decoding during prolonged refresh
US8005995B2 (en) * 2007-08-16 2011-08-23 Micron Technology, Inc. Command interface systems and methods
US8443221B2 (en) * 2011-03-04 2013-05-14 Sandisk Technologies Inc. Methods, systems, and computer readable media for advanced power management for serial advanced technology attachment (SATA)-based storage devices
JP5653856B2 (ja) * 2011-07-21 2015-01-14 ルネサスエレクトロニクス株式会社 半導体装置
US8605489B2 (en) * 2011-11-30 2013-12-10 International Business Machines Corporation Enhanced data retention mode for dynamic memories
KR101974108B1 (ko) * 2012-07-30 2019-08-23 삼성전자주식회사 리프레쉬 어드레스 생성기, 이를 포함하는 휘발성 메모리 장치 및 휘발성 메모리 장치의 리프레쉬 방법
JP5978860B2 (ja) * 2012-08-31 2016-08-24 富士通株式会社 情報処理装置、メモリ制御ユニット、メモリ制御方法および制御プログラム
KR20140081288A (ko) * 2012-12-21 2014-07-01 삼성전자주식회사 메모리 장치의 커맨드 제어 회로 및 이를 포함하는 메모리 장치
KR101531038B1 (ko) * 2013-12-05 2015-06-23 전자부품연구원 Ｓｕｒｆ 하드웨어 장치 및 적분 이미지 메모리 관리 방법
KR102204459B1 (ko) * 2014-11-19 2021-01-15 에스케이하이닉스 주식회사 메모리 컨트롤러 및 그 동작 방법
US9892770B2 (en) 2015-04-22 2018-02-13 Micron Technology, Inc. Methods and apparatuses for command shifter reduction
KR102372888B1 (ko) 2015-06-15 2022-03-10 삼성전자주식회사 저장 장치의 온도별 데이터 관리 방법
KR20180047778A (ko) 2016-11-01 2018-05-10 삼성전자주식회사 단계별 저전력 상태들을 갖는 메모리 장치
JP6502538B1 (ja) * 2018-01-24 2019-04-17 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置および解析システム
US10566036B2 (en) * 2018-06-15 2020-02-18 Micron Technology, Inc. Apparatuses and method for reducing sense amplifier leakage current during active power-down

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4431272A (en) * 1980-05-08 1984-02-14 Kabushiki Kaisha Suwa Seikosha Liquid crystal display device
US4456336A (en) * 1981-10-06 1984-06-26 Minnesota Mining And Manufacturing Company High brightness internal reflector for liquid crystal displays and its method of fabrication
JPH05210978A (ja) * 1992-01-31 1993-08-20 Sharp Corp 半導体記憶装置
DE69433928T2 (de) * 1993-01-29 2005-07-21 Sharp K.K. Verfahren zur Herstellung einer Flüssigkristallanzeigevorrichtung
CA2131243A1 (en) * 1993-09-27 1995-03-28 Kenneth R. Paulson Process for forming a phosphor
JPH09292504A (ja) * 1996-02-27 1997-11-11 Sharp Corp 反射板及びその作製方法及びその反射板を用いた反射型液晶表示装置
KR100447134B1 (ko) * 1996-12-28 2006-02-28 엘지전자 주식회사 억세스데이터비트수조절기능및저전력소비기능을구비한디램컨트롤러
TW496992B (en) * 1997-07-29 2002-08-01 Alps Electric Co Ltd Reflector having pits and projections on a surface thereof, manufacturing method for the same, and reflection type liquid crystal display device using the same
JP3522517B2 (ja) * 1997-12-22 2004-04-26 シャープ株式会社 反射板の製造方法
JP3391717B2 (ja) * 1997-12-24 2003-03-31 シャープ株式会社 反射型液晶表示装置
KR100265607B1 (ko) * 1997-12-29 2000-09-15 김영환 저전력 메모리 장치
TW505805B (en) * 1998-03-19 2002-10-11 Matsushita Electric Ind Co Ltd Liquid crystal display device and producing method thereof
JP4292596B2 (ja) * 1998-06-19 2009-07-08 ソニー株式会社 拡散反射板及びその製造方法と表示装置
KR100381966B1 (ko) * 1998-12-28 2004-03-22 주식회사 하이닉스반도체 반도체메모리장치및그구동방법
KR100605076B1 (ko) * 1999-05-14 2006-07-26 가부시키가이샤 히타치세이사쿠쇼 반도체 집적 회로 장치
JP3619053B2 (ja) * 1999-05-21 2005-02-09 キヤノン株式会社 光電変換装置の製造方法
TWI251697B (en) * 1999-05-26 2006-03-21 Matsushita Electric Ind Co Ltd Liquid crystal display element and producing method thereof
JP2001052476A (ja) * 1999-08-05 2001-02-23 Mitsubishi Electric Corp 半導体装置
JP3779103B2 (ja) * 1999-09-06 2006-05-24 シャープ株式会社 反射型カラー液晶表示装置
TW526357B (en) * 1999-12-22 2003-04-01 Matsushita Electric Ind Co Ltd Reflective liquid crystal display element and image display device using the same
KR100687491B1 (ko) * 1999-12-28 2007-02-27 엘지.필립스 엘시디 주식회사 반사형 액정 표시장치의 어레이 기판 제조방법
KR100586242B1 (ko) * 2000-01-06 2006-06-02 엘지.필립스 엘시디 주식회사 반사투과형 액정표시장치와 그 제조방법
JP2001338489A (ja) * 2000-05-24 2001-12-07 Mitsubishi Electric Corp 半導体装置
US6562644B2 (en) * 2000-08-08 2003-05-13 Matsushita Electric Industrial Co., Ltd. Semiconductor substrate, method of manufacturing the semiconductor substrate, semiconductor device and pattern forming method
JP2002056671A (ja) * 2000-08-14 2002-02-22 Hitachi Ltd ダイナミック型ｒａｍのデータ保持方法と半導体集積回路装置
TWI225556B (en) * 2000-09-13 2004-12-21 Au Optronics Corp Manufacturing method of reflective liquid crystal display
TW466784B (en) * 2000-09-19 2001-12-01 United Epitaxy Co Ltd Method to manufacture high luminescence LED by using glass pasting
TW548467B (en) * 2001-04-19 2003-08-21 Alps Electric Co Ltd Liquid crystal display device with improved viewing angle property and portable electronic apparatus using the same
JP5041631B2 (ja) * 2001-06-15 2012-10-03 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP4191100B2 (ja) * 2004-06-18 2008-12-03 エルピーダメモリ株式会社 半導体記憶装置

Also Published As

Publication number Publication date
CN1242415C (zh) 2006-02-15
CN1402258A (zh) 2003-03-12
KR20030019154A (ko) 2003-03-06
JP2003068076A (ja) 2003-03-07
US6795362B2 (en) 2004-09-21
KR100492102B1 (ko) 2005-06-01
US20030061536A1 (en) 2003-03-27
TWI234783B (en) 2005-06-21

Similar Documents

Publication Publication Date Title
DE10240342A1 (de) Stromsteuerverfahren für eine Halbleiterspeichervorrichtung und Halbleiterspeichervorrichtung, welche dasselbe anwendet
DE60033873T2 (de) Ein DRAM fähig zur selektiven Ausführung eines Selbstauffrischungsvorgangs
DE102008028327B4 (de) Speicherauffrischsystem und -Verfahren
DE4238636C2 (de) Vorrichtung zur Reduzierung des Leistungsverbrauchs während des Selbstauffrischbetriebes in einer Halbleiterspeichereinrichtung
DE112012004989B4 (de) Erweiterter Datenaufbewahrungsmodus für dynamische Speicher
DE102007038615B4 (de) Speicher mit Speicherbänken und Modusregistern, sowie Verfahren zum Betreiben eines solchen Speichers
DE10214707B4 (de) Auffrisch-Mechanismus in dynamischen Speichern
DE10239515A1 (de) Halbleiterspeicher-Steuerverfahren und Halbleiterspeichervorrichtung
DE102007046954B4 (de) Steuerung der Spannungsversorgung einer Speicherzelle aufgrund von Fehlerermittlung
DE10110157A1 (de) Halbleitervorrichtung mit verringertem Stromverbrauch im Standby-Zustand
DE10307244B4 (de) Automatische Vorladesteuerungsschaltung und zugehöriges Vorladesteuerungsverfahren
DE10161048A1 (de) Halbleiterspeichervorrichtung mit niedrigem Leistungsverbrauch
DE102012104648B4 (de) Techniken zur Verifikation einer Verlässlichkeit eines Speichers
DE4314321A1 (de) Impulserzeugungsschaltung und Halbleiterspeichereinrichtung mit dieser Impulserzeugungsschaltung
DE102011087354A1 (de) Halbleiterspeicherelement, Verfahren zum Verifizieren einer Multizyklusselbstauffrischungsoperationeines Haibleiterspeicherelements undTestsystem
DE102012221806A1 (de) Speicher-Array mit doppelter Stromversorgung, das eine Steuerschaltung besitzt, die für Bitzeilen-Vorlaufladevorgänge dynamisch eine niedrigere von zwei Versorgungsspannungen auswählt, sowie ein zugehöriges Verfahren
DE4317887A1 (de) Dynamische Speichervorrichtung für wahlfreien Zugriff mit Selbst-Refresh-Funktion
DE19749360A1 (de) Speicherzellen mit mehreren Ein-Ausgabeports und Speicher mit paralleler Dateninitialisierung
DE102006004848A1 (de) Verfahren und Vorrichtung zum Variieren eines aktiven Arbeitszyklus einer Wortleitung
DE102005003903B4 (de) System und Verfahren zumn Auffrischen einer dynamischen Speichervorrichtung
DE60213813T2 (de) Dram mit bitleitungsaufladung, invertiertem dateneinschreiben, verlängerter ausgabedatenhaltung und verringertem leistungsverbrauch
DE19814143C2 (de) Halbleiterspeichereinrichtung die einen Normalbetriebsmodus, einen Störungstestmodus und einen Selbst-Auffrischmodus aufweist
DE3826745C2 (de)
DE102004059327A1 (de) Vorrichtung zur Spannungsbereitstellung durch Kapazitätsaufteilung
DE19908513A1 (de) Halbleiterspeicherbauelement mit eingebauter Schaltung zur parallelen Bitprüfung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8127 New person/name/address of the applicant

Owner name: ELPIDA MEMORY, INC., TOKYO, JP

R016 Response to examination communication
R016 Response to examination communication
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee

Effective date: 20120301