DE60213813T2 - Dram mit bitleitungsaufladung, invertiertem dateneinschreiben, verlängerter ausgabedatenhaltung und verringertem leistungsverbrauch - Google Patents

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Description

  • Bereich der Erfindung
  • Die vorliegende Erfindung betrifft integrierte Schaltungen mit einem dynamischen Direktzugriffsspeicher (DRAM).
  • Hintergrund der Erfindung
  • Viele elektronische Vorrichtungen verwenden digitale Speicher, von denen verschiedene Typen zur Verfügung stehen. Ein Typ ist ein statischer Direktzugriffsspeicher (SRAM). In einem SRAM werden in Kombination mit den Speicherzellen aktive Bausteine verwendet, die derart konstruiert sind, dass sie kontinuierlich mit Leistung versorgt werden und ihren Logikzustand so lange beibehalten, wie der SRAM mit Leistung versorgt wird. Ein anderer Typ ist ein sogenannter dynamischer Direktzugriffsspeicher (DRAM).
  • In einem DRAM muss ein Signal in jeder Speicherzelle gelegentlich wiederhergestellt werden (nachstehend als "Auffrischen" bezeichnet), so dass der Logikzustand nicht verloren geht. Dies ist der Fall, weil durch verschiedenartige Faktoren veranlasst werden kann, dass das gespeicherte Signal driftet. Beispielaweise werden typischerweise aktive Bausteine (z.B. MOSFETs) zum Zugreifen auf Speicherzellen in einem DRAM verwendet. Leckströme, die durch verschiedene parasitäre Effekte verursacht werden, die in Verbindung mit diesen Bausteinen auftreten, und/oder durch andere Quellen verursacht werden, können dazu führen, dass die Qualität des gespeicherten Signals mit der Zeit abnimmt. Die Änderungs richtung hängt von der Richtung der Leckströme ab, die größtenteils vom Typ der aktiven Bausteine abhängig ist, die für den Zugriff auf die Speicherzellen verwendet werden. Wenn N-Kanal-MOSFETs für den Zugriff auf die Speicherzellen verwendet werden, verläuft die Richtung des Leckstroms normalerweise zu VSS hin. Wenn P-Kanal-MOSFETs verwendet werden, verläuft die Richtung des Leckstroms zu VDD hin. Unkontrolliert würden diese Effekte mit der Zeit Drifterscheinungen verursachen, die so groß sind, dass der Logikzustand des Signals verloren geht, d.h. das Signal ändert sich von einem einen ersten Logikzustand darstellenden Pegel auf einen einen zweiten Logikzustand darstellenden Pegel.
  • 1 zeigt ein Beispiel der Drifterscheinung und der Auffrischung, die in einem DRAM auftreten, in dem ein N-Kanal-MOSFET für den Zugriff auf die Speicherzellen verwendet wird. Es sind ein Signal für eine Speicherzelle mit einem hohen Logikzustand und ein Signal für eine Speicherzelle mit einem niedrigen Logikzustand dargestellt. In diesem DRAM werden Speicherzellen mit einem hohen Logikzustand auf 0,8VDD aufgefrischt. Speicherzellen mit einem niedrigen Logikzustand werden auf 0,2VDD aufgefrischt. Es ist ersichtlich, dass beide Signale mit der Zeit abnehmen. Die Abnahme führt hinsichtlich des einen niedrigen Logikzustand darstellenden Signals zu keinerlei Problemen, weil durch die Abnahme veranlasst wird, dass die Spannung sich einem Wert von Null nähert, d.h. der idealen Spannung für einen niedrigen Logikzustand. Die Abnahme kann jedoch ein Problem für das Signal verursachen, das einen hohen Logikzustand darstellen soll. Dies ist der Fall, weil die Spannung mit der Zeit und ohne Auffrischung schließlich den Spannungswert erreichen würde, der einen niedrigen Logikzustand darstellt. Weil der niedrige Logikzustand mit der Zeit "stärker" wird (d.h., die Spannung nähert sich der idealen Spannung für den niedrigen Lo gikzustand), wird er hierin als "stärkerer Logikzustand" bezeichnet. Weil der hohe Logikzustand mit der Zeit "schwächer" wird (d.h. die Spannung entfernt sich weiter von der idealen Spannung für den hohen Logikzustand), wird er hierin als "schwächerer Logikzustand" bezeichnet.
  • Eine Auffrischung wird normalerweise durch eine als "Lesen- und Rückschreib"-(Read and Write-Back-)Operation bezeichnete Operation ausgeführt. Ein Paar Datenleitungen (die häufig als Bitleitungen BL und NOT BL bezeichnet werden) werden typischerweise zum Lesen von Daten von einer Speicherzelle und Schreiben von Daten in eine Speicherzelle verwendet. Eine der Bitleitungen wird für ein Referenzsignal verwendet.
  • 2 zeigt das normalerweise für eine "Lesen- und Rückschreib"-Operation verwendete Signal-Timing. Die Operation beinhaltet drei Phasen: (1) eine Vorladungsphase (die typischerweise ausgeführt wird, während die Adresse decodiert wird); (2) eine Ladungsteilungsphase, in der die Speicherzelle mit einer der Bitleitungen verbunden ist und Ladungen damit teilt; und (3) eine Latch- oder Zwischenspeicherungsphase, in der der Logikzustand der Speicherzelle gelesen (d.h. erfasst), zwischengespeichert und in die Speicherzelle zurückgeschrieben wird. Die drei Phasen werden nachstehend näher erläutert.
  • Die Bitleitung BL wird beginnend mit der Vorladungsphase mit einer Spannung in der Nähe von VDD dargestellt, und die Bitleitung NOT BL wird beginnend mit der Vorladungsphase mit einer Spannung in der Nähe von null Volt dargestellt. Hierbei wird vorausgesetzt, dass die vorangehende Lese- und Rückschreiboperation zu einem hohen Logikzustand auf der Bitleitung BL und einem niedrigen Logikzustand auf der Bitleitung NOT BL geführt hat. Dies wird jedoch nicht immer der Fall sein. In einigen Fällen führt die vorangehende Lese- und Rückschreiboperation zu einem niedrigen Logikzustand auf der Bitleitung BL und einem hohen Logikzustand auf der Bitleitung NOT BL. In diesen Fällen beginnt die Vorladungsphase auf der Bitleitung BL mit einer Spannung in der Nähe von null Volt, und die Vorladungsphase auf der Bitleitung NOT BL beginnt mit einer Spannung in der Nähe von VDD. Die Speicherzelle ist beginnend mit einer Spannung von ungefähr 0,7VDD dargestellt, die einem hohen Logikzustand entspricht.
  • In der Vorladungsphase wird jede der Bitleitungen auf eine mittlere Spannung, d.h. ½VDD vorgeladen. Dadurch werden die Bitleitungen für das Lesen von Daten von der Speicherzelle vorbereitet. Durch eine Vorladung auf ½VDD wird das Erfordernis für Referenzzellen eliminiert, die in herkömmlichen NMOS-DRAMs verwendet worden sind. Die Spannung für die Speicherzellem ändert sich während der Vorladungsphase nicht.
  • In der Ladungsteilungsphase ist die Bitleitung BL mit einer Speicherzelle verbunden. Dadurch wird veranlasst, dass die Bitleitung BL Ladungen mit der Speicherzelle teilt, wodurch veranlasst wird, dass die Spannung auf der Bitleitung BL sich ändert (wie durch eine kleine Erhöhung dargestellt ist). Die Änderung ist normalerweise relativ klein (z.B. 100 mV, weil die Kapazität der Bitleitung normalerweise wesentlich größer ist als die Kapazität der Speicherzelle). Die Änderungsrichtung ist vom Logikzustand der Speicherzelle abhängig. Die Änderung ist positiv, wenn die Speicherzelle einen hohen Logikzustand aufweist (wie in 2 dargestellt ist). Die Änderung ist negativ, wenn die Speicherzelle einen niedrigen Logikzustand aufweist (z.B. eine Spannung im Bereich von 0,2VDD bis null Volt).
  • Nach Abschluss der Ladungsteilungsphase kann der Logikzustand der Speicherzelle durch Vergleichen der Spannung auf der Bitleitung BL mit der Spannung auf der Bitleitung NOT BL bestimmt werden. Wenn die Spannung auf der Bitleitung BL größer ist als die Spannung auf der Bitleitung NOT BL, ist die Speicherzelle auf einen hohen Logikzustand gesetzt. Wenn die Spannung auf der Bitleitung BL kleiner ist als die Spannung auf der Bitleitung NOT BL, ist die Speicherzelle auf einen niedrigen Logikzustand gesetzt.
  • In diesem Fall ist die Spannung auf der Bitleitung BL größer als die Spannung auf der Bitleitung NOT BL, wodurch angezeigt wird, dass die Speicherzelle auf einen hohen Logikzustand gesetzt gewesen ist. Wenn die Speicherzelle auf einen niedrigen Zustand gesetzt gewesen wäre, würde die Spannung der Speicherzelle niedriger gewesen sein als die Spannung der Referenzzelle, und die Spannungsabnahme auf der Bitleitung BL wäre größer gewesen als diejenige auf der Bitleitung NOT BL.
  • Die Zwischenspeicherungsphase wird zum Lesen bzw. Erfassen und Zwischenspeichern des Logikzustands der Speicherzelle (basierend auf den Spannungen auf den Bitleitungen BL und NOT BL) und zum Wiederherstellen des Signals in der Speicherzelle verwendet. In der Zwischenspeicherungs(Latch)phase bleibt die Bitleitung BL betrieblich mit der Speicherzelle verbunden. Die Bitleitung mit der höheren der beiden Spannungen, im vorliegenden Fall die Bitleitung BL, wird auf einen hohen Zustand gesteuert (z.B. zu VDD hin). Die Bitleitung mit der niedrigeren der beiden Spannungen, in diesem Fall die Bitleitung NOT BL, wird auf einen niedrigen Zustand gesteuert (z.B. zu null Volt hin). Am Ende der Zwischenspeicherungsphase zeigt die Spannung auf der Bitleitung BL den Logikzustand der Speicherzelle an. Das Signal in der Speicherzelle wird wiederhergestellt, wenn die Bitleitung BL auf einen hohen (oder niedrigen) Zustand gesteuert wird.
  • DRAMs sind herkömmlich in der Form dedizierter integrierter Schaltungen (ICs) bereitgestellt worden. Derartige ICs werden typischerweise zusammen mit einer oder mehreren anderen ICs, wie beispielsweise einem IC für eine digitale Informationsverarbeitung, einem IC für einen A/D-Wandler, usw. in elektronische Geräte eingebaut.
  • Um die Größe zu reduzieren, die Geschwindigkeit zu erhöhen, die Kosten und/oder den Leistungsbedarf der elektronischen Geräte zu senken, ist versucht worden, DRAM-Speicher (insbesondere hochdichte digitale DRAM-Speicher) und andere Funktion(en) zusammen auf einem einzelnen IC unterzubringen und zu integrieren. Digitale Speicher, die zusammen mit anderen Funktion(en) auf einem einzelnen IC integriert worden sind, werden allgemein als "integrierte" Speicher ("Embedded Memories") bezeichnet. Es besteht gegenwärtig ein Bedarf für eine Verbesserung integrierter DRAMs, z.B. für eine Reduzierung der Größe, eine Erhöhung der Dichte, eine Erhöhung der Zugriffsgeschwindigkeit, eine Senkung der Kosten, eine Erhöhung der Ausbeute und Zuverlässigkeit und/oder eine Verminderung des Leistungsbedarfs (z.B. in einem aktiven Modus und/oder in einem Bereitschaftsmodus).
  • Designer und Konstrukteure sehen sich verschiedenartigen Herausforderungen hinsichtlich der Umsetzung dieser Ziele gegenüber. Einige dieser Herausforderungen stehen mit dem Erfordernis der Auffrischung der Speicherzellen in Beziehung. Beispielsweise müssen Speicherzellen auch dann aufgefrischt werden, wenn das System und der DRAM auf einen Bereitschaftsmodus eingestellt sind (wenn beispielsweise der DRAM mit Leistung versorgt wird, um Daten zu halten, aber nicht auf den DRAM zugegriffen werden kann). Weil die Speicherzellen aufgefrischt werden müssen, ist die Auffrischungsschaltung auch im Bereitschaftszustand ununterbrochen in Betrieb und zieht Leistung. Der Einfluss auf die Leistung im Bereitschaftszustand kann wesentlich sein, insbesondere wenn das elektronsiche Gerät eine begrenzte Energie hat, von der die Leistung bezogen wird. Dies trifft insbesondere für kleine, batteriebetriebene elektronische Geräte zu, wie beispielsweise Mobiltelefone. Ein Grund für die hohe Auffrischungsleistung im Bereitschaftsmodus ist, dass viele Auffrischungsschaltungen eine Ladungspumpe verwenden. Diese Ladungspumpen haben normalerweise eine derartige Größe, dass die relativ hohen Ladungen gehandhabt werden können, die im aktiven Modus (d.h. im normalen Betriebsmodus) auftreten, so dass sie im Bereitschaftszustand genauso viel Leistung erfordern wie im aktiven Modus.
  • Außerdem kann normalerweise (von einem Prozessor) nicht auf Speicherzellen zugegriffen werden, während die Speicherzellen aufgefrischt werden. Diese Nichtzugriffsfähigkeit kann einen Prozessor drosseln, der auf Daten in den Speicherzellen zugreifen muss. Die elektrische Zeitkonstante der Speicherzellen begrenzt die Geschwindigkeit, mit der Signale aufgefrischt werden können. Die elektrische Zeitkonstante nimmt häufig zu, wenn DRAMs kleiner und dichter hergestellt werden. Eine Drosselungsrate von nur einem Prozent kann einen wesentlichen Einfluss auf die Systemleistung haben.
  • Darüber hinaus existieren auch andere Herausforderungen. Beispielsweise ist es, um die Speicherzykluszeit zu vermindern, üblich, die Zeitdauer der Rückschreib- oder Zwischenspeicherungsphase zu verkürzen. Dies bedeutet jedoch normalerweise, dass die Zwischenspeicherungsphase nicht ausreichend lang ist, um zu ermöglichen, dass die Spannung in der Speicherzelle den Wert VDD erreicht. Es sei daran erinnert, dass die elektrische Zeitkonstante die Geschwindigkeit begrenzt, mit der das Signal in der Speicherzelle wiederhergestellt werden kann. Beispielsweise kann die Zwischenspeicherungsphase gerade so lang gemacht werden, dass die Spannungen auf den Bitleitungen für einen hohen Logikzustand den Wert 0,8VDD (anstatt VDD) und für einen niedrigen Logikzu stand den Wert 0,2VDD (anstatt null) erreichen. Die Spannung nimmt vor dem Auffrischungsprozess häufig auf 0,6VDD ab.
  • Die vorstehend beschriebene Technik zum Vermindern der Zeitdauer der Rückschreibphase kann zu Schwierigkeiten für Designer und Hersteller führen, die versuchen, eingebettete oder integrierte DRAMs bereitzustellen, die kleiner, schneller und zuverlässiger sind und/oder einen geringeren Leistungsverbrauch haben. Zunächst wird durch Zellenspannungen zwischen 0,8VDD und 0,6VDD eine schlechtere Ansteuerbarkeit erhalten als durch Spannungen zwischen VDD und 0,8VDD. Eine geringere Ansteuerbarkeit macht es schwieriger, größere Zellenzeitkonstanten zu tolerieren, wodurch es schwieriger wird, die Größe des DRAM zu vermindern. Außerdem wird es durch eine schlechtere Ansteuerbarkeit schwieriger, die Zellenzugriffszeit zu vermindern (d.h. die Geschwindigkeit des DRAM zu erhöhen) und schwieriger, die Bitleitungsaufladung zu erhöhen (ein anderes herkömmliches Verfahren zum Vermindern der Größe des DRAM). Außerdem sind die Zellen, weil die Zellen niedrigere Spannungen haben, in geringerem Maße immun gegen weiche Fehler (Soft Errors) und Schaltrauschen, und tolerieren Leckströme in geringerem Maße, so dass es schwieriger ist, die Ausbeute zu erhöhen.
  • Das US-Patent Nr. 6097649 betrifft ein Verfahren und eine Struktur für eine Auffrischungsoperation mit einer niedrigen Spannung für einen hohen Logikzustand in einer Computerspeicherstruktur, wobei eine einem hohen Logikzustand entsprechende Spannung von weniger als 2,0V verwendet wird. Das Verfahren und das System weisen das Vorladen mehrerer Bitleitungen und mehrerer komplementärer Bitleitungen auf eine Spannung, die höher ist als eine Referenzspannung, und das anschließende Auswählen mindestens einer von mehreren Wortleitungen und mindestens einer von mehreren Referenzwortleitungen auf. Dann wird ein Leseverstärker akti viert, so dass entweder die mehreren Bitleitungen oder die mehreren komplementären Bitleitungen auf eine Spannung eines niedrigen Logikzustands entladen werden. Durch diese Entladung wird eine Spannungsdifferenz zwischen den mehreren Bitleitungen und den mehreren komplementären Bitleitungen erzeugt. Die erhaltene Spannung auf den Bitleitungen wird in den Speicherzellen der ausgewählten Wortleitungen wiederhergestellt. Schließlich wird auf den mehreren Bitleitungen und den mehreren komplementären Bitleitungen die Referenzspannung wiederhergestellt. Die Präambel von Anspruch 1 basiert auf der Offenbarung dieses Patents.
  • Daher bleibt trotz des durch herkömmliche eingebettete oder integrierte DRAMs bereitgestellten Leistungsniveaus der Wunsch nach weiteren Verbesserungen, wie beispielsweise der Bereitstellung integrierter DRAMs, die kleiner (dichter), schneller und zuverlässiger sind und/oder weniger Leistung verbrauchen (in einem aktiven Modus und/oder in einem Bereitschaftsmodus).
  • Kurze Beschreibung der Erfindung
  • Gemäß einer in den beigefügten Patentansprüchen beschriebenen Ausführungsform der vorliegenden Erfindung weist eine integrierte Schaltung einen DRAM auf, der (1) die Bitleitungen auf eine Spannung vorlädt, die zu einem schwächeren von zwei Speicherzellen-Logikzuständen hin vorgespannt ist, (2) Daten in einer invertierten Form selektiv speichert, wodurch die zum Auffrischen dieser Daten erforderliche Leistung vermindert wird (mindestens in einer Ausführungsform), (3) Daten in den Lese-/Latch-Schaltungen gehalten und diese Schaltungen als Form eines Cache-Speichers verwendet werden, um die Häufigkeit des Zugriffs auf die Speicherzellen und damit die Speicherzugriffszeit zu reduzieren, und (4) eine Referenzspannung (z.B. VPP) von einer Schaltung zuführt, die einen anderen, d.h. einen Niedrigleistungsbetriebsmodus, verwendet (wenn z.B. der DRAM auf einen Bereitschaftszustand eingestellt ist).
  • Kurze Beschreibung der Zeichnungen
  • 1 zeigt die Wirkungen von Lecks auf Signale, die zum Darstellen hoher Logikzustände und niedriger Logikzustände verwendet werden, in einem herkömmlichen DRAM;
  • 2 zeigt ein für Lese- und Rückschreiboperationen in einem herkömmlichen DRAM verwendetes Signal-Timing;
  • 3 zeigt eine Darstellung einer Ausführungsform einer DRAM-Schaltung, durch die ein Aspekt der vorliegenden Erfindung implementiert wird;
  • 4 zeigt ein für Lese- und Rückschreiboperationen verwendetes Signal-Timung in einer Ausführungsform der DRAM-Schaltung von 3;
  • 5 zeigt ein für Lese- und Rückschreiboperationen verwendetes Signal-Timung in einer Ausführungsform der DRAM-Schaltung von 3;
  • 6 zeigt ein schematisches Diagramm eines Abschnitts einer Ausführungsform der DRAM-Schaltung von 3;
  • 7 zeigt ein Steuersignal-Timing, das in einer Ausführungsform in Verbindung mit der Schaltung von 6 verwendet werden kann, um Lese- und Rückschreiboperationen auszuführen;
  • 8 zeigt eine Darstellung einer integrierten Schaltung mit einem eingebetteten DRAM;
  • 9 zeigt eine Darstellung einer Ausführungsform des eingebetteten DRAM von 8;
  • 10 zeigt ein Blockdiagramm einer Ausführungsform einer globalen Spaltendecodierungs- und Leseschaltung von 9;
  • 11 zeigt ein Blockdiagramm einer Ausführungsform der Steuerschaltung von 9;
  • 12A zeigt ein Blockdiagramm eines Abschnitts einer Ausführungsform der Logikzustandeinstellschaltung von 11;
  • 12B zeigt ein schematisches Diagramm einer Ausführungsform des in der Logikzustandeinstellschaltung von 12A verwendeten programmierbaren Invertierers;
  • 12C zeigt ein Blockdiagramm eines anderen Abschnitts einer Ausführungsform der Logikzustandeinstellschaltung von 11;
  • 13A zeigt ein Blockdiagramm einer anderen Ausführungsform einer Logikzustandeinstellschaltung;
  • 13B zeigt ein Blockdiagramm einer Ausführungsform der Logikzustandeinstellschaltung von 13A;
  • 14 zeigt ein Blockdiagramm einer Ausführungsform der Cache-Managementschaltung von 11;
  • 15 zeigt ein schematisches Diagramm einer Ausführungsform der VPP-Zufuhrschaltung von 11; und
  • 16 zeigt Wellenformen von in einer Ausführungsform der VPP-Zufuhrschaltung von 15 verwendeten Signalen.
  • Ausführliche Beschreibung der Erfindung
  • 3 zeigt eine Darstellung einer Ausführungsform eines DRAM-Schaltung 40, durch die ein Aspekt der vorliegenden Erfindung implementiert wird. Die DRAM-Schaltung 40 kann beispielsweise eine CMOS-DRAM-Schaltung sein, d.h., dass eine oder mehrere Schaltungen der DRAM-Schaltung 40 in einer "komplementären Metalloxidhalbleiter"-Technik implementiert sind. Der DRAM kann zum Speichern beliebiger Datentypen verwendet werden. Der hierin verwendete Ausdruck "Daten" bezeichnet alle Arten von Information, wie beispielsweise numerische Daten, alphanumerische Daten, Signaldaten (z.B. Au diodaten oder Videodaten), Bilddaten, einen Programm- oder Objektcode oder eine Kombination davon.
  • Die DRAM-Schaltung 40 weist ein Speicherarray 42, eine Reihendecodierungsschaltung 44 und eine Spaltendecodierungs- und Leseschaltung 46 auf. Das Speicherarray 42 weist eine Gruppe von Speichermakrozellen auf, die schematisch als Kästchen dargestellt und beispielsweise durch das Bezugszeichen 50 bezeichnet sind. In der vorliegenden Ausführungsform weist jede Makrozelle zwei Speicherzellen auf, d.h. eine linke und eine rechte Speicherzelle (vergl. 6 für Details), obwohl die vorliegende Erfindung nicht hierauf beschränkt ist. Die Makrozellen sind als Gruppen aus horizontalen Reihen, wie beispielsweise durch das Bezugszeichen 52 bezeichnet ist, und vertikalen Spalten ausgebildet, wie beispielsweise durch das Bezugszeichen 54 bezeichnet ist. In einer exemplarischen Ausführungsform werden 128 Reihen und 128 Spalten von Makrozellen bereitgestellt.
  • Es wird gleichzeitig auf eine Reihe von Makrozellen zugegriffen, indem eine der Wortleitungen RWL1-RWLn, LWL1-LWLn angesteuert wird, die horizontal durch das Speicherarray 42 verlaufen (vergl. 6 für Details). Beispielsweise wird eine Wortleitung RWLi angesteuert, um auf die rechte Speicherzelle jeder Makrozelle in einer zugeordneten Reihe i zuzugreifen. Eine Wortleitung LWLi wird angesteuert, um auf die linke Speicherzelle jeder Makrozelle in der Reihe i zuzugreifen. Die Reihendecodierungsschaltung 44 decodiert ein Signal ADDR, um zu bestimmen, welche der Wortleitungen RWL1-RWLn, LWL1-LWLn angesteuert werden soll.
  • Daten werden über Paare komplementärer Signalleitungen in die Speicherzellen geschrieben und davon ausgelesen, die als Bitleitungen BL1-BLm, NOT BL1-NOT BLm bezeichnet werden und vertikal durch das Speicherarray 42 verlaufen. Ein spezifisches Paar von Bitleitungen BLi, NOT BLi wird für jede Spalte von Makrozellen bereitgestellt (vergl. 6 für Details). Wenn komplementäre Ausgangssignale bereitgestellt werden und nur ein Komplement eines betrachteten Zustands diskutiert wird, sollte für Fachleute klar sein, dass auch ein Komplement eines nicht betrachteten Zustands impliziert ist.
  • Jedes Paar Bitleitungen BLi, NOT BLi, ist mit einer zugeordneten Lese-/Latch-Schaltung in der Spaltendecodierungs- und Leseschaltung 46 verbunden (vergl. 6 für Details). Eine Lese-/Latch-Schaltung wird manchmal als Leseverstärkerschaltung bezeichnet, wobei der Ausdruck "Verstärker" bedeutet, dass eine oder mehrere Schaltungen vorgesehen sind, die eine nichtlineare Schaltfunktion ausführen. Die Spaltendecodierungs- und Leseschaltung 46 wählt die Ausgangssignale bestimmter Lese-/Latch-Schaltungen gemäß dem Signal ADDR aus. Die ausgewählten Ausgangssignale werden über die Leitungen SL40, NOT SL40 bereitgestellt.
  • Die DRAM-Schaltung 40 weist ferner zwei durch das Bezugszeichen 56 bezeichnete Referenzreihen auf. Jede der beiden Referenzreihen weist mehrere durch Kästchen 58 schematisch dargestellte Referenzzellen auf. Die Referenzzellen 58 werden zum Bereitstellen von Referenzsignalen verwendet, die zum Lesen von Daten von den Speicherzellen verwendet werden, wie nachstehend näher beschrieben wird. Eine Reihe von Referenzzellen wird verwendet, wenn auf die linke Speicherzelle in den Makrozellen 50 zugegriffen wird. Die andere Reihe von Referenzzellen wird verwendet, wenn auf die rechte Speicherzelle in der Makrozelle 50 zugegriffen wird. In der vorliegenden Ausführungsform sind die Referenzzellen 58 mit den Speicherzellen im Speicherarray 42 identisch, obwohl dies nicht erforderlich ist.
  • Wie vorstehend erwähnt wurde, müssen Speicherzellen in einem DRAM gelegentlich aufgefrischt werden, damit sie ihren Logikzustand nicht verlieren. Die Auffrischung wird unter Verwendung einer Lese- und Rückschreiboperation ausgeführt, in deren erster Phase die Bitleitungen vorgeladen werden. Daher weist die DRAM-Schaltung 40 eine Vorladungsschaltung 48 auf. Anders als bei herkömmlichen CMOS-DRAMs lädt die Vorladungsschaltung 48 die Bitleitungen jedoch nicht auf ½VDD vor, sondern auf eine Spannung, die zum schwächeren Logikzustand der Speicherzelle hin vorgespannt ist. Beispielsweise werden, wenn der hohe Logikzustand der schwächere Logikzustand ist, die Bitleitungen auf VDD vorgeladen.
  • Dies hat verschiedene Vorteile. Beispielsweise können, wenn die Bitleitungen anstatt auf ½VDD auf VDD vorgeladen werden, höhere Spannungen in den Speicherzellen gespeichert werden, ohne dass die Zwischenspeicherungs(Rückschreib)phase verlängert wird. Durch eine höhere Spannung wird eine bessere Ansteuerbarkeit bereitgestellt, so dass höhere Zellenzeitkonstanten tolerierbar sind, wodurch, wie vorstehend diskutiert wurde, die Größe des DRAM vermindert werden kann. Außerdem kann durch die bessere Ansteuerbarkeit die Zellenzugriffszeit vermindert werden (d.h. die Geschwindigkeit des DRAM kann erhöht werden), und kann die Bitleitungsaufladung erhöht werden (ein anderes herkömmliches Verfahren zum Vermindern der Größe des DRAM). Außerdem sind die Zellen aufgrund der höheren Spannung unempfindlicher bezüglich weichen Fehlern und bezüglich des Schaltrauschens von der Logik. Außerdem können höhere Zellenspannungen auch zu einer größeren Toleranz bezüglich Leckströmen führen, wodurch die Ausbeute erhöht und/oder der Speichertemperaturbereich erweitert wird. Durch höhere Zellenspannungen kann auch die Rate reduziert werden, mit der ein Auffrischungsprozess ausgeführt wird. Darüber hinaus wird durch größere Toleranzen die Verwendung niedrigerer VDD-Spannungen ermöglicht, wodurch der Leistungsbedarf tendenziell abnimmt. Außerdem kann durch ei ne Vorladung auf VDD anstatt auf ½VDD eine Hochleistungsladungspumpe eliminiert werden, die normalerweise für eine Vorladung auf ½VDD erforderlich ist, wodurch der Leistungsverbrauch im Bereitschaftsmodus wesentlich vermindert werden kann. Außerdem kann die höhere Vorladungsspannung dazu beitragen, die parasitäre Sperrschichtkapazität auf der Bitleitung zu vermindern.
  • Wenn der schwächere Logikzustand der niedrige Logikzustand ist, können die Bitleitungen beispielsweise auf VSS vorgeladen werden, wodurch eine niedrigere Spannung (für einen niedrigen Logikzustand) in der Speicherzelle erzeugt wird, ohne dass die Rückschreibphase verlängert wird.
  • Die 4 und 5 zeigen ein für Lese- und Rückschreiboperationen verwendetes Signal-Timing mit einer auf einen schwächeren Logikzustand vorgespannten Vorladung gemäß einer Ausführungsform. Insbesondere zeigt 4 das Signal-Timing für einen Fall, in dem eine Speicherzelle ausgelesen wird, deren Spannung einem hohen Logikzustand entspricht. 5 zeigt das Signal-Timing für einen Fall, in dem eine Speicherzelle ausgelesen wird, deren Spannung einem niedrigen Logikzustand entspricht. In dieser Ausführungsform ist der hohe Logikzustand der schwächere Logikzustand der Speicherzelle. Außerdem sind in den 4 und 5 Referenzzellensignale dargestellt. Die Referenzzellen werden zum Lesen des Logikzustands der Speicherzelle verwendet. Die Referenzzellen werden in dieser Ausführungsform verwendet, weil die Bitleitungen anstatt auf ½VDD auf VDD vorgeladen werden.
  • 4 zeigt drei Phasen der Lese- und Rückschreiboperation: eine Vorladungsphase, eine Ladungsteilungsphase und eine Zwischenpeicherungs(Latch)phase. Die Spannung der Speicherzelle ist beginnend mit der Vorladungsphase bei etwa 0,7VDD dargestellt, wobei dieser Spannungswert innerhalb des Bereichs für den hohen Logikzustand liegt. Die Spannung der Referenzzelle (die zum Lesen des Logikzustands der Referenzzelle verwendet wird), ist beginnend bei etwa 0,4VDD dargestellt, d.h. etwa in der Mitte zwischen dem Bereich für den hohen Logikzustand und dem Bereich für den niedrigen Logikzustand.
  • In der Darstellung startet die Aufladungsphase der Bitleitung BL mit einer Spannung in der Nähe von VDD, und die Vorladungsphase auf der Bitleitung NOT BL startet mit einer Spannung in der Nähe von null Volt. Hierbei wird vorausgesetzt, dass der vorangehende Lese- und Rückschreibvorgang zu einem hohen Logikzustand auf der Bitleitung BL und zu einem niedrigen Zustand auf der Bitleitung NOT BL geführt hat. Dies wird jedoch nicht immer der Fall sein. In einigen Fällen führt der vorangehende Lese- und Rückschreibvorgang zu einem niedrigen Logikzustand auf der Bitleitung BL und zu einem hohen Logikzustand auf der Bitleitung NOT BL. In diesen Fällen beginnt die Vorladungsphase auf der Bitleitung BL mit einer Spannung in der Nähe von null Volt, und die Vorladungsphase auf der Bitleitung NOT BL beginnt mit einer Spannung in der Nähe von VDD.
  • In der Vorladungsphase werden die Bitleitungen BL, NOT BL jeweils auf VDD vorgeladen. Die Spannung der Speicherzelle und die Spannung der Referenzzelle ändern sich während der Vorladungsphase nicht.
  • In der Ladungsteilungsphase ist die Bitleitung BL mit der Speicherzelle verbunden. Dadurch wird veranlasst, dass die Bitleitung BL die Ladung mit der Speicherzelle teilt, wodurch veranlasst wird, dass die Spannung auf der Bitleitung BL geringfügig abnimmt. Die Größe der Spannungsabnahme ist von der Spannung in der Speicherzelle abhängig (d.h. vom Logikzustand der Speicherzelle). Je höher die Spannung der Speicherzelle ist, desto kleiner ist die Spannungsabnahme.
  • Die Bitleitung NOT BL ist mit der Referenzzelle verbunden. Dadurch wird veranlasst, dass die Bitleitung NOT BL die Ladung mit der Referenzzelle teilt. Die Spannung der Referenzzelle wird immer kleiner sein als VDD, so dass durch die Ladungsteilung veranlasst wird, dass die Spannung auf der Bitleitung NOT BL abnimmt.
  • Nach Abschluss der Ladungsteilungsphase kann der Logikzustand der Speicherzelle durch Vergleichen der Spannung auf der Bitleitung BL mit der Spannung auf der Bitleitung NOT BL bestimmt werden. Wenn die Spannung der Bitleitung BL größer ist als die Spanung der Bitleitung NOT BL, befindet sich die Speicherzelle in einem hohen Logikzustand. Wenn dagegen die Spannung der Bitleitung BL kleiner ist als die Spannung der Bitleitung NOT BL, befindet sich die Speicherzelle in einem niedrigen Logikzustand.
  • In diesem Fall ist die Spannung auf der Bitleitung BL größer als die Spannung auf der Bitleitung NOT BL. Dies ist der Fall, weil die Speicherzelle auf einen hohen Logikzustand gesetzt gewesen ist. Wenn die Speicherzelle auf einen niedrigen Zustand gesetzt gewesen wäre, würde die Spannung der Speicherzelle kleiner gewesen sein als die Spannung der Referenzzelle, so dass die Spannungsabnahme auf der Bitleitung BL größer gewesen wäre als die Spannungsabnahme auf der Bitleitung NOT BL.
  • Die Zwischenspeicherungsphase wird zum Lesen und Zwischenspeichern des Logikzustands der Speicherzelle (basierend auf den Spannungen der Bitleitungen BL, NOT BL) und zum Wiederherstellen des Signals in der Speicherzelle verwendet. In der Zwischenspeicherungsphase wird die Bitleitung mit der höheren der beiden Spannungen, im vorliegenden Fall die Bitleitung BL, auf einen hohen Zustand gesteuert (z.B. zu VDD hin). Die Bitleitung mit der niedrigeren der beiden Spannungen, im vorliegenden Fall die Bitleitung NOT BL, wird auf einen niedrigen Zustand gesteuert (z.B. zu null Volt hin). Am Ende der Zwischenspeicherungsphase zeigt die Spannung auf der Bitleitung BL den Logikzustand der Speicherzelle an. Das Signal in der Speicherzelle wird wiederhergestellt, wenn die Bitleitung BL auf einen hohen (oder niedrigen) Zustand gesteuert wird.
  • 5 zeigt das Signal-Timing für den Fall, dass eine Speicherzelle mit einer einem niedrigen Logikzustand entsprechenden Spannung ausgelesen wird. Die Spannung der Speicherzelle beginnt in der Darstellung bei etwa null Volt, d.h. im Bereich für einen niedrigen Logikzustand. Wie in 4 beginnt die Spannung der Referenzzelle bei etwa 0,4VDD, d.h. etwa in der Mitte zwischen dem Bereich für den hohen Logikzustand und den Bereich für den niedrigen Logikzustand.
  • Das Signal-Timing in 5 ist demjenigen von 4 ähnlich, außer dass, weil die Speicherzelle auf einen niedrigen Logikzustand eingestellt ist, die Spannung der Speicherzelle kleiner ist als diejenige der Referenzzelle, so dass durch die Ladungsteilung veranlasst wird, dass die Spannungsabnahme auf der Bitleitung BL größer ist als die Spannungsabnahme auf der Bitleitung NOT BL. In der Zwischenspeicherungsphase ist die Bitleitung NOT BL die Bitleitung mit der höheren der beiden Spannungen, so dass sie auf einen hohen Zustand gesteuert wird. Die Bitleitung BL hat die niedrigere der beiden Spannungen und wird daher auf einen niedrigen Zustand gesteuert. Wie in 4 zeigt die Spannung auf der Bitleitung BL den Logikzustand des Datenelements in der Speicherzelle an. Das Signal in der Speicherzelle wird wiederhergestellt, wenn die Bitleitung BL auf einen niedrigen Zustand gesteuert wird.
  • Dieser Aspekt der vorliegenden Erfindung ist nicht auf eine Vorladung auf VDD oder VSS beschränkt. Beispielsweise können verschiedene Vorteile durch eine Vorladung auf eine beliebige Spannung erzielt werden, die zum schwächeren Logikzustand hin vorgespannt ist, d.h. eine beliebige Spannung, die größer ist als (VDD – VSS)/2, wenn der schwächere Logikzustand der hohe Logikzustand ist, und eine beliebige Spannung, die kleiner ist als (VDD – VSS)/2, wenn der schwächere Logikzustand der niedrige Logikzustand ist. Daher wird in einigen Ausführungsformen eine vorgespannte Vorladung ohne eine Vorladung auf VDD oder VSS erzielt.
  • Beispielsweise kann in einigen Ausführungsformen eine Vorladung auf eine Spannung von VDD – VTH unter Verwendung eines N-Kanal-FET verwendet werden. Die Schwellenspannung VTH wird typischerweise von der Technik und der Versorgungsspannung abhängen. Für einen 0,13 μm CMOS-Baustein mit einer Versorgungsspannung von 1 Volt beträgt die Schwellenspannung etwa 0,2 V. Für einen mit einer Versorgungsspannung von 0,18 V betriebenen 0,18 μm CMOS-Baustein beträgt die Schwellenspannung etwa 0,16 V.
  • Der hohe Logikzustand ist normalerweise der schwächere Logikzustand, wenn N-Kanal-MOSFET-Transistoren für einen Zugriff auf die Speicherzellen verwendet werden. Der niedrige Logikzustand ist normalerweise der schwächere Logikzustand, wenn P-Kanal-MOSFET-Transistoren für einen Zugriff auf die Speicherzellen verwendet werden.
  • Nachdem der Vorladungsvorgang mit einer Vorspannung zum schwächeren Logikzustand diskutiert worden ist, werden mögliche Modifikationen bezüglich des in den 4 und 5 dargestellten Signal-Timings beschrieben. Nachstehend wird unter Bezug auf die 6 und 7 ein Beispiel einer Schaltung dargestellt und beschrieben, die für eine Vorladung auf VDD verwendet werden kann.
  • Gemäß den 4 und 5 ist deutlich, dass für das vorstehend beschriebene Timing die Spannungsschwankungen, die beim Auffrischen einer Speicherzelle mit einem hohen Logikzustand auftreten, etwa den Spannungsschwankungen gleichen, die auftreten, wenn eine Speicherzelle mit einem niedrigen Logikzustand aufgefrischt wird. Dadurch ist für das vorstehend diskutierte Timing der Leistungsbedarf zum Auffrischen einer Speicherzelle mit einem hohen Logikzustand (4) etwa dem Leistungsbedarf zum Auffrischen einer Speicherzelle mit einem niedrigen Logikzustand aufzufrischen (5) gleich.
  • Es ist außerdem deutlich, dass beim Timing von 4 die Bitleitung NOT BL nicht bis auf null Volt herunter gesteuert werden muss. Daher wird in einigen Ausführungsformen die Ansteuerung der Bitleitung NOT BL vor dem Abschluss der Zwischenspeicherungsphase abgebrochen oder beendet. Dies wird hierin als "Rückschreiboperationsabbruch" bezeichnet. Die gestrichelte Linie 70 zeigt die Spannung, die auf der Bitleitung NOT BL unter Verwendung eines Rückschreiboperationsabbruchs auftritt. Es sollte klar sein, dass durch den Rückschreiboperationsabbruch die Spannungsschwankung auf der Bitleitung NOT BL wesentlich vermindert wird, wodurch die zum Auffrischen einer Speicherzelle mit einem hohen Logikzustand erforderliche Leistung vermindert wird.
  • Durch den Abbruch der Ansteuerung der Bitleitung NOT BL werden keine vergleichbaren Vorteile für das Signal-Timing von 5 erhalten. Dies ist der Fall, weil die Spannungsschwankung auf der Bitleitung NOT BL in 5 im Vergleich zur Spannungsschwankung auf der Bitleitung NOT BL (ohne Rükschreiboperationsabbruch) in 4 relativ klein ist. Der Rückschreiboperationsabbruch wird normalerweise für die Bitleitung BL nicht verwendet, weil es wünschenswert ist, die Bitleitung BL zu null hin zu steuern, um sicherzustellen, dass die Spannung in der Speicherzelle wiederhergestellt wird.
  • Daher ist, wenn der Rückschreiboperationsabbruch verwendet wird, der zum Auffrischen einer Speicherzelle mit einem hohen Logikzustand erforderliche Leistungsbedarf (wie beispielsweise in 4 dargestellt ist) kleiner als der zum Auffrischen einer Speicherzelle mit einem niedrigen Logikzustand erforderliche Leistungsbedarf (wie beispielsweise in 5 dargestellt ist). D.h., dass der zum Auffrischen von Daten, die hauptsächlich aus Datenelementen "1" bestehen, erforderliche Leistungsbedarf kleiner ist als der zum Auffrischen von Daten, die hauptsächlich aus Datenelementen "0" bestehen, erforderliche Leistungsbedarf. Es hat sich jedoch gezeigt, dass Daten, die hauptsächlich aus Datenelementen "0" bestehen in einer invertierten Form gespeichert werden können, um dazu beizutragen, den zum Halten dieser Daten erforderlichen Auffrischungsleistungsbedarf zu vermindern. Eine Ausführungsform einer Schaltung zum Invertieren von Daten, durch die ein Aspekt der vorliegenden Erfindung implementiert wird, wird nachstehend unter Bezug auf die 11, 12A–12B, 13A–13B beschrieben.
  • 6 zeigt ein Beispiel einer Schaltung, die für eine Auffrischung mit Rückschreiboperationsabbruch für eine Spalte von Makrozellen verwendbar ist. Die Schaltung weist ein Paar Bitleitungen BLj und NOT BLj, Vorladungsschaltungen 100, 101, eine Lese-/Latch-Schaltung 102 und eine Decodierungsschaltung 104 auf. Bezugszeichen 105 bezeichnet eine Makrozelle. Die Makrozelle 105 weist eine rechte Speicherzelle 106 (die beispielsweise als Kapazität dargestellt ist) und eine linke Speicherzelle 107 (die beispielsweise als Kapazität dargestellt ist) auf.
  • In 6 sind mehrere Transistoren dargestellt. Jeder der Transistoren ist, falls dies nicht ausdrücklich anders erwähnt ist, ein N-Kanal-MOSFET. Ein Transistor 108, der ein Steuersignal LWLi empfängt, wird zum Koppeln/Entkoppeln der linken Speicherzelle 106 mit/von der Bitleitung BLj verwendet. Ein Transistor 109, der eine Wortleitung RWLi empfängt, wird zum Koppeln/Entkoppeln der linken Speicherzelle 106 mit/von der anderen Bitleitung NOT BLj verwendet. Es wird jeweils nur auf eine der Speicherzellen 106, 107 zugegriffen. Eine erste Referenzzelle (die beispielsweise als Kapazität dargestellt ist) ist durch REF1 bezeichnet. Eine zweite Referenzzelle (die beispielsweise als Kapazität dargestellt ist) ist durch REF2 bezeichnet. Ein Transistor 110, der ein Steuersignal RWL empfängt, wird zum Koppeln/Entkoppeln der ersten Referenzzelle REF1 mit/von der Bitleitung BLj verwendet. Ein Transistor 111, der eine Wortleitung LWL empfängt, wird zum Koppeln/Entkoppeln der zweiten Referenzzelle REF2 mit/von der anderen Bitleitung NOT BLj verwendet.
  • Die Referenzzellen REF1, REF2 werden zum Bereitstellen von Referenzsignalen zum Lesen von Daten von den Speicherzellen verwendet. Die erste Referenzzelle REF1 wird verwendet, wenn auf die rechte Speicherzelle 107 zugegriffen wird. Die zweite Referenzzelle REF2 wird verwendet, wenn auf die linke Speicherzelle 106 zugegriffen wird. Die Referenzzellen REF1, REF2 werden typischerweise (durch eine nicht dargestellte Referenzzellenvorladungsschaltung) auf ein Signal vorgeladen, das typischerweise zwischen einem einem hohen Logikzustand entsprechenden Signal und einem einem niedrigen Logikzustand entsprechenden Signal angeordnet ist.
  • Ein Anschluss der Lese-/Latch-Schaltung 102 wird durch eine Signalleitung 112 und einen Schalter 116 (der auf ein Steuersignal A anspricht) selektiv mit der Bitleitung BLj verbunden. Der andere Anschluss der Lese-/Latch-Schaltung 102 wird durch eine Signalleitung 122 und einen Schalter 126 (der auf ein Steuersignal B anspricht) selektiv mit der Bitleitung NOT BLj verbunden. Die Schalter 116, 126 sind als FET dargestellt, es können jedoch auch andersartige Schalter verwendet werden. Die erste Vorladungsschaltung 100 (die auf ein Steuersignal P1 anspricht) wird zum Vorladen der Bitleitungen BLj, NOT BLj verwendet. Die zweite Vorladungsschaltung 101 (die auf ein Steuersignal P2 anspricht) wird zum Vorladen der Signalleitungen 112, 122 verwendet. Die Decodierungsschaltung 104 empfängt Signale von der Lese-/Latch-Schaltung 102 und spricht auf ein (durch COL DEC bezeichnetes) Steuersignal zum Zuführen von Ausgangssignalen SLj, NOT SLj an.
  • In der vorliegenden Ausführungsform weist die Lese-/Latch-Schaltung 102 zwei kreuzgekoppelte Invertierer-Puffer 132, 134 auf. Ein durch STRB bezeichnetes Steuersignal wird einem Freigabe-Pin jedes der Puffer 132, 134 zugeführt und zum Aktivieren/Deaktivieren der Lese-/Latch-Schaltung 102 verwendet. In der vorliegenden Ausführungsform ist jeder der Puffer 132, 134 ein CMOS-Baustein.
  • Die erste Vorladungsschaltung 100 besteht aus drei Transistoren 140, 142, 144. Das Signal P1 wird dem Gate-Anschluss jedes der Transistoren 140, 142, 144 zugeführt. Die Drain-Anschlüsse der Transistoren 140, 144 sind mit einer Vorladungsspannung (z.B. VDD) verbunden. Wenn das Signal P1 zugeführt wird, werden die Transistoren 140, 144 eingeschaltet und führen jeder der Bitleitungen BLj, NOT BLj die Vorladungsspannung (z.B. VDD) zu. Die zweite Vorladungsschaltung 101 besteht aus Transistoren 148, 150, 152. Das Signal P2 wird dem Gate-Anschluss jedes der Transistoren 148, 150, 152 zugeführt. Die Drain-Anschlüsse der Transistoren 148, 152 sind mit der Vorladungsspannung (z.B. VDD) verbunden. Wenn das Signal P2 zugeführt wird, werden die Transistoren 148, 152 eingeschaltet und führen die Vorladungsspannung (z.B. VDD) den Signalleitungen 112, 122 zu.
  • Die Decodierungsschaltung 104 weist Transistoren 160, 162 auf. Das Signal COL DEC wird einem Gate-Anschluss jedes der Transistoren 160, 164 zugeführt. Einem Drain-Anschluss jedes der Transistoren 160, 164 wird ein jeweiliges Signal von der Lese-/Latch-Schaltung 102 zugeführt. Wenn das Signal COL DEC zugeführt wird, werden die Transistoren 160, 164 eingeschaltet und führen die Signale von der Lese-/Latch-Schaltung 102 den Signalleitungen SLj, NOT SLj zu. Obwohl dies nicht dargestellt ist, kann eine der ersten und der zweiten Vorladungsschaltung 100, 101 ähnliche dritte Vorladungsschaltung bereitgestellt werden, um die Signalleitungen SLj, NOT SLj vorzuladen, bevor das Signal COL DEC zugeführt wird.
  • In einigen Ausführungsformen werden die Wortleitungen LWLi, RWLi und die Steuersignale P1, P2 durch eine Spannung VPP angesteuert, die größer ist als VDD. Dadurch können die durch die Wortleitungen LWLi, RWLi und die Steuersignale P1, P2 angesteuerten Transistoren (d.h. die Transistoren 108–109, 140–142 und 148–152) die Spannung VDD ohne Schwellenwertabfall zuführen. Nachstehend wird unter Bezug auf die 11, 15–16 eine Schaltung zum Erzeugen der Spannung VPP gemäß einer Ausführungsform beschrieben, durch die ein Aspekt der vorliegenden Erfindung implementiert wird.
  • In einigen Ausführungsformen werden die Lese-/Latch-Schaltungen in der Form eines Registers (oder eines Cache-Speichers) verwendet, um die Speicherzugriffszeit zu vermindern. In diesen Ausführungsformen weisen die Lese-/Latch-Schaltungen einen Registrierzustand auf, in dem sie von den Speicherzellen abgerufene Daten halten. Bevor weitere Daten vom Speicherarray abgerufen werden, wird bestimmt, ob die Daten bereits in den Lese-/Latch-Schaltungen gehalten werden. Wenn die Daten gehalten werden, werden die Daten von den Lese-/Latch-Schaltungen abgerufen. Dadurch wird das Erfordernis für einen Zugriff auf das Speicherarray eliminiert. Die Lese-/Latch-Schaltungen können von den Bitleitun gen entkoppelt werden, während die Daten im Registrierzustand gehalten werden, so dass sie nicht mit den Bitleitungen interferieren, die in Vorbereitung auf einen zukünftigen Speicherzellenzugriff vorgeladen werden. Nachstehend wird unter Bezug auf die 11 und 14 eine Schaltung zum Managen der Cache-Funktion der Lese-/Latch-Schaltungen gemäß einer Ausführungsform beschrieben, durch die ein Aspekt der vorliegenden Erfindung implementiert wird.
  • 7 zeigt ein Beispiel des Steuersignal-Timings, das in Verbindung mit der Schaltung von 6 verwendbar ist, um Lese- und Rückschreiboperationen auszuführen. Das Steuersignal-Timing weist einen Rückschreiboperationsabbruch und einen Registrierzustand für die Lese-/Latch-Schaltung auf. 7 zeigt eine vollständige Lese- und Rückschreiboperation 170 und einen Teil einer weiteren Lese- und Rückschreiboperation 180. Jede der Lese- und Rückschreiboperationen 170, 180 weist drei Phasen auf: eine Vorladungsphase, eine Ladungsteilungsphase und eine Zwischenspeicherungs-/Rückschreibphase (die nur für die Operation 170 dargestellt ist). Die Vorladungsphase weist zwei Teile auf: Im ersten Teil ist die Lese-/Latch-Schaltung auf einen Registrierzustand eingestellt, und die Bitleitungen werden vorgeladen. Das Steuersignal-Timing für den ersten Teil der Vorladungsphase ist folgendermaßen strukturiert: Das LWLi- und das A-Signal gehen in einem niedrigen Logikzustand über (oder sind in einen niedrigen Logikzustand übergegangen), der die Speicherzelle 106 von der Bitleitung BLj trennt und den Schalter 116 ausschaltet (wodurch die Lese-/Latch-Schaltung 102 von der Bitleitung BL entkoppelt wird). Das Steuersignal B befindet sich auf einem niedrigen Logikzustand, wodurch die Lese-/Latch-Schaltung 102 von der Bitleitung NOT BLj entkoppelt wird. Das P1-Signal wird zugeführt, wodurch veranlssst wird, dass die Transistoren 148–152 eingeschaltet werden, wodurch die Bitleitungen BLj, NOT BLj vorgeladen werden. Das Signal STRB wird weiterhin zugeführt, so dass die Lese-/Latch-Schaltung 102 die zuvor zwischengespeicherten Daten hält. Das Signal COL DEC wird weiterhin zugeführt, wodurch veranlasst wird, dass die Transistoren 160, 164 eingeschaltet bleiben und die Signale SLj, NOT SLj auf Logikzuständen bleiben, die den Zustand der zuletzt gelesenen Speicherzelle (z.B. der Speicherzelle 106) anzeigen. D.h., wenn die Speicherzelle 106 einen hohen Logikzustand aufweist, bleibt das Signal SLj auf einem hohen Logikzustand und das Signal NOT SLj auf einem niedrigen Logikzustand. Wenn dagegen die Speicherzelle 106 einen niedrigen Logikzustand aufweist, bleibt das Signal SLj auf einem niedrigen Logikzustand, und das Signal NOT SLj auf einem hohen Logikzustand.
  • In diesem Beispiel dauert der erste Teil der Vorladungsphase (und der Registrierzustand der Lese-/Latch-Schaltung) an, bis entschieden wird, dass die Schaltung auf die Speicherzelle zugreifen muss. Während des ersten Teils der Vorladungsphase (im Registrierzustand der Lese-/Latch-Schaltung) hält (halten) die Lese-/Latch-Schaltung(en) Daten, die zuvor vom Speicherarray abgerufen wurden. Wenn der DRAM eine Anforderung für Daten empfängt, wird bestimmt, ob die Daten bereits in den Lese-/Latch-Schaltungen gehalten werden. Wenn die Daten in den Lese-/Latch-Schaltungen gehalten werden, werden die Daten von den Lese-/Latch-Schaltungen abgerufen. Dadurch wird das Erfordernis für einen Zugriff auf das Speicherarray eliminiert, wodurch die für die Zufuhr der angeforderten Daten erforderliche Zeitdauer vermindert wird. Wenn die Daten aktuell nicht in einer der Lese-/Latch-Schaltungen gehalten werden, müssen die angeforderten Daten von den geeigneten Speicherzellen abgerufen werden.
  • Der erste Teil der Vorladungsphase (und des Registrierzustands der Lese-/Latch-Schaltung) endet, wenn bestimmt wird, dass die Schaltung auf das Speicherarray zugreifen muss. Im zweiten Teil der Vorladungsphase befindet sich die Lese-/Latch-Schaltung nicht mehr im Registrierzustand, und die Signalleitungen 112, 122 werden vorgeladen. Das Steuersignal-Timing für den zweiten Teil der Vorladungsphase ist folgendermaßen strukturiert. Steuersignale P1, P2 werden zugeführt, und die anderen Steuersignale (LWLi, A, B, STRB und COL DEC) befinden sich auf einem niedrigen Logikzustand. Wenn die Signale P1, P2 zugeführt werden, sind die Transistoren 148–152 eingeschaltet, wodurch die Bitleitungen BLj, NOT BLj und die Signalleitungen 213, 122 auf die Vorladungsspannung (z.B. VDD) vorgeladen werden. Die Signalleitungen SLj, NOT SLj werden ebenfalls auf die Vorladungsspannung (z.B. VDD) vorgeladen. Weil keines der anderen Steuersignale (LWLi, A, B, STRB und COL DEC) zugeführt wird, ist der Zugriffstransistor 108 ausgeschaltet, wodurch die Speicherzelle 106 von der Bitleitung BLj isoliert wird. Die Schalter 116, 126 sind ebenfalls ausgeschaltet, wodurch die Lese-/Latch-Schaltung (die auf einen deaktivierten Zustand eingestellt ist) von den Bitleitungen BLj, NOT BLj isoliert wird.
  • In der Ladungsteilungsphase sind die Vorladungsschaltungen 100, 101 ausgeschaltet (die Signale P1, P2 sind auf einen niedrigen Logikzustand eingestellt), und die Signale LWLi, A und B werden zugeführt. Wenn das Signal LWLi zugeführt wird, ist der Zugriffstransistor 108 eingeschaltet, wodurch die Speicherzelle 106 mit der Bitleitung BLj gekoppelt und veranlasst wird, dass die Bitleitung BLj und die Speicherzelle Ladung teilen. (Das Signal LWL wird ebenfalls zugeführt, so dass der Transistor 111 eingeschaltet ist, wodurch die Referenzzelle REF2 mit der Bitleitung NOT BLj gekoppelt und veranlasst wird, dass die Bitleitung NOT BLj und die Referenzzelle REF2 Ladung teilen). Weil die Signale A und B zugeführt werden, sind die Schalter 116, 126 ebenfalls eingeschaltet, wodurch die Lese-/Latch-Schaltung 102 (die in einem deaktivierten Zustand bleibt) mit den Bitleitungen BLj, NOT BLj gekoppelt wird.
  • Zu Beginn der Zwischenspeicherungs-/Rückschreibphase gehen die Signale A, B in einen niedrigen Logikzustand über (oder sind in einen niedrigen Logikzustand übergegangen), wodurch die Schalter 116, 126 ausgeschaltet werden, so dass die Lese-/Latch-Schaltung 102 von den Bitleitungen BLj, NOT BLj entkoppelt wird. Dann wird das Signal STRB zugeführt, wodurch die Lese-/Latch-Schaltung 102 aktiviert wird und die Signalleitungen 112, 122 gelesen bzw. angesteuert werden. Die Signalleitung mit der höheren der beiden Spannungen wird auf einen hohen Zustand (z.B. zu VDD hin) gesteuert. Die Signalleitung mit der niedrigeren der beiden Spannungen wird auf den niedrigen Zustand (z.B. zu null hin) gesteuert. Dann wird das Signal COL DEC zugeführt, wodurch veranlasst wird, dass die Transistoren 160, 164 eingeschaltet werden. Wenn die Bitleitung BLj auf einen hohen Logikzustand eingestellt ist, bleibt das Signal SLj auf einem hohen Logikzustand (es sei daran erinnert, dass die Signale SLj, NOT SLj auf die Vorladungsspannung, z.B., VDD, vorgeladen worden sind). Wenn die Bitleitung BLj auf einen niedrigen Logikzustand eingestellt ist, geht das Signal SLj auf einen niedrigen Logikzustand über. Gleichzeitig mit (oder kurz nach) der Zufuhr des Signals COL DEC wird das Signal A erneut zugeführt, wodurch der Schalter 116 erneut eingeschaltet und die Lese-/Latch-Schaltung 102 für eine Rückschreiboperation in die Speicherzelle 106 mit der Bitleitung BLj verbunden wird. Auf diese Weise werden die Daten zwischengespeichert und wird die Spannung in der Speicherzelle wiederhergestellt. Das Signal B wird nicht erneut zugeführt, weil, wie vorstehend erwähnt wurde, keine Rückschreiboperation auf die mit der Referenzzelle 111 verbundene Bitleitung NOT BLj erforderlich ist.
  • Nachdem die Lese- und Rückschreiboperation 170 abgeschlossen ist, wird die Vorladungsphase für die Lese- und Rückschreiboperation 180 ausgeführt. Wie vorstehend beschrieben wurde, besteht die Vorladungsphase aus zwei Teilen. Im ersten Teil befindet sich die Lese-/Latch-Schaltung in einem Registrierzustand, und die Bitleitungen werden vorgeladen. Der erste Teil der Vorladungsphase (und der Registrierzustand der Lese-/Latch-Schaltung) dauert so lange an, bis entschieden wird, dass die Schaltung auf das Speicherarray zugreifen muss. Während des ersten Teils der Vorladungsphase (des Registrierzustands der Lese-/Latch-Schaltung) hält (halten) die Lese-/Latch-Schaltung(en) Daten, die zuvor vom Speicherarray abgerufen wurden. Wenn der DRAM eine Anforderung für Daten empfängt, wird bestimmt, ob die Daten bereits in den Lese-/Latch-Schaltungen gehalten werden. Wenn die Daten in den Lese-/Latch-Schaltungen gehalten werden, werden die Daten von den Lese-/Latch-Schaltungen abgerufen. Im zweiten Teil der Vorladungsphase befindet sich die Lese-/Latch-Schaltung nicht mehr im Registrierzustand, und die Signalleitungen 112, 122 werden vorgeladen. Das Steuersignal-Timing für die Lese- und Rückschreiboperation 180 ist mit dem vorstehend beschriebenen Steuersignal-Timing für die Lese- und Rückschreiboperation 170 identisch.
  • Nachstehend werden verschiedenartige Aspekte der vorliegenden Erfindung unter Bezug auf eine in 8 dargestellte integrierte Schaltung 200 mit einem eingebetteten DRAM 222 näher erläutert.
  • Gemäß 8 weist die integrierte Schaltung 200 einen DRAM 222, einen digitalen Informationsprozessor 224 und E/A-Schaltungen 226 auf. Wie nachstehend diskutiert wird, verwendet der DRAM 222 mehrere DRAM-Schaltungen, die der DRAM-Schaltung 40 (3) ähnlich sind, wowie Ausführungsformen, durch die verschiedene Aspekte der vorliegenden Erfindung implementiert werden. Diese Ausführungsformen implementieren folgende Funktionen: (1) Vorladen der Bitleitungen auf eine Spannung, die zu einer schwächeren von zwei Speicherzellen-Logikzuständen hin vorgespannt ist, (2) selektives Speichern von Daten in einer invertierten Form, wodurch die zum Auffrischen dieser Daten erforderliche Leistung vermindert wird (zumindest in der vorliegenden Ausführungsform), (3) Halten von Daten in den Lese-/Latch-Schaltungen und Verwenden dieser Schaltungen als eine Art Cache-Speicher zum Vermindern der Häufigkeit, mit der auf die Speicherzellen zugegriffen wird, und damit zum Reduzieren der Speicherzugriffszeit, und (4) Zuführen einer Referenzspannung (z.B. VPP) von einer Schaltung, die einen anderen, Niedrigleistungsbetriebsmodus verwendet (wenn der DRAM beispielsweise auf einen Bereitschaftszustand eingestellt ist). Diese Funktionen werden nachstehend näher erläutert.
  • Der digitale Informationsprozessor 224 führt Befehle aus, die zum Ausführen digitaler Verarbeitungen verwendet werden. Die E/A-Schaltungen 226 führen eine Signalaufbereitung für Signale aus, die der integrierten Schaltung 200 zugeführt und/oder von ihr zugeführt werden. Beispielsweise können die E/A-Schaltungen 226 Pufferschaltungen zum Ansteuern externer Lasten und/oder Logikpegelübersetzungsschaltungen aufweisen. Logikpegelübersetzungsschaltungen werden beispielsweise verwendet, wenn Spannungspegel, die dazu verwendet werden, Logikzustände in den integrierten Schaltungen darzustellen, von Spannungspegeln verschieden sind, die dazu verwendet werden, Logikzustände außerhalb der integrierten Schaltung 200 darzustellen.
  • Der DRAM 222, der Prozessor 224 die E/A-Schaltungen 226 sind durch einen internen Bus 230 verbunden. Der interne Bus 230 kann mehrere separate Busse aufweisen (z.B. Daten- und Adressenbusse), die jeweils zwei oder mehr der Schaltungen und/oder Vorrichtungen in der integrierten Schaltung 200 verbinden.
  • Die integrierte Schaltung 200 weist mehrere Anschlüsse zum Bereitstellen von Verbindungspunkten mit externen Anschlüssen (z.B. Pins, Ball-Grid-Arrays, usw. außerhalb der integrierten Schaltung 200) auf, über die der integrierten Schaltung 200 Signale und/oder Leistung zugeführt oder von der integrierten Schaltung zugeführt werden. Beispielsweise werden ein VDD-Anschluss 232, ein VSS-Anschluss 234 und ein VE/A-Anschluss 236 verwendet, um der integrierten Schaltung 200 Leistung zuzuführen. Ein INVERT CONTROL-Anschluss 238 und ein STANDBY-Anschluss 240 werden verwendet, um der integrierten Schaltung 200 Signale INVERT CONTROL bzw. STANDBY zuzuführen. Diese Signale werden nachstehend näher erläutert. Durch das Bezugszeichen 242 bezeichnete Daten- und Adressenanschlüsse, werden zum Zuführen von Daten- und Adressensignalen zu/von der integrierten Schaltung 200 verwendet.
  • Signalleitungen 244, 246 verbinden die VDD- und VSS-Anschlüsse 232, 234 mit dem DRAM 222. Signalleitungen (nicht dargestellt) verbinden diese Anschlüsse 232, 234 mit dem digitalen Informationsprozessor 224 und den E/A-Schaltungen 226; diese Signalleitungen sind in 8 zur Verdeutlichung weggelassen. Die Signalleitung 248 verbindet den VE/A-Anschluss 236 mit dem DRAM 222 und den E/A-Schaltungen 226. Signalleitungen 250, 254 verbinden den INVERT CONTROL-Anschluss 238 bzw. den STANDBY-Anschluss 240 mit den E/A-Schaltungen 226. Signalleitungen 252, 256 verbinden die E/A-Schaltungen 226 mit dem DRAM 222. Ein oder mehrere das Bezugszeichen 258 bezeichnete Busse verbinden die durch Bezugszeichen 242 bezeichneten Daten- und Adressenanschlüsse mit den E/A-Schaltungen 226. Der eine oder die mehreren Busse 258 werden nachstehend als Bus 258 bezeichnet.
  • Im Betrieb erfasst der digitale Informationsprozessor 224 Befehle (z.B. vom DRAM 222) über den Bus 230. Der digitale Informationsprozessor 224 führt die Befehle aus und erzeugt bei Bedarf im DRAM 222 zu speichernde Daten. Die Daten und jegliche zugeordneten Adressen können dem DRAM 222 über den Bus 230 zugeführt werden. Außerdem können Daten über die E/A-Schaltungen 226 im DRAM gespeichert und davon abgerufen werden. Die E/A-Schaltungen 226 empfangen Signale INVERT CONTROL und STANDBY über die Signalleitungen 250 bzw. 254 und erzeugen entsprechende Signale, die über die Signalleitungen 252, 256 dem DRAM 222 zugeführt werden. Diese Signale werden nachstehend näher erläutert. Daten- und/oder Adressensignale werden über den Bus 258 den E/A-Schaltungen 226 zugeführt, die entsprechende Signale erzeugen, die dem Bus 230 zugeführt werden.
  • Diese Schaltungen, Vorrichtungen, Anschlüsse und Verbindungen sind möglicherweise nicht in allen Ausführungsformen erforderlich. Außerdem können andersartige Schaltungen, Vorrichtungen, Anschlüsse und/oder Verbindungen eingefügt werden, wie beispielsweise A/D-Wandler, D/A-Wandler und/oder andersartige digitale Speicherbausteine.
  • 9 zeigt eine Ausführungsform des DRAM 222. In dieser Ausführungsform weist der DRAM 222 ein erstes Speicherarray 260, eine erste globale Reihendecodierungsschaltung 262, eine erste globale Spaltendecodierungs- und Leseschaltung 264, ein zweites Speicherarray 266, eine zweite globale Reihendecodierungsschaltung 268, eine zweite globale Spaltendecodierungs- und Leseschaltung 270 und eine Steuerschaltung 272 auf. Das erste Speicherarray 260 ist über eine erste Vielzahl von Signalleitungen 274 mit der ersten globale Reihendecodierungsschaltung 262 verbunden, und über mehrere Signalleitungen 276 mit der ersten globalen Spaltendecodierungs- und Leseschaltung 264 verbunden. Das zweite Speicher array 266 ist über eine zweite Vielzahl von Signalleitungen 278 mit der zweiten globalen Reihendecodierungsschaltung 268 verbunden, und über mehrere Signalleitungen 280 mit der zweiten globalen Spaltendecodierungs- und Leseschaltung 270 verbunden.
  • Die Steuerschaltung 272 empfängt das VDD-, VSS-, VE/A-, INVERT CONTROL- und STANDBY-Signal über die Signalleitungen 244, 246, 248, 252 bzw. 256. Die Steuerschaltung 272 empfängt außerdem ein READ/WRITE-Signal über eine Signalleitung 282.
  • Jedes der Speicherarrays 260, 266 ist in mehrere Subarrays geteilt. Beispielsweise ist das Speicherarray 260 in 32 Subarrays 301–332 geteilt, und das Speicherarray 266 ist in 32 Subarrays 333–364 geteilt. Jedes der Subarrays 301–332, 333–364 ist der DRAM-Schaltung 40 (3) im wesentlichen ähnlich.
  • Der DRAM ist normalerweise auf einen Lesemodus eingestellt, kann jedoch durch Zuführen des READ/WRITE-Signals auf der Signalleitung 282 auf den Schreibmodus eingestellt werden. In der folgenden Diskussion wird vorausgesetzt, dass der DRAM, falls nicht anders angegeben, auf einen Lesemodus eingestellt ist.
  • Im Betrieb wird der Steuerschaltung 272 eine Adresse über den Bus 230 zugeführt. Die Steuerschaltung 272 decodiert die Adresse, um ein RA-Signal und ein CA-Signal zu erzeugen, die zusammen eine oder mehrere Speicherzellen in den Speicherarrays 260, 266 identifizieren. Die RA- und CA-Signale werden der ersten globalen Reihendecodierungsschaltung 262 bzw. der ersten globalen Spaltendecodierungs- und Leseschaltung 264 zugeführt, die durch Zuführen von Steuersignalen über Signalleitungen 274, 276 zu den Subarrays 301–332 im ersten Speicherarray 260 antworten. Die RA- und CA-Signale werden außerdem der zweiten globalen Reihendecodie rungsschaltung 268 bzw. der zweiten globalen Spaltendecodierungs- und Leseschaltung 270 zugeführt, die durch Zuführen von Steuersignalen über Signalleitungen 278, 280 zu den Subarrays 333–364 im zweiten Speicherarray 266 antworten.
  • Im Fall einer Speicherleseoperation antwortet das erste Speicherarray 260 durch Erzeugen von Paaren komplementärer Signale, die den Logikzustand von in ausgewählten Speicherzellen des ersten Speicherarrays 260 gespeicherten Signalen anzeigen. Die Paare komplementärer Signale werden über die Signalleitungen 276 der ersten globalen Spaltendecodierungs- und Leseschaltung 264 zugeführt, die ein oder mehrere Paare gemäß dem CA-Signal auswählt und das eine oder die mehreren Paare komplementärer Signale, die durch D, NOT D bezeichnet sind, der Steuerschaltung 272 zuführt. Die Steuerschaltung 272 empfängt die komplementären Signale D, NOT D und erzeugt komplementäre Signale DATA, NOT DATA, wie nachstehend näher beschrieben wird, die dem Bus 230 zugeführt werden.
  • Wenn das READ/WRITE-Signal auf der Signalleitung 282 zugeführt wird, führt der DRAM 222 eine Schreiboperation folgendermaßen aus. Die Steuerschaltung 272 empfängt Adressen und Daten durch DATA&ADDR-Signale vom Bus 230. Die Steuerschaltung 272 antwortet, wie vorstehend beschrieben, durch Erzeugen von Signalen RA, CA, die kollektiv eine oder mehrere Speicherzellen anzeigen. Außerdem erzeugt die Steuerschaltung ein oder mehrere Paare komplementärer Signale D, NOT D, die der ersten globalen Spaltendecodierungs- und Leseschaltung 264 und der zweiten globalen Spaltendecodierungs- und Leseschaltung 270 zugeführt werden. Außerdem stellt die Steuerschaltung das SCHREIB-Signal bereit, das der ersten globalen Spaltendecodierungs- und Leseschaltung 264 und der zweiten globalen Spaltendecodierungs- und Leseschaltung 270 zugeführt wird. Die dem Speicherarray (den Speicherarrays) 260, 266 zugeführten Daten werden dann in den angezeigten Speicherzellen gespeichert.
  • Die zweite globale Reihendecodierungsschaltung 268 und die zweite globale Spaltendecodierungs- und Leseschaltung 270 arbeiten auf ähnliche Weise wie die erste globale Reihendecodierungsschaltung 262 bzw. die erste globale Spaltendecodierungs- und Leseschaltung 264.
  • 10 zeigt einen Teil einer Ausführungsform der globalen Spaltendecodierungs- und Leseschaltung 264 (9). In dieser Ausführungsform weist die globale Spaltendecodierungs- und Leseschaltung 264 eine hierarchische Struktur auf, die eine erste Reihe von Leseverstärkern 380 aufweist, die Paare komplementärer Mehrbitsignale SL301, NOT SL301, -SL308, NOT SL308 empfangen, die von der Reihe von Subarrays 301–308 (9) im ersten Speicherarray 260 (9) zugeführt werden. Jedes Paar komplementärer Mehrbitsignale besteht aus 32-Bit-Signalen. Die erste Reihe von Leseverstärkern 380 führt einer ersten Reihe von Multiplexern 382 Signale zu. Jeder Multiplexer der ersten Reihe von Multiplexern 382 wählt acht Paare komplementärer Mehrbitsignale gemäß decodierten Adressensignalen (nicht dargestellt) aus. Die ausgewählten Paare werden einer zweiten Reihe von Leseverstärkern 384 zugeführt, die die Signale einer zweiten Reihe von Multiplexern 386 zuführen. Ähnlich wie bei der ersten Reihe von Multiplexern 382 wählt jeder Multiplexer der zweiten Reihe von Multiplexern 386 acht Paare komplementärer Mehrbitsignale gemäß decodierten Adressensignalen (nicht dargestellt) aus. Die ausgewählten Paare komplementärer Mehrbitsignale werden einer dritten Reihe von Leseverstärkern 388 zugeführt, die die Signale zuführen, aus denen die komplementären Mehrbitsignale D, NOT D gebildet werden.
  • 11 zeigt ein Blockdiagramm einer Ausführungsform der Steuerschaltung 272. In dieser Ausführunsgform weist die Steuerschaltung 272 eine Cache-Managementschaltung 400, eine VPP-Zufuhrschaltung 401 und eine Logikzustandeinstellschaltung 402 auf.
  • Die Cache-Managementschaltung 400 steuert die Verwendung der in den Lese-/Latch-Schaltungen gehaltenen Daten. Wie vorstehend beschrieben wurde, weisen die Lese-/Latch-Schaltungen einen Registrierzustand auf, in dem sie von den Speicherzellen abgerufene Daten halten. Wenn der DRAM eine Anforderung für Daten empfängt, bestimmt die Cache-Managementschaltung 400, ob die Daten aktuell in einer der Lese-/Latch-Schaltungen im DRAM gehalten werden. Wenn die Daten aktuell nicht in einer der Lese-/Latch-Schaltungen gehalten werden, werden die angeforderten Daten von den geeigneten Speicherzellen abgerufen. Andererseits erzeugt die Cache-Managementschaltung 400, wenn die Daten aktuell in einer oder mehreren der Lese-/Latch-Schaltungen gehalten werden, ein Steuersignal (Steuersignale) CONTROL, durch das (die) veranlasst wird, dass die angeforderten Daten von der (den) geeigneten Lese-/Latch-Schaltung(en) abgerufen werden. Dadurch wird das Erfordernis für einen Zugriff auf das Speicherarray vermieden und die zum Zuführen der angeforderten Daten erforderliche Zeitdauer vermindert. Die Lese-/Latch-Schaltungen können von den Bitleitungen entkoppelt werden, während Daten im Registrierzustand gehalten werden, um eine Interferenz mit den Bitleitungen zu vermeiden, die in Vorbereitung auf einen zukünftigen Speicherzellenzugriff vorgeladen werden. Die Cache-Managementschaltung 400 wird nachstehend unter Bezug auf 14 näher diskutiert.
  • Die VPP-Zufuhrschaltung 401 erzeugt die VPP-Zufuhrspannung, die innerhalb der Speicherarrays 260, 266 verwendet wird. Wie vorstehend beschrieben wurde, wird die VPP-Zufuhrspannung häufig durch eine Ladungspumpe erzeugt, die in einem Bereitschaftszustand relativ ineffizient ist. Tat sächlich ist die zum Betreiben der Ladungspumpe im Bereitschaftszustand erforderliche Leistung etwa genauso groß wie die zum Betreiben der Ladungspumpen im aktiven Modus erforderliche Leistung, obwohl die Lasten im Bereitschaftszustand wesentlich kleiner sind. Um dieses Problem zu lösen, weist die VPP-Zufuhrschaltung 401 zwei Betriebsmodi auf. Ein Betriebsmodus, d.h. ein normaler Betriebsmodus, wird verwendet, wenn der DRAM auf den aktiven Modus eingestellt ist. Der andere Betriebsmodus ist ein Niedrigleistungsbetriebsmodus, der verwendet wird, wenn der DRAM auf den Bereitschaftsmodus eingestellt ist. Die Verfügbarkeit eines alternativen Niedrigleistungsbetriebsmodus ermöglicht eine Verminderung der durch den DRAM während des Bereitschaftsmodus benötigten Leistung. Die VPP-Steuerschaltung 401 wird nachstehend unter Bezug auf die 15, 16 näher diskutiert.
  • Die Logikzustandeinstellschaltung 402 stellt die Fähigkeit zum Speichern von Daten in einer invertierten Form bereit und trägt daher dazu bei, den zum Auffrischen von Daten, die im wesentlichen aus Datenelementen "0" (der Logikzustand mit einer höheren Auffrischungsleistung) bestehen, erforderlichen Leistungsbedarf zu vermindern. Wie vorstehend erwähnt wurde, ist, wenn ein Rückschreibabbruch verwendet wird, der zum Auffrischen einer Speicherzelle mit einem hohen Logikzustand (wie beispielsweise in 4) erforderliche Leistungsbedarf gering als der zum Auffrischen einer Speicherzelle mit einem niedrigen Logikzustand (wie beispielsweise in 5) erforderliche Leistungsbedarf. D.h., dass der zum Auffrischen von Daten, die hauptsächlich aus Datenelementen "1" bestehen, erforderliche Leistungsbedarf geringer ist als der zum Auffrischen von Daten, die hauptsächlich aus Datenelementen "0" bestehen, erforderliche Leistungsbedarf, wobei die anderen gleich sind.
  • In der vorliegenden Ausführungsform kann der hohe Logikzustand als "Logikzustand mit niedrigerer Auffrischungsleistung" bezeichnet werden. Der niedrige Logikzustand kann als "Logikzustand mit höherer Auffrischungsleistung" bezeichnet werden. In einigen DRAMS ist der zum Auffrischen einer Speicherzelle mit einem niedrigen Logikzustand erforderliche Leistungsbedarf geringer als der zum Auffrischen einer Speicherzelle mit einem hohen Logikzustand erforderliche Leistungsbedarf. In derartigen DRAMs ist der niedrige Logikzustand der "Logikzustand mit einer niedrigeren Auffrischungsleistung" und der hohe Logikzustand der "Logikzustand mit einer höheren Auffrischungsleistung".
  • Mit Hilfe der Logikzustandeinstellschaltung 402 können Daten, die mehr Datenelemente "0" als Datenelemente "1" aufweisen, invertiert werden (so dass die Daten anschließend mehr Datenelemente "1" als Datenelemente "0" aufweisen), und in der Speicherzelle in ihrer invertierten Form gespeichert werden, wodurch der zum Auffrischen der Daten erforderliche Leistungsbedarf vermindert wird. Wenn die Daten in einer invertierten Form gespeichert werden, werden die Daten vorzugsweise erneut invertiert, wenn sie abgerufen werden, wodurch die Daten auf ihre ursprüngliche Form zurückgesetzt werden.
  • In der vorliegenden Ausführungsform ist die Logikzustandeinstellschaltung 402 mit Signalleitungen für die Signale INVERT CONTROL, DATA, READ/WRITE und D verbunden. Die Verarbeitung ist folgende. Im Fall eines Schreibvorgangs empfängt die Logikzustandeinstellschaltung 402 Signale INVERT CONTROL und DATA und führt das D-Signal zu. Wenn das Signal INVERT CONTROL zugeführt wird, wird das durch die Schaltung 402 zugeführte Signal D im Vergleich zum Signal DATA invertiert. Wenn das Signal INVERT CONTROL nicht zugeführt wird, hat das Signal D die gleiche Form wie das Signal DATA. Im Fall eines Lesevorgangs empfängt die Logikzustandeinstellschaltung 402 das Signal INVERT CONTROL und das Signal D und führt das Signal DATA zu. Wenn das Signal INVERT CONTROL zugeführt wird, wird das durch die Schaltung zugeführte Signal DATA im Vergleich zum Signal D invertiert, wodurch die Daten auf ihre ursprüngliche Form zurückgesetzt werden. Wenn das Signal INVERT CONTROL nicht zugeführt wird, hat das Signal DATA die gleiche Form wie das Signal D.
  • In der vorliegenden Ausführungsform werden die in den Speicherzellen gespeicherten Logikzustände alle bezüglich denjenigen Logikzuständen bitweise invertiert, die normalerweise für die Daten gespeichert würden. Beispielsweise sind, wenn die Logikzustände, die normalerweise gespeichert würden, durch
    10000000 00010000 00000001
    gegeben sind, die durch Speichern der Daten in einer invertierten Form erhaltenen Logikzustände gegeben durch
    01111111 11101111 1111110
  • Dieser Aspekt der vorliegenden Erfindung sollte nicht mit topologischem Scrambling verwechselt werden, ein Merkmal, das in vielen DRAMs verwendet wird. Beim topologischen Scrambling werden bestimmte Datenbits bestimmter Speicheradressen immer in einer invertierten Form gespeichert. Alle anderen Datenbits werden immer in einer nicht invertierten Form gespeichert. Die Definition, welche Bits in einer invertierten Form und welche Bits in einer nicht invertierten Form gespeichert werden, ist Teil der Definition eines DRAM, d.h. wird durch die Maske für den DRAM festgelegt. Daher besteht keine Möglichkeit, zu steuern, ob bestimmten Bits in bestimmten Adressen in einer invertierten Form oder in einer nicht invertierten Form gespeichert werden, ohne dass die Maske geändert wird.
  • Im Gegensatz zum topologischen Scrambling kann durch den vorliegenden Aspekt der vorliegenden Erfindung gesteuert werden, ob bestimmte Bits in bestimmten Adressen in einer invertierten Form oder in einer nicht invertierten Form gespeichert werden, ohne dass die Maske geändert werden muss. Die Ausdrücke "in einer invertierten Form gespeichert" und "in einer nicht invertierten Form gespeichert" sollen die Verwendung von topologischem Scrambling in Verbindung mit dem vorliegenden Aspekt der vorliegenden Erfindung jedoch nicht ausschließen. Tatsächlich wird erwartet, dass in vielen Ausführungsformen, in denen dieser Aspekts der vorliegenden Erfindung implementiert wird, auch topologisches Scrambling verwenden wird. Außerdem bedeutet der Ausdruck "in einer invertierten Form gespeichert", dass ein oder mehrere Bits in der gespeicherten Form von Daten im Vergleich zu den Daten, die ansonsten gespeichert würden, invertiert sind, ohne dass die Maske geändert wird.
  • Der Ausdruck "selektives Speichern der Daten in einer invertierten Form" und der Ausdruck "selektives Speichern der Daten in einer invertierten Form oder in einer nicht invertierten Form" beinhalten jeweils die Fähigkeit zum Speichern von Daten in einer invertierten Form und in einer nicht invertierten Form ohne Änderung der Maske. Ähnlicherweise beinhaltet der Ausdruck "selektives Invertieren" die Fähigkeit einer Invertierung und einer Nicht-Invertierung ohne Änderung der Maske. Außerdem beinhaltet der Ausdruck "in Antwort auf" auch den Ausdruck "in Antwort mindestens auf". Der Ausdruck "basierend auf" beinhaltet auch den Ausdruck "basierend mindestens auf".
  • Wenn ein DRAM topologisches Scrambling verwendet, kann es wünschenswert sein, die Definition von "topologischem Scrambling" näher zu betrachten, wenn bestimmt wird, ob die Daten in einer invertierten Form gespeichert werden oder nicht. Wenn beispielsweise die zu speichernden Daten mehr Datenelemente "0" als Datenelemente "1" aufweisen, durch das topologische Scrambling für den DRAM jedoch veranlasst wird, dass die gespeicherte Form mehr Datenelemente "1" als "0" aufweist, kann es unerwünscht sein, die Daten zu invertieren, weil dadurch veranlsst würde, dass die gespeicherte Form mehr Datenelemente "0" als "1" aufweisen würde.
  • 12A zeigt ein schematisches Diagramm eines Abschnitts einer Ausführungsform einer Logikzustandeinstellschaltung 402, durch die ein Aspekt der vorliegenden Erfindung implementiert wird. Dieser Abschnitt, der verwendet wird, wenn der DRAM auf den Schreibmodus eingestellt ist, weist N programmierbare Invertierer (einen für jedes Bit in den Signalen DATA und D) auf, von denen drei dargestellt sind, d.h. 5000 , 5001 , 500N-1 . Die N programmierbaren Invertierer 5000 , 5001 , 500N-1 sind alle miteinander identisch. Jeder programmierbare Invertierer weist zwei Eingänge CONTROL und IN und einen Ausgang OUT auf. Der Eingang CONTROL jedes der programmierbaren Invertierer 5000 , 5001 , 500N-1 empfängt das Signal INVERT CONTROL. Der Eingang IN jedes der programmierbaren Invertierer empfängt ein jeweiliges Bit des Signals DATA. Über den Ausgang OUT wird ein jeweiliges Bit des Signals D zugeführt. Die Verarbeitung ist folgende. Wenn das Signal INVERT CONTROL zugeführt wird, wird das Signal Di (das durch die Logikzustandeinstellschaltung 402 zugeführt wird, wenn der DRAM auf den Schreibmodus eingestellt ist) im Vergleich zum Signal DATAi invertiert. Wenn das Signal INVERT CONTROL nicht zugeführt wird, wird das Signal Di im Vergleich zum Signal DATAi nicht invertiert.
  • 12B zeigt eine Implementierung eines programmierbaren Invertierers 5001 (12A). In dieser Implementie rung wird das am Eingang IN empfangene Signal über eine Signalleitung 510 einem Puffer 512 zugeführt. Das Ausgangssignal des Puffers 512 wird einem ersten Eingang eines EXKLUSIV-ODER-("XOR")Gatters 514 zugeführt. Das am Eingang CONTOL empfangene Signal wird über eine Signalleitung 516 einem zweiten Eingang des XOR-Gatters 514 zugeführt. Das Ausgangssignal des XOR-Gatters 514 wird über eine Signalleitung 518 dem Ausgang OUT zugeführt.
  • 12C zeigt ein schematisches Diagramm eines anderen Abschnitts der Logikzustandeinstellschaltung 402, durch die ein Aspekt der vorliegenden Erfindung implementiert wird. Dieser Abschnitt, der verwendet wird, wenn der DRAM auf einen Lesemodus eingestellt ist, weist ebenfalls N programmierbare Invertierer (einen für jedes Bit in den Signalen DATA und D) auf, von denen drei dargestellt sind, d.h. 5190 , 5191 , 519N-1 . Die N programmierbaren Invertierer 5190 , 5191 , 519N-1 sind alle mit den programmierbaren Invertierern 5000 , 5001 , 500N-1 (12A) identisch. Der Eingang CONTROL jedes der programmierbaren Invertierer 5190 , 5191 , 519N-1 empfängt das Signal INVERT CONTROL. Der Eingang IN empfängt ein jeweiliges Bit des Signals D. Über den Ausgang OUT wird ein jeweiliges Bit des Signals DATA zugeführt. Die Verarbeitung ist folgende. Wenn das Signal INVERT CONTROL zugeführt wird, wird das Signal DATAi (das durch die Logikzustandeinstellschaltung 402 zugeführt wird, wenn der DRAM auf den Lesemodus eingestellt ist) im Vergleich zum Signal Di invertiert. Wenn das Signal INVERT CONTROL nicht zugeführt wird, wird das Signal DATAi im Vergleich zum Signal Di nicht invertiert.
  • Das Signal INVERT CONTROL kann im DRAM gespeichert werden oder nicht. Wenn das Signal INVERT CONTROL nicht im DRAM gespeichert wird, kann es wünschenswert sein, das Signal INVERT CONTROL auf einen gewünschten Logikzustand zu setzen und auf diesem Zustand zu halten. Ansonsten ist es mögli cherweise für den DRAM schwierig sein, die Daten geeignet erneut zu invertieren (die Daten in ihrer ursprünglichen Form wiederherzustellen). In einigen Ausführungsformen zwischenspeichert der DRAM den Logikzustand des Signals INVERT CONTROL bei einem Rücksetz- oder Einschaltvorgang und verwendet den zwischengespeicherten Wert bis zum nächsten Rücksetz- oder Einschaltvorgang.
  • Diese Ausführungsform der Logikzustandeinstellschaltung 402 kann beispielsweise insbesondere in Anwendungen geeignet sein, in denen vor der Speicherung von Daten im DRAM viele der zu speichernden Daten bekannt sind. Beispielsweise wird ein Programmcode vor der Speicherung der Daten im DRAM normalerweise bekannt sein, so dass der Code und die Definition eines toplogischen Scrambling verwendet werden können, um zu bestimmen, ob das Signal INVERT CONTROL zugeführt werden soll. Das Signal INVERT CONTROL kann beispielsweise zugeführt werden, wenn der Code ind das topologische Scrambling zu mehr Datenelementen "0" als "1" führen. Ansonsten muss das Signal INVERT CONTROL nicht zugeführt werden.
  • Dieser Aspekt der vorliegenden Erfindung ist nicht auf die Ausführungsformen der 11–12B beschränkt. Tatsächlich kann eine Logikzustandeinstellschaltung auch auf andere Weise implementiert werden.
  • 13A zeigt eine andere Ausführungsform einer Logikzustandeinstellschaltung 402'. In dieser Ausführungsform bestimmt die Logikzustandeinstellschaltung 402', ob die Daten in einer invertierten Form gespeichert werden sollen oder nicht. In dieser Ausführungsform erfolgt diese Bestimmung adressenweise, beispielsweise basierend auf den zu speichernden Daten und eines topologischen Scrambling für diese Adresse. Um zu ermöglichen, dass die Daten geeignet erneut invertierbar sind, speichert die Logikzustandeinstellschaltung Information, die anzeigt, ob die Daten bei jeder Adres se invertiert waren oder nicht. Hierbei können, müssen jedoch nicht die Speicherzellen im Speicherarray verwendet werden. Beispielsweise kann jede Adresse eine zusätzliche Speicherzelle aufweisen, die verwendet werden kann, um Information zu speichern, die anzeigt, ob die Daten an der Adresse invertiert waren oder nicht.
  • 13B zeigt eine Implementierung der Logikzustandeinstellschaltung 402' von 13A. In dieser Implementierung weist die Logikzustanderfassungsschaltung 402' eine Definitionsschaltung 520 für ein topologisches Scrambling eines DRAMs, einen INVERT-CONTROL-Signalgenerator 522, eine Reihe programmierbarer Invertiererschaltungen 524 und einen INVERT CONTROL-Signalspeicher 526 auf.
  • Im Fall eines Schreibvorgangs werden der Definitionsschaltung 520 für ein topologisches Scrambling eines DRAMs Signale DATA und ADDR zugeführt, und die Schaltung 520 erzeugt Information, die die Form der Daten anzeigt, die basierend auf den Daten und dem topologischen Scrambling für den DRAM gespeichert würden (wobei vorausgesetzt wird, dass die Daten durch die Logikzustandeinstellschaltung nicht invertiert werden). Diese Information wird über eine Signalleitung 528 dem INVERT-CONTROL-Signalgenerator 522 zugeführt, die bestimmt, ob die Daten in einer invertierten Form gespeichert werden sollten oder nicht. Die Entscheidung des INVERT-CONTROL-Signalgenerators 522 kann beispielsweise auf der Anzahl der Datenelemente "1" und "0" basieren, die basierend auf den Daten und dem topologischen Scrambling gespeichert werden. Wenn die zu speichernden Daten mehr Datenelemente "0" als "1" aufweisen, führt der INVERT-CONTROL-Signalgenerator 522 das Signal INVERT CONTROL IN zu. Wenn die basierend auf den Daten und dem topologischen Scrambling zu speichernden Daten dagegen mehr Datenelemente "1" als "0" aufweisen, führt der INVERT-CONTROL-Signalgenerator 522 das Signal INVERT CONTROL IN nicht zu. Das Signal INVERT CONTOL IN wird über eine Signalleitung 530 der Reihe programmierbarer Invertierer 524 und dem INVERT CONTROL-Signalspeicher 526 zugeführt. Die Reihe programmierbarer Invertierer 524 ist außerdem mit Signalleitungen für die Signale DATA, READ/WRITE und D verbunden und kann im wesentlichen ähnlich wie die Logikzustandeinstellschaltung 402 von 12A arbeiten. Daher ist, wenn das Signal INVERT CONTROL IN zugeführt wird, das durch die Reihe programmierbarer Invertierer 524 zugeführte Signal D im Vergleich zum Signal DATA invertiert. Wenn das Signal INVERT CONTROL IN nicht zugeführt wird, hat das Signal D die gleiche Form wie das Signal DATA.
  • Im Fall eines Lesevorgangs erzeugt der INVERT CONTROL-Signalspeicher 526 ein Signal INVERT CONTROL OUT, das anzeigt, ob die Daten (an einer durch das Signal ADDR angezeigten Adresse) in einer invertierten Form gespeichert waren. Das Signal INVERT CONTROL OUT wird über eine Signalleitung 532 der Reihe programmierbarer Invertiererschaltungen 524 zugeführt. Wenn das Signal INVERT CONTROL OUT zugeführt wird, wird das durch die Reihe programmierbarer Invertierer 524 zugeführte Signal DATA im Vergleich zum Signal D invertiert, wodurch die Daten auf ihre ursprüngliche Form zurückgesetzt werden. Wenn das Signal INVERT CONTROL nicht zugeführt wird, hat das Signal DATA die gleiche Form wie das Signal D.
  • In einigen anderen Ausführungsformen bestimmt gegebenenfalls nicht die Logikzustandeinstellschaltung selbst, ob die Daten in einer invertierten Form gespeichert werden sollten oder nicht, aber die Logikzustandeinstellschaltung kann trotzdem dazu geeignet sein, ein eindeutiges Signal INVERT CONTROL für jede Adresse (oder einen beliebigen anderen Teilsatz der Speicherarrays) zu akzeptieren und zu speichern.
  • Dieser Aspekt der vorliegenden Erfindung ist nicht auf Anwendungen beschränkt, in denen der hohe Logikzustand der Logikzustand mit der niedrigeren Auffrischungsleistung ist. Beispielsweise ist der hohe Logikzustand in einigen anderen Ausführungsformen der Logikzustand mit der höheren Auffrischungsleistung. In diesen Ausführungsformen kann es, wenn Daten mehr Datenelemente "1" als "0" aufweisen, wünschenswert sein, diese Daten zu invertieren (so dass sie mehr Datenelemente "1" als "0" aufweisen), und die Daten in einer invertierten Form zu speichern, um die zum Halten der Daten erforderliche Auffrischungsleistung zu vermindern. Die Daten werden vorzugsweise erneut invertiert, wenn die abgerufen werden. Außerdem ist in einigen anderen Ausführungsformen gegebenenfalls kein Logikzustand mit einer hohen Auffrischungsleistung oder mit einer niedrigen Auffrischungsleistung vorhanden. D.h., der zum Auffrischen einer Speicherzelle mit einem Logikzustand erforderliche Leistungsbedarf kann etwa dem zum Auffrischen einer Speicherzelle mit einem anderen Logikzustand erforderlichen Leistungsbedarf gleichen.
  • Die Daten müssen nicht bitweise invertiert werden. Beispielsweise können in einigen Ausführungsformen lediglich bestimmte Bits invertiert werden. In anderen Ausführungsformen können andere Schemas verwendet werden. Außerdem könnten, obwohl in den vorstehend beschriebenen Ausführungsformen die Daten invertiert werden, bevor sie in den Speicherzellen gespeichert werden, die Daten vor, während und/oder nach der Speicherung der Daten in den Speicherzellen invertiert werden.
  • 14 zeigt ein Blockdiagramm einer Cache-Managementschaltung 400 (11), durch die ein Aspekt der vorliegenden Erfindung implementiert wird. Die Cache-Managementschaltung 400 weist eine Decodierungsschaltung 540, einen Speicher für gehaltene Adressen bzw. Adressenspeicher 542 und einen Vergleicher 544 auf. Im Fall eines Lesevorgangs empfängt die Decodierungsschaltung 540 ein Signal ADDR, das die Adresse von vom DRAM abzurufenden Daten anzeigt. Die Decodierungsschaltung 540 decodiert die Adresse und gibt ein Signal, d.h. eine Lese-/Latch-Schaltungsidentifizierung, aus, das anzeigt, welche (oder welche Gruppe) der Lese-/Latch-Schaltungen der bestimmten Adresse zugeordnet ist. Die Lese-/Latch-Schaltungsidentifizierung wird über Signalleitungen 546 dem Adressenspeicher 542 zugeführt, der Information hält, die anzeigt, welche Adressen gegenwärtig in jeder der Lese-/Latch-Schaltungen gehalten werden. Der Adressenspeicher 542 gibt ein Signal, d.h. eine gehaltene Adresse, aus, das die Adresse(n) anzeigt, die gegenwärtig in der (den) zugeordneten Lese-/Latch-Schaltung(en) gehalten wird (werden). Das Adressensignal wird über eine Signalleitung 548 dem Vergleicher 544 zugeführt, der die aktuell in der (den) zugeordneten Lese-/Latch-Schaltung(en) gehaltene(n) Adresse(n) mit den Adressen der abzurufenden Daten vergleicht. Der Vergleicher 544 gibt ein Steuersignal über eine Signalleitung 550 aus, das anzeigt, ob die abzurufenden Daten aktuell in der (den) zugeordneten Lese-/Latch-Schaltung(en) gehalten werden. Das Steuersignal zeigt an, ob die Speicherarrays Daten von den Speicherzellen oder von einer Lese-/Latch-Schaltung abrufen sollen. Wenn Daten aktuell nicht in einer der Lese-/Latch-Schaltungen gehalten werden, werden die angeforderten Daten von geeigneten Speicherzellen abgerufen. Der Adressenspeicher 542 wird gemäß der von den Speicherzellen abzurufenden Adresse aktualisiert, um die Adresse geeignet anzuzeigen, die aktuell in der (den) geeigneten Lese-/Latch-Schaltung(en) gehalten wird. Wenn die Daten dagegen in einer oder mehreren der Lese-/Latch-Schaltungen gehalten werden, werden die angeforderten Daten anstatt von den Speicherzellen von der (den) geeigneten Lese-/Latch-Schaltung(en) abgerufen, wodurch das Erfordernis für einen Zugriff auf die Speicherzellen eliminiert und die zum Zuführen der angeforderten Daten erforderliche Zeit vermindert wird.
  • Jede der Lese-/Latch-Schaltungen im DRAM 222 kann als Register zum Halten von Daten zur Verwendung als Cache-Speicher verwendet werden. Diese sind beispielsweise Lese-/Latch-Schaltungen in jedem der Subarrays 301–364 sowie Reihen von Lese-/Latch-Schaltungen, die in hierarchischen Strukturen der ersten globalen Spaltendecodierungs- und Leseschaltung 264 und der zweiten globalen Spaltendecodierungs- und Leseschaltung 270 verwendet werden.
  • 15 zeigt eine Ausführungsform einer VPP-Zufuhrschaltung 401 (11), durch die ein Aspekt der vorliegenden Erfindung implementiert wird. Gemäß dieser Ausführungsform weist die VPP-Zufuhrschaltung eine Ladungspumpe 600 und einen analogen Multiplexer 602 auf. Die Ladungspumpe hat die Form eines DC/DC-Wandlers. Die Ladungspumpe 600 wird durch die VDD-Zufuhrschaltung mit Leistung versorgt, wodurch einem Eingang Vin über eine Signalleitung 604 eine Spannung (z.B. 1 Volt) zugeführt wird. Die Ladungspumpe 600 hat einen Ausgang Vout, an dem eine Spannung (z.B. 2,5 V) bereitgestellt wird, die über eine Signalleitung 606 einem Eingang IN0 des analogen Multiplexers 602 zugeführt wird. Ein zweiter Eingang IN1 des analogen Multiplexers 602 empfängt das Signal VE/A (z.B. 2,5 V) über eine Signalleitung 608. Das Steuersignal STANDBY wird auf einer Signalleitung 610 bereitgestellt und einem Deaktivierungs- oder Sperreingang DISABLE der Ladungspumpe 600 und einem Steuereingang SEL des analogen Multiplexers 602 zugeführt. Das Ausgangssignal des analogen Multiplexers 602 ist das Signal VPP, das über eine Signalleitung 612 einer oder mehreren Lasten (z.B. den Wortleitungen und/oder den Vorladungsschaltungen) des DRAM 222 zugeführt wird.
  • Die Verarbeitung der Schaltung ist folgende. Wenn das STANDBY-Signal nicht zugeführt wird (d.h., der DRAM ist auf einen aktiven Modus eingestellt), wird die Ladungspumpe aktiviert und erzeugt eine Ausgangsspannung. Die Ausgangsspannung der Ladungspumpe wird dem analogen Multiplexer 602 zugeführt, der das Ausgangssignal der Ladungspumpe 600 als das VPP-Zufuhrsignal auswählt. Wenn das STANDBY-Steuersignal zugeführt wird (d.h., der DRAM ist auf den Bereitschaftsbetriebszustand eingestellt), wird die Ladungspumpe 600 deaktiviert, und der analoge Multiplexer 602 wählt das VE/A-Zufuhrsignal als das VPP-Zufuhrsignal aus.
  • In der vorliegenden Ausführungsform weist die VPP-Zufuhrschaltung zwei Betriebsmodi auf. Wenn der DRAM auf den normalen Modus eingestellt ist, wird die VPP-Zufuhrspannung durch eine Ladungspumpe erzeugt, die durch die VDD-Zufuhrspannung mit Leistung versorgt wird. Wenn der DRAM auf den Bereitschaftszustand eingestellt ist, wird die Ladungspumpe umgangen, und die VPP-Zufuhrspannung wird von einer anderen Quelle bereitgestellt, z.B. von der dem DRAM zugeführten VE/A-Zufuhrspannung. Die Ladungspumpe kann abgeschaltet werden, wodurch die durch den DRAM im Bereitschaftsmodus erforderliche Leistung wesentlich vermindert wird, obwohl dies nicht erforderlich ist.
  • 16 zeigt typische Wellenformen der Signale VDD, VE/A und STANDBY während des aktiven und des Bereitschaftsmodus. Das VE/A-Signal hat einen DC-Wert, der der durch die Ladungspumpe bereitgestellten VPP-Zufuhrspannung (z.B. 2,5 V) gleicht (oder im wesentlichen gleicht). Die VE/A-Zufuhrspannung ist im aktiven Modus deutlich "verrauschter" als im Bereitschaftsmodus. Die VE/A-Zufuhrspannung ist tatsächlich zu verrauscht, um im aktiven Modus als VPP-Zufuhrspannung verwendet zu werden. Sie ist jedoch "rauscharm" genug, um im Bereitschaftsmodus als VPP-Zufuhrspannung verwendet zu werden.
  • Der Multiplexer kann eine beliebige Auswahlschaltung aufweisen. Dieser Aspekt der vorliegenden Erfindung ist nicht auf die Verwendung eines Multiplexers beschränkt, sondern es kann ein beliebiger Schaltungstyp zum Umgehen der Ladungspumpe verwendet werden.
  • Obwohl dieser Aspekt der vorliegenden Erfindung unter Bezug auf eine Schaltung diskutiert wurde, die in Verbindung mit der VPP-Zufuhrspannung eine Ladungspumpe und/oder eine VE/A-Zufuhrspannung verwendet, ist dieser Aspekt nicht auf Ladungspumpen, die VE/A-Zufuhrspannung und/oder die VPP-Zufuhrspannung beschränkt. Gemäß diesem Aspekt der vorliegenden Erfindung kann in Verbindung mit einer beliebigen Zufuhrspannung im DRAM ein beliebiger DC/DC-Wandler verwendet werden. Es sind verschiedenartige DC/DC-Wandler bekannt, wie beispielsweise DC-DC-Wandler des Boost-Typs, bei dem die Ausgangsspannung größer ist als die Eingangsspannung, und des Buck-Typs, bei denen die Ausgangsspannung kleiner ist als die Eingangsspannung.
  • Dieser Aspekt der vorliegenden Erfindung ist außerdem nicht auf eine Verwendung in Verbindung mit dem Bereitschaftszustand beschränkt, sondern kann in Verbindung mit einem beliebigen Betriebsmodus oder beliebigen Betriebsmodi des DRAM verwendet werden.
  • Obwohl verschiedene Ausführungsformen dargestellt wurden, in denen der dominierende Logikzustand für die Signale ein hoher Logikzustand (d.h. "1") ist, kann der dominierende Logikzustand für ein oder mehrere Signale in einigen Ausführungsformen der niedrige Logikzustand sein.
  • Die verschiedenartigen Aspekte der vorliegenden Erfindung können in einem beliebigen DRAM-Typ, d.h. in einem ein gebetteten oder nicht eingebetteten DRAM, verwendet werden. Der DRAM kann eine beliebige Struktur haben, wie beispielsweise eine Planar-, Stack- und/oder Trench-Cell-Struktur. Es hat sich gezeigt, dass einige DRAMS mit Deep-Trench-Cell-Strukturen höhere parasitäre Zellenwiderstände aufweisen als DRAMs mit Planar- oder Stack-Strukturen und daher von einigen Aspekten der vorliegenden Erfindung am meisten profitieren.
  • Viele CMOS-DRAMs verwenden im gesamten DRAM mit Ausnahme des Speicherarrays eine CMOS-Technik, z.B. in den Decodierungs- und Leseschaltungen. Der CMOS-DRAM bezeichnet hierin einfach einen DRAM, der eine CMOS-Technik verwendet. Daher wird ein DRAM, der auch nur eine in CMOS-Technik implementierte Schaltung aufweist, hierin als CMOS-DRAM bezeichnet.
  • Die verschiedenen hierin beschriebenen Steuerschaltungen müssen nicht innerhalb eines bestimmten Abschnitts des DRAM angeordnet sein. Beispielsweise sind die zugeordneten Steuerschaltungen in einigen Ausführungsformen, die die verschiedenartigen Aspekte der vorliegenden Erfindung implementieren, über den gesamten DRAM verteilt. Außerdem ist keine der hierin beschriebenen Schaltungen auf einen bestimmten Abschnitt des DRAM beschränkt. Beispielsweise kann eine Schaltung in einigen Ausführungsformen über einen oder mehrere Abschnitte des DRAM verteilt sein. Außerdem kann eine oder können mehrere Abschnitte einer Schaltung mit einer oder mehreren anderen Schaltungen gemeinsam verwendet werden. Tatsächlich können vollständige Schaltungen gemeinsam verwendet werden. Beispielsweise kann die in der Cache-Managementschaltung 400 von 14 verwendete Decodierungsschaltung auch durch die globalen und/oder lokalen Decodierungsschaltungen für die Speicherarrays verwendet werden.
  • In einigen Ausführungsformen empfängt der DRAM das Signal INVERT CONTROL und/oder das Signal STANDBY nicht direkt von den E/A-Schaltungen 226, sondern empfängt stattdessen das Signal INVERT CONTROL und/oder das Signal STANDBY über einen indirekten Pfad von den E/A-Schaltungen 226. Außerdem werden in einigen Ausführungsformen die Signale INVERT CONTROL und/oder STANDBY, anstatt dass sie durch die E/A-Schaltungen 226 bereitgestellt werden, von einer Quelle innerhalb der integrierten Schaltung erzeugt, z.B. durch den digitalen Informationsprozessor 224 oder durch den DRAM.
  • Der Ausdruck "gekoppelt mit" bedeutet "direkt gekoppelt mit" oder "indirekt gekoppelt mit", um eine betriebliche Kopplung nicht auszuschließen. Ähnlicherweise bezeichnet der Ausdruck "verbunden mit" "direkt verbunden mit" oder "indirekt verbunden mit", um eine betriebliche Verbindung nicht auszuschließen.
  • Feldeffekttransistoren (FETs) sind typische Majoritätsträgerbausteine. Der hierin verwendete Ausdruck FET ("Feldeffekttransistor") bezeichnet einen beliebigen FET-Typ, wie beispielsweise Dual-Gate- und andere modifizierte Gate-Struktur-Bausteine.
  • Obwohl der Vorladungsvorgang bezüglich verschiedenen Ausführungsformen beschrieben wurde, in denen eine Spannungsquelle verwendet wird, kann die Vorladung auch auf eine beliebige andere Weise ausgeführt werden. Beispielsweise kann in einigen Ausführungsformen eine Vorladungsschaltung verwendet werden, die eine Stromquelle verwendet.
  • Obwohl verschiedene Ausführungsformen dargestellt und beschrieben wurden, ist für Fachleute offensichtlich, dass die vorliegende Erfindung nicht auf diese Ausführungsformen beschränkt ist, die lediglich als Beispiel dienen, und dass innerhalb des Schutzumfangs der vorliegenden Erfindung verschiedenartige Änderungen und Modifikationen vorgenommen werden können. Außerdem kann jeder der verschiedenartigen Aspekte der vorliegenden Erfindung alleine oder in Kombination mit einem oder mehreren anderen Aspekten verwendet werden. Darüber hinaus müssen nicht durch jeden Aspekt der vorliegenden Erfindung die bezüglich der DRAM-Schaltung 400 oder des DRAM 222 beschriebenen Vorteile bereitgestellt werden. Daher ist die vorliegende Erfindung ausschließlich durch die beigefügten Patentansprüche und ihre Äquivalente eingeschränkt.

Claims (19)

  1. Dynamischer Direktzugriffsspeicher (DRAM) (40) mit einem Lesemodus mit einem Vorladezustand, wobei der DRAM (40) aufweist: einen Speicherbereich mit mehreren Speicherzellen (50), wobei mindestens ein Teilsatz der Speicherzellen dazu geeignet ist, Signale zu speichern, die einem ersten Logikzustand oder einem zweiten Logikzustand entsprechen, wobei einer der Logikzustände schwächer ist als der andere Logikzustand; mehrere Logikschaltungen, wobei mindestens eine der Logikschaltungen eine CMOS-Logik aufweist; mehrere Bitleitungen zum Auslesen von Daten von dem mindestens einem Teilsatz der Speicherzellen und zum Schreiben von Daten in den mindestens einen Teilsatz der Speicherzellen; eine Einrichtung (100, 101) zum Vorladen mindestens einer der Bitleitungen auf eine vorgegebene Spannung, durch die eine Vorspannung zum schwächeren Logikzustand hin bereitgestellt wird; dadurch gekennzeichnet, dass der schwächere Logikzustand ein niedriger Logikzustand ist und die Vorladeeinrichtung einen Pull-down-Transistor aufweist, der zwischen der mindestens einen Bitleitung und einer den niedrigen Logikzustand darstellenden Anschlussspannung geschaltet ist.
  2. DRAM nach Anspruch 1, wobei die mehreren Logikschaltungen eine Decodierschaltung (104) zum Indizieren einer oder mehrerer der Speicherzellen (50) aufweisen, und wobei der DRAM ferner einen Zugriffstransistor aufweist, der einen mit der Decodierschaltung (104) verbundenen Steuereingang aufweist und zwischen einer der indizierten Speicherzellen (50) und einer der mehreren Bitleitungen geschaltet ist, wobei der Zugriffstransistor ein N-Kanal-FET oder ein P-Kanal-FET ist.
  3. DRAM nach Anspruch 2, wobei, wenn der Zugriffstransistor ein N-Kanal-FET ist, die vorgegebene Spannung größer oder gleich einem Spannungswert VDD-VTH ist, und wenn der Zugriffstransistor ein P-Kanal-FET ist, die vorgegebene Spannung kleiner oder gleich einem Spannungswert VTH ist.
  4. DRAM nach Anspruch 2, wobei, wenn der Zugriffstransistor ein N-Kanal-FET ist, die vorgegebene Spannung im wesentlichen gleich dem Spannungswert VDD ist, und wenn der Zugriffstransistor ein P-Kanal-FET ist, die vorgegebene Spannung im wesentlichen gleich einem Spannungswert VSS ist.
  5. DRAM nach Anspruch 1, ferner mit einer Erfassungsschaltung (102), die mit der Bitleitung verbunden ist und ein. Signal ausgibt, das den Logikzustand der ausgelesenen Speicherzelle anzeigt, und/oder wobei die Erfassungsschaltung (102) eine CMOS-Logik aufweist.
  6. DRAM nach Anspruch 1, wobei der Speicherbereich als Matrix von Reihen und Spalten angeordnet ist.
  7. DRAM nach Anspruch 2, wobei der Speicherbereich Referenzzellen (58) aufweist.
  8. Integrierte Schaltung mit einem eingebetteten DRAM nach Anspruch 1.
  9. Integrierte Schaltung nach Anspruch 8, ferner mit einem digitalen Informationsprozessor.
  10. Batteriebetriebene Vorrichtung mit einer integrierten Schaltung nach Anspruch 1.
  11. Batteriebetriebene Vorrichtung nach Anspruch 10, wobei die integrierte Schaltung ferner einen digitalen Informationsprozessor aufweist.
  12. Verfahren zur Verwendung in einem CMOS-DRAM (40) mit einem Speicherbereich (42) mit mehreren Speicherzellen (50), wobei mindestens ein Teilsatz der Speicherzellen dazu geeignet ist, Signale zu speichern, die einem ersten Logikzustand oder einem zweiten Logikzustand entsprechen, wobei einer der Logikzustände schwächer ist als der andere Logikzustand, und ferner mit mehreren Bitleitungen zum Auslesen von Daten von dem mindestens einen Teilsatz der Speicherzellen (50) und zum Schreiben von Daten in den mindestens einen Teilsatz der Speicherzellen, wobei der CMOS-DRAM (40) einen Lesemodus mit einem Vorladezustand aufweist; wobei das Verfahren ferner die Schritte aufweist: Vorladen mindestens einer der Bitleitungen auf eine vorgegebene Spannung, durch die im Vorladezustand eine Vorspannung zum schwächeren Logikzustand hin bereitgestellt wird; wobei der schwächere Logikzustand ein niedriger Logikzustand ist und der Vorladeschritt das Vorladen mindestens einer der Bitleitungen zu einer den niedrigen Logikzustand darstellenden Anschlussspannung hin aufweist.
  13. Verfahren nach Anspruch 12, wobei das Vorladen das Verbinden der mindestens einen Bitleitung mit einer Anschlussspannung aufweist.
  14. Verfahren nach Anspruch 12, wobei die mehreren Kombinations-Logikschaltungen eine Decodierschaltung (104) zum Indizieren einer oder mehrerer der Speicherzellen (50) aufweisen, und wobei der DRAM (40) ferner einen Zugriffstransistor aufweist, der einen mit der Decodierschaltung (104) verbundenen Steuereingang aufweist und zwischen einer der indizierten Speicherzellen (50) und einer der mehreren Bitleitungen geschaltet ist, wobei der Zugriffstransistor ein N-Kanal-FET oder ein P-Kanal-FET ist.
  15. Verfahren nach Anspruch 14, wobei, wenn der Zugriffstransistor ein N-Kanal-FET ist, die vorgegebene Spannung größer oder gleich einem Spannungswert VDD-VTH ist, und wenn der Zugriffstransistor ein P-Kanal-FET ist, die vorgegebene Spannung kleiner oder gleich einem Spannungswert VTH ist.
  16. Verfahren nach Anspruch 14, wobei, wenn der Zugriffstransistor ein N-Kanal-FET ist, die vorgegebene Spannung im wesentlichen gleich dem Spannungswert VDD ist, und wenn der Zugriffstransistor ein P-Kanal-FET ist, die vorgegebene Spannung im wesentlichen gleich einem Spannungswert VSS ist.
  17. Verfahren nach Anspruch 12, ferner mit einem Schritt zum Erfassen eines Signals auf der mindestens einen Bitleitung und zum Bereitstellen eines Signals, das den Logikzustand der ausgelesenen Speicherzelle anzeigt, und/oder wobei der Erfassungsschritt das Verbinden der mindestens einen Bitleistung mit mindestens einer CMOS-Logikschaltung aufweist.
  18. Verfahren nach Anspruch 12, wobei der Speicherbereich als Matrix von Reihen (52) und Spalten (54) angeordnet ist.
  19. Verfahren nach Anspruch 14, wobei der Speicherbereich Referenzzellen (58) aufweist.
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