CN103198858B - 用于dram的分级省电电路及方法 - Google Patents

Abstract

本发明涉及一种用于DRAM的分级省电电路及方法，包括依次连接的接收器、DLL管理器、延时锁相器DLL、时钟树电路、离线驱动器OCD；延时锁相器DLL与时钟树电路之间还包括内部时钟管理电路；内部时钟管理电路包括依次连接的与非门、与门、触发器。本发明提供了一种提高稳定性，提高实用性的用于DRAM的分级省电电路及方法。

Description

用于DRAM的分级省电电路及方法

技术领域

本发明涉及一种用于DRAM的分级省电电路及方法。

背景技术

现存的DRAM产品为了满足JEDEC标准的省电要求，往往会仅在响应读指令的时候开启芯片内部的所有时钟及其对应的模块。这样的操作可以带来很大的省电效果，因而DRAM业内一直延续这样的操控，然而随着DRAM的速度越来越快，突发的读指令往往会引发对芯片内外供电系统巨大的瞬态消耗，使得读指令所产生的数据信息的有效宽度过于短小，从而导致读指令数据的采样不稳定甚至完全失败。

发明内容

为了解决背景技术中存在的技术问题，本发明提出了一种用于DRAM的分级省电方法。

本发明的技术解决方案：

1.一种用于DRAM的分级电路，包括依次连接的接收器、延时锁相器DLL、时钟树电路、离线驱动器OCD用于管理所述延时锁相器DLL的DLL管理器，其特殊之处在于：

上述延时锁相器DLL与时钟树电路之间还包括内部时钟管理电路，内部时钟管理电路包括与非门、与门、触发器，触发器的输出作为时钟使能信号，同时触发器的输出和读指令共同作为与非门的输入，与非门的输出和DRAM省电激活指令共同作为与门的输入，与门的输出作为触发器的输入；

上述内部时钟管理电路包括依次连接的与非门、与门、触发器。

2.一种用于DRAM的分级省电方法，其特殊之处在于：

包括以下步骤：

1】DRAM处于上电完成，等待指令状态；内部时钟管理电路将使得时钟树电路所服务的相关逻辑控制电路处于全关状态；

2】激活DRAM的字线；内部时钟管电路将使得时钟树电路所服务的相关逻辑控制电路处于半开状态；

3】激活DRAM的位线暨读指令发送；内部时钟管电路将使得时钟树电路所服务的相关逻辑控制电路处于全开状态；

4】等待读数据传出；内部时钟管理电路将使得时钟树电路所服务的相关逻辑控制电路处于半开状态；

5】预充使得DRAM回到等待模式；内部时钟管理电路将使得时钟树电路所服务的相关逻辑控制电路处于全关状态。

本发明所具有的优点：

1.提高稳定性。可以对突发的大耗电读操作预先开启部分逻辑电路，从而减小瞬态功耗，提高系统高速下的稳定性。

2.提高实用性。该电路所产生的“时钟使能”信号易于被后续电路整合使用。

附图说明

图1是本发明电路结构示意图；

图2是本发明内部时钟管理电路图；

图3是本发明流程图；

图4是本发明瞬态功耗仿真结果图；

图5是本发明测试结果图。

具体实施方式

本发明在提出一种能减小瞬态消耗的DRAM省电模式。具体方法如下：

正常的读指令顺序：

1.DRAM处于上电完成阶段，处于等待指令状态。电路将使得芯片读相关的电路处于全关状态。

2.激活DRAM的字线(word line)。电路将使得芯片读相关的电路处于半开状态。

3.激活DRAM的位线(bit line)暨读指令发送。电路将使得芯片读相关的电路处于全开状态。

4.等待读数据传出。电路将使得芯片读相关的电路处于半开状态。

5.预充(precharge)使得DRAM回到等待模式。路将使得芯片读相关的电路处于全关状态。

包含省电指令的读指令顺序1：

1.DRAM处于上电完成阶段，处于等待指令状态；

2.激活DRAM的字线；

3.DRAM进入省电模式；

4.DRAM退出省电模式；

5.激活DRAM的位线暨读指令发送；

6.等待读数据传出；

7.预充使得DRAM回到等待模式。专利电路将使得芯片读相关的电路处于全关状态。

包含省电指令的读指令顺序2：

1.DRAM处于上电完成阶段，处于等待指令状态；

2.激活DRAM的字线；

3.激活DRAM的位线暨读指令发送；

4.等待读数据传出；

5.DRAM进入省电模式；

6.DRAM退出省电模式；

7.预充使得DRAM回到等待模式。

Claims (2)

1.一种用于DRAM的分级省电电路，包括依次连接的接收器、延时锁相器DLL、时钟树电路、离线驱动器OCD以及用于管理所述延时锁相器DLL的DLL管理器，其特征在于：所述延时锁相器DLL与时钟树电路之间包括内部时钟管理电路，所述内部时钟管理电路包括与非门、与门、触发器，触发器的输出作为时钟使能信号，同时触发器的输出和读指令共同作为与非门的输入，与非门的输出和DRAM省电激活指令共同作为与门的输入，与门的输出作为触发器的输入。

2.一种用于DRAM的分级省电方法，其特征在于：包括以下步骤：

1】DRAM处于上电完成，等待指令状态；内部时钟管理电路将使得时钟树电路所服务的相关逻辑控制电路处于全关状态；

2】激活DRAM的字线；内部时钟管电路将使得时钟树电路所服务的相关逻辑控制电路处于半频率状态；

3】激活DRAM的位线暨读指令发送；内部时钟管电路将使得时钟树电路所服务的相关逻辑控制电路处于全频率状态；

4】等待读数据传出；内部时钟管理电路将使得时钟树电路所服务的相关逻辑控制电路处于半频率状态；

5】预充使得DRAM回到等待模式；内部时钟管理电路将使得时钟树电路所服务的相关逻辑控制电路处于全关状态。