CN204010693U - 低功率寄存器文件 - Google Patents

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Abstract

本实用新型描述了一种装置，其包括：具有数据端口的存储器单元；以及逻辑门，其与所述存储器单元的数据端口耦合，以根据所述数据端口上的数据和异步字线信号生成数据字线信号，其中所述逻辑门可操作以在低功率模式期间选通所述数据端口上的数据。

Description

低功率寄存器文件
背景技术
寄存器文件(RF)用在高性能微处理器中，由于与诸如高速缓冲存储器等替代物相比其相对快速的存取以及易于设计和实现而用于存储数据。因此，RF构成了现代微处理器上的电路的大部分。
然而，常规的RF经受过量泄漏功耗问题。例如，在常规的RF中的泄漏独自占了整个微处理器的泄漏的三分之一。随着对较低功率设备的需求增长，常规RF中的这种高泄漏功耗成为难题。
实用新型内容
本实用新型的目的在于解决常规的寄存器文件经受过量泄露功耗的问题。
本实用新型提供一种装置，包括：具有数据端口的存储器单元；逻辑门，其与所述存储器单元的所述数据端口耦合，以根据所述数据端口上的数据和异步字线信号生成数据字线信号；以及堆栈式器件，其响应于所述数据字线信号和同步字线信号而生成局部位线。
本实用新型还提供一种装置，包括：具有数据端口的存储器单元；以及逻辑门，其与所述存储器单元的所述数据端口耦合，以根据所述数据端口上的数据和异步字线信号生成数据字线信号，其中所述逻辑门能操作以在低功率模式期间选通所述数据端口上的数据。
本实用新型另外提供一种系统，包括：存储器部件；以及处理器，其与所述存储器部件耦合，所述处理器具有寄存器文件，所述寄存器文件包括：具有数据端口的存储器单元；逻辑门，其与所述存储器单元的所述数据端口耦合，以根据所述数据端口上的数据和异步字线信号生成数据字线信号；以及堆栈式器件，其响应于所述数据字线信号和同步字线信号而生成局部位线。
本实用新型所提供的装置和系统可以减小寄存器文件的泄露功耗。
附图说明
通过下文给出的详细说明以及通过本公开的各个实施例的附图，将更全面地理解本公开的实施例，然而，这些详细说明和附图不应被视为将本公开限制为具体的实施例，而是仅用于说明和理解。
图1A是常规的高层级寄存器文件(RF)体系结构。
图1B是用于常规的高层级RF体系结构的展现出最坏情况泄漏状况的读端口的部分。
图1C是用于常规RF的字线解码和时钟计时的逻辑部件。
图1D是用于常规RF的字线解码和时钟计时的逻辑部件的时序图。
图2是根据本公开的一个实施例的用于RF体系结构的基于NOR逻辑的低功率局部位线电路。
图3是示出根据本公开的一个实施例的用于局部位线电路的泄漏状况的电路。
图4是根据本公开的一个实施例的用于为用于RF体系结构的低功率局部位线电路生成静态字线的逻辑部件。
图5是根据本公开的一个实施例的用于RF体系结构的功率局部位线电路的字线解码和时钟计时的逻辑部件。
图6是根据本公开的一个实施例的用于RF体系结构的低功率局部位线电路的时序图。
图7是根据本公开的一个实施例的用于RF体系结构的基于AND逻辑的低功率局部位线电路。
图8是根据本公开的一个实施例的具有n型预放电和p型多米诺的用于RF体系结构的基于NAND逻辑的低功率局部位线电路。
图9是根据本公开的一个实施例的具有RF体系结构的智能设备或计算机系统。
具体实施方式
图1A是常规的高层级RF体系结构100。RF体系结构100示出了典型的RF动态/多米诺读结构，其具有每LBL(局部位线)段1010至10131的 32位。通常，通过位和条目来组织RF。来自不同存储器条目的读端口(RPT)(例如，1010至10131)形成了M x1宽的NOR多路复用器中的LBL段，其中‘M’代表条目RPT的数目。每个RPT包括一叠两个n型器件，例如，MA0和MD0，其中存储器单元(Bit[0])的输出D[0]控制MD0，并且其中MA0由例如RWL[0]的读字线控制。生成预充电信号(PCH)以控制p型MPCH(104的部分)，而当LBL未被读时p型保持器件KP用于保持住LBL的逻辑值。部件104是合并了例如101和102的多个LBL段的读合并(RDMRG)部件(即，对LBL和LBL2的逻辑操作)。D[0]和D#[0]还称为存储器单元bit[0]的数据端口，其中信号D#[0]是逻辑逆信号D[0]。
104的NAND门可用于组合两个LBL段，一个来自1010-31(统称为101)，而另一个来自作为另一32位段的102。这在全局位线(GBL)103处进一步合并，也是利用宽NOR动态逻辑实现的。锁存器可用于捕获从位单元读出的数据而生成RDOUT(读出)信号。LBL和GBL在待用期间(低功率状态)被预充电至Vcc(电源)。
图1B示出了用于常规的高层级RF体系结构100的展现出最坏情况的泄漏状况的RPT120的部分。最坏情况的泄漏状况发生在存储器单元数据‘D’存储逻辑高且字线是逻辑低时。在最坏情况的泄漏状况下，节点LBL上的电荷(表示为‘1’)通过晶体管MA(例如，MA0-MA31)泄漏。通常在读端口上使用低泄漏器件来减少泄漏。然而，不是所有的处理技术都提供低和高阈值器件。在读操作期间最坏情况的泄漏状况也会导致LBL DC(直流)下降，如果保持器KP不够强则这会导致功能故障。
为了解决DC下降问题，保持器KP被定尺寸以满足DC下降约束。然而，较大的保持器尺寸(W/L)减少了LBL下降延迟时间。用于该实现的关键定时路径轨迹起始于时钟计时(GCLK)通过读字线(RWL)到达局部位线(LBL)以及下游，如参考图1C所示。
图1C是用于常规RF的字线解码和时钟计时的逻辑部件130。参考图1A来描述图1C。逻辑部件130包括局部时钟缓冲器(LCB)131，其由全局时钟(GCLK)和使能信号RDEN(读使能)生成LCBCLK(时钟信号)。逻辑部件130执行AND功能并且包括NAND门，随后是反相器。LCBCLK由缓冲器133缓冲以生成读预充电时钟(PCH)，PCH被提供给MPCH。逻 辑部件130还包括对地址进行解码的读字线(RDWL)预解码器132。
例如，通过组合逻辑对五个位地址ADDR[4:0]进行解码而生成32位解码地址DEC[31:0]。逻辑部件130还包括读字线驱动器134，其对于位段生成读访问字线信号(RWL)，例如RWL[0]至RWL[31]。通过32位RWL驱动器134用时钟LCBCLK对解码地址DEC[31:0](32位宽地址)时钟计时来生成RWL。
图1D是用于常规RF的用于字线解码和时钟计时的逻辑部件的时序图140。参考图1A-C来描述图1D。x轴是时间，y轴是电压或数据。在读访问期间，读预充电时钟(PCH)变高并且关断LBL PCH器件MPCH。在该示例中，RWL启动读访问单个条目。如果正在被访问的存储器条目(例如，D[0])存储逻辑高数据(即，数据‘1’)，则LBL节点被放电而接地，在通过NAND、GBL和锁存器下游的路径上形成了评估的“多米诺”链。
如果正在被访问的存储器条目(例如，D[0])存储逻辑低的数据，则LBL节点应当在整个读阶段保持其预充电值(‘1’)，且PCH器件MPCH关断。在这种情况下，保持器KP保持节点LBL上的预充电值以防止错误评估，承受来自电荷共享、LBL互连的任何噪声影响、来自RWL信号的传播噪声以及来自RPT器件的DC下降。
然而，如图1A-D所描述的常规RF体系结构经受由于例如形成较强的保持器KP而造成的慢的读访问时间。如图1A-D所描述的常规RF体系结构也展现出高的泄漏。例如，常规RF体系结构展现出总的微处理器泄漏的大约三分之一。如图1A-D所描述的常规RF体系结构还经受缺少高效设计缩放。例如，器件比金属持续缩放地更好，并且因此RF部件中的存储器位单元区域受路由信号约束。另外，常规的LBL多米诺实现需要用于噪声耐受的字线屏蔽，这使得在例如多端口阵列中的RF阵列面积增加。如图1A-D所描述的常规RF体系结构还经受位线噪声的问题。
实施例描述了一种装置，该装置包括：具有数据端口的存储器单元(例如，SRAM存储器单元)；逻辑门，其与存储器单元的数据端口耦合，以根据数据端口上的数据和异步字线信号生成数据字线信号；以及堆栈式器件，其响应于数据字线信号和同步字线信号而生成局部位线。在一个实施例中，逻辑门可操作以选通数据端口上的数据而减少具有局部位线的节点上的泄 漏。
实施例还描述了一种装置，该装置包括：具有数据端口的存储器单元；以及逻辑门，其与存储器单元的数据端口耦合，以根据数据端口上的数据和异步字线信号生成数据字线信号，其中逻辑门可操作以在低功率模式期间选通数据端口上的数据。
所讨论的实施例展现出优于图1A-D的常规RF体系结构的优点。实施例的一些非限制性技术效果包括LBL延迟改善了50％以上。实施例的RF体系结构展现出总泄漏功耗相对于图1A-D的RF体系结构减少。例如，实施例的RF体系结构的总泄漏相对于图1A-D的RF体系结构的泄漏功耗减少了60％。实施例的RF体系结构还将字线与读端口解耦合，使其为静态，这基本上消除了字线屏蔽要求。通过基本上消除了字线屏蔽要求，在金属约束阵列位单元中能够减少RF阵列尺寸。实施例的RF体系结构基本上消除了由于静态NOR/NAND衰减导致的从字线传播到LBL的噪声。实施例的RF体系结构还展现出更佳的VccMin可伸缩性，其中“VccMin”是RF阵列持续功能运作的最小电源水平。根据RF体系结构的实施例，其它技术效果也是可能的。
在下面的说明中，为提供对本公开的实施例的更全面说明讨论了多个细节。然而，对于本领域技术人员而言显然的是，本公开的实施例可在不具有这些具体细节的情况下实施。在其它情况下，为了避免模糊本公开的实施例，以框图形式而不是详细地示出了公知的结构和器件。
注意的是，在实施例的相应附图中，信号由线表示。一些线较粗，表示更多组分的信号路径，和/或在一端或多端具有箭头，以表示主要的信息流向。这种表示不意在限制。相反，线与一个或多个示例性实施例结合使用以便于更容易理解电路或逻辑部件。如设计需要或偏好所规定的，任何所表示的信号实际上可包括在任意方向上行进的一个或多个信号并且可借助任何适合类型的信号方案来实现。
在整篇说明书以及权利要求书中，术语“连接”是指所连接的物件之间的直接电连接，而无任何中间器件。术语“耦合”是指所连接的物件之间的直接电连接或通过一个或多个被动或主动的中间器件的间接连接。术语“电路”是指被布置成彼此配合以提供期望功能的一个或多个被动和/或 主动部件。术语“信号”是指至少一个电流信号、电压信号或数据/时钟信号。“一(a)”、“一(an)”和“所述”的含义包括复数指代物。“在...中”的含义包括“在...中”和“在...上”。
术语“缩放”是指将设计(示意图和布局)从一种工艺技术转换成另一种工艺技术。术语“基本上”、“接近”、“近似”、“靠近”、“大约”在本文中是指在目标值的+/-20％之内。术语“集合”通常是指一组品目(例如，二极管、电阻器、晶体管、导线等)。集合可具有单个品目或多个品目。
如本文所使用的，除非特别指出，否则使用顺序形容词“第一”、“第二”和“第三”等描述共同对象仅表示所指代的类似对象的不同实例，而不意在暗指如此描述的对象必须在时间上、空间上、按排序或按任何其它方式按既定的次序。
为实施例的目的，晶体管是金属氧化物半导体(MOS)晶体管，其包括漏极端子、源极端子、栅极端子和基极端子(bulk terminal)。源极端子和漏极端子可以是相同的端子并且在本文中互换地使用。本领域技术人员将理解，可以使用例如双极结型晶体管(BJT PNP/NPN、Bi-CMOS、CMOS、eFET等)的其它晶体管，而不偏离本公开的范围。术语“MN”表示n型晶体管(例如，NMOS、NPN BJT等)，并且术语“MP”表示p型晶体管(例如，PMOS、PNP BJT等)。
术语“功率模式”通常是指如公布于2011年11月23日的高级配置和功率接口(ACPI)修订版5.0中所说明的功率状态。功率模式的示例包括“睡眠模式”、“唤醒模式”、“空闲模式”、“C状态”等。然而，实施例不限于ACPI的功率模式。用于功率模式的其它标准和非标准也能够用于实施例。
图2是根据本公开的一个实施例的用于RF体系结构200的基于NOR逻辑的低功率局部位线电路。应指出的是，图2中那些与任何其它图中的元件具有相同附图标记(或名称)的元件能够以所述方式相似的任何方式运转或运作，但是不限于此。
在一个实施例中，RF体系结构200包括存储器单元(例如，2010)、NOR选通逻辑202(例如2020-N，其中‘N’是整数)、RPT203(例如2030-N，其中‘N’是整数，例如7)、叠力(stack-force)字线器件(例如MSF0-MSF7)、 读合并部件(RDMRG)204，RDMRG204具有预充电器件MPCH、保持器件KP、NAND逻辑和全局位线(GBL)发生器MNGBL。在该实施例中，示出了两个32位单元4x8LBL配置—201A和201B。然而，本公开的实施例不限于32位单元4x8LBL配置。在一个实施例中，静态NOR逻辑用于使用无时钟字线来生成数据字线。在这种实施例中，强制执行读端口堆叠，这减少了在待用(或睡眠)模式期间LBL节点上的泄漏，即，无论存储器单元(例如，2010)中的数据极性如何，实现了器件的堆叠，使得LBL上的泄漏(如果有泄漏的话)为低。实施例还得到了具有用于增强LBL的可伸缩性的多路复用器选择的2叠式读端口，使得能够增加每个LBL段的位单元的数量。
在一个实施例中，存储器单元2010是6T SRAM(静态随机存取存储器)单元，其中‘T’是指晶体管。在其它实施例中，可以使用其它类型的存储器单元。例如，8T SRAM单元、5T SRAM单元、4T SRAM单元、动态RAM、相变存储器(PCM)以及其它易失性和非易失性的存储器单元。
在一个实施例中，NOR选通逻辑(例如，2020-3，统称为202)对数据节点D#(例如,D0#)和UWL#(例如,UWL#[0])执行NOR操作，以生成数据字线(DW)信号(例如DW0-DW3)，其中D#为D的逆，D是存储在存储器单元(例如，2010)的存储器元件中的数据，并且其中UWL#是无时钟(静态)字线信号。DW信号用于通过驱动器件MA(例如，MA1-MA4)来驱动位线读端口。例如，由另一NOR选通逻辑(例如2021，未示出)生成的DW1驱动MA1，由另一NOR选通逻辑(例如，2022，未示出)生成的DW2驱动MA2，并且由另一NOR选通逻辑(例如，2023，未示出)生成的DW3驱动MA3。
在一个实施例中，RPT被分组成子段，例如2030-7，其中每个子段(例如，2030)均包括彼此并联耦合在一起的n型晶体管MA1-MA4。在该实施例中，每个子段(例如，2030-7)的RPT与相应的n型叠力晶体管(例如，MSF0-MSF7)串联地耦合。在一个实施例中，通过字线信号SFWL[0]-SFWL[7]来控制叠力晶体管MSF0-MSF7。在一个实施例中，MSF晶体管(例如，MSF0-MSF7)用于多路复用多个RPT子段。
为避免造成实施例不清晰，讨论了NOR逻辑门2020、RPT段2030以 及叠力字线晶体管MSF0。相同的解释适用于RF体系结构200的其它重复部分。术语节点、节点上的信号以及信号能够互换使用。例如，LBL称为节点LBL、信号LBL、电压LBL、电荷LBL等。
在一个实施例中，MSF0的一个端子(漏极/源极)与节点LBLB耦合，而MSF0的另一端子(源极/漏极)与节点LBLA耦合，其中LBLA在逻辑上与图1A的LBL等同。与图1A相比，图2的LBL被组织为MxN矩阵，其中‘M’是每个LBLB子段的位单元的数量，并且N是每个LBLA段的LBLB子段的数量。在一个实施例中，LBLA多路复用器选择信号SFWL[0]根据地址进行解码并且定时以满足LBL多米诺时钟计时要求。在这种实施例中，可不对读字线UWL#[0]进行定时，与RF体系结构100中的时钟信号的数量相比，将时钟信号的数量减少了因数‘M’。
在一个实施例中，具有p型预充电器件MPCH、p型保持器件KP、NAND逻辑和全局位线(GBL)发生器MGBL的RDMRG204执行与参考图1A-D中的RDMRG104所描述的相同的功能。NAND逻辑(204的部分)可用于将两个LBL段合并到共同的GBL驱动器MNGBL上。可替换地，如果仅有一个段，可以使用反相器，而不使用NAND逻辑(204的部分)。
图2的实施例示出了低泄漏RF体系结构，其中静态NOR逻辑用于组合存储器位单元数据(例如，D0#)和无时钟静态字线UWL#(例如，UWL0#)，以生成驱动位线读端口的状态数据字线DW(例如，DW0)。图2的实施例还示出了读端口器件的堆叠(例如，MA1-MA4经由MSF0的堆叠)被强制执行以减少泄漏，而无论位单元数据(例如，D0#)极性如何。例如，DW(例如，DW0)和SFWL(例如，SFWL[0])两者均为‘0’以使MA1和MSF0均处于关断状态而减少读端口泄漏，而不依据存储在存储器单元(例如，2010)上的数据。图2的实施例还示出了可缩放设计，其中通过极小的设计开销以及通过由于泄漏而对LBL DC(直流)下降的极小影响(如果有的话)能够增加与LBL耦合的位单元(例如，2030-7)。
图3是示出根据本公开的一个实施例的用于局部位线电路的泄漏状况的电路300。应指出的是，图3中与任何其它图的元件具有相同附图标记(或名称)的那些元件能够以与任何所述方式相似的方式运转或运作，但是不限于此。图3示出了与MSF0耦合以生成LBLA的RTP2030。
如参考图2所讨论的，字线UWL#[0]是无时钟的并且通过2020中的静态NOR逻辑与位单元数据D0#逻辑组合以生成数据字线DW0。在一个实施例中，在关断状态期间(例如，睡眠模式、待用模式、或低功率模式的另外形式)，UWL#＝1，并且DW＝0，即，DW0、DW1、DW2和DW3均为零。在睡眠模式下，SFWL将为零(例如，SFWL[0]＝0)，这强制经由器件MSF0和MA1-MA4在LBL读端口上堆叠。这种堆叠显著地降低了泄漏功耗，而无论位单元数据的极性如何。
图4是根据本公开的一个实施例的用于生成用于RF体系结构的低功率局部位线电路的静态字线的逻辑部件400(UWL预解码器)。应指出，图4中与任何其它图的元件具有相同附图标记(或名称)的那些元件能够以与任何所述方式相似的方式运转或运作，但是不限于此。参考图2描述图4。
在一个实施例中，UWL预解码器400包括组合逻辑，组合逻辑经由地址信号(ADDR[4:0])和/或读使能信号(RDEN)生成UWL#信号(即，UWL#[31:0])。在一个实施例中，RDEN信号用于在处于待用模式(低功率模式)时将UWL#信号(即，UWL#[31:0])状态强制(state-force)成逻辑状态“0”。在一个实施例中，UWL预解码器400包括NAND逻辑门401，NAND逻辑门401由多个AND门(例如，4011-31)以及后续的反相器形成，从而生成31个UWL#信号。在一个实施例中，继NAND门403之后是NOR门4010和反相器以生成UWL#[0]。在一个实施例中，NAND逻辑门401的输入由组合逻辑403(NAND门，在该实施例中为5个NAND门)以及反相器402和404(在该实施例中为5个反相器)生成。实施例不限于组合逻辑400，其它逻辑部件可用于根据UWL信号的功能描述来生成异步UWL信号。
图5是根据本公开的一个实施例的用于RF体系结构的低功率局部位线电路的字线解码和时钟计时的逻辑部件500。应指出，图5中与任何其它图的元件具有相同附图标记(或名称)的那些元件能够以与任何所述方式相似的方式运转或运作，但是不限于此。参考图2来描述图5。
图5的实施例类似于图1C的实施例。在一个实施例中，逻辑部件500包括经由GCLK(全局时钟)和RDEN(读使能)信号生成LCBCLK的局部时钟缓冲器(LCB)501。在一个实施例中，逻辑部件500包括根据地址 信号ADDR[2:0]生成解码信号DEC[7:0]的叠力字线(SFWL)预解码器502。在一个实施例中，逻辑部件500包括将LCBCLK信号缓冲为PCH(预充电)信号的缓冲器503。在一个实施例中，逻辑部件500包括SFWL驱动器504，其通过对LCBCLK和DEC[7:0]信号执行逻辑AND函数来生成SFWL[7:0]信号。实施例不限于图5的组合逻辑设计。可以使用可根据其所描述功能来生成信号SFWL[7:0]和PCH的任何逻辑部件。
图6是根据本公开的一个实施例的用于RF体系结构200的低功率局部位线电路的时序图600。应指出，图6中与任何其它图的元件具有相同附图标记(或名称)的那些元件能够以与任何所述方式相似的方式运转或运作，但是不限于此。参考图2-5来描述图6。
时序图600显示了信号UWL#(例如，UWL#[0])、DW(例如，DW0)、LBLB、PCH、SFWL(例如，SFWL[0])、LBLA、和D(例如，D[0])。在读访问期间，作为由于时钟计时状态的消除而较快的一些(例如，两个)逻辑门阶段的未锁定字线UWL#(例如，UWL#[0])选择子段的一个位单元RPT(例如，2030)。如果“D0#”为‘0’，则“DW0”上升且开始对LBLB节点放电。然后，PCH关断且SFWL在一些门延迟(例如，两个门延迟)之后被断定以选择LBLB子段，在LBLA节点上释放电荷。在一个实施例中，SFWL定时对应于图1D的常规RWL。在待用模式下，UWL#被复位成‘1’，DW0复位成‘0’，并且SFWL被复位成‘0’，强制LBL堆叠。
图7是根据本公开的一个实施例的用于RF体系结构700的基于AND逻辑的低功率局部位线电路。应指出，图7中与任何其它图的元件具有相同附图标记(或名称)的那些元件能够以与任何所述方式相似的方式运转或运作，但是不限于此。为了避免使实施例不清晰，不再对图2的相同元件进行说明。
除了RF体系结构200的NOR逻辑操作由AND逻辑操作替代之外，RF体系结构700的实施例与RF体系结构200相似。图7在功能上与图2等同。在一个实施例中，RF体系结构700包括两个32位单元LBL段701A和701B，其输出由RDMRG204合并以生成GBL。在一个实施例中，32位单元LBL段701A包括与AND逻辑部件7020耦合的存储器单元7010，其中AND逻辑部件7020对D0和UWL[0]执行AND操作以生成DW0信号。 利用与7020相似的元件(即，利用未示出且与同样未示出的相应存储器单元7011-3耦合的7021-3)来生成其它数据字线信号DW1-DW3。RF体系结构700的其余操作和元件与RF体系结构200相同。
图8是根据本公开的一个实施例的用于具有n型预放电的RF体系结构800的基于NAND逻辑的低功率局部位线电路。应指出，图8中与任何其它图的元件具有相同附图标记(或名称)的那些元件能够以与任何所述方式相似的方式运转或运作，但是不限于此。
除了图8的体系结构是利用p型器件而不是图2中的n型器件实现的之外，图8的实施例与图2的实施例相似。例如，RPT是p型器件，而保持器件和“预充电”(技术上为预放电)器件是n型器件。图8在功能上与图2等同。
在一个实施例中，RF体系结构800包括至少两个32位单元LBL段801A和801B，其输出通过RDMRG804合并以形成GBL。在一个实施例中，RF体系结构800包括存储器单元(例如，8010)、NAND选通逻辑802(例如，8020)、RPT803(例如，8030-N，其中‘N’是整数，例如7)、叠力字线器件(例如，MPSF0-MPSF7)、预放电器件MNDCH、n型保存器件KN、NOR逻辑804以及全局位线生成器MPGBL。在该实施例中，显示了32条目4x8LBL配置。然而，该公开的实施例不限于32条目4x8LBL配置。
在一个实施例中，静态NAND逻辑用于利用无时钟字线来生成数据字线。在这种实施例中，强制执行读端口p型堆叠，这减少了在待用(或睡眠)模式期间LBL节点上的泄漏，即，无论存储器单元(例如，8010)中的数据极性如何，实现了使得LBL上的泄漏(如果有的话)低的器件堆叠。实施例还得到了具有用于增强LBL可伸缩性的多路复用器选择的两叠式读端口，使得能够增加每个LBL段中的位单元数量。
与图2的RF体系结构200相比，图8的RF体系结构800使用D0而不是D0#来生成DW0#信号而不是DW0，这是因为MPA1是p型器件。同样，使用UWL[0]而不是UWL#[0]，UWL#[0]是UWL[0]的逆。与图2的RF体系结构200相比，图8的RF体系结构800使用SFWL#[0]信号来控制MPSF0，而不使用SFWL[0]，这是因为MPSF0是p型器件。与图2的RF体系结构200相比，图8的RF体系结构800使用预放电器件MNDCH而 不是预充电器件MPCH，其中MNDCH由PCH#(PCH的逆)控制。
图9是根据本公开的一个实施例的具有RF体系结构的智能设备或计算机系统。应指出，图9中与任何其它图的元件具有相同附图标记(或名称)的那些元件能够以与任何所述方式相似的方式运转或运作，但是不限于此。图9还示出了可使用平面接口连接器的移动设备的实施例的框图。在一个实施例中，计算设备1600代表移动计算设备，诸如计算平板计算机、移动电话或智能电话、无线激活电子阅读器或其它无线移动设备。将理解的是，一般性地示出了一些部件，在设备1600中没有示出该设备的全部部件。
在一个实施例中，根据本文讨论的实施例，计算设备1600包括具有实施例中所讨论的RF体系结构(例如，200、700、800和关联逻辑)的第一处理器1610，以及具有在实施例中讨论的RF体系结构(例如，200、700、800以及关联逻辑)的第二处理器1690。具有I/O驱动器的计算设备的其它块还可以包括在实施例中讨论的RF体系结构(例如，200、700、800和关联逻辑)。本公开的各个实施例还可以包括1670内的网络接口，诸如无线接口，以使系统实施例可合并到例如手机或个人数字助理的无线设备中。
在一个实施例中，处理器1610可包括一个或多个物理设备，诸如微处理器、应用处理器、微控制器、可编程逻辑器件或其它处理装置。处理器1610所执行的处理操作包括在其上执行应用程序和/或设备功能的操作平台或操作系统的执行。处理操作包括关于与人类用户或者与其它设备的I/O(输入/输出)的操作、关于电力管理的操作、和/或关于将计算设备1600连接至另一设备的操作。处理操作还可包括关于音频I/O和/或显示器I/O的操作。
在一个实施例中，计算设备1600包括音频子系统1620，其代表与向计算设备提供音频功能相关联的硬件(例如，音频硬件和音频电路)以及软件(例如，驱动程序、编码译码器)部件。音频功能可以包括扬声器和/或耳机输出，以及麦克风输入。用于这种功能的器件能够集成到设备1600中，或者连接至计算设备1600。在一个实施例中，用户通过提供由处理器1610接收和处理的音频命令来与计算设备1600交互。
显示子系统1630代表了提供可视化和/或触觉显示以供用户与计算设备交互的硬件(例如，显示设备)和软件(例如，驱动程序)部件。显示 子系统1630包括显示接口1632，显示接口1632包括用于向用户提供显示器的特定屏幕或硬件设备。在一个实施例中，显示接口1632包括与处理器1610分离以执行与显示器有关的至少一些处理的逻辑。在一个实施例中，显示子系统1630包括向用户提供输出和输入的触摸屏(或触摸板)设备。
I/O控制器1640代表关于与用户交互的硬件设备和软件部件。I/O控制器1640可操作以管理作为音频子系统1620和/或显示子系统1630的部分的硬件。另外，I/O控制器1640示出了连接至用户借以可与系统交互的设备1600的用于附加设备的连接点。例如，能够附接至计算设备1600的设备可包括麦克风设备、扬声器或立体声系统、视频系统或其它显示设备、键盘或键区设备、或者诸如读卡器或其它设备的与具体应用程序一起使用的其它I/O设备。
如上所述，I/O控制器1640能够与音频子系统1620和/或显示子系统1630交互。例如，通过麦克风或其它音频设备的输入能够提供用于计算设备1600的一个或多个应用程序或功能的输入或命令。另外，能够替代显示输出提供音频输出，或者除了显示输出之外提供音频输出。在另一示例中，如果显示子系统包括触摸屏，则显示设备还充当输入设备，其能够至少部分地由I/O控制器1640管理。在计算设备1600上还能够有另外的按钮或开关以提供由I/O控制器1640管理的I/O功能。
在一个实施例中，I/O控制器1640管理诸如加速计、摄像机、光传感器或其它环境传感器、或者可包括在计算设备1600中的其它硬件的设备。输入可以是直接用户交换的部分，并且将环境输入提供给系统以影响其操作(诸如滤除噪声、调节显示以用于亮度检测、应用摄像机的闪光或其它特征)。
在一个实施例中，计算设备1600包括电力管理1650，电力管理1650管理电池电力使用、电池的充电以及与电力节约操作有关的特征。存储器子系统1660包括用于将信息存储在设备1600中的存储器设备。存储器可以包括非易失性(如果供给该存储器设备的电力被中断，则状态不变)和/或易失性(如果供给该存储器设备的电力被中断，则状态不确定)存储器设备。存储器1660能够存储应用数据、用户数据、音乐、照片、文档或其它数据，以及与计算设备1600的应用程序和功能的执行有关的系统数据(无 论是长期的还是临时的)。
实施例的元件还被提供作为用于存储计算机可执行指令(例如，实现本文讨论的任何其它处理的指令)的机器可读介质(例如，存储器1660)。机器可读介质(例如，存储器1660)可包括但不限于闪存、光盘、CD-ROM、DVD ROM、RAM、EPROM、EEPROM、磁卡或光卡、或适合于存储电子或计算机可执行指令的其它类型的机器可读介质。例如，本公开的实施例可以被下载为计算机程序(例如，BIOS)，计算机程序可从远程计算机(例如，服务器)经由通信链路(例如，调制解调器或网络连接)借助数据信号传递到请求计算机(例如，客户端)。
连接1670包括硬件设备(例如，无线和/或有线连接器以及通信硬件)以及软件部件(例如，驱动程序、协议栈)以使计算设备1600能与外部设备通信。设备1600可以是单独的设备，诸如其它计算设备、无线接入点或基站，以及诸如头戴式受话器、打印机或其它设备的外围设备。
连接1670可包括多种不同类型的连接。总之，图示计算设备1600具有蜂窝连接1672和无线连接1674。蜂窝连接1672一般涉及由无线载体提供的蜂窝网络连接，诸如经由GSM(用于移动通信的全局系统)或变型物或衍生物、CDMA(分码多址访问)或变型物或衍生物、TDM(时分多路复用)或变型物或衍生物、或者其它蜂窝服务标准来提供。无线连接1674涉及不是蜂窝的无线连接，并且可包括个人局域网(诸如蓝牙、近场(Near Field)等)、局域网(诸如Wi-Fi)、和/或广域网(诸如WiMax)、或其它无线通信。
外围设备连接1680包括硬件接口和连接器，以及软件部件(例如，驱动程序、协议栈)以实现外围设备连接。将理解的是，计算设备1600可以是外围设备(“至”1682)至其它计算设备，以及连接有外围设备(“自”1684)。计算设备1600通常具有“对接”连接器以与其它计算设备连接，用于诸如在设备1600上管理(例如，下载和/或上传、变更、同步)内容的目的。另外，对接连接器能够允许设备1600与一些外围设备连接，这些外围设备允许计算设备1600控制内容输出至例如音频视频或其它系统。
除了专有对接连接器或其它专有连接硬件之外，计算设备1600能够经由共同的或基于标准的连接器来实现外围设备连接1680。共同类型可包括 通用串行总线(USB)连接器(其可包括任意数量的不同硬件接口)、包括MiniDisplayPort(MDP)的显示端口、高清晰多媒体接口(HDMI)、火线(Firewire)或其它类型。
说明书中提到“实施例”、“一个实施例”、“一些实施例”或“其它实施例”是指结合实施例描述的特定特征、结构或特性包含于至少一些实施例中，而不一定在全部实施例中。“实施例”、“一个实施例”或“一些实施例”的多次出现不一定都指代同一实施例。如果说明书陈述“可以”、“可能”或“可”包括部件、特征、结构或特性，则不要求包括该特定部件、特征、结构或特性。如果说明书或权利要求书提到“一(a)”或“一(an)”元件，则不一定表示仅存在一个元件。如果说明书或权利要求书提到“附加”元件，则不排除存在多于一个所述附加元件。
此外，在一个或多个实施例中可以任何适合的方式来组合特定的特征、结构、功能或特性。例如，第一实施例可与第二实施例组合，在任何情况下，与两个实施例相关联的特定的特征、结构、功能或特性不相互排斥。
尽管结合本公开的具体实施例描述了本公开，但根据前面的说明书，本领域普通技术人员将显知这些实施例的许多替代选择、改进和变型例。本公开的实施例意在包含落在随附权利要求书的宽泛范围内的全部这样的替代选择、改进和变型例。
另外，为了简化图示和讨论，而且不使本公开模糊，在呈现的图中可以显示或者可以不显示与集成电路(IC)芯片或其它部件的公知的电源/地连接。此外，可以框图形式显示布置，以便避免使本公开模糊，而且考虑到关于这些框图布置的实现的具体细节主要取决于实施本公开的平台的事实，即，这些具体细节应当在本领域技术人员的视界内。在为了描述本公开的示例实施例而阐述具体细节(例如电路)的情况下，对于本领域技术人员显而易见的是，本公开能够在不具有或者具有这些具体细节的变型例的情况下实施。因此，说明应视为示例性的，而不是限制性的。
下面的示例涉及进一步的实施例。示例中的具体细节可在一个或多个实施例中的任何情况下使用。本文描述的装置的全部可选特征还可结合方法或工艺来实施。
例如，在一个实施例中，一种装置包括：具有数据端口的存储器单元； 逻辑门，其与所述存储器单元的数据端口耦合，以根据数据端口上的数据和异步字线信号生成数据字线信号；以及堆栈式器件，其响应于数据字线信号和同步字线信号而生成局部位线。在一个实施例中，逻辑门可操作以选通数据端口上的数据，从而减少在具有局部位线的节点上的泄漏。在一个实施例中，存储器单元是SRAM单元。在一个实施例中，逻辑门是NOR逻辑门或NAND逻辑门中的一个。
在一个实施例中，堆栈式器件包括：第一n型器件，其与逻辑门的输出耦合；以及第二n型器件，其由同步字线信号控制。在一个实施例中，第二n型器件由包括第一n型器件的一组n型器件共享。在一个实施例中，装置还包括第一预解码器，第一预解码器根据时钟信号和地址信号来生成同步字线信号。在一个实施例中，装置还包括第二预解码器，所述第二预解码器根据地址信号来生成异步字线信号。在一个实施例中，装置还包括与堆栈式器件耦合的预充电器件。在一个实施例中，装置还包括与堆栈式器件耦合的预放电器件。在一个实施例中，装置还包括与堆栈式器件耦合的保持器件。在一个实施例中，装置还包括接收局部位线且用于生成全局位线的逻辑门。
在另一示例中，在一个实施例中，一种装置包括：具有数据端口的存储器单元；以及逻辑门，其与存储器单元的数据端口耦合，以根据数据端口上的数据和异步字线信号生成数据字线信号，其中逻辑门可操作以在低功率模式期间选通数据端口上的数据。
在一个实施例中，所述装置还包括：堆栈式器件，其响应于数据字线信号和同步字线信号而生成局部位线，其中逻辑门可操作以选通数据端口上的数据，从而减少在具有局部位线的节点上的泄漏。在一个实施例中，存储器单元是SRAM单元。在一个实施例中，逻辑门是NOR逻辑门或NAND逻辑门中的至少一个。在一个实施例中，堆栈式器件包括：第一n型器件，其与逻辑门的输出耦合；以及第二n型器件，其由同步字线信号控制，其中第二n型器件由包括第一n型器件的一组n型器件共享。
在另一示例中，在一个实施例中，一种系统包括：存储器部件；以及处理器，其与所述存储器部件耦合，所述处理器具有寄存器文件，所述寄存器文件包括：具有数据端口的存储器单元；逻辑门，其与存储器单元的 数据端口耦合，以根据数据端口上的数据和异步字线信号生成数据字线信号；以及堆栈式器件，其响应于数据字线信号和同步字线信号而生成局部位线。在一个实施例中，系统还包括：无线接口，其允许处理器与其它设备通信；以及显示部件。在一个实施例中，逻辑门可操作以选通数据端口上的数据，从而减少在具有局部位线的节点上的泄漏，其中存储器单元是SRAM单元，并且其中逻辑门是NOR逻辑门或NAND逻辑门中的一个。
提供了允许读者确定技术公开内容的本质和主旨的摘要。该摘要的提交应理解为其不用于限制权利要求的范围或含义。下面的权利要求书特此合并到详细说明中，每项权利要求本身均独立地作为单独的实施例。

Claims (20)

1.一种装置，包括：
具有数据端口的存储器单元；
逻辑门，其与所述存储器单元的所述数据端口耦合，以根据所述数据端口上的数据和异步字线信号生成数据字线信号；以及
堆栈式器件，其响应于所述数据字线信号和同步字线信号而生成局部位线。
2.如权利要求1所述的装置，其中所述逻辑门能操作以选通所述数据端口上的所述数据而减少在具有所述局部位线的节点上的泄漏。
3.如权利要求1所述的装置，其中所述存储器单元是SRAM单元。
4.如权利要求1所述的装置，其中所述逻辑门是NOR逻辑门或NAND逻辑门中的一个。
5.如权利要求1所述的装置，其中所述堆栈式器件包括：
第一n型器件，其与所述逻辑门的输出耦合；以及
第二n型器件，其由所述同步字线信号控制。
6.如权利要求5所述的装置，其中所述第二n型器件由包括所述第一n型器件的一组n型器件共享。
7.如权利要求1所述的装置，还包括第一预解码器，其根据时钟信号和地址信号生成同步字线信号。
8.如权利要求1所述的装置，还包括第二预解码器，其根据地址信号生成异步字线信号。
9.如权利要求1所述的装置，还包括与所述堆栈式器件耦合的预充电器件。
10.如权利要求1所述的装置，还包括与所述堆栈式器件耦合的预放电器件。
11.如权利要求1所述的装置，还包括与所述堆栈式器件耦合的保持器件。
12.如权利要求1所述的装置，还包括接收所述局部位线且用于生成全局位线的逻辑门。
13.一种装置，包括：
具有数据端口的存储器单元；以及
逻辑门，其与所述存储器单元的所述数据端口耦合，以根据所述数据端口上的数据和异步字线信号生成数据字线信号，其中所述逻辑门能操作以在低功率模式期间选通所述数据端口上的数据。
14.如权利要求13所述的装置，还包括：
堆栈式器件，其响应于所述数据字线信号和同步字线信号而生成局部位线，
其中所述逻辑门能操作以选通所述数据端口上的所述数据而减少在具有所述局部位线的节点上的泄漏。
15.如权利要求13所述的装置，其中所述存储器单元是SRAM单元。
16.如权利要求13所述的装置，其中所述逻辑门是NOR逻辑门或NAND逻辑门中的至少一个。
17.如权利要求13所述的装置，其中所述堆栈式器件包括：
第一n型器件，其与所述逻辑门的输出耦合；以及
第二n型器件，其由所述同步字线信号控制，其中所述第二n型器件由包括所述第一n型器件的一组n型器件共享。
18.一种系统，包括：
存储器部件；以及
处理器，其与所述存储器部件耦合，所述处理器具有寄存器文件，所述寄存器文件包括：
具有数据端口的存储器单元；
逻辑门，其与所述存储器单元的所述数据端口耦合，以根据所述数据端口上的数据和异步字线信号生成数据字线信号；以及
堆栈式器件，其响应于所述数据字线信号和同步字线信号而生成局部位线。
19.如权利要求18所述的系统，还包括：
无线接口，其允许所述处理器与其它器件通信；以及
显示部件。
20.如权利要求18所述的系统，其中所述逻辑门能操作以选通所述数据端口上的所述数据而减少在具有所述局部位线的节点上的泄漏，其中所述存储器单元是SRAM单元，并且其中所述逻辑门是NOR逻辑门或NAND逻辑门中的一个。
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