CN108762690B - 一种高通用性的数据存储结构 - Google Patents

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Abstract

本发明公开了一种高通用性的数据存储结构，属于数据存储领域，包括自适应电路、控制模块、读写存储控制单元、存储区和操作单元，所述控制模块包括A/D转换器、数字信号处理器、缓存存储器；通过在数据存储结构中引进自适应电路，降低存储模拟信号的幅度，在硬件设备处于低功率的工作模式下实现了快速存储数据，从而降低了存储硬件设备的需求；同时引入读写存储控制单元和操作单元，实现将不同的存储数据存入相应的存储区中，实现了单个存储处理器对多个存储区的存储控制，降低了存储结构的成本，本发明解决了现有技术中存储处理器只能处理对应的存储区域的读写导致存储器拓展性低的问题。

Description

一种高通用性的数据存储结构
技术领域
本发明属于数据存储领域，涉及一种高通用性的数据存储结构。
背景技术
数据存储对象包括数据流在加工过程中产生的临时文件或加工过程中需要查找的信息。数据存储在电脑等智能化设备越来越普及的今天变得十分受欢迎，大到公司内部的文件信息的存储，小到个人的照片信息的存储均，这些都需要存储，即是在网站上挂载的视频等，其实实质上也是存储在相应的空间中，最近区块链概念提出：其中有部分币概念以分享存储来实现交易，足以说明人们对存储空间的需求量越来越大。
存储的形式多种多样，比如电脑磁盘、固态硬盘、移动硬盘、U盘等，但是其实本质上实现的均是一样。在存储读写过程中的速度对用户来说及其重要。动态存储器重新配置的其他实例包含计算机系统中的信息或者可配置特性的存储器上的动态放置。
现有的数据存储结构要想达到更快的存储速度，则需要更好的硬件支持，这样会耗费大量的成本，也就是要达到高功率则需要高功率模式的硬件设备支撑。同时现有的存储器拓展性差，也就是一个存储处理器对应一个存储区域的读写，导致存储器拓展性低。
发明内容
本发明的目的在于：提供了一种高通用性的数据存储结构，解决了现有技术中存储处理器只能处理对应的存储区域的读写导致存储器拓展性低的问题。
本发明采用的技术方案如下：
一种高通用性的数据存储结构，包括自适应电路、控制模块、读写存储控制单元、存储区和操作单元，所述控制模块包括A/D转换器、数字信号处理器、缓存存储器；
所述自适应电路，用于检测信号源发出的存储模拟信号，并将存储模拟信号转化成低幅度存储模拟信号；
所述A/D转换器，用于接收自适应电路发送的低幅度存储模拟信号，并转换为存储数字信号；
所述数字信号处理器，用于接收A/D转换器发送的存储数字信号并压缩，得到存储数据；
所述缓存存储器，用于接收并缓存数字信号处理器发送的存储数据；
所述读写存储控制单元，用于接收缓存存储器发送的存储数据，并分配至相应的存储区；
所述操作单元，用于输入自适应电路的接收存储模拟信号的强度，输入为存储数据分配的存储区，以及输入数字信号处理器的压缩速度。
进一步地，还包括与数字信号处理器连接的D/A转换器；
所述读写存储控制单元，接收操作单元输入的目标存储数据信号调取存储区的存储数据；
所述数字信号处理器，接收读写存储控制单元发送的存储数据并解压，得到存储数字信号；
所述D/A转换器，接收数字信号处理器发送的存储数字信号并转换成低幅度存储模拟信号；
所述操作单元，用于输入数字信号处理器的解压速度。
更进一步地，所述自适应电路包括耦合检波单元、二级运算放大器、电路衰减单元；
所述耦合检波单元，接收信号源发出的存储模拟信号，并检波成直流存储模拟信号；
所述二级运算放大器，接收耦合检波单元发送的直流存储模拟信号，并进行反相放大得到放大存储模拟信号；
所述电路衰减单元，接收二级运算放大器发送的放大存储模拟信号，并控制输出低幅度存储模拟信号。
更进一步地，所述存储区包括两个存储不同频率信号内容的存储区A和存储区B。
更进一步地，所述耦合检波单元采用检波管HSMP-2850，所述二级运算放大器均采用运算放大器LM258，所述电路衰减单元采用电调二极管HSMP-3814。
更进一步地，所述二级运算放大器之间增加有隔离电阻。
更进一步地，所述操作单元包括用于控制自适应电路的接收存储模拟信号的强度的存储模拟信号控制按钮、用于控制存储数据分配的存储区的存储区选择按钮、用于控制数字信号处理器的压缩速度的压缩速度控制按钮、用于控制数字信号处理器的解压速度的解压速度控制按钮。
综上所述，由于采用了上述技术方案，本发明的有益效果是：
1.一种高通用性的数据存储结构，通过在数据存储结构中引进自适应电路，降低存储模拟信号的幅度，在硬件设备处于低功率的工作模式下实现了快速存储数据，从而降低了存储硬件设备的需求；同时引入读写存储控制单元和操作单元，实现将不同的存储数据存入相应的存储区中，实现了单个存储处理器对多个存储区的存储控制，降低了存储结构的成本。
2.本发明还包括与数字信号处理器连接的D/A转换器，通过引入D/A转换器，从而实现对不同存储区的不同存储数据的读取，实现了单个存储处理器对多个存储区的读写控制，进一步降低了存储结构的成本。
3.本发明所述自适应电路包括耦合检波单元、二级运算放大器、电路衰减单元，控制存储模拟信号的输出幅度，将存储结构的工作状态控制在低功率模式下，在硬件设备处于低功率的工作模式下实现了快速存储数据。
4.本发明所述二级运算放大器之间增加有隔离电阻，减少了各级运算放大器之间的相互影响。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图，其中：
图1是一种高通用性的数据存储结构的整体结构图；
图2是本发明自适应电路的结构图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明，即所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，术语“第一”和“第二”等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
一种高通用性的数据存储结构，包括自适应电路、控制模块、读写存储控制单元、存储区和操作单元，所述控制模块包括A/D转换器、数字信号处理器、缓存存储器；
所述自适应电路，用于检测信号源发出的存储模拟信号，并将存储模拟信号转化成低幅度存储模拟信号；
所述A/D转换器，用于接收自适应电路发送的低幅度存储模拟信号，并转换为存储数字信号；
所述数字信号处理器，用于接收A/D转换器发送的存储数字信号并压缩，得到存储数据；
所述缓存存储器，用于接收并缓存数字信号处理器发送的存储数据；
所述读写存储控制单元，用于接收缓存存储器发送的存储数据，并分配至相应的存储区；
所述操作单元，用于输入自适应电路的接收存储模拟信号的强度，输入为存储数据分配的存储区，以及输入数字信号处理器的压缩速度。
通过在数据存储结构中引进自适应电路，降低存储模拟信号的幅度，在硬件设备处于低功率的工作模式下实现了快速存储数据，从而降低了存储硬件设备的需求；同时引入读写存储控制单元和操作单元，实现将不同的存储数据存入相应的存储区中，实现了单个存储处理器对多个存储区的存储控制，降低了存储结构的成本；解决了现有技术中存储处理器只能处理对应的存储区域的读写导致存储器拓展性低的问题。
下面结合实施例对本发明的特征和性能作进一步的详细描述。
实施例一
本发明较佳实施例提供的一种高通用性的数据存储结构，包括自适应电路、控制模块、读写存储控制单元、存储区和操作单元，所述控制模块包括A/D转换器、数字信号处理器、缓存存储器；
所述自适应电路，用于检测信号源发出的存储模拟信号，并将存储模拟信号转化成低幅度存储模拟信号；
所述A/D转换器，用于接收自适应电路发送的低幅度存储模拟信号，并转换为存储数字信号；
所述数字信号处理器，用于接收A/D转换器发送的存储数字信号并压缩，得到存储数据；
所述缓存存储器，用于接收并缓存数字信号处理器发送的存储数据；
所述读写存储控制单元，用于接收缓存存储器发送的存储数据，并分配至相应的存储区；
所述操作单元，用于输入自适应电路的接收存储模拟信号的强度，输入为存储数据分配的存储区，以及输入数字信号处理器的压缩速度。
具体地，还包括与数字信号处理器连接的D/A转换器；
所述读写存储控制单元，接收操作单元输入的目标存储数据信号调取存储区的存储数据；
所述数字信号处理器，接收读写存储控制单元发送的存储数据并解压，得到存储数字信号；
所述D/A转换器，接收数字信号处理器发送的存储数字信号并转换成低幅度存储模拟信号；
所述操作单元，用于输入数字信号处理器的解压速度。
该较佳实施例通过在数据存储结构中引进自适应电路，降低存储模拟信号的幅度，在硬件设备处于低功率的工作模式下实现了快速存储数据，从而降低了存储硬件设备的需求；同时引入读写存储控制单元和操作单元，实现将不同的存储数据存入相应的存储区中，实现了单个存储处理器对多个存储区的存储控制，降低了存储结构的成本；还通过引入D/A转换器，从而实现对不同存储区的不同存储数据的读取，实现了单个存储处理器对多个存储区的读写控制，进一步降低了存储结构的成本。
实施例二
在实施例一提供的一种高通用性的数据存储结构的基础上，所述自适应电路包括耦合检波单元、二级运算放大器、电路衰减单元；
所述耦合检波单元，接收信号源发出的存储模拟信号，并检波成直流存储模拟信号；
所述二级运算放大器，接收耦合检波单元发送的直流存储模拟信号，并进行反相放大得到放大存储模拟信号；
所述电路衰减单元，接收二级运算放大器发送的放大存储模拟信号，并控制输出低幅度存储模拟信号。
进一步地，所述存储区包括两个存储不同频率信号内容的存储区A和存储区B。
该较佳实施例的自适应电路控制存储模拟信号的输出幅度，将存储结构的工作状态控制在低功率模式下，在硬件设备处于低功率的工作模式下实现了快速存储数据。
实施例三
在实施例二提供的一种高通用性的数据存储结构的基础上，所述耦合检波单元采用检波管HSMP-2850，所述二级运算放大器均采用运算放大器LM258，所述电路衰减单元采用电调二极管HSMP-3814。
实施例四
在实施例三提供的一种高通用性的数据存储结构的基础上，所述二级运算放大器之间增加有隔离电阻，其中应当说明的是，在电调二极管HSMP-3814之前需要加滤波电容，避免走线中引进高频成分导致信号波形失真现象。
该较佳实施例减少了各级运算放大器之间的相互影响，避免了走线中引进高频成分导致信号波形失真现象。
实施例五
在实施例四提供的一种高通用性的数据存储结构的基础上，所述操作单元包括用于控制自适应电路的接收存储模拟信号的强度的存储模拟信号控制按钮、用于控制存储数据分配的存储区的存储区选择按钮、用于控制数字信号处理器的压缩速度的压缩速度控制按钮、用于控制数字信号处理器的解压速度的解压速度控制按钮。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (7)

1.一种高通用性的数据存储结构，其特征在于：包括自适应电路、控制模块、读写存储控制单元、存储区和操作单元，所述控制模块包括A/D转换器、数字信号处理器、缓存存储器；
所述自适应电路，用于检测信号源发出的存储模拟信号，并将存储模拟信号转化成低幅度存储模拟信号；
所述A/D转换器，用于接收自适应电路发送的低幅度存储模拟信号，并转换为存储数字信号；
所述数字信号处理器，用于接收A/D转换器发送的存储数字信号并压缩，得到存储数据；
所述缓存存储器，用于接收并缓存数字信号处理器发送的存储数据；
所述读写存储控制单元，用于接收缓存存储器发送的存储数据，并分配至相应的存储区；
所述操作单元，用于输入自适应电路的接收存储模拟信号的强度，输入为存储数据分配的存储区，以及输入数字信号处理器的压缩速度。
2.根据权利要求1所述的一种高通用性的数据存储结构，其特征在于：还包括与数字信号处理器连接的D/A转换器；
所述读写存储控制单元，接收操作单元输入的目标存储数据信号调取存储区的存储数据；
所述数字信号处理器，接收读写存储控制单元发送的存储数据并解压，得到存储数字信号；
所述D/A转换器，接收数字信号处理器发送的存储数字信号并转换成低幅度存储模拟信号；
所述操作单元，用于输入数字信号处理器的解压速度。
3.根据权利要求2所述的一种高通用性的数据存储结构，其特征在于：所述自适应电路包括耦合检波单元、二级运算放大器、电路衰减单元；
所述耦合检波单元，接收信号源发出的存储模拟信号，并检波成直流存储模拟信号；
所述二级运算放大器，接收耦合检波单元发送的直流存储模拟信号，并进行反相放大得到放大存储模拟信号；
所述电路衰减单元，接收二级运算放大器发送的放大存储模拟信号，并控制输出低幅度存储模拟信号。
4.根据权利要求2所述的一种高通用性的数据存储结构，其特征在于：所述存储区包括两个存储不同频率信号内容的存储区A和存储区B。
5.根据权利要求3所述的一种高通用性的数据存储结构，其特征在于：所述耦合检波单元采用检波管HSMP-2850，所述二级运算放大器均采用运算放大器LM258，所述电路衰减单元采用电调二极管HSMP-3814。
6.根据权利要求5所述的一种高通用性的数据存储结构，其特征在于：所述二级运算放大器之间增加有隔离电阻。
7.根据权利要求2所述的一种高通用性的数据存储结构，其特征在于：所述操作单元包括用于控制自适应电路的接收存储模拟信号的强度的存储模拟信号控制按钮、用于控制存储数据分配的存储区的存储区选择按钮、用于控制数字信号处理器的压缩速度的压缩速度控制按钮、用于控制数字信号处理器的解压速度的解压速度控制按钮。
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