CN104331145A

CN104331145A - 一种降低ddr3内存写操作功耗的实现方法

Info

Publication number: CN104331145A
Application number: CN201410572217.XA
Authority: CN
Inventors: 李冰; 王小玲; 董乾; 赵霞; 刘勇; 王刚; 陈德斌; 陆清茹; 许立峰
Original assignee: Southeast university chengxian college
Current assignee: Southeast university chengxian college
Priority date: 2014-10-23
Filing date: 2014-10-23
Publication date: 2015-02-04
Anticipated expiration: 2034-10-23
Also published as: CN104331145B

Abstract

本发明公开了一种降低DDR3内存写操作功耗实现方法，该方法包括：DDR3内存里增加一个命令缓冲重组逻辑概念的提出；缓冲重组逻辑将写命令重组，将读命令直接给DDR3；把同一行的BL8写操作两个组合在一起，增加连续写数据传输时间；在DDR3内存中增加一个门控时钟，在突发长度为8的写过程中，关闭时钟，降低DDR3的功耗；DDR3内存采样写数据DQ是依据周期性的输入数据选取信号DQS；最后一个写数据采样结束以后开启DDR3的时钟，DDR3恢复正常模式。本发明提出了一种降低DDR3内存写操作功耗的实现方法，该方法可应用于目前以DDR3为主流的内存中，特别对低功耗要求高的移动设备内存中。通过这个方法，可以有效的降低DDR3写操作的功耗。

Description

一种降低DDR3内存写操作功耗的实现方法

技术领域

本发明涉及一种降低DDR3内存写操作功耗的实现方法。

背景技术

在绿色低碳的大环境下，和其他半导体产品一样，内存系统的功耗也在不停地降低当中。内存频率越来越高，带来的负面影响就是功耗的增加，所以新一代的内存都会在功耗上做些改进，以抵消频率提高带来的负面影响。低功耗设计是历代内存所追求的目标，最通常的方式就是降低内存的核心电压。DDR的核心电压为2.5V，DDR2的核心电压为1.8V，DDR3的核心电压进一步降低了，仅有1.5V。随着2012年9月DDR4内存标准的公布，其核心电压已经降低到1.2V。根据JEDEC的规范标准，通过提升硅晶圆芯片制造工艺而降低核心IO电压以提升性能的内存模组，更低的电压意味着工艺更加成熟。显然工艺的约束使得内存电压不能无穷的降低下去。

目前已有的降低内存功耗的专利，如专利号为：US 20130166931A1的发明专利，给出一种使用降低内存功耗的方法，它主要是让内存工作在高频时钟1下，不工作的时候进入低频时钟2。但是这种方法需要额外的在内存中增加一个时钟，并且引入一个时钟引脚。在内存频繁的读写过程中会带来两个时钟之间的频繁切换，且在内存不工作的时候降低的是静态功耗，对于动态功耗没有起到作用。

发明内容

本发明所要解决的技术问题是针对背景技术的不足提供了一种通过门控时钟暂时关闭写过程中的时钟，降低DDR3中MOS管不必要的翻转，进而降低DDR3内存写操作功耗的实现方法。

本发明为解决上述技术问题采用以下技术方案

1. 一种降低DDR3内存写操作功耗的实现方法，包括以下几个步骤：

1）DDR3内存颗粒接收来自内存控制器的命令，送入命令仲裁逻辑；

2）DDR3内存颗粒中的仲裁逻辑对送入内存的命令进行判断和分组后，再给存储阵列，对其进行真正的读写过程；

3）存储阵列进行写的过程中，门控时钟模块管理时钟信号，适当时机关闭时钟，DDR3写操作完成后开启时钟。

优选的，所述步骤1）中的命令仲裁逻辑，具体步骤如下：

2-1）命令仲裁逻辑把接收到的命令，进行分组判断，首先确定是否是写请求，如果不是，则直接对DDR3读操作；

2-2）再判断是否是突发长度为8的BL8传输，如果不是，直接对DDR3进行突发长度为4的BC4写过程；

2-3）将剩下的BL8写命令放到缓冲队列中，缓冲队列中把同一行的写请求方在一起；

2-4）达到设定的缓冲队列大小以后，开始对内存进行BL8写过程。

优选的，所述步骤3）中，具体包含以下步骤：

3-1）DDR3在开始写过程以后，经过写延迟WL：write latency后，将DDR3内存的时钟关闭；

3-2）DDR3对输入写数据DQ进行采样；

3-3）DQS采样完最后一个写数据后，门控时钟将被打开，并同时恢复到正常工作模式。

优选的，通过门控时钟模块将DDR3内存的时钟关闭。

优选的，DDR3通过输入的数据选择信号DQS的上升沿和下降沿对输入写数据DQ进行采样。

本发明采用以上技术方案与现有技术相比，具有以下技术效果：

本发明对于传输大量写数据的过程中，可以大大降低DDR3的功耗，不再依赖于电源电压的降低，而是通过门控时钟，暂时关闭写过程中的时钟，降低DDR3中MOS管不必要的翻转，达到降低动态功耗的目的。能够有效的克服电源电压无限制降低的对工艺技术的压力。

附图说明

图1是本发明提供的一种降低DDR3内存写操作功耗的实现方法中DDR3内存在内存控制器系统中的位置图；

图2是本发明提供的一种降低DDR3内存写操作功耗的实现方法中DDR3内存颗粒中低功耗控制结构图；

图3是本发明提供的一种降低DDR3内存写操作功耗的实现方法中DDR3内存颗粒中命令仲裁逻辑图；

图4是本发明提供的一种降低DDR3内存写操作功耗的实现方法命令仲裁逻辑中的命令缓冲队列图；

图5是本发明提供的一种降低DDR3内存写操作功耗的实现方法中仲裁模块实现流程图；

图6是本发明提供的一种降低DDR3内存写操作功耗的实现方法中门控时钟控制写过程；

图7是本发明提供的一种降低DDR3内存写操作功耗的实现方法中DDR3突发传输8的写过程示意图。

具体实施方式

下面结合附图对本发明的技术方案做进一步的详细说明：

优选的，所述步骤1）中的命令仲裁逻辑，具体步骤如下：

优选的，所述步骤3）中，具体包含以下步骤：

3-2）DDR3对输入写数据DQ进行采样；

如图1所示，本发明提供的一种降低DDR3内存写操作功耗的实现方法中DDR3内存在内存控制器系统中的位置。内存系统100可以作为ASIC（application specific integrated circuit）、FPGA（field-programmable gate array）或者很多其他功能的电路板中的一部分。例如，内存系统100可以嵌入到一个网络设备，例如路由、转换器、网关中，或者作为其中的一部分。内存系统100可以包含一个或多个访问SDRAM的组成部分。如图1中所示，内存系统100包括内存模组101，如DDR3 SDRAM；一个内存控制器104。内存模组101可以包括内存颗粒101-1到101-N。内存控制器104可以通过数据线和数据选择线102-1到102-N从内存中读取数据或者往内存中写入数据。通过时钟地址和命令线103对读写过程进行控制。

如图2所示，本发明提供的一种降低DDR3内存写操作功耗的实现方法中DDR3内存颗粒中低功耗控制结构图200。DDR3内存颗粒200作为图1中内存模组的一部分，负责存储数据。内存颗粒200可以包含命令仲裁逻辑202，命令译码器203，门控时钟逻辑205，时钟选择器206和内存存储逻辑204。其中命令仲裁逻辑接收内存控制器的命令和地址等控制信号，把命令按照要求重组以后发给后面的命令译码器203。命令译码器203将这些命令翻译成内存需要的命令，对内存存储块进行读写过程。门控时钟205在使能信号en的控制下打开或者关闭时钟CLK。时钟选择器206作为选择器，选择外部输入时钟CLK还是外部输入DQS作为内存存储逻辑204的采样信号。内存存储逻辑204在命令和采样信号的控制下，采样写数据DQ。

如图3所示，本发明提供的一种降低DDR3内存写操作功耗的实现方法中DDR3内存颗粒中命令仲裁逻辑图300。命令仲裁器逻辑300是DDR3内存颗粒中一个模块，主要包括缓冲判断逻辑302、BL8队列重组发送模块303。缓冲判断逻辑302接收来自内存控制器的命令，判断以后，分别发送出去。直接发送的有读命令，突发长度为4的BC4写命令。其他命令将被送入到BL8队列重组发送模块303中。命令仲裁器逻辑300接收的BL8写命令个数可以通过内部计数器来动态配置。BL8队列重组发送模块303把接收到的BL8写命令重组以后发送给命令译码器203。

如图4所示，本发明提供的一种降低DDR3内存写操作功耗的实现方法中命令仲裁逻辑中的命令缓冲队列图400。命令缓冲队列400包括重组逻辑402和缓冲队列401。重组逻辑402从缓冲判断逻辑中接收BL8写命令，把它们按照不同类型存放。重组逻辑402把同一行的写命令放到一起，不同行的分开放。比如命令缓冲队列400中的RiCa、RiCb是属于同一行i的不同列a和列b。RjCa、RjCb是属于同一行j的不同列a和列b。还有属于不同行的RmCn。把属于同一行的两个组合到一起变成BL8 to BL8的连续命令发送出去。不同行的分别单独发送。读命令和BC4的命令直接发送。

如图5所示，本发明提供的一种降低DDR3内存写操作功耗的实现方法中仲裁模块实现流程图500。仲裁模块实现流程图500中的具体步骤如下：

步骤501，接收内存控制器的读写命令。

步骤502，判断接收到的命令是否是写请求，如果不是，说明是读请求，直接发送给内存命令译码器203，让其对DDR3存储逻辑进行读操作503。如果是写命令则进入下一步。

步骤504，判断是否为突发长度4的写，如果是则直接发送对DDR3的BC4写505。如果不是则进入下一步。

步骤506，缓冲BL8的写命令。把突发长度为8的命令缓冲起来，缓冲的个数可以动态配置。

步骤507，重组BL发送模块507接收到缓冲BL8写命令506的命令后，对这些命令进行排序和缓冲，等待发送给DDR3。

步骤508，缓冲的个数等于8判断508，暂时设定为缓冲大小为8，可以动态调整，如果等于8则停止接受写命令，否则继续接收。

步骤509，暂停接收写命令509，等充足发送模块中的写命令发送出去以后再接收新的写命令。

如图6所示，本发明提供的一种降低DDR3内存写操作功耗的实现方法中门控时钟控制写过程流程图600。门控时钟控制写过程如以下步骤：

步骤601，开始控制过程。

步骤602，接受到突发长度为8的写操作。单独的BL8，或者是BL8 to BL8的连续写操作。

步骤603，等待过写延迟WL：write latency时间。

步骤604，通过门控时钟关闭时钟信号。进去低功耗状态。

步骤605，判断是否有DQS的采样沿。

步骤606，在DQS的上升沿和下降沿上对输入的写数据DQ进行采样。

步骤607，判断是否传输完成，没有就回到步骤605.传输完成就进入步骤608.

步骤608，开启时钟信号，DDR3进入正常模式。

步骤609，结束整个写控制降低功耗的过程。

如图7所示，本发明提供的一种降低DDR3内存写操作功耗的实现方法中DDR3突发传输8的写过程示意图700。两次连续突发长度BL=8的写传输过程为700所示。在命令间隔tCCD之间连续发送两个BL8写命令，等WL延迟过了一会就通知门控时钟关闭时钟信号。DQS的前序时间701preamble是通知DDR3开始有数据到来，让其准备好。接着在DQS的双沿上进行采样，写如DQ数据。等最后一个数据写完，恢复时钟信号，过DOS的后续时间702postamble以后，DDR3可以接收其他命令。

Claims

1.一种降低DDR3内存写操作功耗的实现方法，其特征在于：包括以下几个步骤：

2.根据权利要求1所述降低DDR3内存写操作功耗的实现方法，其特征在于：所述步骤1）中的命令仲裁逻辑，具体步骤如下：

3.根据权利要求1所述降低DDR3内存写操作功耗的实现方法，其特征在于，所述步骤3）中，具体包含以下步骤：

3-2）DDR3对输入写数据DQ进行采样；

4.根据权利要求3所述降低DDR3内存写操作功耗的实现方法，其特征在于：在步骤3-1）中，通过门控时钟模块将DDR3内存的时钟关闭。

5.根据权利要求3所述降低DDR3内存写操作功耗的实现方法，其特征在于：在步骤3-2）中，DDR3通过输入的数据选择信号DQS的上升沿和下降沿对输入写数据DQ进行采样。