CN103035284A - 半导体存储器件及其驱动方法 - Google Patents

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Abstract

本发明公开了一种半导体存储器件及其驱动方法，所述半导体存储器件包括：多个地址输入模块，所述多个地址输入模块被配置成分别接收与突发排序相关的多个地址；以及控制电路，所述控制电路被配置成在写入操作模式期间响应于突发长度信息而选择性地将所述地址输入模块的全部或一部分禁止。

Description

半导体存储器件及其驱动方法
相关申请的交叉引用
本申请要求2011年10月4日提交的韩国专利申请No.10-2011-0100850的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及一种半导体设计技术，更具体而言涉及一种半导体存储器件及其驱动方法。
背景技术
通常，诸如动态随机存取存储器(DRAM)的半导体存储器件包括用于将外部输入信号例如晶体管-晶体管逻辑(TTL)电平的信号变换成半导体存储器件的内部信号例如CMOS电平的信号的缓冲器。缓冲器包括用于缓冲外部命令并输出内部命令的命令缓冲器以及用于缓冲外部地址并输出内部地址的地址缓冲器。
图1是说明现有的半导体存储器件的框图。
参考图1，现有的半导体存储器件包括用于缓冲从外部输入的多个地址A<18:0>并输出多个内部地址PA<18:0>的多个地址缓冲器BUF1和BUF2、以及用于缓冲外部命令CMDB并输出内部命令PCMD的命令缓冲器BUF3。这里，出于说明目的而示出了两个地址缓冲器BUF1及BUF2，但是可以以与地址A<18:0>一对一地对应的方式来提供地址缓冲器BUF1及BUF2。
另外，无论读取/写入操作模式如何，地址缓冲器BUF1及BUF2以及命令缓冲器BUF3都响应于使能信号BUFEN而保持使能状态。
这里，具有上述结构的现有的半导体存储器件具有以下特征。
图2示出描述根据读取/写入操作模式的突发排序规范(Burst OrderingSpecification)的表格。
参考图2，在读取操作模式期间，无论突发长度如何，接收并使用第零、第一和第二地址A<0:2>以执行突发排序控制。另一方面，在写入操作模式期间，当突发长度为4时，接收并使用第零、第一及第二地址A<0:2>之中的第二地址A<2>。
图3示出现有的半导体存储器件处于写入操作模式下的时序图。
参考图3，可看出在输入写入命令WT且经过CAS写入潜伏时间(CWL)之后，经由数据焊盘DQ输入数据。这里，由于使能信号BUFEN连续地保持逻辑高电平的使能状态，因此所有地址缓冲器BUF1及BUF2保持使能状态。
因此，现有的半导体存储器件造成过度的电力消耗，因为用于接收特定的地址A<0:1>或A<0:2>的地址缓冲器BUF1或BUF2一直都处于使能状态，但是在写入操作模式期间，现有的半导体存储器件并不使用特定的地址A<0:1>或A<0:2>。
发明内容
本发明的实施例涉及一种半导体存储器件及其驱动方法，所述半导体存储器件中将写入操作模式期间不使用的缓冲器禁止。
本发明的另一个实施例涉及一种半导体存储器件及其驱动方法，在半导体存储器件中根据突发长度将写入操作模式期间不使用的缓冲器禁止。
根据本发明的一个实施例，一种半导体存储器件包括：多个地址输入模块，被配置成分别接收与突发排序相关的多个地址；以及控制电路，被配置成在写入操作模式期间响应于突发长度信息而选择性地将所述地址输入模块的全部或一部分禁止。
根据本发明的另一个实施例，一种半导体集成电路包括：至少一个第一地址输入模块，被配置成接收与突发排序相关的多个地址的一部分且在写入操作模式下响应于第一使能信号而被选择性地使能；至少一个第二地址输入模块，被配置成接收与突发排序相关的地址的另一部分且在写入操作模式下响应于第二使能信号而被选择性地禁止；至少一个第三地址输入模块，被配置成接收除与突发排序相关的地址之外的地址且在写入操作模式下响应于第三使能信号而被连续地使能；控制信号发生器，被配置成产生在第一时段中响应于突发长度信息、CAS写入潜伏时间信息、写入命令和时钟时钟而被使能的控制信号；以及使能信号发生器，被配置成响应于控制信号、第三使能信号、突发长度信息和激活信号而产生第一使能信号和第二使能信号，所述激活信号是在所有的存储体都处于激活状态时被使能的信号。
根据本发明的又一个实施例，提供一种驱动半导体存储器件的方法，所述半导体存储器件包括在读取操作模式下根据第一使能信号和第二使能信号被连续地使能的至少一个第一地址输入模块和至少一个第二地址输入模块，所述方法包括以下步骤：当所有的存储体都处于使能状态且从外部输入写入命令时，响应于突发长度信息而将第一使能信号保持在使能状态或将第一使能信号从使能状态转变为禁止状态，且响应于突发长度信息而将第二使能信号从使能状态转变为禁止状态；以及当完成对应于突发长度信息的数据从外部的输入时，将第一使能信号保持在使能状态或将第一使能信号从禁止状态转变为使能状态，且将第二使能信号从禁止状态转变为使能状态。
附图说明
图1是说明现有的半导体存储器件的框图。
图2示出描述根据读取/写入操作模式的突发排序规范的表格，以描述现有半导体存储器件的问题。
图3示出现有半导体存储器件在写入操作模式下的时序图。
图4是说明根据本发明的一个实施例的半导体存储器件的框图。
图5是说明图4所示的控制信号发生器的框图。
图6是说明图4所示的使能信号发生器的框图。
图7和图8是说明根据本发明的一个实施例用于驱动半导体存储器件的方法的时序图。
具体实施方式
下文将参考附图更详细地描述本发明的示例性实施例。然而，本发明可以用不同的方式实施且不应解释为限于本文中所述的实施例。确切地说，提供这些实施例是为了使本说明书清楚且完整，且向本领域技术人员完全传达本发明的范围。在本说明书中，相同的附图标记在本说明书的各个附图和实施例中表示相同的部件。
在本发明的一个实施例中，出于说明目的而假定突发长度为4或8。
图4是说明根据本发明的一个实施例的半导体存储器件的框图。
参考图4，半导体存储器件包括第一地址缓冲器BUF11、第二地址缓冲器BUF12、第三地址缓冲器BUF13、命令缓冲器BUF14、时钟缓冲器BUF15、锁存器100、命令译码器200、以及控制电路300。
第一地址缓冲器BUF11接收与突发排序相关的多个地址A<2:0>之中的第二地址A<2>且在写入操作模式期间根据第一使能信号ABL8EN而被选择性地使能。第二地址缓冲器BUF12接收与突发排序相关的地址A<2:0>之中的第零及第一地址A<1:0>且在写入操作模式期间根据第二使能信号ABL4EN而被选择性地禁止。第三地址缓冲器BUF13接收除与突发排序相关的地址A<2:0>之外的地址A<18:3>且根据第三使能信号BUFEN而被连续地使能。命令缓冲器BUF14接收外部命令CMDB。时钟缓冲器BUF15通过缓冲外部时钟CK及CKB而产生内部时钟ICLK。锁存器100锁存经命令缓冲器BUF14缓冲的外部命令PCMD。命令译码器200通过对锁存在锁存器100中的外部命令LCMD进行译码而产生写入命令CASWT。控制电路300响应于写入命令CASWT、激活信号BKALL_ACT、突发长度信息BL8、CAS写入潜伏时间信息CWL7、CWL8、CWL9及CWL10以及第三使能信号BUFEN而产生第一使能信号ABL8EN和第二使能信号ABL4EN。此处，出于说明目的，本实施例示出一个第二地址缓冲器BUF12和一个第三地址缓冲器BUF13，但如第一地址缓冲器BUF11那样，缓冲器的数目可以以与地址A<1:0>及A<18:3>一对一地对应的方式等于地址A<1:0>及A<18:3>的数目。
此处，当在所有的存储体都处于使能状态下即当激活信号BKALL_ACT处于使能状态时施加写入命令CASWT时，控制电路300基于突发长度信息BL8而选择性地禁止与突发排序相关的地址缓冲器BUF11及BUF12的全部或一部分。控制电路300包括控制信号发生器310和使能信号发生器320。控制信号发生器310产生在某一时段期间使能的控制信号DISB0，所述时段的范围为从外部命令CMDB输入时的时刻到响应于突发长度信息BL8、CAS写入潜伏时间信息CWL7、CWL8、CWL9及CWL10、写入命令CASWT、内部时钟ICLK而终止与突发长度信息BL8相对应的数据的输入时的时刻。使能信号发生器320产生第一使能信号ABL8EN和第二使能信号ABL4EN，且将第一使能信号和第二使能信号提供至第一地址缓冲器BUF11和第二地址缓冲器BUF12，所述第一使能信号ABL8EN和第二使能信号ABL4EN的使能时段响应于控制信号DISB0、第三使能信号BUFEN、突发长度信息BL8和激活信号BKALL_ACT而不同地受到限制。
另外，图5是说明图4中所示的控制信号发生器310的框图，且图6是说明图4中所示的使能信号发生器320的框图。
参考图5，控制信号发生器310包括第一移位单元312、第二移位单元314和第一逻辑运算单元316。第一移位单元312将写入命令CASWT顺序地移位等于基于CAS写入潜伏时间信息CWL7、CWL8、CWL9及CWL10而受控的第一移位数目的次数。第二移位单元314顺序地将经移位的写入命令附加地移位等于基于突发长度信息BL8而受控的第二移位数目的次数。第一逻辑运算单元316通过对写入命令CASWT和在第一及第二移位单元中经顺序移位的多个写入命令CASWT L-90至L30执行逻辑运算而产生控制信号DISB0。
此处，第一移位单元312包括四个多路复用器MUX1、MUX2、MUX3及MUX4以及三个D触发器F/F1至F/F3。四个多路复用器MUX1、MUX2、MUX3及MUX4基于CAS写入潜伏时间信息CWL7、CWL8、CWL9及CWL10而选择并输出写入命令CASWT。三个D触发器F/F1至F/F3被设置成分别对应于四个多路复用器MUX1、MUX2、MUX3及MUX4，且对前面的多路复用器MUX1、MUX2及MUX3的输出进行移位并传送经移位的输出作为后面的多路复用器MUX2、MUX3及MUX4的输入。同时，设置在第一至第四多路复用器MUX1、MUX2、MUX3及MUX4的最前面的第一多路复用器MUX1采用接地电压VSS作为其输入。第一移位单元312基于CAS写入潜伏时间信息CWL7、CWL8、CWL9及CWL10经由第一至第四多路复用器MUX1、MUX2、MUX3及MUX4中的任一个输出写入命令CASWT，且经由最后面的第四多路复用器MUX4输出初次移位的写入命令。
第二移位单元314包括D触发器链F/F4至F/F13以及跳越单元MUX5及MUX6。D触发器链F/F4至F/F13通过第二次地将第四多路复用器MUX4输出的写入命令移位而输出多个写入命令CASLWT L-60至L30。跳越单元MUX5及MUX6基于突发长度信息BL8而跳过D触发器链F/F4至F/F13的一部分。这里，构成D触发器链F/F4至F/F13的D触发器的数目对应于“8”，即最大突发长度的数目。跳越单元MUX5及MUX6跳过对应于突发长度之差的数目的D触发器。由于在本发明的本实施例中，突发长度支持“8”和“4”，因此跳越单元MUX5及MUX6被实现为跳过两个D触发器F/F10及F/F11，因为“2”对应于突发长度“4”之差。跳越单元MUX5及MUX6包括：第五多路复用器MUX5，其基于突发长度信息BL8而选择包括在D触发器链F/F4至F/F13中的某一D触发器F/F9的输出L00与接地电压VSS之中的任一个并输出所选择的输出作为下一个D触发器F/F10的输入；以及第六多路复用器MUX6，其基于突发长度信息BL8而选择某一D触发器F/F9的输出L00与布置在所述某一D触发器F/F9之后的两个D触发器中的D触发器F/F11的输出L20之中的任一个并输出所选择的输出作为下一个D触发器F/F12的输入。
另外，第一逻辑运算单元316对写入命令CASWT、经移位的写入命令CASLWT及L-90至L30执行“或”运算，转换运算结果，并输出控制信号DISB0。
参考图6，使能信号发生器320包括第二逻辑运算单元322、第三逻辑运算单元324以及第四逻辑运算单元326。第二逻辑运算单元322对第三使能信号BUFEN和激活信号BKALL_ACT执行逻辑运算。第三逻辑运算单元324对第二逻辑运算单元322的输出信号、控制信号DISB0和突发长度信息BL8执行逻辑运算并输出第一使能信号ABL8EN。第四逻辑运算单元326对第二逻辑运算单元322的输出信号和控制信号DISB0执行逻辑运算并输出第二使能信号ABL4EN。
此处，第二逻辑运算单元322包括用于对第三使能信号BUFEN和激活信号BKALL_ACT执行“与非”运算的第一与非门NAND1。
第三逻辑运算单元324包括用于使控制信号DISB0反相的第一反相器INV1以及用于对第一反相器INV1的输出信号和第二逻辑运算单元322的输出信号执行“或非”运算的第一或非门NOR1。
另外，第四逻辑运算单元326包括用于对控制信号DISB0和突发长度信息BL8执行“与非”运算的第二与非门NAND2以及用于对第二与非门NAND2的输出信号和第二逻辑运算单元322的输出信号执行“或非”运算的第二或非门NOR2。
下文中，参考图7和图8描述根据本发明的一个实施例用于驱动具有上述结构的半导体存储器件的方法。
图7是说明根据本发明的一个实施例在写入操作模式和BL8模式(突发长度为8的情况)下操作的半导体存储器件的时序图。图8是说明根据本发明的一个实施例在写入操作模式和BL4模式(其中突发长度为4的情况)下操作的半导体存储器件的时序图。
在本发明的本实施例中，假定CAS写入潜伏时间信息为“9”。此处，CAS写入潜伏时间信息“9”是指在输入写入命令且经过时钟的9个周期(9tCK)之后开始经由数据焊盘DQ输入数据。
本文首先说明BL8模式的情况。
参考图7，当激活信号BKALL_ACT被使能为逻辑高电平(所有存储体都处于使能状态下)且施加外部命令CMDB时，将所接收的外部命令CMDB与内部时钟ICLK同步地锁存至锁存器100且由命令译码器200将经锁存的外部命令LCMD译码成写入命令CASWT。
接着，控制信号发生器310响应于写入命令CASWT、CAS写入潜伏时间信息CWL9及突发长度信息BL8而产生控制信号DISB0。这里详细阐述产生控制信号DISB0的过程。第一移位单元312接收基于CAS写入潜伏时间信息CWL9而经由第二多路复用器MUX2输出的写入命令CASWT并输出经两个D触发器F/F2及F/F3初次移位的多个写入命令L-80及L-70。第二移位单元314基于逻辑高电平的突发长度信息BL8在没有跳越的情况下经由D触发器F/F4至F/F13将相应的写入命令L-60顺序地移位并输出第二次被移位的多个写入命令CASLWT L-60至L30。因此，第一逻辑运算单元316通过对经由第一移位单元312及第二移位单元314输出的多个经移位的写入命令CASLWT L-90至L-30和写入命令CASWT执行“或非”运算而产生控制信号DISB0。在从外部命令CMDB输入时的时刻到完成具有突发长度“8”的数据的输入时的时刻所经过的时段中将所产生的控制信号DISB0使能。简言之，控制信号DISB0的使能时段被定义成对应于CAS写入潜伏时间“9”的时段(9tCK)以及对应于突发长度“8”的时段(4tCK)的总和。
另外，使能信号发生器320基于逻辑高电平的突发长度信息BL8而产生在使能控制信号DISB0被使能的时段中被禁止的第一使能信号ABL8EN和第二使能信号ABL4EN。
因此，响应于第一使能信号ABL8EN及第二使能信号ABL4EN，第一地址缓冲器BUF11及第二地址缓冲器BUF12在使能控制信号DISB0使能的时段中被禁止。此处，由于在写入操作模式和BL8模式下，对突发排序的控制并不涉及第零至第二地址A<2:0>，因此用于缓冲第零至第二地址A<2:0>的第一地址缓冲器BUF11及第二地址缓冲器BUF12被禁止。
下面说明BL4模式的情况。
参考图8，当激活信号BKALL_ACT被使能为逻辑高电平(所有存储体都处于使能状态中)且施加外部命令CMDB时，将所接收的外部命令CMDB与内部时钟ICLK同步地锁存至锁存器100且由命令译码器200将经锁存的外部命令LCMD译码成外部命令CMDB。
接着，控制信号发生器310响应于外部命令CMDB、CAS写入潜伏时间信息CWL9及突发长度信息BL4而产生控制信号DISB0。这里更详细地描述产生控制信号DISB0的过程。第一移位单元312接收基于CAS写入潜伏时间信息CWL9经由第二多路复用器MUX2输出的外部命令CMDB并输出首先经由两个D触发器F/F2及F/F3移位的多个写入命令L-80及L-70。第二移位单元314基于逻辑低电平的突发长度信息BL4在跳过D触发器链的部分D触发器F/F10及F/F11的情况下经由D触发器链F/F4至F/F9、F/F12及F/F13将对应写入命令L-60顺序地移位并输出第二次经移位的多个写入命令CASLWT L-60至L00及L30。因此，第一逻辑运算单元316通过对写入命令CASWT和从第一移位单元312及第二移位单元314输出的输出信号CASLWT L-90至L-30执行“或非”运算而产生控制信号DISB0。在从输入外部命令CMDB时的时刻到完成具有突发长度“4”的数据的输入时的时刻的时段中将所产生的控制信号DISB0使能。简言之，控制信号DISB0的使能周期被定义成对应于CAS写入潜伏时间“9”的时段(9tCK)与对应于突发长度“4”的时段(2tCK)的总和。
另外，使能信号发生器320产生基于逻辑低电平的突发长度信息BL4而保持使能状态的第一使能信号ABL8EN及在控制信号DISB0被使能的时段中被禁止的第二使能信号ABL4EN。
因此，第一地址缓冲器BUF11响应于第一使能信号ABL8EN而保持其使能状态，且第二地址缓冲器BUF12响应于第二使能信号ABL4EN在控制信号DISB 0使能的时段中被禁止。此处，由于在写入操作模式和BL4模式下，除了第二地址A<2>之外，第零至第一地址A<1:0>并不涉及对突发排序的控制，因此除了用于缓冲第二地址A<2>的第一地址缓冲器BUF11之外，用于缓冲第零和第一地址A<1:0>的第二地址缓冲器BUF12被禁止。
根据本发明的一个实施例，在写入操作模式期间不使用的缓冲器被禁止，以节约电力消耗。此外，由于在写入操作模式期间根据突发长度选择性地将不使用的缓冲器禁止，因此可以将功耗最小化。
虽然已参照具体实施例描述了本发明，但本领域技术人员会理解的是，在不脱离所附权利要求所限定的本发明的精神和范围的前提下可以做出各种变化和修改。

Claims (20)

1.一种半导体存储器件，包括：
多个地址输入模块，所述多个地址输入模块被配置成分别接收与突发排序相关的多个地址；以及
控制电路，所述控制电路被配置成在写入操作模式期间响应于突发长度信息而选择性地将所述地址输入模块的全部或一部分禁止。
2.如权利要求1所述的半导体存储器件，其中，所述控制电路包括：
控制信号发生器，所述控制信号发生器被配置成响应于所述突发长度信息、写入命令、CAS写入潜伏时间信息和时钟来产生在第一时段期间被使能的控制信号；以及
使能信号发生器，所述使能信号发生器被配置成产生多个使能信号并将所述使能信号分别提供给所述地址输入模块，所述多个使能信号的使能时段响应于所述控制信号和所述突发长度信息而受到限制。
3.如权利要求2所述的半导体存储器件，其中，所述第一时段处在从外部输入所述写入命令时的时间点到完成与所述突发长度信息相对应的数据的输入时的时间点的范围内。
4.如权利要求2所述的半导体存储器件，其中，所述控制信号发生器包括：
第一移位单元，所述第一移位单元被配置成将所述写入命令顺序地移位等于第一移位数目的次数以产生初次移位的写入命令，其中所述第一移位数目是响应于所述CAS写入潜伏时间信息而受控制的；
第二移位单元，所述第二移位单元被配置成将所述初次移位的写入命令顺序地移位等于第二移位数目的次数，其中所述第二移位数目是响应于所述突发长度信息而受控制的；以及
逻辑运算单元，所述逻辑运算单元被配置成通过对所述写入命令和从所述第一移位单元和所述第二移位单元中的顺序移位所获得的多个写入命令执行逻辑运算而产生所述控制信号。
5.如权利要求4所述的半导体存储器件，其中，所述第一移位单元包括：
N个多路复用器，所述N个多路复用器被配置成基于所述各个CAS写入潜伏时间信息而选择并输出所述写入命令，其中N与所述各个CAS写入潜伏时间信息的数目相同且所述N个多路复用器是串联连接的；以及
N-1个D触发器，所述N-1个D触发器被配置成分别移位并传送所述N个多路复用器中的相应的一个多路复用器的输出作为下一个多路复用器的输入，
其中，在排序上处在所述N个多路复用器中的最前面的多路复用器被配置成接收接地电压作为输入。
6.如权利要求4所述的半导体存储器件，其中，所述第二移位单元包括：
D触发器链，所述D触发器链被配置成顺序地将从所述N个多路复用器中的最后的多路复用器输出的写入命令移位；以及
跳越单元，所述跳越单元被配置成响应于所述突发长度信息而跳过所述D触发器链的一部分。
7.如权利要求4所述的半导体存储器件，其中，所述逻辑运算单元被配置成执行“或非”运算。
8.如权利要求2所述的半导体存储器件，还包括：
命令输入模块，所述命令输入模块被配置成接收外部命令；
锁存器，所述锁存器被配置成锁存在所述命令输入模块中接收的所述外部命令；以及
命令译码器，所述命令译码器被配置成通过对在所述锁存器中获得的经锁存的外部命令译码而产生所述写入命令。
9.一种半导体集成电路，包括：
至少一个第一地址输入模块，所述至少一个第一地址输入模块被配置成接收与突发排序相关的多个地址的一部分且在写入操作模式中响应于第一使能信号而被选择性地使能；
至少一个第二地址输入模块，所述至少一个第二地址输入模块被配置成接收与突发排序相关的所述地址的另一部分且在所述写入操作模式中响应于第二使能信号而被选择性地禁止；
至少一个第三地址输入模块，所述至少一个第三地址输入模块被配置成接收除与突发排序相关的所述地址之外的地址且在所述写入操作模式中响应于第三使能信号而被连续地使能；
控制信号发生器，所述控制信号发生器被配置成响应于突发长度信息、CAS写入潜伏时间信息、写入命令以及时钟而产生在第一时段中被使能的控制信号；以及
使能信号发生器，所述使能信号发生器被配置成响应于所述控制信号、所述第三使能信号、所述突发长度信息和激活信号而产生第一使能信号和第二使能信号，所述激活信号是在所有存储体都处于激活状态中时被使能的信号。
10.如权利要求9所述的半导体集成电路，其中，所述第一时段从自外部输入所述写入命令时的时间点开始到完成对应于所述突发长度信息的数据的输入时的时间点为止。
11.如权利要求9所述的半导体集成电路，其中，所述控制信号发生器包括：
第一移位单元，所述第一移位单元被配置成将所述写入命令顺序地移位等于响应于所述CAS写入潜伏时间信息而受控的第一移位数目的次数以产生初次移位的写入命令；
第二移位单元，所述第二移位单元被配置成将所述初次移位的写入命令顺序地移位等于响应于所述突发长度信息而受控的第二移位数目的额外次数；以及
逻辑运算单元，所述逻辑运算单元被配置成通过对所述写入命令和从所述第一移位单元和所述第二移位单元中的所述顺序移位获得的多个写入命令执行逻辑运算而产生所述控制信号。
12.如权利要求11所述的半导体集成电路，其中，所述第一移位单元包括：
N个多路复用器，所述N个多路复用器被配置成响应于各个CAS写入潜伏时间信息而选择并输出所述写入命令，其中N与所述各个CAS写入潜伏时间信息的数目相同且所述N个多路复用器是串联连接的；以及
N-1个D触发器，所述N-1个D触发器被配置成分别移位并传送所述N个多路复用器中的相应的一个多路复用器的输出作为下一个多路复用器的输入，
其中所述N个多路复用器中的最前面的多路复用器接收接地电压作为输入。
13.如权利要求12所述的半导体集成电路，其中，所述第二移位单元包括：
D触发器链，所述D触发器链被配置成顺序地将所述N个多路复用器中的最后的多路复用器所输出的写入命令移位；以及
跳越单元，所述跳越单元被配置成响应于所述突发长度信息而跳过所述D触发器链的一部分。
14.如权利要求12所述的半导体集成电路，其中，所述逻辑运算单元被配置成执行“或非”运算。
15.如权利要求9所述的半导体集成电路，其中，所述使能信号发生器包括：
第二逻辑运算单元，所述第二逻辑运算单元被配置成对所述第三使能信号和所述激活信号执行逻辑运算；
第三逻辑运算单元，所述第三逻辑运算单元被配置成对所述第二逻辑运算单元的输出信号、所述控制信号和所述突发长度信息执行逻辑运算并输出所述第一使能信号；以及
第四逻辑运算单元，所述第四逻辑运算单元被配置成对所述第二逻辑运算单元的所述输出信号和所述控制信号执行逻辑运算并输出所述第二使能信号。
16.如权利要求9所述的半导体集成电路，还包括：
命令输入模块，所述命令输入模块被配置成接收外部命令；
锁存器，所述锁存器被配置成锁存在所述命令输入模块中接收的所述外部命令；以及
命令译码器，所述命令译码器被配置成通过对在所述锁存器中获得的经锁存的外部命令译码而产生所述写入命令。
17.一种用于驱动半导体存储器件的方法，所述半导体存储器件包括在读取操作模式中根据第一使能信号和第二使能信号被连续地使能的至少一个第一地址输入模块和至少一个第二地址输入模块，所述方法包括以下步骤：
当所有存储体都处于使能状态中且从外部输入写入命令时，响应于突发长度信息而将所述第一使能信号保持于在使能状态或将所述第一使能信号从使能状态转变为禁止状态，且响应于所述突发长度信息而将所述第二使能信号从使能状态转变为禁止状态；以及
当完成从外部输入对应于所述突发长度信息的数据时，将所述第一使能信号保持在使能状态中或将所述第一使能信号从禁止状态转变为使能状态，且将所述第二使能信号从禁止状态转变为使能状态。
18.如权利要求17所述的方法，其中，响应于所述突发长度信息而将所述第一使能信号保持在使能状态或将所述第一使能信号从使能状态转变为禁止状态且响应于所述突发长度信息而将所述第二使能信号从使能状态转变为禁止状态的步骤包括以下步骤：当突发长度为“4”时，响应于所述突发长度信息而将所述第一使能信号保持在使能状态。
19.如权利要求17所述的方法，其中，响应于所述突发长度信息而将所述第一使能信号保持在使能状态或将所述第一使能信号从使能状态转变为禁止状态且响应于所述突发长度信息而将所述第二使能信号从使能状态转变为禁止状态的步骤包括以下步骤：当突发长度为“8”时，响应于所述突发长度信息而将所述第一使能信号从使能状态转变为禁止状态。
20.如权利要求17所述的方法，其中，所述第一使能信号和所述第二使能信号保持在所述禁止状态的时段对应于CAS写入潜伏时间的时段与对应于突发长度的时段的总和。
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