KR100668828B1 - 메모리 장치의 어드레스 버퍼 회로 - Google Patents

메모리 장치의 어드레스 버퍼 회로 Download PDF

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Abstract

본 발명에 따른 실시예인 메모리 장치의 어드레스 버퍼 회로는 외부로부터 인가되는 어드레스 신호를 수신하는 제 1 어드레스 입력 버퍼 그룹 및 제 2 어드레스 입력 버퍼 그룹과, 상기 제 2 어드레스 입력 버퍼 그룹의 동작을 제어하는 제어부를 구비한다.
본 발명에서, 상기 제 1 어드레스 입력 버퍼의 동작은 제 1 제어신호에 의하여 제어되며, 상기 제어부는 상기 메모리 장치의 모든 뱅크들이 액티브 상태로 진입하는 경우에 인에이블되는 제 2 제어신호를 수신하여 상기 제 2 어드레스 입력 버퍼의 동작을 제어한다.

Description

메모리 장치의 어드레스 버퍼 회로{Address buffer circuit for a memory device}
도 1 은 메모리 장치에 사용되는 일반적인 어드레스 버퍼 회로의 블록도를 나타낸다.
도 2는 본 발명에 따른 어드레스 버퍼 회로의 일예이다.
도 3은 도 2에 도시된 입력 버퍼의 일예이다.
도 4는 도 2에 도시된 입력 버퍼 제어부의 일예이다.
도 5는 본 발명에 따른 동작 타이밍도를 도시한다.
본 발명은 메모리 장치에 관한 것으로, 특히 전류 소모를 감소시킨 어드레스 버퍼 회로를 갖는 메모리 장치에 관한 것이다.
도 1 은 메모리 장치(예컨대 512M SDRAM)에 사용되는 일반적인 어드레스 버퍼 회로의 블록도를 나타낸다. 참고로, 도 1에서, 제어신호(EN)는 입력 버퍼(111~118)의 동작을 제어하는 인에이블 신호이다.
도 1에서 알 수 있는 바와같이, 메모리 컨트롤러(무도시)로부터 출력된 어드 레스 신호는 어드레스 핀(101~108)을 통하여 입력 버퍼(111~118)로 인가된다. 입력 버퍼로부터 출력된 어드레스 신호(AI<0> ~ AI<13>, BAI<0>, BAI<1>)는 메모리 장치의 내부로 인가된다. 여기서, 어드레스 신호(AI<0> ~ AI<13>)는 로우 어드레스 또는 컬럼 어드레스로 사용되며, 어드레스 신호(BAI<0>, BAI<1>)는 메모리 장치의 뱅크를 선택하는 뱅크 어드레스 신호로 사용된다.
전술한 도 1의 어드레스 버퍼 회로의 구성은 512M DDR2 SDRAM의 어드레스 버퍼 회로로서 일반적으로 사용되는 회로이다. 그런데, 512M DDR SDRAM 과 관련하여 JEDEC 표준사양에서 요구하는 어드레스의 구성은 아래의 표와 같다.
[표 1]
Configuration 128MX4 64MX8 32MX16
Bank address BA0, BA1 BA0, BA1 BA0, BA1
Auto precharge A10 A10 A10
Row address A0~A13 A0~A13 A0~A12
Column address A0~A9, A11 A0~A9 A0~A9
위에서 알 수 있는 바와같이, 512M DDR2 SDRAM의 구성(configuration)에 따라 사용되는 로우 어드레스와 컬럼 어드레스가 상이함을 알 수 있다.
예컨대, 128MX4와 64MX8의 경우, 어드레스 신호(A0~A9, A11~A13)가 로우 어드레스 신호로 사용된다. 그러나, 32MX16의 경우, 어드레스 신호(A0~A9, A11, A12)가 로우 어드레스 신호로 사용된다.
또한, 128MX4의 경우, 어드레스 신호(A0~A9, A11)가 컬럼 어드레스 신호로 사용된다. 그러나, 64MX8와 32MX16의 경우, 어드레스 신호(A0~A9)가 로우 어드레스 신호로 사용된다.
이처럼, 512M DDR2 SDRAM의 구성(configuration)에 따라 특정 어드레스 핀과 그에 대응하는 어드레스 입력 버퍼가 사용되지 않을 수 있다. 그럼에도 불구하고, 어드레스 입력 버퍼(11~118)의 동작이 제어신호(EN)에 의하여 획일적으로 결정되는 경우, 사용하지 않는 어드레스 입력 버퍼에서는 불필요한 전류 소모가 초래된다.
종래의 경우, 도 1에서와 같이, 32MX16를 사용하는 경우, 낸드 게이트(10)소자를 이용하여 32MX16의 구성에서는 사용하지 않는 어드레스 입력 버퍼(116)의 동작을 디스에이블 시키는 방법을 사용하였다.
그러나, 도 1에 도시된 종래의 어드레스 버퍼 회로의 경우, 표 1 에 제시한 각 메모리 장치의 특성에 따라 어드레스 입력 버퍼를 선택적으로 제어하는 방법을 구현하지 못한다는 문제점이 있다.
본 발명은 전술한 문제점을 해결하기 위하여 제안된 것으로, 메모리 장치의 구성에 따라 선택적으로 어드레스 버퍼의 동작을 제어하는 회로를 제공한다.
특히, 본 발명은 메모리 장치의 구성에 따라, 컬럼 어드레스만이 사용되는 동작 모드에서, 로우 어드레스로만 사용되는 어드레스 입력 버퍼의 동작을 디스에이블시켜 불필요한 전류 소모를 차단하는 회로를 제공한다.
본 발명에 따른 실시예인 메모리 장치의 어드레스 버퍼 회로는 외부로부터 인가되는 어드레스 신호를 수신하는 제 1 어드레스 입력 버퍼 그룹 및 제 2 어드레스 입력 버퍼 그룹과, 상기 제 2 어드레스 입력 버퍼 그룹의 동작을 제어하는 제어부를 구비한다.
본 발명에서, 상기 제 1 어드레스 입력 버퍼의 동작은 제 1 제어신호에 의하여 제어되며, 상기 제어부는 상기 메모리 장치의 구성에 따른 동작모드신호와 상기 메모리 장치의 모든 뱅크들이 액티브 상태로 진입하는 경우에 인에이블되는 제 2 제어신호를 수신하여 상기 제 2 어드레스 입력 버퍼의 동작을 제어한다.
본 발명에서, 상기 제 2 어드레스 입력 버퍼는 로우 어드레스 입력 버퍼로만 사용되고 컬럼 어드레스 입력 버퍼로는 사용되지 않다.
본 발명에서, 액티브 상태를 유지하는 모든 뱅크들중의 최소한 어느 하나의 뱅크가 아이들 상태로 진입하면, 상기 제 2 제어신호는 일정 시간 후 디스에이블 상태로 천이한다.
(실시예)
이하, 도면을 참조하여 본 발명의 실시예에 대하여 보다 구체적으로 설명하기로 한다.
도 2는 본 발명에 따른 어드레스 버퍼 회로의 일예이다. 참고로, 도 2 의 어드레스 버퍼 회로는 512M DDR2 SDRAM에 사용되는 어드레스 버퍼 회로를 나타낸다.
도 2의 어드레스 버퍼 회로는 외부로부터 인가되는 어드레스 신호를 수신하는 어드레스 핀(201~208)과, 어드레스 핀(201~208)을 통과한 어드레스 신호를 수신하는 어드레스 입력 버퍼(211~212)와, 어드레스 입력 버퍼(214, 215, 216)의 동작을 제어하는 제어부(220)를 구비한다.
도 2에서, 제어신호(EN)은 어드레스 입력 버퍼(211, 212, 213, 218, 219)의 동작을 제어하는 신호이며, X4는 128MX4인 메모리 장치인 경우에 인에이블되는 신호이고, X16은 32MX16인 메모리 장치인 경우에 인에이블되는 신호이다. 어드레스 입력 버퍼로부터 출력된 어드레스 신호(AI<0> ~ AI<13>)는 메모리 장치의 내부로 인가되어 특정 메모리 셀을 지정하는 로우 어드레스 또는 컬럼 어드레스로 사용된다. 어드레스 신호(BAI<0>, BAI<1>)는 메모리 장치의 뱅크(4 뱅크의 경우)를 선택하는 신호로 사용된다.
도 2에서, 제어부(220)는 제어신호(EN_BUF)와 신호(X4)를 수신하는 오아 게이트(21)와, 오아 게이트(21)의 출력신호와 제어신호(EN)를 수신하는 앤드 게이트(22)와, 제어신호(EN_BUF) 및 제어신호(EN)를 수신하는 앤드 게이트(23)와, 제어신호(EN_BUF) 및 제어신호(EN) 및 신호(X16)의 반전신호를 수신하는 앤드 게이트(24)를 구비한다.
앤드 게이트(22)의 출력신호는 어드레스 입력 버퍼(214)의 동작을 제어하며, 앤드 게이트(23)의 출력신호는 어드레스 입력 버퍼(215)의 동작을 제어하며, 앤드 게이트(24)의 출력신호는 어드레스 입력 버퍼(216)의 동작을 제어한다.
도 3은 도 2에 도시된 입력 버퍼의 일예로서, 당업자는 도 3에 도시된 입력 버퍼외에도 도 3의 회로와 동일한 기능을 갖는 변형된 회로를 다양하게 구현할 수 있다. 참고로, 도 3에서, Ai 는 어드레스 신호이고, VREF는 기준전압이고, EN은 회로의 동작을 제어하는 제어신호이고, AI<i>는 어드레스 입력 버퍼로부터 출력된 어드레스 신호이다.
도 4는 도 2에 도시된 입력 버퍼 제어부(220)의 일예이다.
도시된 바와같이, 제어부(220)는 앤드 게이트(41)와, 앤드 게이트의 출력신호(ALL_BA)를 수신하는 지연부(42)와, 앤드 게이트(41)의 출력신호와 지연부(42)의 출력신호를 수신하는 노아 게이트(43)를 구비한다.
도 4에서, 앤드 게이트(41)는 뱅크 액티브 상태를 나타내는 신호(B0~B4)를 수신하며, 노아 게이트(43)의 출력신호는 EN_BUF이다. 노아 게이트(43)의 출력신호(EN_BUF)는 도 2에 도시된 제어부(220)에 인가되는 신호이다. 도 4에서, 뱅크 액티브 상태를 나타내는 신호(B0)는 뱅크 어드레스(BA1, BA0)가 (L, L)인 경우에 하이 레벨로 인에이블되는 신호이고, 신호(B1)는 뱅크 어드레스(BA1, BA0)가 (L, H)인 경우에 하이 레벨로 인에이블되는 신호이고, 신호(B2)는 뱅크 어드레스(BA1, BA0)가 (H, L)인 경우에 하이 레벨로 인에이블되는 신호이고, 신호(B3)는 뱅크 어드레스(BA1, BA0)가 (H, H)인 경우에 하이 레벨로 인에이블되는 신호이다.
도 5는 본 발명에 따른 동작 타이밍도를 도시한다.
도 5에서, CLK는 메모리 장치의 내부 클락신호를 나타내고, CMD는 커맨드 신호를 나타낸다. 또한, 신호(B0~B3, ALL_BA, EN_BUF)는 도 4의 회로에 사용된 신호이다.
도 5에 도시된 바와같이, 커맨드 신호(ACT0)에 의하여 4 개의 뱅크(무도시)중의 하나를 액티브시키는 뱅크 액티브 신호(B0)가 인에이블되고, 커맨드 신호(ACT1)에 의하여 나머지 3 개의 뱅크(무도시)중의 하나를 액티브시키는 뱅크 액티브 신호(B1)가 인에이블되고, 커맨드 신호(ACT2)에 의하여 나머지 2 개의 뱅크(무도시)중의 하나를 액티브시키는 뱅크 액티브 신호(B2)가 인에이블되고, 커맨드 신호(ACT3)에 의하여 마지막으로 남은 1 개의 뱅크를 액티브시키는 뱅크 액티브 신호(B3)가 인에이블되면, 도 4의 앤드 게이트(41)의 출력신호(ALL_BA)는 로우 레벨에서 하이 레벨로 천이한다. 따라서, 도 4, 5에서 알 수 있듯이, 제어부의 출력신호(EN_BUF)는 하이 레벨에서 로우 레벨로 천이한다.
이하, 도 2 내지 도 5를 참조하여 본 발명의 동작을 설명한다.
먼저, 적어도 하나의 뱅크가 아이들 상태에 있느 경우를 설명한다. 즉, 로우 어드레스 신호가 인가될 수 있는 상태의 경우를 설명한다. 즉, 신호(B0~B3)중 적어도 하나 이상은 로우 레벨을 유지한다는 것을 의미하며, 이 경우, 도 2의 제어부(220)에 인가되는 제어신호(EN_BUF)는 하이 레벨이다(도 4 참조). 결과적으로, 표 1에서 설명된 바와같이, 128MX4 및 64MX8 인 메모리 장치의 구성의 경우, 로우 어드레스 핀 (A0~A13)과 그에 대응하는 어드레스 입력 버퍼(211~216)가 모두 사용되고, 32MX16인 메모리 장치 구성의 경우, 로우 어드레스 핀 (A0~A12)과 그에 대응하는 어드레스 입력 버퍼(211~215)만이 사용됨을 알 수 있다.
다음, 모든 뱅크가 액티브 상태에 있는 경우를 설명한다. 이 경우, 모든 뱅크가 액티브 상태이므로, 더 이상 액티브 시킬 뱅크가 없다. 따라서, 로우 어드레 스 신호 수신용으로만 사용되는 어드레스 입력 버퍼의 동작을 정지시키는 것이 소비 전력 감소 측면에서 매우 유용할 것이다. 본 발명에서는 모든 뱅크가 액티브 상태에 있는 경우 메모리 장치의 구성에 따라서 선택적으로 어드레스 입력 버퍼의 동작을 차단하는 기술을 제공한다. 이하 보다 구체적으로 설명한다.
모든 뱅크가 액티브 상태에 있는 경우, 신호(B0~B3)가 모두 하이 레벨을 유지한다. 이 경우, 도 2의 제어부(220)에 인가되는 제어신호(EN_BUF)는 로우 레벨이다(도 4 참조). 제어부의 출력신호 (EN_BUF)가 로우 레벨을 유지하는 동안, 도 2의 어드레스 입력 버퍼(211~216)으로 인가되는 어드레스 신호는 컬럼 어드레스로만 사용될 것이다. 왜냐하면, 이미 뱅크 액티브 신호(B0~B3)에 의하여 모든 뱅크가 활성화되어 있기 때문이다.
따라서, 표 1에서 설명된 바와같이, 128MX4 인 메모리 장치의 구성의 경우, 컬럼 어드레스 핀 (A0~A9, A11)과 그에 대응하는 어드레스 입력 버퍼가 사용되고, 컬럼 어드레스 버퍼(215, 216)의 동작은 차단됨을 알 수 있다. 이 경우, 도 2의 제어부의 X4 신호는 하이 레벨이고, X16 신호는 로우 레벨이다.
또한, 64MX8 인 메모리 장치의 구성의 경우, 컬럼 어드레스 핀 (A0~A9)과 그에 대응하는 어드레스 입력 버퍼가 사용되고, 컬럼 어드레스 버퍼(214, 215, 216)의 동작은 차단됨을 알 수 있다. 이 경우, 도 2의 제어부의 X4 신호는 로우 레벨이고, X16 신호는 로우 레벨이다.
또한, 32MX16 인 메모리 장치의 구성의 경우, 컬럼 어드레스 핀 (A0~A9)과 그에 대응하는 어드레스 입력 버퍼가 사용되고, 컬럼 어드레스 버퍼(214, 215)의 동작은 차단됨을 알 수 있다. 이 경우, 도 2의 제어부의 X4 신호는 로우 레벨이고, X16 신호는 하이 레벨이다. 참고로, 32MX16 의 경우, 어드레스 핀(206)과 어드레스 버퍼(216)은 로우 및 컬럼 어드레스 동작시 사용되지 않는다.
이상에서 알 수 있듯이, 도 2에도시된 본 발명의 어드레스 버퍼 회로는 로우 어드레스 신호 수신용으로 사용되는 어드레스 버퍼중에서 컬럼 어드레스 신호를 수신하지 않는 어드레스 버퍼를 선택적으로 차단하여 전류 소모를 감소시키는 회로를 제공한다.
도 5에서 알 수 있듯이, 모든 뱅크가 액티브 상태가 된 후부터 적어도 하나의 뱅크가 아이들 상태가 되기까지 제어부의 출력신호(EN_BUF)는 t1 시간동안 로우 레벨을 유지한다. t1 시간 후, 즉, 적어도 하나의 뱅크가 아이들 상태가 되면, 제어부의 출력신호(EN_BUF)는 t2시간이 경과 한 후 하이 레벨로 천이한다. 여기서, t2는 라스 프리차지 시간(RAS precharge time :tRP)을 의미한다. 왜냐하면, 적어도 하나의 뱅크가 아이들 상태가 된 후에는 라스 프리차지 시간이 경과한 후에 새로운 뱅크 액티브 명령이 인가될 수 있기 때문이다.
이상에서 알 수 있는 바와같이, 본 발명은 컬럼 어드레스 신호가 인가되는 경우, 메모리 장치의 구성에 따라 사용되지 않는 어드레스 버퍼의 동작을 차단하여 전류 소모를 줄인 어드레스 버퍼 회로를 제공한다.

Claims (4)

  1. 메모리 장치의 어드레스 버퍼 회로에 있어서,
    외부로부터 인가되는 어드레스 신호를 수신하는 제 1 어드레스 입력 버퍼 그룹 및 제 2 어드레스 입력 버퍼 그룹과,
    상기 제 2 어드레스 입력 버퍼 그룹의 동작을 제어하는 제어부를 구비하며,
    상기 제 1 어드레스 입력 버퍼의 동작은 제 1 제어신호에 의하여 제어되며,
    상기 제어부는 상기 메모리 장치의 구성에 따른 동작모드신호와 상기 메모리 장치의 모든 뱅크들이 액티브 상태로 진입하는 경우에 인에이블되는 제 2 제어신호를 수신하여 상기 제 2 어드레스 입력 버퍼의 동작을 제어하는 것을 특징으로 하는 메모리 장치의 어드레스 입력 버퍼 회로.
  2. 제 1 항에 있어서,
    상기 제 2 어드레스 입력 버퍼는 로우 어드레스 입력 버퍼로만 사용되고 컬럼 어드레스 입력 버퍼로는 사용되지 않는 것을 특징으로 하는 메모리 장치의 어드레스 입력 버퍼 회로.
  3. 제 1 항에 있어서,
    액티브 상태를 유지하는 모든 뱅크들중의 최소한 어느 하나의 뱅크가 아이들 상태로 진입하면, 상기 제 2 제어신호는 일정 시간 후 디스에이블 상태로 천이하는 것을 특징으로 하는 메모리 장치의 어드레스 입력 버퍼 회로.
  4. 제 4 항에 있어서,
    상기 일정 시간은 라스 프리차지 시간인 것을 특징으로 하는 메모리 장치의 어드레스 입력 버퍼 회로.
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