JPH0476892A - 出力回路 - Google Patents
出力回路Info
- Publication number
- JPH0476892A JPH0476892A JP2190268A JP19026890A JPH0476892A JP H0476892 A JPH0476892 A JP H0476892A JP 2190268 A JP2190268 A JP 2190268A JP 19026890 A JP19026890 A JP 19026890A JP H0476892 A JPH0476892 A JP H0476892A
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- output
- signal
- circuit
- activation signal
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- 230000001934 delay Effects 0.000 claims abstract description 5
- 230000004913 activation Effects 0.000 claims description 33
- 230000000295 complement effect Effects 0.000 claims description 2
- 230000003213 activating effect Effects 0.000 abstract 4
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は出力回路に関し、特に半導体記憶装置の出力回
路に関する。
路に関する。
従来、この種の出力回路は、第５図に示すように、トラ
ンジスタＱｌ、Ｑ２を備えたＣＭＯ８型の出力インバー
タ３と、ＮＯＲケート０Ｇ１０Ｇ２、ＮＡＮＤケートＡ
Ｇ２、及びインバータＩＶ４〜ＩＶ６を備え、チップ活
性化信号σ「及び出力活性化信号Ｕ「の何れか一方が非
能動レベルの高レベルのときは出力インバータ３の出力
を高インピーダンス状態とし、チップ活性化信号Ｕ「及
び出力活性化信号σｒが共に能動レベルの低レベルのと
きはセンス増幅回路の出力信号等からの入力信号ＩＮを
出力インバータから出力するように制御する制御回路２
とを有する構成となっていた。
ンジスタＱｌ、Ｑ２を備えたＣＭＯ８型の出力インバー
タ３と、ＮＯＲケート０Ｇ１０Ｇ２、ＮＡＮＤケートＡ
Ｇ２、及びインバータＩＶ４〜ＩＶ６を備え、チップ活
性化信号σ「及び出力活性化信号Ｕ「の何れか一方が非
能動レベルの高レベルのときは出力インバータ３の出力
を高インピーダンス状態とし、チップ活性化信号Ｕ「及
び出力活性化信号σｒが共に能動レベルの低レベルのと
きはセンス増幅回路の出力信号等からの入力信号ＩＮを
出力インバータから出力するように制御する制御回路２
とを有する構成となっていた。
第６図はこの出力回路の動作を説明するための各部信号
の波形図である。
の波形図である。
チップ活性化信号Ｕ［は半導体記憶装置のセンス増幅器
、入力バッファ回路をはじめ多くの回路を動作状態とす
るので、センス増幅器の出力信号、すなわちこの出力回
路の入力信号ＩＮは、電源電圧変動等によりチップ活性
化信号Ｕ［が能動レベルになった直後には不安定になる
。
、入力バッファ回路をはじめ多くの回路を動作状態とす
るので、センス増幅器の出力信号、すなわちこの出力回
路の入力信号ＩＮは、電源電圧変動等によりチップ活性
化信号Ｕ［が能動レベルになった直後には不安定になる
。
出力回路のみを活性化する出力活性化信号丁［が非能動
レベルの高レベルのときはトランジスタＱ１のゲートは
高レベル、トランジスタＱ２のゲートは低レベルとなっ
てトランジスＱｌ、Ｑ２は共にオフ状態となり、出力イ
ンバータ３の出力は高インピーダンス状態となり、入力
信号ＩＮは出力端子Ｔｏには伝達されない。
レベルの高レベルのときはトランジスタＱ１のゲートは
高レベル、トランジスタＱ２のゲートは低レベルとなっ
てトランジスＱｌ、Ｑ２は共にオフ状態となり、出力イ
ンバータ３の出力は高インピーダンス状態となり、入力
信号ＩＮは出力端子Ｔｏには伝達されない。
その後出力活性化信号Ｙ［が能動レベルになると入力信
号ＩＮが出力インバータ３を介して出力端子Ｔｏに伝達
される。
号ＩＮが出力インバータ３を介して出力端子Ｔｏに伝達
される。
上述した従来の出力回路は、チップ活性化信号Ｕ「及び
出力活性化信号丁「が共に能動レベルのとき入力信号Ｉ
Ｎを出力インバータ３を介して出力端子Ｔｏへ伝達する
構成となっているので、センス増幅器、入力バッファ等
を含む多くの回路を活性化状態にするチップ活性化信号
σ「が、出力回路のみを活性化する出力活性化信号丁「
か能動レベルになってから能動レベルになると、第７図
に示すように、入力信号ＩＮの不安定な部分がそのまま
出力信号０ｔＪＴとして現れ、正常なデータとは異なる
データが出力されるという欠点がある。
出力活性化信号丁「が共に能動レベルのとき入力信号Ｉ
Ｎを出力インバータ３を介して出力端子Ｔｏへ伝達する
構成となっているので、センス増幅器、入力バッファ等
を含む多くの回路を活性化状態にするチップ活性化信号
σ「が、出力回路のみを活性化する出力活性化信号丁「
か能動レベルになってから能動レベルになると、第７図
に示すように、入力信号ＩＮの不安定な部分がそのまま
出力信号０ｔＪＴとして現れ、正常なデータとは異なる
データが出力されるという欠点がある。
本発明の目的は、チップ活性化信号が出力活性化信号よ
り遅く能動レベルになっても、常に正常なデータを出力
することができる出力回路を提供することにある。
り遅く能動レベルになっても、常に正常なデータを出力
することができる出力回路を提供することにある。
本発明の出力回路は、チップ活性化信号の能動レベルの
期間の前縁のみを所定の時間遅延させる遅延回路と、相
補型の出力インバータ回路と、前記遅延回路の出力信号
及び出力活性化信号の何れか一方が非能動レベルのとき
は前記出力インバータ回路の出力を高インピーダンス状
態とし、前記遅延回路の出力信号及び出力活性化信号が
共に能動レベルのとき入力信号を前記出力インバータ回
路から出力するように制御する制御回路とを有している
。
期間の前縁のみを所定の時間遅延させる遅延回路と、相
補型の出力インバータ回路と、前記遅延回路の出力信号
及び出力活性化信号の何れか一方が非能動レベルのとき
は前記出力インバータ回路の出力を高インピーダンス状
態とし、前記遅延回路の出力信号及び出力活性化信号が
共に能動レベルのとき入力信号を前記出力インバータ回
路から出力するように制御する制御回路とを有している
。
Ｃ実施例〕
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示す回路図である。
この実施例は、インバータＩＶＩ、インバータＩＶ２．
ＩＶ３で形成され遅延素子１１、及びＮＡＮＤゲー）Ａ
Ｇｌを備え、チップ活性化信号Ｕ「の能動レベル（低レ
ベル）の期間の前縁（立下り）のみを所定の時間遅延さ
せる遅延回路１と、トランジスタＱｌ、Ｑ２を備えたＣ
ＭＯ５型の出力インバータ３と、ＮＯＲゲートＯＧＩ。
ＩＶ３で形成され遅延素子１１、及びＮＡＮＤゲー）Ａ
Ｇｌを備え、チップ活性化信号Ｕ「の能動レベル（低レ
ベル）の期間の前縁（立下り）のみを所定の時間遅延さ
せる遅延回路１と、トランジスタＱｌ、Ｑ２を備えたＣ
ＭＯ５型の出力インバータ３と、ＮＯＲゲートＯＧＩ。
ＯＧ２、ＮＡＮＤゲートＡＧ２、及びインバータＩＶ４
〜ＩＶ６を備え、遅延回路１の出力信号ＣＥＤ及び出力
活性化信号Ｕ「の何れか一方か非能動レベル（高レベル
）のときは出力インバータ３の出力を高インピーダンス
状態とし、遅延回路１の出力信号ＣＥＤ及び出力活性化
信号σｒが共に能動レベル（低レベル）のとき入力信号
ＩＮを出力インバータ３から出力するように制御する制
御回路２とを有する構成となっている。
〜ＩＶ６を備え、遅延回路１の出力信号ＣＥＤ及び出力
活性化信号Ｕ「の何れか一方か非能動レベル（高レベル
）のときは出力インバータ３の出力を高インピーダンス
状態とし、遅延回路１の出力信号ＣＥＤ及び出力活性化
信号σｒが共に能動レベル（低レベル）のとき入力信号
ＩＮを出力インバータ３から出力するように制御する制
御回路２とを有する構成となっている。
第２図はこの実施例のチップ活性化信号Ｕ［及び出力活
性化信号丁「の能動レベルになるタイミングが異なる３
つの期間Ｔ、、Ｔ２．Ｔ３の各部信号の波形図である。
性化信号丁「の能動レベルになるタイミングが異なる３
つの期間Ｔ、、Ｔ２．Ｔ３の各部信号の波形図である。
第２図に示すように何れの期間Ｔ、、Ｔ２Ｔ、において
も、出力信号ＯＵＴはチップ活性化信号Ｃ「の前縁より
時間Ｔ、２だけ遅れて出力されるので、入力信号ＩＮの
不安定部分が除去され、常に正常なデータのみが出力さ
れる。
も、出力信号ＯＵＴはチップ活性化信号Ｃ「の前縁より
時間Ｔ、２だけ遅れて出力されるので、入力信号ＩＮの
不安定部分が除去され、常に正常なデータのみが出力さ
れる。
チップ活性化信号Ｃ「が能動レベルになった直後の入力
信号ＩＮのより詳細な波形、及び出力信号ＯＵＴの関係
を第３図に示しておく。
信号ＩＮのより詳細な波形、及び出力信号ＯＵＴの関係
を第３図に示しておく。
第４図は本発明の第２の実施例を示す回路図である。
この実施例は遅延素子１１ＡをコンデンサＣ１で形成し
ている他、遅延回路ＬＡ、制御回路２Ａを第１の実施例
とは異なる構成としているが、基本動作及び効果は第１
の実施例と同様である。
ている他、遅延回路ＬＡ、制御回路２Ａを第１の実施例
とは異なる構成としているが、基本動作及び効果は第１
の実施例と同様である。
以上説明したように本発明は、チップ活性化信号の能動
レベルの期間の前縁のみを所定の時間遅延させ、この信
号及び出力活性化信号が共に能動レベルのとき入力信号
を出力バッファ回路から出力する構成とすることにより
、チップ活性化信号が能動レベルになった直後の入力信
号の不安定な部分を除去することができるので、チップ
活性化信号が出力活性化信号より遅く能動レベルになっ
ても、常に正常なデータを出力することができる効果が
ある。
レベルの期間の前縁のみを所定の時間遅延させ、この信
号及び出力活性化信号が共に能動レベルのとき入力信号
を出力バッファ回路から出力する構成とすることにより
、チップ活性化信号が能動レベルになった直後の入力信
号の不安定な部分を除去することができるので、チップ
活性化信号が出力活性化信号より遅く能動レベルになっ
ても、常に正常なデータを出力することができる効果が
ある。
路の動作及び課題を説明するための各部信号の波形図で
ある。
ある。
１、ＩＡ・・・遅延回路、２．２Ａ・・・制御回路、３
・・・出力インバータ、１１．１１Ａ・・・遅延素子、
Ａ’ＧＩ〜ＡＧ３・・・ＮＡＮＤゲート、Ｃ１・・・コ
ンデンサ、ＩＶＩ〜ＩＶ７・・・インバータ、○Ｇ１〜
ＯＧ３・・・ＮＯＲゲート、Ｑｌ、Ｃ２・・・トランジ
スタ。
・・・出力インバータ、１１．１１Ａ・・・遅延素子、
Ａ’ＧＩ〜ＡＧ３・・・ＮＡＮＤゲート、Ｃ１・・・コ
ンデンサ、ＩＶＩ〜ＩＶ７・・・インバータ、○Ｇ１〜
ＯＧ３・・・ＮＯＲゲート、Ｑｌ、Ｃ２・・・トランジ
スタ。
Claims (1)
- チップ活性化信号の能動レベルの期間の前縁のみを所定
の時間遅延させる遅延回路と、相補型の出力インバータ
回路と、前記遅延回路の出力信号及び出力活性化信号の
何れか一方が非能動レベルのときは前記出力インバータ
回路の出力を高インピーダンス状態とし、前記遅延回路
の出力信号及び出力活性化信号が共に能動レベルのとき
入力信号を前記出力インバータ回路から出力するように
制御する制御回路とを有することを特徴とする出力回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2190268A JPH0476892A (ja) | 1990-07-18 | 1990-07-18 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2190268A JPH0476892A (ja) | 1990-07-18 | 1990-07-18 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0476892A true JPH0476892A (ja) | 1992-03-11 |
Family
ID=16255325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2190268A Pending JPH0476892A (ja) | 1990-07-18 | 1990-07-18 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0476892A (ja) |
-
1990
- 1990-07-18 JP JP2190268A patent/JPH0476892A/ja active Pending
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