JP2000163972A - デ―タ入出力バッファ制御回路 - Google Patents
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Abstract
ファへフィードバックされないようにする。 【解決手段】 本発明は、読取り動作時にはデータ入力
バッファの動作を止めるようにした。すなわち、第1P
MOS31と第2NMOS34とからなる従来のデータ
入力バッファ22に、データ入出力バッファ制御部24
へゲートが接続された第2PMOS32と第1NMOS
33とを第2NMOS34直列に接続したものである。
Description
ronous DRAM)のデータ入出力バッファ制御回路に関し、
特に読取りモード時には入力バッファをディスエーブル
させて電力消耗を低減させることができるデータ入出力
バッファ制御回路に関する。
ンジスタとの組合せからなるもので、高集積半導体メモ
リ素子として広く用いられている。しかしながら、DR
AMは、周知のようにRAS、CAS信号を使用してア
クセスしていたためアクセスに時間がかかり、データを
読み出す時間が長くなるとともに速度が遅くなるという
短所があった。最近では、DRAMの構成において読取
り/書込動作の速度を早くしたSDRAMが開発されて
使用されている。このSDRAMでは、データ入力パッ
ドとデータ出力パッドを別に備えず、一つのパッドでデ
ータの入力/出力を行うようになっている。そのためデ
ータ入出力パッドを備える。この際、データ入力バッフ
ァとデータ出力バッファ共はその入出力パッドに連結さ
れている。
ッファ制御回路を添付図面を参照して説明する。図1は
従来のSDRAMのデータ入出力バッファ制御回路の回
路構成図である。従来のデータ入出力バッファ制御回路
は、図1に示すように、データを入力或いは出力するた
めの入出力パッド1と、第1PMOS3と第1NMOS
4とから構成され、入出力パッド1を介して外部のデー
タをSRAMに入力させるためのデータ入力バッファ2
と、NANDゲート6、NORゲート7、第2PMOS
8、第2NMOS9等から構成され、SDRAMのデー
タDOUTを入出力パッド1を介して出力するデータ出
力バッファ5と、クロック信号CLKと読取りコマンド
を入力してデータ出力バッファ5を制御する信号DOE
Bを出力するデータ出力バッファ制御部10とを備え
る。
入出力バッファ制御回路の動作について説明する。ま
ず、SDRAMからデータを読み取る場合、外部から読
取りコマンド信号が与えられる。このとき、SDRAM
の内部では、読取りコマンド信号を解釈して読取りイネ
ーブル信号READEをローからハイにする。読取りイ
ネーブル信号READEが入力されたデータ出力バッフ
ァ制御部10は、外部クロック信号CLKに同期して所
定時間後にデータ出力バッファ5をイネーブルするよう
に、出力信号DOEBをハイからローへ変える。データ
出力バッファ制御部10の出力信号DOEBがローに維
持されているバッファ5のイネーブルの間は、NAND
ゲート6の一方の入力はハイ、NORゲート7の一方の
入力はローに保たれる。したがって、データDOUTが
ハイのときにはNANDゲート6とNORゲート7の出
力が共にローとなり、データDOUTがローのときは双
方のゲートがハイになる。それぞれのゲートの出力が第
2PMOS8と第2NMOS9からなる反転回路へ入力
されるので、結局SDRAMからのデータDOUTがそ
のままバッファ5から入出力パッド1へ出力される。そ
して、外部或いは内部の制御により読取り動作が終了す
ると、読取りイネーブル信号READEが再び「ハイ」
から「ロー」へ変わる。これにより、データ出力バッフ
ァ制御部10は、所定時間後にその出力信号である制御
信号DOEBをローからハイへ変えてデータ出力バッフ
ァ5をディスエーブルさせる。従って、データ出力バッ
ファ5はハイインピダンス状態となる。
ータ入出力バッファ制御回路においては下記のような問
題点があった。従来のデータ入出力バッファ制御回路
は、入出力パッド1をデータの読取りと書込みとに共用
しているため、読取り動作時に、データ出力バッファか
らデータが入出力パッドへ出力されている間に、その出
力されたデータがデータ入力バッファへフィードバック
されることがある。それによりデータ入力バッファで不
要なスイッチング電流が誘発されることがある。これに
より、複数のデータを連続的に読み取る場合にそのスイ
ッチング電流は更に大きくなる。本発明は上記の問題点
を解決するためになされたものであり、その目的は、デ
ータ出力バッファからフィードバックされるデータによ
り発生するスイッチング電流を防止することのできるデ
ータ入出力バッファ制御回路を提供することにある。
の本発明のデータ入出力バッファ制御回路は、読取り動
作時にデータ入力バッファを動作しないように、すなわ
ちディスエーブルさせるようにしたことを特徴とするも
のである。そのため、データを入力或いは出力するため
の入出力パッドと、制御信号により入出力パッドを介し
て入力されるデータをSDRAMに入力させるためのデ
ータ入力バッファと、SDRAMのデータを入出力パッ
ドを介して出力するデータ出力バッファと、読取りモー
ド時に、データ入力バッファをディスエーブルし、かつ
データ出力バッファをイネーブルするように制御するデ
ータ入出力バッファ制御部を備えることを特徴とする。
ファ制御回路を添付図面を参照して詳細に説明する。図
2は本発明の一実施形態のデータ入出力バッファ制御回
路の回路構成図である。本発明の一実施形態のデータ入
出力バッファ制御回路は、図2に示すように、データを
入力或いは出力するための入出力パッド21と、制御信
号により入出力パッド21を介して入力されるデータを
SDRAMの内部回路25に入力させるためのデータ入
力バッファ22と、SDRAM25のデータを入出力パ
ッド21を介して出力するデータ出力バッファ23と、
クロック信号CLKと読取りコマンドを入力して、読取
りモード時にデータ入力バッファ22をディスエーブル
し、かつデータ出力バッファ23をイネーブルするよう
にデータ入力バッファ22とデータ出力バッファ23を
制御する制御信号DOEBを出力するデータ入出力バッ
ファ制御部24とを備える。
以下の通りである。ソースが正電圧端に連結され、ドレ
インがSDRAMの内部回路25の入力端Dinに連結
され、ゲートが入出力パッド21に連結される第1PM
OS31と、ソースが正電圧端に連結され、ドレインが
第1PMOS31のドレインに連結され、ゲートにはデ
ータ入出力バッファ制御部24からの制御信号DOEB
が印加される第2PMOS32と、ドレインが前記第
1、第2PMOS31、32のドレインと連結され、ゲ
ートにはデータ入出力バッファ制御部24の制御信号D
OEBが印加される第1NMOS33と、ドレインが第
1NMOS33のソースに連結され、ソースが接地さ
れ、ゲートが入出力パッド21に連結される第2NMO
S34とから構成される。
の通りであるが、データ出力バッファ制御部10の代わ
りにデータ入出力バッファ制御部24から制御信号を受
ける以外、従来のものと特に異なる必要はない。また、
データ入出力バッファ制御部24と名称は異なっている
ものの、これは基本的には読取りイネーブル信号によっ
て制御信号DOEBをハイからローへと変えるものであ
るので、従来のデータ出力バッファ制御と特に変わると
ころはない。したがって、データ出力バッファ23は、
SDRAMから出力されるデータとデータ入出力バッフ
ァ制御部24から出力される制御信号DOEBの反転信
号とを論理演算するNANDゲート35と、SDRAM
から出力されるデータとデータ入出力バッファ制御部2
4から出力される制御信号DOEBとを論理演算するN
ORゲート36と、ソースが正電圧端に連結され、ドレ
インが入出力パッド21に連結され、ゲートにはNAN
Dゲート35の出力が印加されるPMOS37と、ドレ
インがPMOS37のドレインに連結され、ソースが接
地され、ゲートにはNORゲート36の出力が印加され
るNMOS38とから構成される。
データ入出力バッファ制御回路の動作について説明す
る。まず、従来と同様に、SDRAMからデータを読み
取る場合、外部から読取りコマンド信号が与えられる。
このとき、SDRAMの内部では、読取りコマンド信号
を解釈して読取りイネーブル信号READEをローから
ハイとする。読取りイネーブル信号READEが入力さ
れたデータ入出力バッファ制御部24は、外部クロック
信号CLKに同期して所定時間後にデータ入出力バッフ
ァ23をイネーブルし、かつデータ入力バッファ22を
ディスエーブルするように、制御信号DOEBをハイか
らローへ変える。これにより、データ出力バッファ23
は、前述したように、SDRAMの内部回路から伝わる
データDOUTを入出力パッド21へ出力する。
入出力バッファ制御部24の制御信号DOEBがローと
されると、第2PMOS32がオン、第1NMOS33
がオフに維持されるので、SDRAMの入力端Dinに
は常にハイが加えられたままとなり、第1PROM3
1、第2NMOSへどのような信号が加えられても、そ
の出力が切り換えられることはない。したがって、デー
タ出力バッファ23から入出力パッド21へデータが出
力され、それがフィードバックされてもSDRAM25
までフィードバックされることはない。
取り動作が終了すると、読取りイネーブル信号READ
Eが再びハイからローへ移る。これにより、データ入出
力バッファ制御部24は、所定時間後に制御信号DOE
Bをローからハイに変える。したがって、第2PMOS
32はオフ、第1NMOS33がオンとなり、データ入
力バッファ22は、第1PMOS31と第2NMOS3
4とでパッド21からデータを受けて正常に動作する。
すなわちデータ入出力バッファはイネーブル状態とな
る。
出力バッファ制御回路においては以下のような効果があ
る。本発明では、データを読み取るためにデータ出力バ
ッファをイネーブルさせる際、データ入力バッファをデ
ィスエーブルさせるため、読み取ったデータがデータ入
力バッファへフィードバックされることにより発生する
不要なスイッチング電流を除去することができる。よっ
て、読取り動作時の動作電流を節減させることができ
る。また、請求項2に記載の本発明は従来のデータ入出
力バッファ制御回路のデータ入力バッファに1個のPM
OSと1個のNMOSを付け加えるだけで実現できるの
で、回路構成がそれほど複雑になることがない。
びデータ入出力バッファ制御回路の回路構成図。
出力バッファ及びデータ入出力バッファ制御回路の回路
構成図。
Claims (2)
- 【請求項1】 データを入力或いは出力するための入
出力パッドと、 制御信号により入出力パッドを介して入力されるデータ
をSDRAMに入力させるためのデータ入力バッファ
と、 SDRAMのデータを入出力パッドを介して出力するデ
ータ出力バッファと、 読取りモード時に、データ入力バッファをディスエーブ
ルし、かつデータ出力バッファをイネーブルするように
制御するデータ入出力バッファ制御部とを備えることを
特徴とするデータ入出力バッファ制御回路。 - 【請求項2】 データ入力バッファは、 ソースが正電圧端に連結され、ドレインがSDRAMの
内部回路の入力端に連結され、ゲートが入出力パッドに
連結される第1PMOSと、 ソースが正電圧端に連結され、ドレインが第1PMOS
のドレインに連結され、ゲートにはデータ入出力バッフ
ァ制御部の出力信号である制御信号DOEBが印加され
る第2PMOSと、 ドレインが第1、第2PMOSのドレインに連結され、
ゲートにはデータ入出力バッファ制御部の制御信号DO
EBが印加される第1NMOSと、 ドレインが第1NMOSのソースに連結され、ソースが
接地され、ゲートは入出力パッドに連結される第2NM
OSとを有することを特徴とする請求項1記載のデータ
入出力バッファ制御回路。
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