JP2000163972A - デ―タ入出力バッファ制御回路 - Google Patents

デ―タ入出力バッファ制御回路

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JP2000163972A
JP2000163972A JP11147907A JP14790799A JP2000163972A JP 2000163972 A JP2000163972 A JP 2000163972A JP 11147907 A JP11147907 A JP 11147907A JP 14790799 A JP14790799 A JP 14790799A JP 2000163972 A JP2000163972 A JP 2000163972A
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ドン・ギュン・キム
Fun Park Zon
ゾン・フン・パク
Ha Park San
サン・ハ・パク
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Abstract

(57)【要約】 【課題】 読取りモード時に入出力パッドから入力バッ
ファへフィードバックされないようにする。 【解決手段】 本発明は、読取り動作時にはデータ入力
バッファの動作を止めるようにした。すなわち、第１Ｐ
ＭＯＳ３１と第２ＮＭＯＳ３４とからなる従来のデータ
入力バッファ２２に、データ入出力バッファ制御部２４
へゲートが接続された第２ＰＭＯＳ３２と第１ＮＭＯＳ
３３とを第２ＮＭＯＳ３４直列に接続したものである。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＳＤＲＡＭ(Synch
ronous DRAM)のデータ入出力バッファ制御回路に関し、
特に読取りモード時には入力バッファをディスエーブル
させて電力消耗を低減させることができるデータ入出力
バッファ制御回路に関する。
【０００２】
【従来の技術】一般に、ＤＲＡＭは、キャパシタとトラ
ンジスタとの組合せからなるもので、高集積半導体メモ
リ素子として広く用いられている。しかしながら、ＤＲ
ＡＭは、周知のようにＲＡＳ、ＣＡＳ信号を使用してア
クセスしていたためアクセスに時間がかかり、データを
読み出す時間が長くなるとともに速度が遅くなるという
短所があった。最近では、ＤＲＡＭの構成において読取
り／書込動作の速度を早くしたＳＤＲＡＭが開発されて
使用されている。このＳＤＲＡＭでは、データ入力パッ
ドとデータ出力パッドを別に備えず、一つのパッドでデ
ータの入力／出力を行うようになっている。そのためデ
ータ入出力パッドを備える。この際、データ入力バッフ
ァとデータ出力バッファ共はその入出力パッドに連結さ
れている。
【０００３】以下、従来のＳＤＲＡＭのデータ入出力バ
ッファ制御回路を添付図面を参照して説明する。図１は
従来のＳＤＲＡＭのデータ入出力バッファ制御回路の回
路構成図である。従来のデータ入出力バッファ制御回路
は、図１に示すように、データを入力或いは出力するた
めの入出力パッド１と、第１ＰＭＯＳ３と第１ＮＭＯＳ
４とから構成され、入出力パッド１を介して外部のデー
タをＳＲＡＭに入力させるためのデータ入力バッファ２
と、ＮＡＮＤゲート６、ＮＯＲゲート７、第２ＰＭＯＳ
８、第２ＮＭＯＳ９等から構成され、ＳＤＲＡＭのデー
タＤＯＵＴを入出力パッド１を介して出力するデータ出
力バッファ５と、クロック信号ＣＬＫと読取りコマンド
を入力してデータ出力バッファ５を制御する信号ＤＯＥ
Ｂを出力するデータ出力バッファ制御部１０とを備え
る。
【０００４】次に、このように構成された従来のデータ
入出力バッファ制御回路の動作について説明する。ま
ず、ＳＤＲＡＭからデータを読み取る場合、外部から読
取りコマンド信号が与えられる。このとき、ＳＤＲＡＭ
の内部では、読取りコマンド信号を解釈して読取りイネ
ーブル信号ＲＥＡＤＥをローからハイにする。読取りイ
ネーブル信号ＲＥＡＤＥが入力されたデータ出力バッフ
ァ制御部１０は、外部クロック信号ＣＬＫに同期して所
定時間後にデータ出力バッファ５をイネーブルするよう
に、出力信号ＤＯＥＢをハイからローへ変える。データ
出力バッファ制御部１０の出力信号ＤＯＥＢがローに維
持されているバッファ５のイネーブルの間は、ＮＡＮＤ
ゲート６の一方の入力はハイ、ＮＯＲゲート７の一方の
入力はローに保たれる。したがって、データＤＯＵＴが
ハイのときにはＮＡＮＤゲート６とＮＯＲゲート７の出
力が共にローとなり、データＤＯＵＴがローのときは双
方のゲートがハイになる。それぞれのゲートの出力が第
２ＰＭＯＳ８と第２ＮＭＯＳ９からなる反転回路へ入力
されるので、結局ＳＤＲＡＭからのデータＤＯＵＴがそ
のままバッファ５から入出力パッド１へ出力される。そ
して、外部或いは内部の制御により読取り動作が終了す
ると、読取りイネーブル信号ＲＥＡＤＥが再び「ハイ」
から「ロー」へ変わる。これにより、データ出力バッフ
ァ制御部１０は、所定時間後にその出力信号である制御
信号ＤＯＥＢをローからハイへ変えてデータ出力バッフ
ァ５をディスエーブルさせる。従って、データ出力バッ
ファ５はハイインピダンス状態となる。
【０００５】
【発明が解決しようとする課題】以上説明した従来のデ
ータ入出力バッファ制御回路においては下記のような問
題点があった。従来のデータ入出力バッファ制御回路
は、入出力パッド１をデータの読取りと書込みとに共用
しているため、読取り動作時に、データ出力バッファか
らデータが入出力パッドへ出力されている間に、その出
力されたデータがデータ入力バッファへフィードバック
されることがある。それによりデータ入力バッファで不
要なスイッチング電流が誘発されることがある。これに
より、複数のデータを連続的に読み取る場合にそのスイ
ッチング電流は更に大きくなる。本発明は上記の問題点
を解決するためになされたものであり、その目的は、デ
ータ出力バッファからフィードバックされるデータによ
り発生するスイッチング電流を防止することのできるデ
ータ入出力バッファ制御回路を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
の本発明のデータ入出力バッファ制御回路は、読取り動
作時にデータ入力バッファを動作しないように、すなわ
ちディスエーブルさせるようにしたことを特徴とするも
のである。そのため、データを入力或いは出力するため
の入出力パッドと、制御信号により入出力パッドを介し
て入力されるデータをＳＤＲＡＭに入力させるためのデ
ータ入力バッファと、ＳＤＲＡＭのデータを入出力パッ
ドを介して出力するデータ出力バッファと、読取りモー
ド時に、データ入力バッファをディスエーブルし、かつ
データ出力バッファをイネーブルするように制御するデ
ータ入出力バッファ制御部を備えることを特徴とする。
【０００７】
【発明の実施の形態】以下、本発明のデータ入出力バッ
ファ制御回路を添付図面を参照して詳細に説明する。図
２は本発明の一実施形態のデータ入出力バッファ制御回
路の回路構成図である。本発明の一実施形態のデータ入
出力バッファ制御回路は、図２に示すように、データを
入力或いは出力するための入出力パッド２１と、制御信
号により入出力パッド２１を介して入力されるデータを
ＳＤＲＡＭの内部回路２５に入力させるためのデータ入
力バッファ２２と、ＳＤＲＡＭ２５のデータを入出力パ
ッド２１を介して出力するデータ出力バッファ２３と、
クロック信号ＣＬＫと読取りコマンドを入力して、読取
りモード時にデータ入力バッファ２２をディスエーブル
し、かつデータ出力バッファ２３をイネーブルするよう
にデータ入力バッファ２２とデータ出力バッファ２３を
制御する制御信号ＤＯＥＢを出力するデータ入出力バッ
ファ制御部２４とを備える。
【０００８】ここで、データ入力バッファ２２の構成は
以下の通りである。ソースが正電圧端に連結され、ドレ
インがＳＤＲＡＭの内部回路２５の入力端Ｄｉｎに連結
され、ゲートが入出力パッド２１に連結される第１ＰＭ
ＯＳ３１と、ソースが正電圧端に連結され、ドレインが
第１ＰＭＯＳ３１のドレインに連結され、ゲートにはデ
ータ入出力バッファ制御部２４からの制御信号ＤＯＥＢ
が印加される第２ＰＭＯＳ３２と、ドレインが前記第
１、第２ＰＭＯＳ３１、３２のドレインと連結され、ゲ
ートにはデータ入出力バッファ制御部２４の制御信号Ｄ
ＯＥＢが印加される第１ＮＭＯＳ３３と、ドレインが第
１ＮＭＯＳ３３のソースに連結され、ソースが接地さ
れ、ゲートが入出力パッド２１に連結される第２ＮＭＯ
Ｓ３４とから構成される。
【０００９】又、データ出力バッファ２３の構成は以下
の通りであるが、データ出力バッファ制御部１０の代わ
りにデータ入出力バッファ制御部２４から制御信号を受
ける以外、従来のものと特に異なる必要はない。また、
データ入出力バッファ制御部２４と名称は異なっている
ものの、これは基本的には読取りイネーブル信号によっ
て制御信号ＤＯＥＢをハイからローへと変えるものであ
るので、従来のデータ出力バッファ制御と特に変わると
ころはない。したがって、データ出力バッファ２３は、
ＳＤＲＡＭから出力されるデータとデータ入出力バッフ
ァ制御部２４から出力される制御信号ＤＯＥＢの反転信
号とを論理演算するＮＡＮＤゲート３５と、ＳＤＲＡＭ
から出力されるデータとデータ入出力バッファ制御部２
４から出力される制御信号ＤＯＥＢとを論理演算するＮ
ＯＲゲート３６と、ソースが正電圧端に連結され、ドレ
インが入出力パッド２１に連結され、ゲートにはＮＡＮ
Ｄゲート３５の出力が印加されるＰＭＯＳ３７と、ドレ
インがＰＭＯＳ３７のドレインに連結され、ソースが接
地され、ゲートにはＮＯＲゲート３６の出力が印加され
るＮＭＯＳ３８とから構成される。
【００１０】次に、このように構成された本実施形態の
データ入出力バッファ制御回路の動作について説明す
る。まず、従来と同様に、ＳＤＲＡＭからデータを読み
取る場合、外部から読取りコマンド信号が与えられる。
このとき、ＳＤＲＡＭの内部では、読取りコマンド信号
を解釈して読取りイネーブル信号ＲＥＡＤＥをローから
ハイとする。読取りイネーブル信号ＲＥＡＤＥが入力さ
れたデータ入出力バッファ制御部２４は、外部クロック
信号ＣＬＫに同期して所定時間後にデータ入出力バッフ
ァ２３をイネーブルし、かつデータ入力バッファ２２を
ディスエーブルするように、制御信号ＤＯＥＢをハイか
らローへ変える。これにより、データ出力バッファ２３
は、前述したように、ＳＤＲＡＭの内部回路から伝わる
データＤＯＵＴを入出力パッド２１へ出力する。
【００１１】逆に、データ入力バッファ２２は、データ
入出力バッファ制御部２４の制御信号ＤＯＥＢがローと
されると、第２ＰＭＯＳ３２がオン、第１ＮＭＯＳ３３
がオフに維持されるので、ＳＤＲＡＭの入力端Ｄｉｎに
は常にハイが加えられたままとなり、第１ＰＲＯＭ３
１、第２ＮＭＯＳへどのような信号が加えられても、そ
の出力が切り換えられることはない。したがって、デー
タ出力バッファ２３から入出力パッド２１へデータが出
力され、それがフィードバックされてもＳＤＲＡＭ２５
までフィードバックされることはない。
【００１２】そして、外部あるいは内部の制御により読
取り動作が終了すると、読取りイネーブル信号ＲＥＡＤ
Ｅが再びハイからローへ移る。これにより、データ入出
力バッファ制御部２４は、所定時間後に制御信号ＤＯＥ
Ｂをローからハイに変える。したがって、第２ＰＭＯＳ
３２はオフ、第１ＮＭＯＳ３３がオンとなり、データ入
力バッファ２２は、第１ＰＭＯＳ３１と第２ＮＭＯＳ３
４とでパッド２１からデータを受けて正常に動作する。
すなわちデータ入出力バッファはイネーブル状態とな
る。
【００１３】
【発明の効果】以上説明したように、本発明のデータ入
出力バッファ制御回路においては以下のような効果があ
る。本発明では、データを読み取るためにデータ出力バ
ッファをイネーブルさせる際、データ入力バッファをデ
ィスエーブルさせるため、読み取ったデータがデータ入
力バッファへフィードバックされることにより発生する
不要なスイッチング電流を除去することができる。よっ
て、読取り動作時の動作電流を節減させることができ
る。また、請求項２に記載の本発明は従来のデータ入出
力バッファ制御回路のデータ入力バッファに１個のＰＭ
ＯＳと１個のＮＭＯＳを付け加えるだけで実現できるの
で、回路構成がそれほど複雑になることがない。
【図面の簡単な説明】
【図１】 従来のＳＤＲＡＭのデータ入出力バッファ及
びデータ入出力バッファ制御回路の回路構成図。
【図２】 本発明の一実施形態のＳＤＲＡＭのデータ入
出力バッファ及びデータ入出力バッファ制御回路の回路
構成図。
【符号の説明】
２１ 入出力パッド ２２ データ入力バッファ ２３ データ出力バッファ ２４ データ入出力バッファ制御部 ２５ ＳＤＲＡＭの内部回路 ３１、３２、３７ ＰＭＯＳ ３３、３４、３８ ＮＭＯＳ ３５ ＮＡＮＤゲート ３６ ＮＯＲゲート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） (72)発明者 ゾン・フン・パク 大韓民国・チュンチョンブク−ド・チョン ズ−シ・ボクデ ２−ドン・992・ヒョン ソク アパートメント・７−406 (72)発明者 サン・ハ・パク 大韓民国・チュンチョンブク−ド・チョン ズ−シ・フンドク−ク・ウンチョン−ド ン・番地なし・サンイル アパートメン ト・104−503

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 データを入力或いは出力するための入
    出力パッドと、 制御信号により入出力パッドを介して入力されるデータ
    をＳＤＲＡＭに入力させるためのデータ入力バッファ
    と、 ＳＤＲＡＭのデータを入出力パッドを介して出力するデ
    ータ出力バッファと、 読取りモード時に、データ入力バッファをディスエーブ
    ルし、かつデータ出力バッファをイネーブルするように
    制御するデータ入出力バッファ制御部とを備えることを
    特徴とするデータ入出力バッファ制御回路。
  2. 【請求項２】 データ入力バッファは、 ソースが正電圧端に連結され、ドレインがＳＤＲＡＭの
    内部回路の入力端に連結され、ゲートが入出力パッドに
    連結される第１ＰＭＯＳと、 ソースが正電圧端に連結され、ドレインが第１ＰＭＯＳ
    のドレインに連結され、ゲートにはデータ入出力バッフ
    ァ制御部の出力信号である制御信号ＤＯＥＢが印加され
    る第２ＰＭＯＳと、 ドレインが第１、第２ＰＭＯＳのドレインに連結され、
    ゲートにはデータ入出力バッファ制御部の制御信号ＤＯ
    ＥＢが印加される第１ＮＭＯＳと、 ドレインが第１ＮＭＯＳのソースに連結され、ソースが
    接地され、ゲートは入出力パッドに連結される第２ＮＭ
    ＯＳとを有することを特徴とする請求項１記載のデータ
    入出力バッファ制御回路。
JP11147907A 1998-11-24 1999-05-27 デ―タ入出力バッファ制御回路 Pending JP2000163972A (ja)

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